JP4296050B2 - 電子制御装置 - Google Patents

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    • G05B2219/20Pc systems
    • G05B2219/24Pc safety
    • G05B2219/24047Count certain number of errors, faults before delivering alarm, stop

Description

【0001】
【発明の属する技術分野】
この発明は、例えば、自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した電子制御装置に係わり、特に、相互にシリアル信号の交信を行うように電気的に分割された複数の制御回路部を備え、シリアル通信に対する改良された異常判定手段を有する電子制御装置に関するものである。
【0002】
【従来の技術】
機能分担された複数のマイクロプロセッサ間でシリアル通信による情報交換を行うと共に、通信異常を検出して異常処理を行うようにした電子制御装置は様々な分野で幅広く実用されている。
例えば、特許文献1(特開平9-219720号公報)によれば、「通信ネットワークを介して到来するデータを得て、データエラーが発生しているか否かを検出し、上記により検出されるデーラエラーの回数が所定時間内に所定値を越えるか否かを調べ、上記所定値を越える場合には、前期通信ネットワークにおいて伝送エラーが発生したとし、上記所定値以下の場合には、前期通信ネットワークにおいて伝送エラーが発生していないと判別し、この伝送エラー判別結果に基づき通信ネットワークにおける障害を検出するように構成されていて、これにより、過渡的なエラーに対しても敏感に反応することがなく、2重化システムの適切な切換えを行ったり、メンテナンスの効率化を図ることができる通信ネットワークにおける障害検出方法及び装置」が提示されている。
【0003】
また、特許文献2(特開平9-162814号公報)によれば、「データ通信を制御し、通信エラーを検知するとエラー通知信号を出力する通信制御部と、前記エラー通知信号の入力に応じてカウントアップするエラーカウンタと、このエラーカウンタのカウント値が正の所定値(閾値)に達したことに応じて通信異常を報知する報知部とを備えた通信監視装置において、前記通信制御部にてデータ通信の制御が正常に行われると前期エラーカウンタのカウント値をカウントダウンするカウンタ減算手段を設け、異常状態が自然回復する散発的・慢性的エラーに対しては妄りに警報発生するのを防止し、致命的・継続的な障害に対しては速やかに報知するようにした通信監視装置」が提示されている。
【0004】
更に、特許文献3(特開2000-267948号公報)によれば、「第1のコンピュータを有する第1のユニットと、第2のコンピュータを有し、前記第1のユニットに対して着脱自在に構成された第2のユニットとを備えた電子機器にいて、前記第1のコンピュータは前記第2のコンピュータの動作を確認するための動作確認信号を、予め決められた時間間隔で前記第2のコンピュータに送信するための手段を備え、前記第2のコンピュータは、正常に動作しているときに、前記動作確認信号に対して正常に動作していることを表す動作中信号を返信するための手段を備え、前記第1のコンピュータは、さらに、前記動作確認信号の送信に対して、前記動作中信号が予め決められた待ち時間内に返信されなかった場合に、前記第2のコンピュータをリセットするための手段を備え、第2のユニットが装着されたときに第2のコンピュータを確実にリセットする電子機器あるいはその制御方法」が提示されている。
【0005】
また、特許文献4(特開2002-108835号公報)によれば、「運転開始時の制御定数の転送や、運転中における多様なデータを自由に相互交信することができるシリアル通信手段を備え、シリアル通信データに対するサムチェックエラーと再送処理、タイムアウトチェックエラーとマイクロプロセッサのリセット処理、あるいは制御出力の禁止処理などを行う車載電子制御装置」が提示されている。
【0006】
その他、この発明に関連して、特許文献5(特開2002-235598号公報)によれば、「車載電子機器に内蔵されたメインCPUやサブCPU等のマイクロプロセッサが暴走したときに、安全性を確保したうえでマイクロプロセッサを再起動する異常発生記憶手段を有した車両用制御装置」が提示されているが、本特許文献5に記載されているものは通信制御に関連するものではない。
【0007】
【特許文献1】
特開平9-219720号公報(図1、段落0006、0024)
【特許文献2】
特開平9-162814号公報(図2、段落0009、0029)
【特許文献3】
特開2000-267948号公報(図1、段落0010、0049)
【特許文献4】
特開2002-108835号公報(図1、段落0011、0012)
【特許文献5】
特開2002-235598号公報(第1頁の「要約」、図1)
【0008】
【発明が解決しようとする課題】
上記特許文献1(特開平9-219720号公報)に記載されている通信ネットワークにおける障害検出方法及び装置においては、データエラーの計数値が所定時間ごとにリセットされる。
従って、リセットの前後では、エラー判定のために残された許容エラー回数が突然に変化して、前後の連続性に欠ける問題点があると共に、タイムアウト異常や再送処理の扱いが総合的に論及されていない。
また、上記特許文献2(特開平9-162814号公報)に記載されている通信監視装置においては、異常判定のための閾値を大きくしておくと、継続的に正常通信が行われていた後の異常発生の検出に応答遅れが発生する問題点があると共に、異常判定のための閾値を小さくしておくと、僅かな散発的異常発生に対しても過敏な異常検出が行われるとい問題点がある。
また、特許文献1(特開平9-219720号公報)と同様にタイムアウト異常や再送処理の扱いが総合的に論及されていない。
【0009】
また、上記特許文献3(特開2000-267948号公報)に記載されている電子機器あるいはその制御方法においては、僅か1回のタイムアウトでコンピュータがリセットされるという問題点があると共に、サムチェックエラーや再送処理の扱いが総合的に論及されていない。
また、上記特許文献4(特開2002-108835号公報)に記載の車載電子制御装置においては、僅か1回のタイムアウトでマイクロプロセッサがリセットされたり、出力禁止処理が断行されるようになっていると共に、サムチェックエラーに対応した再送回数が合理的に規定されていないという問題点がある。
また、上記特許文献5(特開2002-235598号公報)に記載の車両用制御装置においては、マイクロプロセッサの暴走異常に起因する通信のタイムアウトを検出することはできるが、その他の要因による通信のタイムアウトを検出することができないという問題点がある。
【0010】
この発明は上述したような課題を解決し、安全・高信頼度な電子制御装置(例えば、車載用の電子制御装置)を提供するためになされたものであり、この発明の第一の目的は、異常状態が自然回復する散発的・慢性的エラーに対しては過敏な異常判定を回避すると共に、致命的・継続的な障害に対しては過去の履歴状態に応じた再送処理を行ったうえで、速やかな異常判定を確定することができる安全・高信頼度な電子制御装置を提供することである。
また、この発明の第二の目的は、通信エラーの発生やマイクロプロセッサの暴走異常に対し、安全性を確保したうえで装置の再起動を行うことができる安全・高信頼度な電子制御装置を提供することである。
【0011】
【課題を解決するための手段】
この発明に係る電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段となる制御プログラムを包含したプログラムメモリと、演算処理用RAMメモリと、上記プログラムメモリと協働するメインCPU及び第一の直並列変換器とを含む第一の制御回路部と、通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、上記第一の直並列変換器及び第二の直並列変換器を介して、上記通信制御手段と上記通信制御回路部によって、上記第一の制御回路部と上記第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から受信するデータの異常の有無を判定する第一の通信エラー判定手段と、上記第一の通信エラー判定手段が異常なしと判定したときと異常ありと判定したときに第一の現在値メモリに対して加減算補正を行う第一の加減算手段と、上記第一の現在値メモリの現在値が異常であることによって第一の異常検出信号を発生する第一の異常発生確定手段とを備え、上記第一の加減算手段は、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第一の現在値メモリの現在値から減算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値に加算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第一の現在値メモリの現在値が所定の正常側限界値である下限値以下にはならないように減算補正を停止し、若しくは、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第一の現在値メモリの現在値に加算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値から減算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第一の現在値メモリの現在値が所定の正常側限界値である上限値以上にはならないように加算補正を停止し、上記第一の異常発生確定手段は、上記第一の現在値メモリに対する上記第一及び第二の変分値の累積によって上記第一の現在値メモリの現在値が所定の異常側限界値を越えて過大若しくは過少となったときに上記第一の異常検出信号を発生し、上記第二の制御回路部は、上記第一の制御回路部から受信するデータの異常の有無を判定する第二の通信エラー判定手段と、上記第二の通信エラー判定手段が異常なしと判定したときと、異常ありと判定したときに第二の現在値メモリに対して加減算補正を行う第二の加減算手段と、上記第二の現在値メモリの現在値が異常であることによって第二の異常検出信号を発生する第二の異常発生確定手段とを備え、上記第二の加減算手段は、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第二の現在値メモリの現在値から減算し、異常ありと判定したときには第二の変分値を上記第二の現在値メモリの現在値に加算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第二の現在値メモリの現在値が所定の正常側限界値である下限値以下にはならないように減算補正を停止し、若しくは、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第二の現在値メモリの現在値に加算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値から減算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第二の現在値メモリの現在値が所定の正常側限界値である上限値以上にはならないように加算補正を停止し、上記第二の異常発生確定手段は、上記第二の現在値メモリに対する上記第一及び第二の変分値の累積によって上記第二の現在値メモリの現在値が所定の異常側限界値を越えて過大若しくは過少となったときに上記第二の異常検出信号を発生し、上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段が発生する第一の異常検出信号に応動して上記第二の制御回路部の作動停止又は初期化再起動が行われ、上記第二の異常発生確定手段が発生する第二の異常検出信号に応動して上記第一の制御回路部の作動停止又は初期化再起動が行われるものである。
【0012】
また、本発明に係る電子制御装置においては、
第一の制御回路部は、更に、上記外部機器の中の入力センサ群から信号を入力する直接入力信号用インタフェース回路と、上記外部機器の中の電気負荷群に駆動信号を出力する直接出力用インタフェース回路を包含し、
上記第二の制御回路部は、更に、上記外部機器の中の入力センサ群から信号を入力する間接入力信号用インタフェース回路と、上記外部機器の中の電気負荷群に駆動信号を出力する間接出力用インタフェース回路を包含し、
上記メインCPUは、上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信し、
上記第一の制御回路部は、上記第二の制御回路部から定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号を発生する第一の受信間隔異常判定手段を備え、
上記第二の制御回路部は、上記第一の制御回路部から定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号を発生する第二の受信間隔異常判定手段を備え、
かつ、上記第一の制御回路部及び上記第二の制御回路部のいずれか一方は、上記メインCPUが発生するウオッチドッグクリア信号を監視して、該ウオッチドッグクリア信号のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号を発生するウオッチドッグタイマと、上記第一及び第二の異常検出信号が発生したとき、あるいは上記ウオッチドッグタイマがリセットパルス信号が発生したときに、当該第一・第二の異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常発生記憶手段とを備え、
上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第二の異常検出信号が発生したときには、上記メインCPUが初期化・再起動されると共に、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動されるものである。
【0013】
【発明の実施の形態】
本発明の一実施の形態を図面に基づいて説明する。
なお、各図間において、同一符号は、同一あるいは相当のものを表す。
実施の形態1.
図1は、実施の形態1による電子制御装置の全体構成を示すブロック図である。
図において、100aは第一の制御回路部200aと第二の制御回路部200bによって構成された電子制御装置である。
まず、上記電子制御装置100aの外部に接続されるものとして、101は外部ツールであって、該外部ツール101は製品出荷時又は保守点検時に上記電子制御装置100aに対して図示しない脱着コネクタを介して接続され、後述する不揮発プログラムメモリ115aに制御プログラムや制御定数を転送書込みするためのものである。
102aはON(オン)/OFF(オフ)動作する第一の入力センサ群(例えば、エンジン回転センサ、クランク角センサ、車速センサなど)であり、該第一の入力センサ群102aは比較的高速・高頻度の動作を行い、後述のメインCPU110aに対して直接取込みする必要のあるセンサ群となっている。
102bはON/OFF動作する第二の入力センサ群(例えば、変速機用シフトレバーの選択位置センサ、エアコンスイッチ、アクセルペダルのアイドル位置検出用スイッチ、パワーステアリング動作スイッチ、ブレーキスイッチなど)であり、該第二の入力センサ群102bは比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。
【0014】
103aは第一のアナログセンサ群(例えば、スロットルの吸気量を測定するエヤーフローセンサ、アクセルペダルの踏込度を測定するアクセルポジションセンサ、スロットル弁開度を測定するスロットルポジションセンサなど)であり、該第一のアナログセンサ群103aは比較的変化度合いが激しく、後述のメインCPU110aに対して直接取込みする必要のあるセンサ群となっている。
103bは第二のアナログセンサ群(例えば冷却水温センサ・吸気温センサ・大気圧センサなど)であり、該第二のアナログセンサ群103bは比較的緩慢な出力変化を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。
104aは第一の電気負荷群(例えば燃料噴射用電磁弁,点火コイル,吸気スロットルの開閉制御用モータなど)であり、該第一の電気負荷群104aは比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるON/OFF動作の電気負荷群となっている。
104bは第二の電気負荷群(例えばエアコン駆動用電磁クラッチや変速機の変速段切換え用電磁弁)であり、該第二の電気負荷群104bは比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないON/OFF動作の電気負荷群となっている。
【0015】
105aは上記電子制御装置100aや第一・第二の電気負荷群104a・104bに給電する外部電源、105bは電源スイッチ、106aは出力接点106b・106c・106dを有する電源リレー、107aは出力接点107b・107cを有する負荷電源リレーであり、上記電源リレー106aは上記外部電源105aから上記電源スイッチ105bを介して付勢され、出力接点106b・106cによって上記第一・第二の電気負荷群104a・104bに対する電源回路を閉成すると共に、出力接点106dによって上記外部電源105aから電子制御装置100aに対する給電回路を閉成するようになっている。
なお、上記外部電源105aと電子制御装置100aは、上記電源スイッチ105bが開路している時にもスリープ給電されるよう直接接続回路も備えている。
【0016】
なお、マイクロプロセッサの動作が停止し、電子制御装置が作動していないような状態であても、後述のRAMメモリ116aの一部(又は全部)の記憶状態を維持するために微少電力の給電を継続しており、このような給電状態のことをスリープ給電と称する。
また、上記第一・第二の電気負荷群104a・104bの一部は上記負荷電源リレー107aの出力接点107b・107cを介して電源回路が閉成されるようになっている。
108は警報・表示器(報知手段)であり、上記電子制御装置100aから駆動され、監視者が視認しやすい位置に取付けられている。
【0017】
次に、第一の制御回路部200aの内部の構成について説明する。
110aは、例えば32ビットのマイクロプロセッサであるメインCPU、111は上記外部ツール101とシリアル接続されたシリアルインタフェース、112aは上記第一の入力センサ群102aと並列接続された直接入力信号用インタフェース回路、113aは上記第一のアナログセンサ群103aと接続された第一の多チャンネルAD変換器、114aは上記第一の電気負荷群104aに対して並列接続された直接出力信号用インタフェース回路、115aはフラッシュメモリなどの不揮発プログラムメモリ、116aは演算処理用のRAMメモリ、117は第一の制御回路部200aに設けられた第一の直並列変換器、118はデータバスである。
【0018】
上記シリアルインタフェース111、第一の直並列変換器117、第一の多チャンネルAD変換器113a、直接入力信号用インタフェース回路112a、直接出力信号用インタフェース回路114a、プログラムメモリ115a、RAMメモリ116a及びメインCPU110aは、上記データバス118によって互いに接続され、図示しないアドレスバス又はチップセレクト回路によって指定されたものが上記メインCPU110aと交信するようになっている。
なお、上記プログラムメモリ115aには入出力制御手段となるプログラムや通信制御手段となるプログラムのほか、後述する第一・第二の設定データメモリ237a・237b(図2参照)に転送書込みされる設定データが書き込まれている。
また、上記RAMメモリ116aには後述の第一の加減算手段230a(図2参照)の現在値データや、上記プログラムメモリ115aから転送された第一の設定データ、あるいは後述の返信待ちコマンドデータが書き込まれるようになっている。
【0019】
次に、第二の制御回路部200bの内部の構成について説明する。
120aは後述する通信制御回路部を主体とした併用制御回路部(通信制御回路部とも称す)、122bは上記第二の入力センサ群102bと並列接続された間接入力信号用インタフェース回路、123bは上記第二のアナログセンサ群103bと接続された第二の多チャンネルAD変換器、124bは上記第二の電気負荷群104bに対して並列接続された間接出力信号用インタフェース回路、126aは図示しないチップセレクト信号によって後述のデータバス128に接続されるするデータメモリ、127は第一の制御回路部200aに設けられた上記第一の直並列変換器117に対してシリアル接続された第二の直並列変換器、128はデータバスである。
上記第二の直並列変換器127、間接入力信号用インタフェース回路122b、間接出力信号用インタフェース回路124b、第二の多チャンネルAD変換器123b、データメモリ126a及び併用制御回路部120aは、上記データバス128によって互いに接続されている。
ここで、間接入力信号あるいは間接出力信号とは、第一の直並列変換器117・第二の直並列変換器127を介してシリアル通信によってメインCPUであるマイクロプロセッサ110a、あるいは実施の形態2において後述するマイクロプロセッサ110bと交信する入出力信号のことであり、直接入力信号あるいは直接出力信号とは、第一の直並列変換器117・第二の直並列変換器127を介さないでメインCPUであるマイクロプロセッサ110a、あるいはマイクロプロセッサ110bに直接接続されている入出力信号のことである。
【0020】
なお、本実施の形態による電子制御装置の構成は、シリアル通信部(第一及び第二の直並列変換器)を介して第一の制御回路部200aと第二の制御回路部200bに2分割されており、第一の制御回路部200aは第二の制御回路部200bを併用しており、併用されている第二の制御回路部200bをの中心をなすものとして併用制御回路部120aがある。
併用制御回路部120aの主体は通信制御回路であるので、以降は、120aは通信制御回路部と称することとする。
また、上記データメモリ126aには、後述する第二の加減算手段230b(図2参照)の現在値データや、上記プログラムメモリ115aから転送された第二の設定データ、あるいは後述の未処理コマンドデータのほか、定期報告許可指令データ、選択データ、ステータス情報などが書き込まれるようになっている。
130はウォッチドッグタイマであり、該ウォッチドッグタイマ130は第一の制御回路部200aの上記メインCPU110aが発生するパルス列であるウォッチドッグクリア信号WD1を監視して、該ウォッチドッグクリア信号WD1のパルス幅が所定値を超過したときにリセットパルス信号RST1を発生して上記メインCPU110aを再起動させるようになっている。
なお、上記メインCPU110aは、後述する第一の異常検出信号ER1を発生するようになっている。
【0021】
また、上記通信制御回路部(併用制御回路部)120aは、後述する第二の異常検出信号ER2や上記電源リレー106aに対する駆動出力DR1、上記負荷電源リレー107aに対する駆動出力DR2を発生するようになっている。
131aはセット入力Sとリセット入力Rを備えたフリップフロップ回路によって構成された異常記憶回路(異常発生記憶手段)であり、該異常記憶回路(異常発生記憶手段)131aは上記リセットパルス信号RST1や第一・第二の異常検出信号ER1・ER2の動作を記憶して、上記警報・表示器(報知手段)108を駆動するようになっている。
132aはゲート回路(駆動停止手段)、134は電源ユニット、135は電源検出回路、136は駆動素子、137は反転駆動素子であり、上記電源ユニット134は上記外部電源105aから直接給電されたり、上記電源リレー106aの出力接点106dを介して給電され、上記電子制御装置100a内で使用される安定化制御電源出力を発生するようになっている。
また、上記電源検出回路135は、上記電源スイッチ105bが閉路したことを検出して、上記異常記憶回路(異常発生記憶手段)131aをリセットして初期化するようになっている。
【0022】
上記駆動素子136は上記駆動出力DR1によって上記電源リレー106aを駆動し、上記電源スイッチ105bが開路しても、駆動出力DR1が出力停止するまでは電源リレー106aの動作を継続保持するようになっている。
上記反転駆動素子137は上記駆動出力DR2から上記駆動停止手段132aを介して上記負荷電源リレー107aを駆動するようになっていて、該負荷電源リレー107aは駆動出力DR2が発生していると共に、異常記憶回路131aが異常記憶していない時に作動するようになっている。
なお、上記電源リレー106aが消勢されると上記負荷電源リレー107aも消勢されるのに対し、電源リレー106aが付勢されていても負荷電源リレー107aのみを消勢して、一部の電気負荷に対する給電を停止することができるよう構成されている。
138aは上記リセットパルス信号RST1と第二の異常検出信号ER2を入力とする論理和素子であり、該論理和素子138aの出力は上記メインCPU110aのリセット入力端子RST1と上記異常記憶回路131aのセット入力端子に接続されている。
139aは、上記リセットパルス信号RST1と第一の異常検出信号ER1を入力とする論理和素子であり、該論理和素子139aの出力は上記併用制御回路部120aのリセット入力端子RST2と上記異常記憶回路131aのセット入力端子に接続されている。
【0023】
次に、本実施の形態による電子制御装置における通信制御の動作について説明する。
図2は、図1に示した実施の形態1よる電子制御装置の通信制御動作を説明するためのブロック図である。
図2において、第一の直並列変換器117を有する第一の制御回路部200a(以下、親局とも称す)と第二の直並列変換器127を有する第二の制御回路部200b(以下、子局とも称す)との間で交信される信号は、以下のとおりに大別されている。
201は親局で準備され親局から子局に送信される定期送信パケット、202は該定期送信パケット201を受信した子局(第二の制御回路部200b)側で実行され、第二の通信エラー判定手段の一部となる判定ブロック、203は該判定ブロックを介して正常受信された定期送信データを格納する出力情報格納ブロック、204は親局から子局への送信に対応した返信用コマンドデータとして正常受信ACK又は受信失敗NACKを順次格納する未処理データテーブル、205は子局から親局に返信される確認返信パケットである。
上記確認返信パケット205は、上記未処理データテーブル204に残された最も早い時期に格納された先頭返信用コマンドデータに対応したものであって、確認返信パケット205の送信に伴って上記未処理データテーブル204内の先頭返信用コマンドデータは削除されるようになっている。
なお、上記定期送信パケット201によって送信されるデータには、図1の第二の電気負荷群104bに出力される間接出力情報や後述の第二の設定データメモリ237bに送信される各種設定定数などがある。
【0024】
206は、親局側で上記定期送信パケット201を送信したときに、送信コマンドデータを順次格納しておく返信待ちデータテーブル、207は子局からの返信データを受信した親局(第一の制御回路部200a)側で実行され、第一の通信エラー判定手段の一部となる判定ブロックであり、該判定ブロック207が正常受信の判定であったときには上記返信待ちデータテーブル206に格納されている先頭コマンドデータが削除されるようになっている。
また、上記判定ブロック207が子局側の受信失敗データNACKを正常受信したときや、判定ブロク207が返信データに対する受信異常の判定を行ったときには、上記定期送信パケット201によって再送処理が行われ、該再送処理によって上記返信待ちデータテーブル206内の旧保存データは削除され、再送された送信コマンドデータが新たに格納されるよう構成されている。
【0025】
211は、親局が子局に対して読出要求を行うときに、親局から子局に送信される不定期送信パケット、212は該不定期送信パケット211を受信した子局側で実行され、第二の通信エラー判定手段の一部となる判定ブロックであり、上記未処理データテーブル204には上記判定ブロック212の判定結果として受信失敗NACK又は報告返信しなければならない返信情報のアドレスが返信用コマンドと共に格納されるようになっている。
213は子局側で入力情報を読出す入力情報読出ブロック、215は子局から親局に返信される報告返信パケットである。
該報告返信パケット215は上記未処理データテーブル204に残された最も早い時期に格納された先頭返信用コマンドデータに対応したものであって、報告返信パケット215の送信に伴って上記未処理データテーブル204内の先頭返信用コマンドデータは削除されるようになっている。
なお、上記未処理データテーブル204には上記定期送信パケット201に対応した返信用コマンドデータと、上記不定期送信パケット211に対応した返信用コマンドデータとが合成されて発生順に格納され、先入れ・先出しの原則で古いものから順次返信が実行されるようになっている。
【0026】
同様に、上記返信待ちデータテーブル206には、上記定期送信パケット201や不定期送信パケット211を送信したときに、送信コマンドデータが順次格納されるようになっている。
217は子局からの返信データを受信した親局側で実行され、第一の通信エラー判定手段の一部となる判定ブロックであり、該判定ブロック217が正常受信の判定であったときには上記返信待ちデータテーブル206に格納されている先頭コマンドデータが削除されると共に、後述の入力情報格納ブロック224によって上記報告返信パケット215で指定されたアドレスに対する入力情報が格納保存されるようになっている。
また、上記判定ブロック217が子局側の受信失敗データNACKを正常受信したときや、判定ブロク217が返信データに対する受信異常の判定を行ったときには、上記不定期送信パケット211によって再送処理が行われ、該再送処理によって上記返信待ちデータテーブル206内の旧保存データは削除されて、再送された送信コマンドデータが新たに格納されるよう構成されている。
【0027】
221は子局側の入力情報を定期的に親局に送信するための定期報告パケット、223は子局からの定期報告データ(即ち、定期報告パケット221により子極から定期的に送信されるデータ)を受信した親局側で実行され、第一の通信エラー判定手段の一部となる判定ブロック、224は上記判定ブロック223が正常受信の判定であったときに上記定期報告データを格納する入力情報格納ブロックである。
なお、上記判定ブロック223が定期報告データに対する受信異常の判定を行ったときには、上記不定期送信パケット211によって読出要求を行うことができるよう構成されている。
また、上記定期報告パケット221や報告返信パケット215によって送信されるデータとしては図1における第二の入力センサ群102bや第二のアナログセンサ群103bによる間接入力信号となっているが、報告返信パケット215では定期送信パケット201によって既に書込設定された出力・設定情報も返信の対象となっている。
【0028】
上記判定ブロック207・217・223における第一の通信エラー判定手段では、子局から親局に返信又は報告されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段が含まれている。
また、上記判定ブロック207・217における第一の通信エラー判定手段では、上記返信待ちデータテーブル206に残された最も古い送信コマンドデータの保存時間が所定の返信応答時間を超過したときに異常判定を行う返信応答異常判定手段が含まれている。
更に、上記判定ブロック223における第一の通信エラー判定手段では、子局が発信する定期報告データに対する親局の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段が含まれている。
同様に、上記判定ブロック202・212における第二の通信エラー判定手段では、親局から子局に送信されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段が含まれている。
また、上記判定ブロック202における第二の通信エラー判定手段では、親局が送信する定期送信データに対する子局の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段が含まれている。
【0029】
230aは、例えば可逆カウンタによって構成され、初期値が9に設定されていて現在値が0未満にならないように制限された第一の加減算手段、231aは上記判定ブロック207・217・223でビット異常判定がなされたときに作用して上記第一の加減算手段230aに対して変分値3を加算する第二の変分値の格納メモリである。また、232aは上記判定ブロック207・217で返信応答異常判定がなされたときに作用して上記第一の加減算手段230aに対して変分値6を加算する第三の変分値の格納メモリ、233aは上記判定ブロック223で受信間隔異常判定がなされたときに作用して上記第一の加減算手段230aに対して変分値6を加算する第三の変分値の格納メモリである。
また、234aは上記判定ブロック207・217・223が全て正常判定であったときに作用して上記第一の加減算手段230aに対して変分値1を減算する第一の変分値の格納メモリ、235aは上記第一の加減算手段230aの現在値メモリに初期設定される初期値の格納メモリ、236aは例えば11の値が使用される判定閾値の格納メモリ、237aは上記格納メモリ231a〜236aを包含する第一の設定データメモリである。
238aは第一の異常発生確定手段であり、該第一の異常発生確定手段238aは上記第一の加減算手段230aの現在値が上記格納メモリ236aに格納されている判定閾値「11」の値を超過したときに第一の異常検出信号ER1を発生するようになっている。
【0030】
230bは例えば可逆カウンタによって構成され、初期値が9に設定されていて、現在値が0未満にならないように制限された第二の加減算手段、231bは上記判定ブロック202・212でビット異常判定がなされたときに作用して上記第二の加減算手段230bに対して変分値3を加算する第二の変分値の格納メモリである。
また、233bは上記判定ブロック202で受信間隔異常判定がなされたときに作用して上記第二の加減算手段230bに対して変分値6を加算する第三の変分値の格納メモリ、234bは上記判定ブロック202・212が共に正常判定であったときに作用して上記第二の加減算手段230bに対して変分値1を減算する第一の変分値の格納メモリである。
また、235bは上記第二の加減算手段230bの現在値メモリに初期設定される初期値の格納メモリ、236bは例えば11の値が使用される判定閾値の格納メモリ、237bは上記格納メモリ231b〜236bを包含する第二の設定データメモリである。
また、238bは第二の異常発生確定手段であり、該第二の異常発生確定手段238bは上記第二の加減算手段230bの現在値が上記格納メモリ236bに格納された判定閾値「11」の値を超過したときに第二の異常検出信号ER2を発生するようになっている。
239は上記第一・第二の異常検出信号ER1・ER2の動作を記憶する異常発生記憶手段であり、該異常発生記憶手段239による異常記憶信号によって前記警報・表示器(報知手段)108が動作するようになっている。
【0031】
図3は、上記第一の加減算手段230a及び第二の加減算手段230bの動作を説明するための図である。
図3において、図3(a)は通信エラー判定手段が正常通信の判定を行ったときに発生する正常受信信号、図3(b)は通信エラー判定手段がビット異常判定を行ったときに発生する異常受信信号、図3(c)は通信エラー判定手段が返信応答異常判定又は受信間隔異常判定を行ったときに発生する異常受信信号、図3(d)は第一・第二の異常発生確定手段238a・238bが発生する第一・第二の異常検出信号ER1・ER2、図3(e)は異常発生記憶手段239が発生する異常記憶信号、(f)は第一・第二の加減算手段230a・230bの現在値の変化を示す特性線図である。
なお、図3(f)において、300は現在値の正常側限界値(下限=0)、301は現在値の異常側限界値(上限=11)、302は上記異常側限界値301と正常側限界値300との偏差に相当する許容累積値(11-0=11)を示している。
【0032】
第一・第二の加減算手段230a・230bの現在値の初期値は「9」であるが、図3(a)で示す正常受信信号の発生に伴って第一の変分値Δ1=「1」の減算が行われて現在値は減少し、正常側限界値「0」に達するとそれを超えて減算されることがないように減算制限されている。
図3(b)で示すビット異常に伴う異常受信信号が発生すると第二の変分値Δ2=「3」の加算が行われ、図3(c)で示す返信応答異常又は受信間隔異常に伴う異常受信信号が発生すると第三の変分値Δ3=「6」の加算が行われる。
その結果、上記第一の変分値と第二・第三の変分値による相殺(減殺も含む)加算値が異常側限界値11を超過すると図3(d)の異常検出信号ER1・ER2が発生するようになっている。
なお、異常検出信号ER1又はER2が発生すると、第一・第二の加減算手段230a・230bの現在値は初期値「9」に再セットされるようになっている。
【0033】
図4〜図6は、図1に示した実施の形態1による電子制御装置におけるシリアル通信のパケット構成を示したものであり、図4は定期送信パケット401aのパケット構成、図5は不定期送信パケット401bのパケット構成、図6は定期報告パケット403c・403dのパケット構成である。
図4〜図6において、第一の直並列変換器117と第二の直並列変換器127で交信されるシリアルデータは、1フレーム当たり8ビットの正味データに加えて、送信側における直並列変換器で付加されたスタートビット・ストップビット・パリティビットの合計11ビットのデータで構成されており、受信側ではパリティチェックを行って異常があれば受信データを破棄するが、異常が無ければ8ビットの正味データのみを抽出するようになっている。
また、以下で示す8ビットのデータは16進数で表現されており、これを符号Hで示している。
図4は、第一の制御回路部200a(親局)から第二の制御回路部200b(子局)に対して、間接出力信号を送信したり、第二の設定データメモリ237bに設定定数を送信する場合の定期送信パケットと確認返信パケットの構成を示したものである。
図4において、401aは親局→子局への定期送信手段となる定期送信パケット(図2における定期送信パケット201に対応)であり、該定期送信パケット401aは開始データ55H・コマンド10H・書込データ・格納先アドレス・終了データAAH・チェックサムデータであるフレーム1からフレーム6によって構成されている。
402aは子局が上記定期送信パケット401aによる一連のデータを受信したときに作用して、パリティチェックやサムチェックによるビットの欠落・混入の有無を検出するビット異常判定を行ったり、上記定期送信パケット401aの正常受信間隔が所定時間を超過していないかどうかの受信間隔異常の判定を行う第二の通信エラー判定ブロック(図2における判定ブロック202に対応)である。
【0034】
403aは上記第二の通信エラー判定ブロック402aの判定が正常受信であった時に親局に返信される正常受信(ACK)の確認返信パケット(図2における確認返信パケット205に対応)であり、該確認返信パケットは開始データ55H・認知データ61H・格納先アドレス・終了データAAH・チェックサムデータによる5個のフレームによって構成されている。
404aは上記第二の通信エラー判定ブロック402aの判定が異常受信であった時に親局に返信される受信失敗(NACK)の確認返信パケットであり、該確認返信パケットは開始データ55H・非認知データ62H・格納先アドレス・終了データAAH・チェックサムデータによる5個のフレームによって構成されている。
415aは上記確認返信パケット403aを返信した後に、定期送信された間接出力信号又は設定定数を格納する書込設定ブロック(図2のブロック203に対応)、405aは前記第二の加減算手段230bが第一の変分値「1」を減算する正常受信処理ブロックである。
406aは確認返信パケット404aを返信した後に、上記第二の通信エラー判定ブロック402aの判定結果に応動して第二の加減算手段230bが第二又は第三の変分値を加算すると共に、前記第二の加減算手段230bの現在値が「11」を超過すると第二の異常検出信号ER2を発生する失敗受信処理ブロックである。
【0035】
407aは子局が返信した上記確認返信パケット403a又は404aを親局が受信した時に作用するビット異常判定手段や返信応答異常判定手段などによる第一の通信エラー判定ブロック(図2における判定ブロック207に対応)、408aは該判定ブロックの判定結果に応じて前記第一の加減算手段230aによる加減算を行ったり、上記定期送信パケット401aによる再送処理が行われる返着処理ブロックであり、該返着処理ブロック408aでは上記第一の通信エラー判定ブロック407aの判定結果が異常であったり、上記受信失敗の確認返信パケット404aを正常受信した場合には再度定期送信パケット401aを送信すると共に、前記第一の加減算手段230aの現在値が「11」を超過すると第一の異常検出信号ER1を発生するようになっている。
【0036】
図5は、第一の制御回路部200a(親局)が第二の制御回路部200b(子局)に対して、間接入力信号を読出要求したり、定期送信パケット401aによって既に書込設定されている保存データを読出要求する場合の不定期送信パケットと報告返信パケットの構成を示したものである。
図5において、401bは親局から子局に対して、各種データの読出要求(子局→親局への読出)をする場合の不定期送信パケット(図2における不定期送信パケット211に対応)であり、読出要求に当たっては先ず親局→子局への不定期送信パケット401bが送信されて読出したいデータのアドレスが指定されるようになってる。
なお、上記不定期送信パケット401bは開始データ55H・コマンド30H・読出先アドレス・終了データAAH・チェックサムデータの5個のフレームによって構成されている。
402bは子局が上記不定期送信パケット401bによる一連のデータを受信したときに作用して、パリティチェックやサムチェックによるビットの欠落・混入の有無を検出するビット異常判定を行う第二の通信エラー判定ブロック(図2における判定ブロック212に対応)である。
【0037】
403bは上記第二の通信エラー判定ブロック402bの判定が正常受信であった時に親局に返信される報告返信パケット(図2における報告返信パケット215に対応)であり、該報告返信パケットは開始データ25H・読出データ1・読出データ2・読出先アドレス・終了データAAH・チェックサムデータの6個のフレームによって構成されている。
なお、上記読出先アドレスは読出データ1の格納先アドレスであり、読出データが8ビットデータの場合には、読出データ2は読出データ1のアドレスの次のアドレス(例えば、読出データ1のアドレスが100番地であれば、読出データ2のアドレスは101番地)のデータとなっている。
また、読出先アドレスの読出データが16ビットデータである場合には、読出データ1は上位8ビット、読出データ2は下位8ビットのデータとなっている。
404bは上記第二の通信エラー判定ブロック402bの判定が異常受信であった時に親局に返信される確認返信パケットであり、該確認返信パケットは開始データ55H・非認知データ72H・読出先アドレス・終了データAAH・チェックサムデータの5個のフレームによって構成されている。
405bは上記報告返信パケット403bを返信した後に、前記第二の加減算手段230bが第一の変分値「1」を減算する正常受信処理ブロックである。
406bは上記確認返信パケット404bを返信した後に、上記第二の通信エラー判定ブロック402bの判定結果に応動して前記第二の加減算手段230bが第二の変分値を加算すると共に、第二の加減算手段230bの現在値が「11」を超過すると第二の異常検出信号ER2を発生する失敗受信処理ブロックである。
【0038】
407bは子局が返信した上記報告返信パケット403b又は確認返信パケット404bを親局が受信した時に作用するビット異常判定手段や返信応答異常判定手段などによる第一の通信エラー判定ブロック(図2における判定ブロック217に対応)、408bは該判定ブロックの判定結果に応じて前記第一の加減算手段230aによる加減算を行ったり、上記不定期送信パケット401bによる再送処理が行われる返着処理ブロックであり、該返着処理ブロックでは上記第一の通信エラー判定ブロック407bの判定結果が異常であったり、上記受信失敗の確認返信パケット404bを正常受信した場合には再度不定期送信パケット401bを送信すると共に、前記第一の加減算手段230aの現在値が「11」を超過すると第一の異常検出信号ER1を発生するようになっている。
409bは上記第一の通信エラー判定手段407bの判定が報告返信パケット403bの正常受信であったときに作用して、報告返信された被読出データを格納する読出情報格納ブロック(図2のブロック224に対応)である。
【0039】
図6は、第二の制御回路部200b(子局)から第一の制御回路部200a(親局)に対して、間接入力信号を送信する場合の定期報告パケットのフレーム構成を示したものであり、間接入力信号の定期報告に当たっては、先ず親局→子局へ定期送信パケット401cが送信されて定期報告の送信許可が与えられるようになっている。
図6において、401cは定期報告の許可情報を包含した定期報告許可手段となる定期送信パケット(図2における定期送信パケット201に対応)であり、該定期送信パケット401cは開始データ55H・コマンド10H・指令データ01H・特定アドレス#00・終了データAAH・チェックサムデータの6個のフレームによって構成されていて、上記指令データは定期報告を許可すると共に報告周期を指定するデータとなっている。
402cは子局が上記定期送信パケット401cによる一連のデータを受信したときに作用して、パリティチェックやサムチェックによるビットの欠落・混入の有無を検出するビット異常判定を行う第二の通信エラー判定ブロック(図2における判定ブロック202に対応)である。
【0040】
403cは上記第二の通信エラー判定ブロック402cの判定が正常受信であった時に親局に返信される最初の定期報告パケット(図2における定期報告パケット221に対応)であり、該定期報告パケット403cは開始データ11H・報告データ1・報告データ2・ステータス情報・終了データAAH・チェックサムデータの6個のフレームによって構成されている。
404cは上記第二の通信エラー判定ブロック402cの判定が異常受信であった時に親局に返信される確認返信パケット(図2のブロック205に対応)であり、該確認返信パケット404cは開始データ55H・非認知データ62H・特定アドレス#00・終了データAAH・チェックサムデータの5個のフレームによって構成されている。
415cは上記定期報告パケット403cを返信した後に、受信した上記指令データを図示しない特定アドレス・#00のデバイスメモリに格納する書込設定ブロックである。
405cは上記定期報告パケット403cを送信した後に、前記第二の加減算手段230bが第一の変分値「1」を減算する正常受信処理ブロックである。
406cは上記確認返信パケット404cを返信した後に、上記第二の通信エラー判定ブロック402cの判定結果に応動して前記第二の加減算手段230bが第二の変分値を加算すると共に、第二の加減算手段230bの現在値が「11」を超過すると第二の異常検出信号ER2を発生する失敗受信処理ブロックである。
【0041】
407cは子局が返信した上記定期報告パケット403c又は確認返信パケット404cを親局が受信した時に作用するビット異常判定手段や返信応答異常判定手段などによる第一の通信エラー判定ブロック(図2における判定ブロック207に対応)、408cは該判定ブロックの判定結果に応じて前記第一の加減算手段230aによる加減算を行う着信処理ブロックである。
なお、上記着信処理ブロック408cでは上記第一の通信エラー判定ブロック407cの判定結果が異常であったり、上記受信失敗の確認返信パケット404cを正常受信した場合には再度定期送信パケット401cを送信すると共に、前記第一の加減算手段230aの現在値が「11」を超過すると第一の異常検出信号ER1を発生するようになっている。
409cは上記第一の通信エラー判定手段407cの判定が定期報告パケット403cの正常受信であったときに作用して、定期報告された初回の被報告データを格納する入力情報格納ブロック(図2のブロック224に対応)である。
【0042】
403dは上記定期報告パケット403cが送信されてから指定された報告周期T1が経過した時点で親局に送信される定期報告パケット(図2における定期報告パケット221に対応)であり、該定期報告パケットは上記定期報告パケット403cと同一のフレーム構成となっている。
407dは子局が送信した上記定期報告パケット403dを親局が受信した時に作用するビット異常判定手段や受信間隔異常判定手段などによる第一の通信エラー判定ブロック(図2における判定ブロック223に対応)、408dは該判定ブロックの判定結果に応じて前記第一の加減算手段230aによる加減算を行う着信処理ブロックである。
なお、上記着信処理ブロック408dでは上記第一の通信エラー判定ブロック407dの判定結果が異常であったときには、不定期送信パケット401bによって読出要求を行うと共に、前記第一の加減算手段230aの現在値が「11」を超過すると第一の異常検出信号ER1を発生するようになっている。
409dは上記第一の通信エラー判定手段407dの判定が定期報告パケット403dの正常受信であったときに作用して、定期報告された被報告データを格納する入力情報格納ブロック(図2のブロック224に対応)である。
【0043】
上記定期報告パケット403c・403dに含まれるステータス情報410c・410dは図15で詳述するように構成されていて、下位4ビットは前記第二の加減算手段230bの現在値が格納され、続く上位3ビットは定期報告された入力の簡略アドレスが格納され、最上位の1ビットは読出依頼フラグ情報が格納されるようになっており、上記読出依頼フラグが論理レベル「1」のときには不定期送信パケット401bによって特定アドレスの選択データメモリの読出要求を行うようになっている。なお、上記選択データメモリには例えば第二の制御回路部200bが緊急報告したい異常発生のデバイス番号や異常コード番号が格納されていて、常時は報告する必要のない情報となっている。
また、上記定期送信パケット401cの指令データは定期報告の繰返し周期T1の間隔を指定するものであって、この指令データが例えば00Hにされると定期報告は停止されるようになっている。
【0044】
次に、図7および図8を用いて、本実施の形態による電子制御装置の第一の制御回路部における動作について説明する。
なお、図7は、主として第一の制御回路部200aにおける送信動作のフローを示しており、図8は、主として第一の制御回路部200aにおける受信動作のフローを示している。
図7において、500は定期的に活性化されるマイクロプロセッサ110aの動作開始工程であり、該開始工程は図1の電源スイッチ105bが投入されたときと、メインCPU110aにリセットパルス信号RST1が供給されたときに活性化されると共に、後述の動作終了工程518に続いて循環動作するようになっている。
【0045】
501は上記工程500に続いて作用し、後述の工程505で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定する工程、502は該工程501の判定がYES(初回動作)であった時に作用し、第一の加減算手段230aの現在値を初期値「9」に設定する工程である。
503は上記工程502に続いて作用し、図6における報告繰り返し周期T1に相当する間隔タイマT1を起動する工程、504は該工程503に続いて図2における返信待ちデータテーブル206の内容を削除する工程、505は該工程504に続いて作用し、図示しない初回フラグをセットする工程であり、上記初回フラグは図1の電源スイッチ105bが投入されたときとメインCPU110aにリセットパルス信号RST1が供給されたときにはリセットされるようになっている。
506は上記工程501の判定がNO(初回動作ではない)であったとき、又は上記工程505に続いて作用し、第一の直並列変換器117が第二の直並列変換器127から送信されたシリアルデータを受信して並列変換が完了したことを示す受信フラグが作動したかどうかを判定する工程であり、該工程506の判定がYES(受信完了)であったときは図8に示す工程540へ移行するようになっている。
【0046】
510は上記工程506の判定がNO(受信フラグ未作動)であったときに作用し、上記工程503や後述の工程511や工程561(図8)で起動されたタイマT1がタイムアップしていないかどうかを判定する工程、511は該工程510の判定がYES(タイムアップ)であったときに作用し、タイマT1を再起動する工程、512は該工程511に続いて作用し、図6の定期送信パケット401cによって既に定期報告発信の許可が出されていて、アドレス#00のメモリに指令データ01Hが書き込まれているかどうかを判定する工程、513は該工程512の判定がYES(定期報告許可あり)であったときに作用し、第一の加減算手段である演算手段CN1を6カウント加算する工程、514は該工程513に続いて作用し、読出要求フラグをセットする工程である。
515は上記工程514に続いて作用し、第一の加減算手段である演算手段CN1の現在値が11を超過していないかどうかを判定する工程、516は該工程515の判定がYES(11超過)であったとき、又は後述の工程522の判定がYES(11超過)であったときに作用して、第一の異常検出信号ER1のパルス出力を発生する工程、517は該工程516に続いて作用し、上記工程505でセットされた初回フラグをリセットする工程、518は上記工程515の判定がNO(11以下)であったとき、又は上記工程517に続いて作用する動作終了工程であり、該工程518に続いて上記動作開始工程500が循環作動するようになっている。
なお,519aは上記工程516・517によって構成された第一の初期化手段の一つとなる工程ブロックである。
【0047】
520は上記工程510の判定がNO(タイマT1がカウントアップしていない)であったとき、又は上記工程512の判定がNO(定期報告が許可されていない)であったときに作用し、後述の工程534で書き込まれた返信待ちデータテーブル(図2の206参照)の残留先頭データの保存時間が所定の返信応答時間Tを超過していないかどうかを判定する工程、521は該工程520の判定がYES(タイムアウト)であったときに作用し、第一の加減算手段である演算手段CN1を6カウント加算する工程、522は該工程521に続いて作用し、第一の加減算手段である演算手段CN1の現在値が11を超過していないかどうかを判定する工程、523は該工程522の判定がNO(11以下)であったときに作用し、再送要求フラグをセットする工程であり、該工程523に続いて前記動作終了工程518へ移行するようになっている。
なお、上記返信待ちデータテーブル206は一定時間ごとに格納データが移動する複数段のシフトレジスタで構成されていて、該シフトレジスタに格納された返信待ちコマンドがオーバフローレジスタに移動したことによって上記工程520によるタイムアウト判定が行われるようになっている。
【0048】
530は上記工程520の判定がNO(タイムアウトしていない)であったときに作用し、上記工程514や後述の工程542・564(図8)によって読出要求フラグがセットされているかどうかを判定する工程、531は該工程530の判定がYES(読出要求有り)であったときに作用し、上記工程523又は後述の工程542・551(図8)によって再送要求フラグがセットされているかどうかを判定する工程、532aは該工程531の判定がYES(再送要求あり)であったときに作用し、既に送信されたいた旧読出要求を不定期送信パケット401bによって送信する工程、533aは該工程532aに続いて作用し、再送要求フラグをリセットする工程である。
532bは上記工程531の判定がNO(再送要求なし)であったときに作用し、上記工程530で読出要求された今回の読出要求を不定期送信パケット401bによって送信する工程、533bは該工程532bに続いて作用し、読出要求フラグをリセットする工程、534は上記工程533a・533b又は後述の工程538・537bに続いて作用し、上記工程532a・532bや後述の工程537a・537bで送信されたコマンドを順次返信待ちデータテーブル206に格納すると共に、シフトレジスタであるデータテーブルのシフト動作を行ってから前記動作終了518へ移行する工程である。
【0049】
535は上記工程530の判定がNO(読出要求なし)であったときに作用し、定期送信パケット401aによって定期送信を行う時期であるかどうかを判定する工程、536は該工程535の判定がYES(定期送信時期)であったときに作用し、上記工程523又は後述の工程542・551(図8)によって再送要求フラグがセットされているかどうかを判定する工程、537aは該工程536の判定がYES(再送要求あり)であったときに作用し既に送信されていた送信コマンドに基づいて定期送信パケット401aを送信する工程、538は該工程537aに続いて作用し、再送要求フラグをリセットする工程である。
537bは上記工程536の判定がNO(再送要求なし)であったときに作用し、今回の定期送信パケット401aを送信する工程であり、上記工程535の判定がNO(定期送信時期ではない)であったときには前記の動作終了工程518へ移行するようになっている。
【0050】
図8において、540は前記工程506(図7)の判定がYES(受信フラグ作動)であったときに作用し、受信データのサムチェックを行う工程である。
なお、各送受信パケットには開始データSTXから終了データETXまでの各フレームデータを全てバイナリ加算したチェックサムのフレームが付加されていて、開始データSTXからチェックサムデータまでの全てのフレームデータのバイナリ加算を行ってこれが正常値00Hとなるかどうかを判定するのがサムチェックである。
541は上記工程540に続いて作用し、サムチェックの結果としてエラーがあったかどうかを判定する工程、542は該工程541の判定がYES(エラー有り)であったときに作用し、再送要求フラグ又は読出要求フラグをセットする工程、543は該工程542に続いて作用し、エラーのあった受信データを削除する工程、544は該工程543に続いて作用し、第一の加減算手段である演算手段CN1に3カウントを加算する工程である。
なお、上記工程542において受信したデータが定期送信に対する確認返信パケットであったか、不定期送信パケットに対する報告返信パケットであったか、あるいは定期報告パケットであったかの区分ができないときは再送要求フラグや読出要求フラグはセットしないようになっている。
【0051】
545は上記工程544又は後述の工程552に続いて作用し、第一の加減算手段である演算手段CN1の現在値が11を超過していないかどうかを判定する工程、546は該工程545の判定がYES(11超過)であったときに作用して、第一の異常検出信号ER1のパルス出力を発生する工程、547は該工程546に続いて作用し、前記工程505(図7)でセットされた初回フラグをリセットする工程であり、上記工程545の判定がNO(11以下)であったとき、又は上記工程547に続いて前記動作終了工程518へ移行して、続いて前記動作開始工程500が循環作動するようになっている。
なお,519bは上記工程546・547によって構成された第一の初期化手段の一つとなる工程ブロックである。
550は上記工程541の判定がNO(サムチェックエラー無し)であったときに作用し、子局から正常受信したデータが子局での受信失敗(NACK)に関するデータではないかどうかを判定する工程、551は該工程550の判定がYES(受信失敗)であったときに作用し、再送要求フラグをセットする工程、 552は該工程551に続いて作用し、第一の加減算手段である演算手段CN1に3カウントを加算する工程であり、該工程552に続いて上記工程545へ移行するようになっている。
【0052】
560は上記工程550の判定がNO(受信失敗では無い)であったときに作用し、受信したデータが定期報告パケットによる子局からの定期報告であったかどうかを判定する工程、561は該工程560の判定がYES(定期報告受信)であったときに作用し、報告間隔タイマT1を再起動する工程、562は該工程561に続いて作用し、第一の加減算手段である演算手段CN1に1カウントの減算を行う工程、563は該工程562に続いて作用し、定期報告されたデータの中に読出依頼フラグがセットされているかどうかを判定する工程、564は該工程563の判定がYES(読出依頼あり)であったときに作用し、読出要求フラグをセットする工程、565は上記工程563の判定がNO(読出依頼なし)であったとき、又は上記工程564に続いて作用し、受信した定期報告データを格納保存する工程であり、該工程565に続いて前記動作終了工程518へ移行するようになっている。
なお、上記工程563における読出依頼フラグは図9の工程608によって子局側でセットされるものである。
【0053】
570は上記工程560の判定がNO(定期報告の受信ではない)であったときに作用し、確認返信の受信であったかどうかを判定する工程、571は該工程570の判定がNO(定期送信に対する確認返信ではなく不定期送信に対する報告返信である)であったときに作用し、子局から返信報告された不定期読出データを格納する工程、572は該工程571に続いて作用し、前記工程514(図7)や上記工程542・564でセットされた読出要求フラグをリセットする工程、573は上記工程570の判定がYES(定期送信に対する正常受信の確認返信)であったとき、又は上記工程572に続いて作用し、第一の加減算手段である演算手段CN1に1カウントの減算を行う工程、574は該工程573に続いて作用し、図7の工程534で格納された返信待ちデータテーブル206の中から返信されたコマンドを消去する工程であり、該工程574に続いて前記動作終了工程518へ移行するようになっている。
【0054】
以上の動作を概括的に説明すると、図7・図8において519a・519bは初回フラグをリセットすることによって次回の動作で工程502〜504を実行して第一の制御回路部200aを初期化すると共に,第一の異常検出信号ER1を発生して第二の制御回路部200bを初期化・再起動する第一の初期化手段、510は定期報告の受信間隔監視手段となる第一の通信エラー判定手段、513は第三の変分値「6」を加算する第一の加減算手段、516は第一の異常検出信号ER1を発生する第一の異常発生確定手段、520は返信遅延監視手段となる第一の通信エラー判定手段、521は第三の変分値「6」を加算する第一の加減算手段、532aは再送要求に対する不定期送信パケットの再送手段、532bは読出要求による不定期送信手段、537aは定期送信に対する再送手段、537bは定期送信手段である。
また、図8において540はビット情報監視手段である第一の通信エラー判定手段、544は第二の変分値「3」を加算する第一の加減算手段、546は第一の異常検出信号ER1を発生する第一の異常発生確定手段、552は第二の変分値「3」を加算する第一の加減算手段、562と573は第一の変分値「1」を減算する第一の加減算手段となっている。
なお、図2における判定ブロック207はビット情報監視手段である第一の通信エラー判定手段540と返信遅延監視手段となる第一の通信エラー判定手段520を包含し、同様に、判定ブロック217はビット情報監視手段である第一の通信エラー判定手段540と返信遅延監視手段となる第一の通信エラー判定手段520を包含し、判定ブロック223はビット情報監視手段である第一の通信エラー判定手段540と定期報告の受信間隔監視手段となる第一の通信エラー判定手段510を包含している。
【0055】
次に、図9および図10を用いて、本実施の形態による電子制御装置の第二の制御回路部における通信制御の動作について説明する。
なお、図9は主として第二の制御回路部200bにおける併用制御回路部120aの受信動作に関する等価制御フローを示しており、図10は主として第二の制御回路部200bにおける併用制御回路部120aの送信動作に関する等価制御フローを示している。
図9において、600は定期的に活性化される併用制御回路部120aの動作開始工程であり、該開始工程は図1の電源スイッチ105bが投入されたときと、リセットパルス信号RST2が供給されたときに活性化されると共に、後述の動作終了工程635に続いて循環動作するようになっている。
【0056】
601は上記工程600に続いて作用し、後述の工程605で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定する工程、602は該工程601の判定がYES(初回動作)であった時に作用し、第二の加減算手段230bの現在値を初期値「9」に設定する工程、603は該工程602に続いて作用し定期送信周期に相当する間隔タイマT2と後述の遅延監視タイマT3を起動する工程、604は該工程603に続いて図2における未処理データテーブル204の内容を削除する工程、605は該工程604に続いて作用し、図示しない初回フラグをセットする工程であり、上記初回フラグは図1の電源スイッチ105bが投入されたときと併用制御回路部120aにリセットパルス信号RST2が供給されたときにはリセットされるようになっている。
【0057】
606は上記工程601の判定がNO(初回動作では無い)であったとき、又は上記工程605に続いて作用し、併用制御回路部120a内での入出力の自己診断等によって異常が検出され、これを親局に緊急報告したいなどの要求があるかどうかの判定工程、607は該工程606の判定がYES(緊急報告データ有り)であったときに作用し、特定アドレスの選択データメモリに報告したい異常発生入出力番号や異常コード番号等のデータ内容を書き込んでおく工程、608は該工程607に続いて作用し、読出依頼フラグをセットする工程、609は上記工程606の判定がNO(緊急報告データ無し)であったとき、又は上記工程608に続いて作用し、図示しない制御信号線の論理レベルが反転して親局への送信許可が出されているかどうかを判定する工程である。
なお、上記工程609の判定がYES(送信許可信号変化あり)のときには図10の工程640へ移行するようになっている。
【0058】
610は上記工程609の判定がNO(送信許可なし)であった時に作用し、第二の直並列変換器127が第一の直並列変換器117から送信されたシリアルデータを受信して並列変換が完了したことを示す受信フラグが作動したかどうかを判定する工程であり、該工程510の判定がNO(未受信)であったときは後述の工程612へ移行するようになっている。
611は上記工程610の判定がYES(受信フラグ作動)であったときに作用し、親局から受信した一連の受信データをレジスタDに仮格納する工程、612は上記工程603で起動された受信間隔監視用タイマT2がタイムアップしたかどうか判定する工程であり、該工程612の判定がNOであって受信間隔異常ではないときには上記工程609へ移行し,工程612の判定がYESであって受信間隔異常であるときには後述の工程630へ移行するようになっている。
613は上記工程611に続いて作用し、上記工程611によって受信した一連の受信データのサムチェックを行う工程、614は該工程613に続いて作用し、受信データに異常があったかどうかを判定する工程、615は該工程614の判定NO(正常)であった時に作用し、第二の加減算手段である演算手段CN2に1カウントの減算を行う工程、616は該工程に続いて作用し、上記工程611による受信データが定期送信パケット401aによる出力設定であったか不定期送信パケット401bによる読出要求であったかを判定する工程である。
【0059】
620は上記工程616の判定が読出要求であった時に作用し、読出要求コマンド30Hとアドレスを一時記憶する工程、621は上記工程616の判定が出力設定であった時に作用し、ACK・61Hとアドレスを一時記憶する工程、622は該工程621に続いて作用し、上記工程611で得られた出力設定データを指定されたアドレスのデバイスメモリや第二の設定データメモリ237bに格納すると共に、受信間隔監視用タイマT2を再起動する工程である。
623は上記工程614の判定YES(受信データ異常)であった時に作用し、第二の加減算手段である演算手段CN2に3カウントの加算を行う工程、624は該工程623に続いて作用し、第二の加減算手段である演算手段CN2の現在値が11を超過していないかどうかを判定する工程、625は該工程624の判定がNO(11以下)であった時に作用し、NACK・82Hとアドレスを一時記憶する工程であり、上記工程620、622、625に続いて前記動作終了工程635へ移行するようになっている。
【0060】
626は上記工程620・621・625によって構成された工程ブロックであり、該工程ブロックは図2における未処理データテーブル204に格納される返信コマンドデータとなっている。
なお、上記工程625では読出要求又は出力設定に対応したNACK返信コードを分離していないが、図4・図5に示すとおり開始データSTXを注目することによって62H又は72Hで分離することも可能である。
630は上記工程612の判定がYES(定期送信データの受信間隔過大)であったときに作用し、第二の加減算手段である演算手段CN2に6カウントの加算を行う工程、631は該工程630に続いて作用し、受信間隔タイマT2を再起動する工程、632は該工程631に続いて作用し、第二の加減算手段である演算手段CN2の現在値が11を超過していないかどうかを判定する工程、633は該工程632の判定がYES(11超過)であったとき、又は上記工程624の判定がYES(11超過)であったときに作用し、第二の異常検出信号ER2のパルス出力を発生する工程、634は該工程633に続いて作用し、上記工程605でセットされていた初回フラグをリセットする工程であり、上記工程632の判定がNO(11以下)で(ツメル)
あったとき、又は上記工程634に続いて前記動作終了工程635へ移行するようになっている。
なお,636aは上記工程633・634によって構成された第二の初期化手段の一つとなる工程ブロックである。
【0061】
図10において、640は前記工程609(図9)の判定がYES(送信許可あり)であった時に作用し、図6の定期送信パケット401cを受信して、定期報告が許可されているかどうかを判定する工程、641は該工程640の判定がYES(定期報告許可)であった時に作用し、前記工程603で起動されたタイマT3を停止する工程、642は該工程641に続いて作用し、定期報告の時期になっているかどうかを判定する工程、643aは該工程642の判定がYES(定期報告時期)であった時に作用し、図6の定期報告パケット403cや403dを送信する工程、643bは該工程642に続いて作用し、次回に定期報告するデータのアドレスを歩進する工程であり、該工程643bに続いて前記動作終了工程635へ移行するようになっている。
644は上記工程640の判定がNO(定期報告未許可)であったときに作用し、前記工程603で起動されたタイマT3がタイムアップしているかどうかを判定する工程、645は該工程644の判定がYESであって運転開始後時間T3を待っても定期報告許可が得られないときに作用し、第二の加減算手段である演算手段CN2に6カウントを加算する工程、646は該工程645に続いて作用し、タイマT3を再起動する工程、647は該工程646に続いて作用し、第二の加減算手段である演算手段CN2の現在値が11を超過していないかどうかを判定する工程、648は該工程647の判定がYES(11超過)であったときに作用し、第二の異常検出信号ER2のパルス出力を発生する工程、649は該工程648に続いて作用し、前記工程605でセットされていた初回フラグをリセットする工程であり、上記工程647の判定がNO(11以下)であったとき、又は上記工程649に続いて前記動作終了工程635へ移行するようになっている。
なお,636bは上記工程648・649によって構成された第二の初期化手段の一つとなる工程ブロックである。
【0062】
650は上記工程644の判定がNO(タイムアップしていない)であったとき、又は上記工程642の判定がNO(定期報告時期ではない)であったときに作用し、前記工程ブロック626において未処理データテーブル204に格納された返信コマンドがあるか否かを判定する工程、651は該工程650の判定がYES(返信コマンドあり)であったときに作用し、上記未処理データテーブル204に格納された返信コマンドを先入れ先出し方式で読出す工程、652は該工程651に続いて作用し、工程651で読み出された返信コマンドが前記工程620で格納された読出要求コマンドであったかどうかを判定する工程、653は該工程652の判定がYES(読出要求)であった時に作用し、指定されたアドレスのメモリに関する読出データを該当アドレスと共に報告返信する工程である。
654は上記工程653に続いて作用し、工程653で報告返信されたデータのアドレスが前記工程607でデータが書込みされた選択データメモリのアドレスであったかどうかを判定する工程、655は該工程654の判定がYES(選択データメモリ)であったときに作用し、前記工程608でセットされた読出依頼フラグをリセットする工程であり、上記工程654の判定がNO(選択データメモリでは無い)であったとき、又は上記工程655に続いて前記動作終了工程635へ移行するようになっている。
【0063】
660は上記工程652の判定がNO(読出要求でない)であった時に作用し、上記工程651で読み出された返信データが前記工程621で格納されたACK-W(定期送信に対する正常受信)であったか、又は前記工程625で格納されたNACKであったかを判定する工程、661は該工程660の判定がYES(ACK-W)であった時に作用し、認知データACKと該当アドレスを返信する工程、662は上記工程660の判定がNO(NACK)であった時に作用し、非認知データNACKと該当アドレスを返信する工程であり、上記工程650の判定がNO(返信データなし)であった時や上記工程661・662に続いて前期動作終了工程635へ移行するようになっている。
なお、663は上記工程661・662によって構成された工程ブロックであり、該工程ブロックは図4a・4bにおける確認返信パケット403a・404a・404bの送信に相当し、上記工程653は図5の報告返信パケット403bの送信に相当している。
【0064】
以上の動作を概括的に説明すると、図9・図10において636a・636bは初回フラグをリセットすることによって次回の動作で工程602〜604を実行して第二の制御回路部200bを初期化すると共に,第二の異常検出信号ER2を発生して第一の制御回路部200aを初期化・再起動する第二の初期化手段、608は子局が親局に対して特定アドレスの選択データメモリの内容を読出依頼するための読出依頼設定手段、612は定期送信パケットの受信間隔監視手段である第二の通信エラー判定手段、613は親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段、615は第一の変分値「1」を減算する第二の加減算手段、623は第二の変分値「3」を加算する第二の加減算手段、630は第三の変分値「6」を加算する第二の加減算手段、633は第二の異常検出信号ER2を発生する第二の異常発生確定手段となっている。
また、図10において、643aは定期報告パケットを送信する定期報告手段、644は許可時間判定手段、645は第三の変分値「6」を加算する第二の加減算手段、648は第二の異常検出信号ER2を発生する第二の異常発生確定手段、653は読出要求に対する報告返信パケットを送信する報告返信手段、663は正常受信又は受信失敗の確認返信パケットを送信する確認返信手段となっている。
なお、図2における判定ブロック202は定期送信パケットの受信間隔監視手段である第二の通信エラー判定手段612と親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段613を包含しており、図2における判定ブロック212は親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段613そのものである。
【0065】
前述の図7〜図10のフローチャートの説明を踏まえて、図1・図2について概括的に作用動作を説明する。
図1において、メインCPU110aは第一・第二の入力センサ群102a・102bと第一・第二のアナログセンサ群103a・103bを入力信号とし、不揮発プログラムメモリ115aに格納された制御プログラムや制御定数に基づいて第一・第二の電気負荷群104a・104bを制御するが、上記第二の入力センサ群102bと第二のアナログセンサ群103bと第二の電気負荷群104bは第一・第二の直並列変換器117・127を介して間接的にメインCPU110aとシリアル交信するようになっている。
なお、図1で示した実施の形態ではアナログ出力が取扱われていないが、必要に応じてメータ表示用のDA変換器を間接出力として搭載することもできる。
【0066】
第一の制御回路部200aにおいて第一の異常検出信号ER1が発生すると、図7の工程517や図8の工程547で初回フラグがリセットされてから動作終了工程518へ移行するので、再度動作開始工程500へ移行したときには工程502〜505によって第一の制御回路部200a自体の初期化が行われるようになっている。
一方、第一の異常検出信号ER1によって第二の制御回路部200bのリセット入力端子RST2にリセットパルス信号が入力されることによって、相手方である第二の制御回路部200bも初期化・再起動されることになる。
同様に、第二の制御回路部200bにおいて第二の異常検出信号ER2が発生すると、図9の工程634や図10の工程649で初回フラグがリセットされてから動作終了工程635へ移行するので、再度動作開始工程600へ移行したときには工程602〜605によって第二の制御回路部200b自体の初期化が行われるようになっている。
一方、第二の異常検出信号ER2によって第一の制御回路部200a内のメインCPU110aのリセット入力端子RST1にリセットパルス信号が入力されることによって、相手方である第一の制御回路部200aも初期化・再起動されることになる。
【0067】
第一・第二の制御回路部200a・200bはウオッチドッグタイマ(watchdog timer:コンピュータの動作ステップを監視し、システムの異常動作を検出する回路)130のリセットパルス信号RST1によっても初期化・再起動されるようになっているが、第一・第二の異常検出信号ER1・ER2やウオッチドッグタイマ130によるリセットパルス信号RST1が発生すると、異常記憶回路131aがこれを記憶して警報・表示器108を作動させると共に、負荷電源リレー107aの作動を停止して一部の特定電気負荷に対する給電が停止される。
従って、ノイズ誤動作によってメインCPU110aが一時的に誤動作したような場合であれば、リセットパルスRST1によって自動的に再起動されることになるが、負荷電源リレー107aによる一部電気負荷の駆動停止状態は継続されるようになっている。
但し、電源スイッチ105bを再投入すると異常記憶回路131aの異常記憶が解除されるので正常運転状態に回復することができるようになっている。
【0068】
図2において、この実施例における基本的な送受信データとしては、親局→子局への定期送信パケットによる出力設定と、子局→親局への定期報告パケットによる入力読出によって構成されている。
但し、誤った出力設定が行われないように親局→子局への送信に対しては、子局→親局への受信確認返信を行うようになっている。
また、親局は読出要求によって不定期に子局側のデータを読出しすることができると共に、子局側でも定期報告の中で読出依頼フラグを設定することによって特定アドレスの情報を読出要求によって読出してもらうことができるようになっている。
【0069】
なお、親局が送信して子局がこの送信に対する返信を行うような往復通信のみであれば、親局は子局からの返信を待って次の送信を行うことによって通信の渋滞を回避することができる。
しかし、子局側が親局の指示なしで親局に対して定期報告の送信を行おうとすれば、上り通信に渋滞が発生することになる。
未処理データテーブル204はこのような渋滞が発生した時に、未返信情報の待ち行列を作って、順次返信を行うことによって、適時に定期送信や定期報告が行えるようにするためのものである。
また、下り通信のデータ量が多い運転開始時には子局からの定期報告は禁止して、メインCPU110aは初期設定データを集中的に送信し、適時に不定期送信パケットによって読出要求を行って間接入力情報の読出を行うことができるように構成されている。
【0070】
実施の形態2.
図11は、実施の形態2による電子制御装置の全体構成を示すブロック図である。
以下、実施の形態2による電子制御装置の構成と動作について、図1に示した実施の形態1による電子制御装置との相違点を中心に説明する。
図11において、100bは第一の制御回路部210aと第二の制御回路部210bによって構成された電子制御装置、110bはメインCPU(マイクロプロセッサ)、115bは該メインCPU110bと協働するフラッシュメモリ等の不揮発のプログラムメモリであり、上記プログラムメモリ115bには入出力制御手段となるプログラムや通信制御手段となるプログラムのほか、第一・第二の設定データメモリ237a・237b(図2参照)に転送書込みされる設定データや、後述の補助CPU(マイクロプロセッサ)120bに対する暴走監視手段となるプログラムや第一の受信間隔異常判定手段となるプログラムが書き込まれている。
116bは演算処理用のRAMメモリであり、該RAMメモリ116bには第一の加減算手段230a(図2参照)の現在値データや、上記プログラムメモリ115bから転送された第一の設定データ、あるいは返信待ちコマンドデータが書き込まれるようになっている。
120bは補助CPU(マイクロプロセッサ)、125は該補助CPU120bと協働する補助プログラムメモリであり、該補助プログラムメモリ125には第二の制御回路部210bにおける入出力制御手段となるプログラムや自己診断プログラム、あるいは通信制御プログラムや第二の受信間隔異常判定手段となるプログラムなどが格納されている。
【0071】
126bは補助RAMメモリであり、該補助RAMメモリ126bには第二の加減算手段230b(図2参照)の現在値データや、上記プログラムメモリ115bから転送された第二の設定データ、あるいは未処理コマンドデータのほか、定期報告許可指令データ、選択データ、ステータス情報などが書き込まれるようになっている。
なお、上記メインCPU110bは補助CPU120bが発生するウオッチドッグクリヤ信号WD2のパルス幅を監視して、該パルス幅が所定値を超過しているときにリセットパルス信号RST2を発生するようになっている。
131bは計数入力とリセット入力とカウントアップ出力とを有する計数記憶回路(異常発生記憶手段)、138bは前記ウオッチドッグタイマ130が発生するリセットパルス信号RST1と上記補助CPU120bが発生する第二の異常検出信号ER2に対する論理和素子であり、該論理和素子138bの出力によってメインCPU110bがリセットされて再起動されるようになっている。
139bは上記メインCPU110bが発生する第一の異常検出信号ER1とリセットパルス信号RST2に対する論理和素子、140bは前記ウオッチドッグタイマ130が発生するリセットパルス信号RST1と上記論理和素子139bの出力に対する論理和素子であり、該論理和素子140bの出力によって上記補助CPU120bがリセットされて再起動されるようになっている。
【0072】
141bは上記論理和素子138bと139bの出力を入力とする論理和素子であり、該論理和素子141bの出力は上記計数記憶回路131bの計数入力端子に接続されている。なお、上記計数記憶回路131bは上記リセットパルス信号RST1・RST2や第一・第二の異常検出信号ER1・ER2の動作回数を計数記憶して、該計数値が所定値以上となったときに前記警報・表示器108を駆動すると共に、前記電源スイッチ105bが閉路したときには電源検出回路135によって計数記憶値がリセットされるようになっている。
132bはゲート回路(駆動停止手段)、137は補助マイクロプロセッサ120bが発生する駆動出力DR2によって上記駆動停止手段132bを介して負荷電源リレー107aを駆動する反転駆動素子であり、該負荷電源リレー107aは、駆動出力DR2が発生していると共に、計数記憶回路131bがカウントアップしていない時に作動するようになっている。
なお、上記補助CPU120bは駆動出力DR1を発生して電源リレー106aの動作保持を行うと共に、第二の異常検出信号ER2やウオッチドッグクリア信号WD2を発生するようになっている。
【0073】
以上の説明で明らかなとおり、図1に示した実施の形態1による電子制御装置では併用制御回路120aが論理回路を用いた集積回路素子で構成されているのに対して、図11に示した実施の形態2による電子制御装置では補助CPU120bを備えていて、単に第二の入力センサ群102bや第二のアナログセンサ群103bによる間接入力信号をメインCPU110bに送信するだけではなく、入力センサ群の断線・短絡検出を行ったり、複数の入力信号に対する論理結合処理を行ったうえでメインCPU110bに送信するなどの加工処理が施すことが容易な形態となっている。同様に、補助CPU120bはメインCPU110bから送信された間接出力信号によって直接的に第二の電気負荷群104bを駆動するのではなく、第二の入力センサ群102bからの入力信号に応動した論理処理を施すことも容易な形態となっている。更に、第一・第二の直並列変換器117・127を介して相互監視情報を交信する機能を付加することが容易となる実施形態となっている。
【0074】
図12〜図14は、図11に示した実施の形態2による電子制御装置における各種通信パケットの中で指定されるアドレスの区分を示したものである。
図12は、制御出力・定数設定データテーブルを示したものであり、定期送信パケット401aとその返信パケットや不定期送信パケット401bとその返信パケットにおいて指定されるアドレス区分を示している。
図13は監視入力データテーブルを示したものであり、不定期送信パケット401bとその返信パケットで指定されるアドレス区分を示している。
また、図14は定期報告順序の関係を示したものであり、定期報告パケット403c・403dにおけるステータス情報の中で指定される入力の簡略アドレスと定期報告順序の関係を示したものである。
図12において、アドレス01〜08は、図2における第二の設定データメモリ237bと返信応答許容時間や受信間隔許容時間格納用メモリのアドレスを示し、アドレス0Aは間接制御出力Y07〜Y00(Y00はDR1に対応しY01はDR2に対応している)、アドレス0Bは間接制御出力Y17〜Y10に対するアドレスとなっていて、各アドレスのデータは8ビットデータとなっている。
なお、アドレス01〜08に関する設定データは運転開始時に順次定期送信され、その後アドレス00に対して定期報告の許可指令を送信してからはアドレス0Aとアドレス0Bを交互に定期送信するようになっている。
【0075】
図13において、アドレス10〜17は16ビットデータに対するアドレスとなっているが、アドレス10のステータスメモリとアドレス17の選択データメモリは図15で詳述するとおりとなっている。
また、アドレス11は16点の間接入力X07〜X00、X17〜X10に対するアドレスであり、アドレス12〜16は間接アナログ入力1〜5に関するデジタル変換値のアドレスとなっている。
図14において、初回の定期報告における報告データ1・報告データ2は図13のアドレス11で示された間接入力1・間接入力2であり、次回の定期報告における報告データ1・報告データ2は図13で示されたアナログ1のデジタル変換値であり、続く定期報告における報告データ1・報告データ2は再び図13のアドレス11で示された間接入力1・間接入力2であり、更に続く定期報告における報告データ1・報告データ2は図13で示されたアナログ2のデジタル変換値である。
以下同様にして間接入力1・2とアナログ1〜5が順次定期報告されるようになっている。
【0076】
図15は、図9の工程607で説明した選択データメモリに関連する送受信データの構成を示したものである。
図15において、900は第二の制御回路部210bが定期的に送信する定期報告パケットであり、該定期報告パケットには上記第二の入力センサ群102bや第二のアナログセンサ群103bのデジタル変換値が報告データ1・報告データ2として2バイト単位で順次格納されていると共に、ステータス情報901が毎回格納されている。
上記ステータス情報901の下位4ビットは第二の加減算手段230bの現在値であり、上位3ビットは上記報告データ1の簡略アドレス(図13における監視入力アドレスの下位1桁の値)であり、最上位ビットは第二の制御回路部210bで異常が発生しているときに論理レベル「1」となる読出依頼フラグとなっている。
902は第一の制御回路部210aが上記定期報告パケット900を受信したことによる着信処理ブロック、903は該着信処理ブロックの中で読出依頼フラグが検出されたことによって第一の制御回路部210aが読出要求を行う不定期送信パケットであり、該不定期送信パケットで指定される読出し先のアドレスは選択データメモリのアドレス#17Hとなっている。
【0077】
904は上記不定期送信パケット903を受信した第二の制御回路部210bが送信する報告返信パケットであり、該報告返信パケットによって読み出される選択データメモリ905の内容は、上位8ビットで異常発生したデバイスのアドレスを示し、下位8ビットの中の下位4ビットでは異常コード番号を示し、下位8ビットの中の上位4ビットではビット区分を表している。
なお、ここで言うビット区分とは、アドレス0A・0Bや、アドレス11におけるON/OFF入出力に対して、どの入出力であるかを特定するための番号情報となっている。
906は第一の制御回路部210aが上記報告返信パケット904を受信したことによる返着処理ブロックであり、この返着処理によって第一の制御回路部210aは第二の制御回路部210bにおける異常発生部位を知ることができるようになっている。
【0078】
以上で、実施の形態1および実施の形態2による電子制御装置の基本的な構成と動作について説明したが、以下にその変型例について述べる。
前述した実施の形態1あるいは実施の形態2による電子制御装置では、第二の制御回路部から第一の制御回路部に対する確認返信や報告返信は未処理データテーブルの中から順次返信されるのに対し、第二の制御回路部から第一の制御回路部に対する定期報告は未処理データテーブルには含まれないようになっているが、この定期報告コマンドも定期的に未処理データテーブル内に格納し、先入れ先出しの原則で実際に報告送信する時点で最新の報告データを添付するようにして、上り通信の一元化を図ることが現実的である。
また、不定期送信コマンドに対する返信報告データについても、実際に返信される時点での最新の報告データが添付されて返信されるものである。
その他、第一の制御回路部から第二の制御回路部に対する定期送信では、図12で説明したアドレス0Aと0Bを交互送信する方法に替わって、アドレス0A→アドレス00→アドレス0B→アドレス01→アドレス0A→アドレス02→アドレス0B→アドレス03→アドレス0A→・・のように、運転開始時に送信済みであるアドレス00〜08についても逐次リフレッシュ書込みを行うようにしても良い。
【0079】
また、前述した実施の形態1あるいは実施の形態2による電子制御装置では、正常通信時には第一の変分値を減算し、通信異常発生時には上記第一の変分値よりも大きな値である第二の変分値を加算する加減算手段を備え、該加減算手段の現在値が所定閾値を超過したときに異常発生を確定するようにしたものであり、上記第二の変分値は上記閾値よりも小さな値に設定することによって、異常状態が自然回復する散発的・慢性的エラーに対しては過敏な異常判定を回避すると共に、致命的・継続的な障害に対しては過去の履歴状態に応じた再送処理を行ったうえで、速やかな異常判定を確定することができるものである。
しかし、加減算手段の構成の仕方としては、例えば下限値「-9」、初期値「0」、上限値「3」として、正常通信が継続すれば加減算手段の現在値は「-9」まで減少し、通信異常があれば現在値に対する加算が行われて、これが上限値「3」を超過すると異常発生を確定するようにしても良い。
また、加減算の方向を反転して、例えば正常側上限値「11」、初期値「3」、異常判定下限値「0」として、正常通信が継続すれば加減算手段の現在値は「11」まで増加し、通信異常があれば現在値に対する減算が行われて、 これが下限値「0」未満になると異常発生を確定するようにしても良い。
【0080】
また、前述した実施の形態1あるいは実施の形態2による電子制御装置では、サムチェックエラーと返信遅延や受信間隔異常によるタイムアウトエラー等の各種通信エラーに対して、加減算手段が総合的に現在の危険状態を集計して、異常判定閾値までの余裕の多寡によって可能な再送処理回数も一元的に決定されるよう構成されている。
しかし、サムチェックエラーと返信遅延や受信間隔異常によるタイムアウトエラー等の各種通信エラーによって加減算手段の現在値を補正する変分値の重み付けは、実用対象用途によって経験的・統計的に決定され、求められる安全度合いに応じて決定されるものである。
従って、上記第一・第二の加減算手段で扱われる第一の変分値・第二の変分値・第三の変分値・正常側限界値・異常側限界値・初期値等の各種制御定数の一部又は全部、あるいは上記第一の通信エラー判定手段において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部のデータはメインCPUと協働する不揮発プログラムメモリから転送書込みし 必要に応じてこれらの定数の設定変更が行えるようにすることが望ましい。
【0081】
また、前述した実施の形態1あるいは実施の形態2による電子制御装置では、第一・第二の制御回路部が、いずれも外部接続された制御入力と制御出力を有するものとして説明されているが、例えば、第二の制御回路部は外部入出力を一切持たず、第一の制御回路部に対する監視制御を目的としたものであっても良い。この場合、第一の制御回路部からは監視対象情報が第二の制御回路部に送信され、第二の制御回路部からは分析整理情報が第一の制御回路部に返信されると共に、監視結果に異常があればこれも補正用変分値として上記通信エラー判定用の加減算手段に代数加算するようにしても良い。
その他、第一・第二の制御回路部は遠隔設置され、多数の遠隔入出力信号をシリアル通信によって相互交信して省配線を行うような例えばプログラマブルコントローラなどの用途に摘要することもできる。
【0082】
また、前述した実施の形態1あるいは実施の形態2による電子制御装置では、異常発生時にマイクロプロセッサを自動的に再起動して、なるべく装置の運転を継続するように配慮されていているが、異常発生時にはマイクロプロセッサを停止し、人為的操作が付加されてはじめて再起動することができるように変更することも可能である。
また、異常発生時の報知手段として、無人運転設備等にあっては単に異常発生時刻を保存しておいて、適時に外部ツールを接続して履歴情報を読出し表示するようにしたり、異常発生時刻にプリンタによる印字出力を行うようにしても良い。
【0083】
以上説明したように、本実施の形態による電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリ115aと、演算処理用RAMメモリ116aと、上記プログラムメモリ115aと協働するメインCPU110a及び第一の直並列変換器117とを含む第一の制御回路部200aと、監視・制御信号の交信を行うための通信制御回路部120aと、データメモリ126a及び第二の直並列変換器127とを含む第二の制御回路部200bを設け、上記第一の直並列変換器117及び第二の直並列変換器127を介して上記第一の制御回路部200aと第二の制御回路部200bとの間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置100aであって、
上記第一の制御回路部200aは、上記第二の制御回路部200bから受信するデータの異常の有無を判定する第一の通信エラー判定手段207・217・223と、上記第一の通信エラー判定手段207・217・223が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第一の加減算手段230aと、上記第一及び第二の変分値の累積によって上記第一の加減算手段230aの現在値が所定の異常側限界値を越えると異常検出信号を発生する第一の異常発生確定手段238aとを備え、
上記第二の制御回路部200bは、上記第一の制御回路部200aから受信するデータの異常の有無を判定する第二の通信エラー判定手段202・212と、上記第二の通信エラー判定手段202・212が異常なしと判定したときには第一の変分値を減算又は加算すると共に、異常ありと判定したときには第二の変分値を加算又は減算して相互に相殺するように現在値に対する加減算補正を行い、異常なしの判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する第二の加減算手段230bと、上記第一及び第二の変分値の累積によって上記第二の加減算手段230bの現在値が所定の異常側限界値を越えると異常検出信号を発生する第二の異常発生確定手段238bとを備え、
上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段238aあるいは第二の異常発生確定手段238bが発生する異常検出信号ER1・ER2に応動して上記第一の制御回路部200a又は第二の制御回路部200bの作動停止又は初期化再起動が行われる。
従って、散発的・慢性的エラーに対して過敏な異常判定を行わないようにするために、許容累積値を十分に大きな値にしておいても、一旦致命的・継続的な障害が発生すると、第一の変分値よりも大きな値である第二の変分値によって、速やかに加減算手段の現在値が異常側限界値の域外となって異常発生が確定されので、安全・高信頼度の制御装置を得ることができる。
【0084】
また、上記第一の制御回路部200aは、上記第一の異常発生確定手段238aが異常検出信号ER1を発生したときに、上記第一の加減算手段230aの現在値を運転開始時の所定の初期値に再設定すると共に、上記第二の制御回路部200bに設けられた通信制御回路部120aを初期化して再起動させる第一の初期化手段519a・519bを備え、上記第二の制御回路部200bは、上記第二の異常発生確定手段238bが異常検出信号ER2を発生したときに、上記第二の加減算手段230bの現在値を運転開始時の所定の初期値に再設定すると共に、上記第一の制御回路部200aに設けられたメインCPU110aを初期化して再起動させるか運転停止させる第二の初期化手段636a・636bを備え、上記第一の初期化手段及び第二の初期化手段によって再設定される上記第一の加減算手段230a及び第二の加減算手段230bの初期値は、上記異常側限界値側に接近した値となっている。
従って、異常発生している通信回線に依存することなく相手側の制御回路部が初期化されると共に、再起動時には加減算手段の現在値を異常側限界値に接近させておくことにより起動直後の安全性を向上することができる。
【0085】
また、上記第一の通信エラー判定手段及び第二の通信エラー判定手段は、上記第一の制御回路部200a及び第二の制御回路部200b間で交信されたデータに対するビット情報の異常の有無を判定するビット情報監視手段540・613と、上記第一の制御回路部200a及び第二の制御回路部200bの一方が送信したデータに対する他方の制御回路部からの返信データが所定の返信応答時間を超過ししても受信できないときに送信元である一方の制御回路部で異常判定を行う返信遅延監視手段520と、上記第一の制御回路部200aが発信する定期送信データ又は第二の制御回路部200bが発信する定期報告データに対する相手側制御回路部の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔監視手段510・612を備え、上記ビット情報監視手段、返信遅延監視手段、受信間隔監視手段のいずれもが異常なしと判定したときに、上記第一の加減算手段230aあるいは第二の加減算手段230bは第一の変分値による加減算補正を行う。
従って、多様な通信エラーの判定によって通信エラーの検出精度が向上すると共に、一対の加減算手段に集約して異常発生の確定が行われるので、確度の高い異常判定が行える。
【0086】
また、上記ビット情報監視手段540・613の判定が通信異常であるときに上記第一の加減算手段230aあるいは第二の加減算手段230bが加算又は減算する上記第二の変分値に対して、上記返信遅延監視手段520又は受信間隔監視手段510・612の判定が通信異常であるときに上記第一の加減算手段230aあるいは第二の加減算手段230bが加算又は減算する変分値は、上記第二の変分値よりも大きな値である第三の変分値とし、かつ、該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値である。
従って、多様な通信エラーの判定に重み付けを行ってを異常判定を行うことができると共に、返信遅延とか受信間隔過大等のタイムアウトエラーに関しては、過剰な余裕時間を設定する必要がなく実力に見合った判定時間を設定しておくことができるので、高精度のタイムアウト判定を行うことができる。
【0087】
また、上記第二の制御回路部200bは、上記第一の制御回路部200aから送信されたデータを正常に受信したかどうかの受信状態の確認返信を行う確認返信手段205を備える共に、上記第一の制御回路部200aは、上記確認返信手段205による返信内容が上記第二の制御回路部200bにおけるビット情報監視手段613によって判定されたビット異常の状態を示す受信失敗であったとき、又は上記第一の制御回路部200aにおいて返信遅延監視手段520が返信応答の遅延異常判定を行ったとき、又は上記第一の制御回路部200aにおいてビット情報監視手段540がビット異常判定を行ったときに、前回の送信データを更新して再度上記第二の制御回路部200bに送信すると共に、上記第一の加減算手段230aに対して上記第二の変分値を加算又は減算する再送手段を備える。
従って、再送処理を続けても依然として通信エラーが発生するような場合には、
第一の加減算手段230aの現在値が異常側限界値の域外となることによって異常判定がなされ、初期化・再起動が行われるので、許容される再送処理回数は正常通信が持続していたかどうかの過去の履歴によって合理的に規制できる。
【0088】
また、上記第一の制御回路部200aは、上記第二の制御回路部200bに対して送信した送信コマンドを順次保存すると共に、上記確認返信データを受信したときに当該保存コマンドを順次消去するように構成された送信側コマンドメモリである返信待ちデータテーブル206を備え、
上記第二の制御回路部200bは、上記第一の制御回路部から送信データを受信したときに、確認返信を行うための返信コマンドを順次保存すると共に、上記第一の制御回路部200aへの確認返信データを送信したときに当該保存コマンドを順次消去するよう構成された受信側コマンドメモリである未処理データテーブル204を備え、上記返信遅延監視手段520は上記返信待ちデータテーブル206に残された先頭データの保存時間が所定値を超過したときに異常判定を行うと共に、返信異常判定された送信コマンドと受信失敗の確認返信があった送信コマンドは上記返信待ちデータテーブル206から順次削除され、再度送信されたときに改めて上記返信待ちデータテーブル206に格納される。
従って、第二の制御回路部200bから第一の制御回路部200aへの上り通信が一時的に渋滞していても、第一の制御回路部200aは随時に第二の制御回路部200bに対して送信が可能であると共に、通信エラーが発生したときに再送処理するべきコマンドが確定できる。
【0089】
また、上記第一の制御回路部200aは、上記第二の制御回路部200bに対して定期的に制御出力データ又は定数設定データを送信すると共に、上記第二の制御回路部200bが当該定期送信データを受信したかどうかの確認返信データを返信する定期送信手段201と、上記第二の制御回路部200bに対して不定期に指定アドレスの監視入力データ又は上記定期送信手段201による保存データの読出要求を行うと共に、上記第二の制御回路部200bが当該不定期送信データを受信したかどうかの確認返信データとして、要求された監視入力データ又は保存データの報告返信を行う不定期送信手段211を備え、
上記第二の制御回路部200bは、第一の制御回路部200aに対して監視入力データを定期報告する定期報告手段221を備え、
上記第一の制御回路部200aは、上記第二の制御回路部200bから報告された定期報告データに対するビット異常判定を行ったとき、又は定期報告データに対して受信間隔異常判定を行ったときに、上記不定期送信手段211によって定期報告内容の再確認を行うことができるよう構成されている。
従って、定期報告に対する毎回の確認返信を行っていないので、下り通信量を削減して通信制御の負担が軽減できると共に、第一の制御回路部200aは第二の制御回路部200bから報告された定期報告データに対するビット異常判定を行ったとき、又は定期報告データに対して受信間隔異常判定を行ったときに、不定期送信手段211によって定期報告内容の再確認を行うことができる。
【0090】
また、上記定期報告手段221によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含され、該ステータス情報には上記第二の加減算手段230bの現在値データが含まれている。
従って、第一の制御回路部200aは第一・第二の加減算手段230a・230bの現在値を総合的に監視することができると共に、定期送信に対する第二の制御回路部200bの受信間隔異常が発生した場合にはステータス情報によって第一の制御回路部200aは速やかに異常を探知することができる。
【0091】
また、上記定期報告手段221によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含されると共に、上記第二の制御回路部200bは、第一の制御回路部200aから緊急読出をして欲しい特定アドレスのデータが選択されて格納される選択データメモリ126aと、上記第一の制御回路部200aに対して上記選択データメモリ126aの内容を読出依頼する情報として上記ステータス情報に読出依頼フラグを付加する読出依頼設定手段608を備え、
上記第一の制御回路部200aは、当該読出依頼フラグを受信したときに、上記不定期送信手段211によって上記特定アドレスを指定して上記選択データメモリ126aの内容の報告返信を受けることができるよう構成されている。
従って、第二の制御回路部200bは単に定期報告を行うだけでなく、必要に応じて選択データメモリ126aの内容を速やかに読出してもらうことができるので、定期報告データの量を削減しながら、通信エラー以外の異常情報を速やかに第一の制御回路部200aに報告することができる。
【0092】
また、上記第一の制御回路部200aは、上記第二の制御回路部200bに設けられた所定アドレスのメモリに対して上記定期送信手段201によって送信され、第二の制御回路部200bが上記定期報告を送信するのを許可する指令データを格納する定期報告許可手段401cを備え、
上記第二の制御回路部200bは、運転開始後上記定期報告が許可されるまでの時間が所定値を超過していないかどうかを判定する許可時間判定手段644を備え、上記許可時間判定手段644が時間超過の判定を行ったときには上記第二の加減算手段230bに第二の変分値が加算又は減算されると共に、再度上記許可時間判定手段644の判定動作が開始するよう構成されている。
従って、運転開始時において第一の制御回路部200aから第二の制御回路部200bに対して多数の初期設定データ等を送信するときには、第二の制御回路部200bからの定期報告を禁止しておくことによって通信の渋滞が回避されると共に、定期報告許可が遅延すると第二の変分値による加算又は減算が繰返されることによって異常発生が確定し、異常な運転状態の継続を禁止することができる。
【0093】
また、上記第一の制御回路部200aは、上記第一の加減算手段230aで扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第一の通信エラー判定手段207・217・223において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部が格納される第一の設定データメモリ237aを備え、上記各種制御定数の一部又は全部は、上記メインCPU110aと協働するプログラムメモリ115aから転送書込みされるされるように構成されている。
従って、運転環境に応じて各種制御定数を変更して、異常発生確定条件を手軽に最適化することができる。
【0094】
また、上記第二の制御回路部200aは、上記第二の加減算手段230bで扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第二の通信エラー判定手段202において使用される受信間隔時間の許容値等の各種制御定数の一部又は全部が収納される第二の設定データメモリ237bを備え、上記各種制御定数の一部又は全部は、上記メインCPU110aと協働するプログラムメモリ115aから上記定期送信手段201によって送信書込みされるように構成されている。
従って、運転環境に応じて各種制御定数を変更して、異常発生確定条件を手軽に最適化することができると共に、第一・第二の制御回路部200a・200bにおける異常発生確定条件を異なる条件に設定して、多様な異常判定を行うことができる。
【0095】
また、電子制御装置100bは、外部機器に対する入出力制御手段及び通信制御手段を有するプログラムメモリ115bと、演算処理用RAMメモリ116bと、上記プログラムメモリ115bと協働するメインCPU110bと、直接入出力インタフェース回路112a・114a及び第一の直並列変換器117とを含む第一の制御回路部210aと、監視・制御信号の交信を行うための通信制御回路部120bと、データメモリ126b及び第二の直並列変換器127とを含む第二の制御回路部210bを設け、上記第一の直並列変換器117及び第二の直並列変換器127を介して上記第一の制御回路部210aと第二の制御回路部210bとの間で相互に監視・制御信号のシリアル交信を行うように構成されていると共に、上記メインCPU110bは、上記直接入力信号用インタフェース回路112aを介して入力された直接入力信号と、上記第二の制御回路部210bに設けられた第二の直並列変換器127からシリアル通信によって受信した間接入力信号と、上記プログラムメモリ115bの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路114aに接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器117,127を介して第二の制御回路部210bへ間接出力信号を送信するように構成された電子制御装置であって、
上記第一の制御回路部210aは、上記第二の制御回路部210bから定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号ER1を発生する第一の受信間隔異常判定手段115bを備え、上記第二の制御回路部210bは、上記第一の制御回路部210aから定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号ER2を発生する第二の受信間隔異常判定手段125を備え、
かつ、上記第一の制御回路部210aび上記第二の制御回路部210bのいずれか一方は、上記メインCPU110bが発生するウオッチドッグクリヤ信号WD1を監視して、該ウオッチドッグクリヤ信号WD1のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号RST1を発生するウオッチドッグタイマ130と、上記第一及び第二の異常検出信号ER1・ER2が発生したとき、あるいは上記ウオッチドッグタイマ130がリセットパルス信号RST1を発生したときに、当該異常検出信号ER1・ER2又はリセットパルス信号RST1を記憶して、警報・表示・印字・履歴保存等による報知手段108を作動させる異常発生記憶手段131bとを備え、
上記ウオッチドッグタイマ130がリセットパルス信号RST1を発生したとき、あるいは上記第二の異常検出信号ER2が発生したときには、上記メインCPU110bが初期化・再起動されると共に、上記ウオッチドッグタイマ130がリセットパルス信号RST1を発生したとき、あるいは上記第一の異常検出信号ER1が発生したときには、上記第二の制御回路部210bの通信制御回路部120bが初期化・再起動される。
従って、異常発生した通信回線に依存することなくメインCPU110bを再起動することができると共に、メインCPU110bの暴走異常発生時には第二の受信間隔異常判定手段の判定を待つまでもなく、速やかに第一の制御回路部210aの初期化を行って安全な再起動が行える。
また、メインCPU110bの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。
【0096】
また、上記第二の制御回路部210bは、外部機器に対する入出力制御手段及び通信制御手段を有する補助プログラムメモリ125、演算処理用補助RAMメモリ126b、上記補助プログラムメモリ125と協働し、間接入力信号用インタフェース回路122bを介して入力された間接入力信号を上記第二・第一の直並列変換器127,117を介して第一の制御回路部210aに送信すると共に、上記第一の制御回路部210aから上記第一・第二の直並列変換器117,127を介して受信した間接出力信号により上記間接出力信号用インタフェース回路124bに接続された電気負荷群を駆動する補助CPU120bを備え、
上記第一の制御回路部210aは、上記補助CPU120bが発生するパルス列であるウォッチドッグクリヤ信号WD2を上記メインCPU110bでで(←でを削除)監視して、該ウオッチドッグクリヤ信号WD2のパルス幅が上記第一の閾値よりも小さな値である所定の限界値を超過した時にリセットパルス信号RST2を発生する暴走監視手段115bを備え、
上記暴走監視手段115bがリセットパルス信号RST2を発生したとき、上記ウオッチドッグタイマ130がリセットパルス信号RST1を発生したとき、あるいは上記第一の異常検出信号ER1が発生したときには、上記補助CPU120bが初期化・再起動されると共に、上記異常発生記憶手段131bが異常発生を記憶するように構成されている。
従って、異常発生した通信回線に依存することなく補助CPU120bを再起動することができると共に、補助CPU120bの暴走異常発生時には第一の受信間隔異常判定手段の判定を待つまでもなく、速やかに第二の制御回路部210bの初期化を行うことができる。
また、補助CPU120bの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。
【0097】
また、上記異常発生記憶手段は計数記憶回路131bによって構成され、該計数記憶回路131bは上記第一・第二の異常検出信号ER1・ER2とウオッチドッグタイマ130又は暴走監視手段115bによるリセットパルス信号RST1・RST2に対する論理和出力を計数して、計数値が所定値に到達したときに上記報知手段108を作動させる。
従って、ウオッチドッグタイマ130の判定閾値はウオッチドッグタイマクリア信号WD1の実力周期に見合った厳密な値にして、正確な暴走判定が行えると共に、妄りに異常警報を行わないようにすることができる。
また、論理和手段を備えているので、暴走異常に起因する通信エラーが重複計上されない。
【0098】
また、上記第一の制御回路部200a及び第二の制御回路部200bの少なくとも一方は、上記異常発生記憶手段131aが異常発生を記憶しているときに作用し、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段132aと、電源スイッチ105bの再投入等による人為的操作によって上記異常発生記憶手段131aによる異常記憶信号をリセットして解除する解除手段を備えている。
従って、一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても、安全に関わる特定電気負荷の駆動を停止して安全性を向上すると共に、人為的操作によって正常運転状態に復帰させることができる。
【0099】
また、上記第一の制御回路部210a及び第二の制御回路部の210b少なくとも一方は、上記計数記憶回路131bの計数値が所定値以上であるときに作用して、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段132bと、電源スイッチ105bの再投入等による人為的操作によって上記計数記憶回路131bの現在値をリセットして解除する解除手段を備えている。
従って、一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても、安全に関わる特定電気負荷の駆動を停止して安全性を向上すると共に、人為的操作によって正常運転状態に復帰させることができる。
【0100】
【発明の効果】
本発明による電子制御装置は、外部機器に対する入出力制御手段及び通信制御手段となる制御プログラムを包含したプログラムメモリと、演算処理用RAMメモリと、上記プログラムメモリと協働するメインCPU及び第一の直並列変換器とを含む第一の制御回路部と、通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、上記第一の直並列変換器及び第二の直並列変換器を介して、上記通信制御手段と上記通信制御回路部によって、上記第一の制御回路部と上記第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
上記第一の制御回路部は、上記第二の制御回路部から受信するデータの異常の有無を判定する第一の通信エラー判定手段と、上記第一の通信エラー判定手段が異常なしと判定したときと異常ありと判定したときに第一の現在値メモリに対して加減算補正を行う第一の加減算手段と、上記第一の現在値メモリの現在値が異常であることによって第一の異常検出信号を発生する第一の異常発生確定手段とを備え、上記第一の加減算手段は、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第一の現在値メモリの現在値から減算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値に加算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第一の現在値メモリの現在値が所定の正常側限界値である下限値以下にはならないように減算補正を停止し、若しくは、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第一の現在値メモリの現在値に加算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値から減算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第一の現在値メモリの現在値が所定の正常側限界値である上限値以上にはならないように加算補正を停止し、上記第一の異常発生確定手段は、上記第一の現在値メモリに対する上記第一及び第二の変分値の累積によって上記第一の現在値メモリの現在値が所定の異常側限界値を越えて過大若しくは過少となったときに上記第一の異常検出信号を発生し、上記第二の制御回路部は、上記第一の制御回路部から受信するデータの異常の有無を判定する第二の通信エラー判定手段と、上記第二の通信エラー判定手段が異常なしと判定したときと、異常ありと判定したときに第二の現在値メモリに対して加減算補正を行う第二の加減算手段と、上記第二の現在値メモリの現在値が異常であることによって第二の異常検出信号を発生する第二の異常発生確定手段とを備え、上記第二の加減算手段は、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第二の現在値メモリの現在値から減算し、異常ありと判定したときには第二の変分値を上記第二の現在値メモリの現在値に加算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第二の現在値メモリの現在値が所定の正常側限界値である下限値以下にはならないように減算補正を停止し、若しくは、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第二の現在値メモリの現在値に加算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値から減算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第二の現在値メモリの現在値が所定の正常側限界値である上限値以上にはならないように加算補正を停止し、上記第二の異常発生確定手段は、上記第二の現在値メモリに対する上記第一及び第二の変分値の累積によって上記第二の現在値メモリの現在値が所定の異常側限界値を越えて過大若しくは過少となったときに上記第二の異常検出信号を発生し、上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記第一の異常発生確定手段が発生する第一の異常検出信号に応動して上記第二の制御回路部の作動停止又は初期化再起動が行われ、上記第二の異常発生確定手段が発生する第二の異常検出信号に応動して上記第一の制御回路部の作動停止又は初期化再起動が行われる。
従って、散発的・慢性的エラーに対しては過敏な異常判定を行わないので、許容累積値を十分に大きな値にしておいても、一旦致命的・継続的な障害が発生すると、第一の変分値よりも大きな値である第二の変分値によって、速やかに加減算手段の現在値が異常側限界値の域外となって異常発生が確定されるので、安全・高信頼度な電子制御装置を提供することができる。
【0101】
また、本発明に係る電子制御装置によれば、
上記第一の制御回路部は、更に、上記外部機器の中の入力センサ群から信号を入力する直接入力信号用インタフェース回路と、上記外部機器の中の電気負荷群に駆動信号を出力する直接出力用インタフェース回路を包含し、
上記第二の制御回路部は、更に、上記外部機器の中の入力センサ群から信号を入力する間接入力信号用インタフェース回路と、上記外部機器の中の電気負荷群に駆動信号を出力する間接出力用インタフェース回路を包含し、
上記メインCPUは、上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信し、
上記第一の制御回路部は、上記第二の制御回路部から定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号を発生する第一の受信間隔異常判定手段を備え、
上記第二の制御回路部は、上記第一の制御回路部から定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号を発生する第二の受信間隔異常判定手段を備え、
かつ、上記第一の制御回路部及び上記第二の制御回路部のいずれか一方は、上記メインCPUが発生するウオッチドッグクリア信号を監視して、該ウオッチドッグクリア信号のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号を発生するウオッチドッグタイマと、上記第一及び第二の異常検出信号が発生したとき、あるいは上記ウオッチドッグタイマがリセットパルス信号が発生したときに、当該第一・第二の異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常発生記憶手段とを備え、
上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第二の異常検出信号が発生したときには、上記メインCPUが初期化・再起動されると共に、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動される。
従って、異常発生した通信回線に依存することなくメインCPUを再起動することができると共に、メインCPUの暴走異常発生時には第二の受信間隔異常判定手段の判定を待つまでもなく、速やかに第一の制御回路部の初期化を行って安全な再起動が行える。
また、メインCPUの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。
即ち、第一の制御回路部と第二の制御回路部間の通信エラーの発生やマイクロプロセッサの暴走異常に対し、安全性を確保したうえで装置の再起動を行うことができる安全・高信頼度な車載電子制御装置を提供することができる。
【図面の簡単な説明】
【図1】 実施の形態1による電子制御装置の全体構成を示すブロック図である。
【図2】 実施の形態1による電子制御装置の通信制御動作を説明するためのブロック図である。
【図3】 実施の形態1による電子制御装置の第一及び第二の加減算手段の動作を説明するための図である。
【図4】 実施の形態1による電子制御装置の定期送信パケットの構成を示す図である。
【図5】 実施の形態1による電子制御装置の不定期送信パケットの構成を示す図である。
【図6】 実施の形態1による電子制御装置の定期報告パケットの構成を示す図である。
【図7】 実施の形態1による電子制御装置の第一の制御回路部における送信動作を説明するためのフローチャートである。
【図8】 実施の形態1による電子制御装置の第一の制御回路部における受信動作を説明するためのフローチャートである。
【図9】 実施の形態1による電子制御装置の第二の制御回路部における受信動作を説明するためのフローチャートである。
【図10】 実施の形態1による電子制御装置の第二の制御回路部における送信動作を説明するためのフローチャートである。
【図11】 実施の形態2による電子制御装置の全体構成を示すブロック図である。
【図12】 実施の形態2による電子制御装置における制御出力・定数設定データテーブルを示す図である。
【図13】 実施の形態2による電子制御装置における監視入力データテーブルを示す図である。
【図14】 実施の形態2による電子制御装置における定期報告順序の関係を示す図である。
【図15】 実施の形態2による電子制御装置における読出依頼用送受信パケットの構成を示す図である。
【符号の説明】
100a、100b 電子制御装置
110a、110b メインCPU(マイクロプロセッサ)
112a 直接入力信号用インタフェース回路
114a 直接出力信号用インタフェース回路
115a、115b プログラムメモリ
116a、116b RAMメモリ
117 第一の直並列変換器
127 第二の直並列変換器
120a 通信制御回路部(併用制御回路部)
120b 補助CPU(マイクロプロセッサ)
122b 間接入力信号用インタフェース回路
124b 間接出力信号用インタフェース回路
125 補助プログラムメモリ
126a データメモリ
126b 補助RAMメモリ(データメモリ)
130 ウォッチドッグタイマ
131a、異常記憶回路(異常発生記憶手段)
131b 計数記憶回路(異常発生記憶手段)
200a、210a 第一の制御回路部
200b、210b 第二の制御回路部
230a 第一の加減算手段
230b 第二の加減算手段
237a 第一の設定データメモリ
237b 第二の設定データメモリ

Claims (17)

  1. 外部機器に対する入出力制御手段及び通信制御手段となる制御プログラムを包含したプログラムメモリと、演算処理用RAMメモリと、上記プログラムメモリと協働するメインCPU及び第一の直並列変換器とを含む第一の制御回路部と、通信制御回路部と、データメモリ及び第二の直並列変換器とを含む第二の制御回路部を設け、
    上記第一の直並列変換器及び第二の直並列変換器を介して、上記通信制御手段と上記通信制御回路部によって、上記第一の制御回路部と上記第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
    上記第一の制御回路部は、上記第二の制御回路部から受信するデータの異常の有無を判定する第一の通信エラー判定手段と、上記第一の通信エラー判定手段が異常なしと判定したときと異常ありと判定したときに第一の現在値メモリに対して加減算補正を行う第一の加減算手段と、上記第一の現在値メモリの現在値が異常であることによって第一の異常検出信号を発生する第一の異常発生確定手段とを備え、
    上記第一の加減算手段は、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第一の現在値メモリの現在値から減算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値に加算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第一の現在値メモリの現在値が所定の正常側限界値である下限値以下にはならないように減算補正を停止し、若しくは、上記第一の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第一の現在値メモリの現在値に加算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値から減算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第一の現在値メモリの現在値が所定の正常側限界値である上限値以上にはならないように加算補正を停止し、
    上記第一の異常発生確定手段は、上記第一の現在値メモリに対する上記第一及び第二の変分値の累積によって上記第一の現在値メモリの現在値が所定の異常側限界値を越えて過大若しくは過少となったときに上記第一の異常検出信号を発生し、
    上記第二の制御回路部は、上記第一の制御回路部から受信するデータの異常の有無を判定する第二の通信エラー判定手段と、上記第二の通信エラー判定手段が異常なしと判定したときと、異常ありと判定したときに第二の現在値メモリに対して加減算補正を行う第二の加減算手段と、上記第二の現在値メモリの現在値が異常であることによって第二の異常検出信号を発生する第二の異常発生確定手段とを備え、
    上記第二の加減算手段は、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第二の現在値メモリの現在値から減算し、異常ありと判定したときには第二の変分値を上記第二の現在値メモリの現在値に加算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第二の現在値メモリの現在値が所定の正常側限界値である下限値以下にはならないように減算補正を停止し、若しくは、上記第二の通信エラー判定手段が異常なしと判定したときには第一の変分値を上記第二の現在値メモリの現在値に加算し、異常ありと判定したときには第二の変分値を上記第一の現在値メモリの現在値から減算して相互に減殺するように加減算補正を行うと共に、異常なしの判定が継続したときには上記第二の現在値メモリの現在値が所定の正常側限界値である上限値以上にはならないように加算補正を停止し、
    上記第二の異常発生確定手段は、上記第二の現在値メモリに対する上記第一及び第二の変分値の累積によって上記第二の現在値メモリの現在値が所定の異常側限界値を越えて過大若しくは過少となったときに上記第二の異常検出信号を発生し、
    上記第二の変分値は上記第一の変分値よりも大きな値であり、かつ、上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、
    上記第一の異常発生確定手段が発生する第一の異常検出信号に応動して上記第二の制御回路部の作動停止又は初期化再起動が行われ、上記第二の異常発生確定手段が発生する第二の異常検出信号に応動して上記第一の制御回路部の作動停止又は初期化再起動が行われることを特徴とする電子制御装置。
  2. 上記第一の制御回路部は、上記第一の異常発生確定手段が第一の異常検出信号を発生したときに、上記第一の現在値メモリの現在値を運転開始時の所定の初期値に再設定すると共に、上記第二の制御回路部に設けられた通信制御回路部を初期化して再起動させる第一の初期化手段を備え、
    上記第二の制御回路部は、上記第二の異常発生確定手段が第二の異常検出信号を発生したときに、上記第二の現在値メモリの現在値を運転開始時の所定の初期値に再設定すると共に、上記第一の制御回路部に設けられたメインCPUを初期化して再起動させるか運転停止させる第二の初期化手段を備え、
    上記第一の初期化手段及び第二の初期化手段によって再設定される上記第一の現在値メモリ及び第二の現在値メモリの初期値は、上記異常側限界値と正常側限界値との中間値よりも異常側限界値側に接近した値となっていることを特徴とする請求項1に記載の電子制御装置。
  3. 上記第一の通信エラー判定手段は、上記第一の制御回路部及び第二の制御回路部間で交信されたデータに対するビット情報の異常の有無をデータの受信側である上記第一の制御回路部で判定するビット情報監視手段と、上記第一の制御回路部が送信したデータに対する上記第二の制御回路部からの返信データが所定の返信応答時間を超過しても受信できないときに送信元である第一の制御回路部が異常判定を行う返信遅延監視手段と、上記第二の制御回路部が発信する定期報告データの受信間隔時間が所定値を超過しているときに、データの受信側である上記第一の制御回路部が異常判定を行う第一の受信間隔監視手段を備え、
    上記第二の通信エラー判定手段は、上記第一の制御回路部及び第二の制御回路部間で交信されたデータに対するビット情報の異常の有無をデータの受信側である上記第二の制御回路部で判定するビット情報監視手段と、上記第一の制御回路部が発信する定期送信データの受信間隔時間が所定値を超過しているときに、データの受信側である上記第二の制御回路部が異常判定を行う第二の受信間隔監視手段を備え、
    上記ビット情報監視手段、返信遅延監視手段、第一の受信間隔監視手段のいずれもが異常なしと判定したときに、上記第一の加減算手段は第一の変分値による加減算補正を行い、上記ビット情報監視手段、第二の受信間隔監視手段のいずれもが異常なしと判定したときに、上記第二の加減算手段は第一の変分値による加減算補正を行うことを特徴とする請求項1又は2に記載の電子制御装置。
  4. 上記ビット情報監視手段の判定が通信異常であるときに上記第一の加減算手段あるいは第二の加減算手段が加算又は減算する上記第二の変分値に対して、上記返信遅延監視手段又は第一・第二の受信間隔監視手段の判定が通信異常であるときに上記第一の加減算手段あるいは第二の加減算手段が加算若しくは減算する変分値は、上記第二の変分値よりも大きな値である第三の変分値とし、かつ、該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値であることを特徴とする請求項3に記載の電子制御装置。
  5. 上記第二の制御回路部は、上記第一の制御回路部から送信されたデータを正常に受信したかどうかの受信状態の確認返信を行う確認返信手段を備える共に、
    上記第一の制御回路部は、上記確認返信手段による返信内容が上記第二の制御回路部におけるビット情報監視手段によって判定されたビット異常の状態を示す受信失敗であって、上記第二の加減算手段における第二の現在値メモリに対して上記第二の変分値による加減算補正が行われたとき、又は上記第一の制御回路部において返信遅延監視手段が返信応答の遅延異常判定を行ったとき、又は上記第一の制御回路部においてビット情報監視手段がビット異常判定を行ったときに、前回の送信データを更新して再度上記第二の制御回路部に送信する再送手段を備え、
    上記再送手段が再送処理を行った時には、上記第一の加減算手段における上記第一の現在値メモリ対して上記第二の変分値又は第三の変分値を加算又は減算することを特徴とする請求項3又は4に記載の電子制御装置。
  6. 上記第一の制御回路部は、上記第二の制御回路部に対する送信データの中の送信コマンド情報を順次保存すると共に、上記確認返信データを受信したときに当該保存されていた送信コマンド情報を順次消去するように構成された送信側コマンドメモリである返信待ちデータテーブルを備え、
    上記第二の制御回路部は、上記第一の制御回路部から送信データを受信したときに、当該受信データに対する確認返信データの中の返信コマンド情報を順次保存して返信待機し、上記第一の制御回路部への確認返信データを送信したときに、当該保存されていた返信コマンド情報を順次消去するよう構成された受信側コマンドメモリである未処理データテーブルを備え、
    上記返信遅延監視手段は上記返信待ちデータテーブルに残された先頭データの保存時間が所定値を超過したときに返信異常判定を行うと共に、返信異常判定された送信コマンド情報と受信失敗の確認返信があった送信コマンド情報は上記返信待ちデータテーブルから順次削除され、再度送信されたときに改めて上記返信待ちデータテーブルに格納されることを特徴とする請求項5に記載の電子制御装置。
  7. 上記第一の制御回路部は、上記第二の制御回路部に対して定期的に制御出力データ又は定数設定データを送信する定期送信手段と、上記第二の制御回路部に対して不定期に指定アドレスの監視入力データ又は保存データの読出要求を行う不定期送信手段を備え、
    上記保存データは上記定期送信手段によって上記第二の制御回路部に送信され、当該第二の制御回路部で記憶された上記制御出力データ又は定数設定データであり、
    上記第二の制御回路部は、第一の制御回路部に対して監視入力データを定期報告する定期報告手段を備えると共に、上記第一の制御回路部から送信された上記定期送信データを受信したかどうかの確認返信データを確認返信し、
    また、上記第一の制御回路部から送信された上記不定期送信データを正常受信したときの確認返信データとしては、要求された監視入力データ又は保存データを付加した報告返信を行い、
    上記第一の制御回路部は、上記第二の制御回路部から報告された定期報告データに対するビット異常判定を行ったとき、又は定期報告データに対して受信間隔異常判定を行ったときに、上記不定期送信手段によって定期報告の対象となった監視入力データの読出要求を行って定期報告内容の再確認を行うことができるよう構成されていることを特徴とする請求項3〜6のいずれか1項に記載の電子制御装置。
  8. 上記定期報告手段によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含され、該ステータス情報には上記第二の加減算手段の現在値データが含まれていることを特徴とする請求項7に記載の電子制御装置。
  9. 上記定期報告手段によって定期報告されるデータには上記監視入力データに加えてステータス情報が包含されると共に、
    上記第二の制御回路部は、上記データメモリの中の特定アドレスのメモリであって、上記第一の制御回路部から緊急読出をして欲しいデータが選択されて格納される選択データメモリと、上記第一の制御回路部に対して上記選択データメモリの内容を読出依頼する情報として上記ステータス情報に読出依頼フラグを付加する読出依頼設定手段を備え、
    上記第一の制御回路部は、当該読出依頼フラグを受信したときに、上記不定期送信手段によって上記特定アドレスを指定して上記選択データメモリの内容の報告返信を受けることができるよう構成されていることを特徴とする請求項7に記載の電子制御装置。
  10. 上記第一の制御回路部は、上記第二の制御回路部に設けられた所定アドレスのメモリに対して上記定期送信手段によって送信され、第二の制御回路部が上記定期報告を送信するのを許可する指令データを格納する定期報告許可手段を備え、
    上記第二の制御回路部は、運転開始後上記定期報告が許可されるまでの時間が所定値を超過していないかどうかを判定する許可時間判定手段を備え、
    上記許可時間判定手段が時間超過の判定を行ったときには上記第二の加減算手段に第二の変分値が加算若しくは減算されると共に、当該加算若しくは減算処理を行った後に再度上記許可時間判定手段が時間超過の判定を行ったときには、再度上記第二の加減算手段に第二の変分値が加算若しくは減算されるよう構成されていることを特徴とする請求項7に記載の電子制御装置。
  11. 上記第一の制御回路部は、上記第一の加減算手段で扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第一の通信エラー判定手段において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部が格納される第一の設定データメモリを備え、
    上記各種制御定数の一部又は全部は、上記メインCPUと協働するプログラムメモリから転送書込みされるように構成されたことを特徴とする請求項3に記載の電子制御装置。
  12. 上記第二の制御回路部は、上記第二の加減算手段で扱われる第一の変分値、第二の変分値、正常側限界値、異常側限界値、初期値等の各種制御定数の一部又は全部、あるいは上記第二の通信エラー判定手段において使用される受信間隔時間の許容値等の各種制御定数の一部又は全部が格納される第二の設定データメモリを備え、
    上記各種制御定数の一部又は全部は、上記メインCPUと協働するプログラムメモリから上記定期送信手段によって送信書込みされるように構成されたことを特徴とする請求項7に記載の電子制御装置。
  13. 上記第一の制御回路部は、更に、上記外部機器の中の入力センサ群から信号を入力する直接入力信号用インタフェース回路と、上記外部機器の中の電気負荷群に駆動信号を出力する直接出力用インタフェース回路を包含し、
    上記第二の制御回路部は、更に、上記外部機器の中の入力センサ群から信号を入力する間接入力信号用インタフェース回路と、上記外部機器の中の電気負荷群に駆動信号を出力する間接出力用インタフェース回路を包含し、
    上記メインCPUは、上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された電気負荷群を駆動すると共に、上記第一及び第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信し、
    上記第一の制御回路部は、上記第二の制御回路部から定期報告される通信データの受信間隔が第一の閾値を超過したことを判定して第一の異常検出信号を発生する第一の受信間隔異常判定手段を備え、
    上記第二の制御回路部は、上記第一の制御回路部から定期送信される通信データの受信間隔が第二の閾値を超過したことを判定して第二の異常検出信号を発生する第二の受信間隔異常判定手段を備え、
    かつ、上記第一の制御回路部及び上記第二の制御回路部のいずれか一方は、上記メインCPUが発生するウオッチドッグクリア信号を監視して、該ウオッチドッグクリア信号のパルス幅が上記第二の閾値よりも小さな値である所定限界値を超過した時にリセットパルス信号を発生するウオッチドッグタイマと、上記第一及び第二の異常検出信号が発生したとき、あるいは上記ウオッチドッグタイマがリセットパルス信号が発生したときに、当該第一・第二の異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常発生記憶手段とを備え、
    上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第二の異常検出信号が発生したときには、上記メインCPUが初期化・再起動されると共に、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動されることを特徴とする請求項1に記載の電子制御装置。
  14. 上記第二の制御回路部は、外部機器に対する入出力制御手段及び通信制御手段を有する補助プログラムメモリ、演算処理用補助RAMメモリ、上記補助プログラムメモリと協働して上記通信制御回路部を構成する補助CPUを備え、
    上記補助CPUは上記間接入力信号用インタフェース回路を介して入力された信号に関連する間接入力信号を上記第二・第一の直並列変換器を介して第一の制御回路部に送信すると共に、
    上記第一の制御回路部から上記第一・第二の直並列変換器を介して受信した間接出力信号に関連する出力信号により上記間接出力信号用インタフェース回路に接続された電気負荷群を駆動し、
    上記第一の制御回路部は、上記補助CPUが発生するパルス列であるウオッチドッグクリア信号を上記メインCPUで監視して、該ウオッチドッグクリア信号のパルス幅が上記第一の閾値よりも小さな値である所定の限界値を超過した時にリセットパルス信号を発生する暴走監視手段を備え、
    上記暴走監視手段に基づいて上記メインCPUがリセットパルス信号を発生したとき、上記ウオッチドッグタイマがリセットパルス信号を発生したとき、あるいは上記第一の異常検出信号が発生したときには、上記補助CPUが初期化・再起動されると共に、上記異常発生記憶手段が異常発生を記憶するように構成されていることを特徴とする請求項13に記載の電子制御装置。
  15. 上記異常発生記憶手段は計数記憶回路によって構成され、該計数記憶回路は上記第一・第二の異常検出信号とウオッチドッグタイマ又は暴走監視手段によるリセットパルス信号に対する論理和出力を計数して、計数値が所定値に到達したときに上記報知手段を作動させることを特徴とする請求項13または14に記載の電子制御装置。
  16. 上記第一の制御回路部及び第二の制御回路部の少なくとも一方は、上記異常発生記憶手段が異常発生を記憶しているときに作用し、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段と、電源スイッチの再投入等による人為的操作によって上記異常発生記憶手段による異常記憶信号をリセットして解除する解除手段を備えていることを特徴とする請求項13または14に記載の電子制御装置。
  17. 上記第一の制御回路部及び第二の制御回路部の少なくとも一方は、上記計数記憶回路の計数値が所定値以上であるときに作用して、上記電気負荷群の中の一部の特定電気負荷の駆動を禁止する駆動停止手段と、電源スイッチの再投入等による人為的操作によって上記計数記憶回路の現在値をリセットして解除する解除手段を備えていることを特徴とする請求項15に記載の電子制御装置。
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