JP5379880B2 - 電動機駆動制御装置 - Google Patents

Description

この発明は，直流駆動電源から半導体ブリッジ回路を介して給電駆動されて可変速制御
される交流電動機に対する電動機駆動制御装置の改良，特には可変速制御を行なうための駆動制御回路に異常が発生した場合に，確実に交流電動機を停止するための監視・予備点検機能を備えた電動機駆動制御装置に関するものである。

電動機駆動制御装置（以下モータ制御装置ともいう）に安全停止回路を付加するととも
に，モータ制御装置を駆動する前に，安全停止回路自体の異常状態を検出するようにしたモータ制御装置は公知である。
例えば，下記の特許文献１「安全停止回路を備えたモータ制御装置」によれば，外部の上位装置からのモータ駆動指令に応じて直流を交流に変換するインバータ部を駆動するゲート駆動回路と，前記ゲート駆動回路に与えるＰＷＭ信号を生成するＰＷＭ発生回路と，前記ゲート駆動回路と前記ＰＷＭ発生回路の間に介在させる安全停止回路を備えたモータ制御装置であって，前記安全停止回路が，外部のモータ停止スイッチと，前記モータ停止スイッチと連動して前記ＰＷＭ信号を遮断する複数の３ステートバッファと，前記上位装置が前記安全装置自体の異常を判断できるように構成した監視回路とを備えている。
前記監視回路は，前記３ステートバッファそれぞれの，少なくとも１つの出力信号を入力する論理回路と，前記論理回路の出力信号を入力して該出力信号に基づいてオンオフ動作する半導体素子とを備え，前記上位装置は，前記モータ停止スイッチのオンオフ状態と，前記監視回路の出力信号のオンオフ状態との組み合わせに基づいて，前記安全装置自体の異常を判断できるようになっている。

また，下記の特許文献２「エンジン用吸気量制御装置及びエンジン用吸気量制御方法」
によれば，駆動制御回路と監視制御回路とを備え，駆動制御回路はアクセル踏込度センサや吸気弁開度センサの検出出力に応動して通電駆動出力ＤＲ２を発生して，吸気弁開度制御用モータに接続された駆動用開閉素子を制御し，監視制御回路は給電駆動出力ＤＲ１によってモータの電源回路に設けられた電源遮断素子を駆動すると共に，通電禁止出力ＳＰ２によって駆動用開閉素子の制御動作を停止し，駆動制御回路は給電禁止出力ＳＰ１によって電源遮断素子の動作を停止させることができるようになっている。
また，運転開始時には給電禁止出力ＳＰ１や通電禁止出力ＳＰ２の有効性をステータス信号ＳＴ１，ＳＴ２によって判定し，正常確認後禁止を解除するようになっている。
特に，上記ステータス信号が供給されている駆動制御回路あるいは監視制御回路は，予め記憶している時間ステップ毎のステータス信号の論理状態と実際の各時間ステップにおけるステータス信号の論理状態とを比較して，比較結果が不一致であったときにこれを記憶して通電禁止出力あるいは給電禁止出力を継続して発生する動作開始許可手段を有し，運転開始に当たって給電禁止出力回路と通電禁止出力回路が有効に機能することを確認した後に各禁止出力を解除して給電駆動出力と通電駆動出力を有効にするようになっている。

特開2010-104187号公報（図１，要約） 特開2004-285856号公報（図６，段落［0060］〜［0063］，図９，段落［0134］）

前記の特許文献１による「安全停止回路を備えたモータ制御装置」は，前述したとおり
モータ駆動用の開閉素子を導通制御するためのＰＷＭ信号発生回路と，開閉素子を導通駆動するためのゲート回路との間に，複数のスリーステートバッファを直列接続し，モータ停止スイッチからの指令に応動するスリーステートバッファによってモータを安全停止するものであって，異常発生時にモータへの電力供給を遮断するコンタクタ制御手段によらない停止手段を提供するとともに，複数のスリーステートバッファが正常に動作しているかどうかを判定して上位装置へ通報するものとなっている。
しかし，ＰＷＭ信号発生回路自体に異常が発生した場合に，これを検出してスリーステートバッファを遮断することが行えない問題がある。
また，例えば３相全波の半導体ブリッジ回路を構成する６個の開閉素子の全てに対し，スリーステートバッファによる駆動指令信号の伝達及び遮断が正しく行われているかどうかを予備点検することができない問題がある。

また，前記の特許文献２による「エンジン用吸気量制御装置及びエンジン用吸気量制御
方法」は，前述したとおりモータの給電駆動回路に設けられた電源遮断用開閉素子と駆動用開閉素子に対し，駆動制御回路は駆動用開閉素子に対する通電駆動出力DR2と電源遮断素子に対する給電禁止出力SP1を発生し，監視制御回路は駆動用開閉素子に対する通電禁止出力SP2と電源遮断用開閉素子に対する給電駆動出力DR1を発生し，運転開始時に給電禁止出力SP1と通電禁止出力SP2によって，電源遮断用開閉素子と駆動用開閉素子が確実に開路されることを点検確認するものとなっている。
従って，駆動制御回路と監視制御回路は協調して各開閉素子の異常状態を検出し，異常発生時にはどちらかの開閉素子を遮断してモータを停止することができるようになっているが，駆動制御回路又は監視制御回路のいずれかに異常が発生した場合に，例えば３相全波の半導体ブリッジ回路を構成する６個の開閉素子の全てを一斉遮断することができない問題がある。

この発明の第一の目的は，直流駆動電源から半導体ブリッジ回路を介して給電される交
流電動機を可変速制御する駆動制御回路に対し，駆動制御回路に異常が発生すると駆動制御回路が発生する駆動指令信号を一斉停止して，交流電動機を安全停止することができる電動機駆動制御装置を提供することである。
この発明の第二の目的は，運転開始時には駆動指令信号遮断回路が正常に作動するかどうかの予備点検を行うことができて，運転中の異常発生に対して確実に交流電動機を停止することができる電動機駆動制御装置を提供することである。
この発明の第三の目的は，上記予備点検において望ましくは半導体ブリッジ回路を構成する開閉素子の開閉動作の点検も行えるように構成された電動機駆動制御装置を提供することである。

この発明による電動機駆動制御装置は，直流駆動電源の正側端子に接続される正側開閉
素子と，負側端子に接続される負側開閉素子とを互いに直列接続した複数の直列回路の各直列接続点が交流電動機の駆動端子に接続される半導体ブリッジ回路と，前記正側開閉素子と負側開閉素子に対して正側及び負側の駆動指令信号を順次発生して，前記交流電動機を可変速制御する駆動制御回路とを備えた電動機駆動制御装置であって，前記駆動制御回路との間で相互監視信号の交信を行って，当該駆動制御回路の動作状態を常時監視して，異常が検出されたときには当該駆動制御回路を初期化して再起動を行うための第一の異常検出信号を発生する監視制御回路と，前記正側及び負側の駆動指令信号の伝達経路にあって，前記駆動制御回路が発生する第一の禁止指令信号，又は前記監視制御回路が発生する第二の禁止指令信号によって前記正側及び負側の駆動指令信号の全てを一括して遮断する駆動指令信号遮断回路とを更に備えている。

そして，前記駆動制御回路又は前記監視制御回路の少なくとも一方には指令状態監視信
号が入力されていて，当該指令状態監視信号は前記駆動指令信号遮断回路が発生する正側及び負側の指令出力信号であるか，又は前記正側開閉素子と負側開閉素子の動作状態に応動する開閉素子の開閉動作監視信号であり，前記駆動制御回路はまた，電源投入直後，又は少なくとも前記交流電動機が停止している運転休止期間において，前記監視制御回路に対して点検開始指令信号を送信してから，所定の時間スケジュールに基づいて前記正側及び負側の駆動指令信号及び前記第一の禁止指令信号を順次発生するとともに，前記監視制御回路は前記点検開始指令信号を受信してから前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記第二の禁止指令信号を発生する。

更に，前記指令状態監視信号が入力されている前記駆動制御回路又は監視制御回路は，
前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記指令状態監視信号の論理変化が行われているかどうかを判定し，正しい論理変化が行われていないことが前記駆動制御回路によって判定されたときには前記駆動制御回路は前記駆動指令信号の発生を停止するとともに，前記第一の禁止指令信号を継続発生し，正しい論理変化が行われていないことが前記監視制御回路によって判定されたときには，前記第二の禁止指令信号を継続発生し，前記駆動制御回路及び前記監視制御回路は，互いに協調して前記駆動指令信号遮断回路の動作点検を行って，遮断機能が正常であれば前記交流電動機の回転駆動を開始し，運転中に前記駆動制御回路に異常が発生した場合には，前記第一又は第二の禁止指令信号によって前記交流電動機の回転駆動を停止するようになっている。

以上のとおり，この発明による電動機駆動制御装置は，直流駆動電源から半導体ブリッ
ジ回路を介して給電される交流電動機を可変速制御するための駆動制御回路と，当該駆動制御回路の動作状態を常時監視する監視制御回路と，当該駆動制御回路が発生する駆動指令信号を一括して遮断する駆動指令信号遮断回路を備えるとともに，駆動制御回路及び監視制御回路は互いに協調して駆動指令信号遮断回路の動作点検を行い，遮断機能が正常であれば交流電動機の回転駆動を開始し，駆動制御回路が運転中に異常発生した場合には第一又は第二の禁止指令信号によって交流電動機の回転駆動を停止するようになっている。従って，運転中に駆動制御回路に異常が発生した場合には，駆動制御回路に駆動指令信号を停止する能力がなくても，監視制御回路と駆動指令信号遮断回路によって駆動指令信号を一斉に遮断し，交流電動機を駆動停止して安全性を向上することができる効果がある。

また，駆動指令信号遮断回路が正常に機能するかどうかは運転開始に当たって所定の時
間スケジュールに基づいて点検されており，駆動制御回路と監視制御回路とは互いに相手がどんな指令信号を発生しているかを知らなくても，指令状態監視信号が入力されている側の駆動制御回路又は監視制御回路によって異常の有無を判定することができるようになっている。
従って，シリアル通信に依存することなく駆動指令信号遮断回路の動作点検が行えるので，電源投入直後にあって駆動制御回路と監視制御回路との間のシリアル通信が確立する前であっても，速やかに駆動指令信号遮断回路の動作点検が行える効果がある。

この発明の実施の形態１を示す全体構成図である。 図１における駆動指令信号遮断回路の詳細回路図である。 図１における過電流発生記憶回路の詳細回路図である。 図２の回路の動作を説明するためのタイムチャートである。 図１の全体構成図の動作を説明するための前半タイムチャートである。 図１の全体構成図の動作を説明するための後半タイムチャートである。 この発明の実施の形態２を示す全体構成図である。 図７における駆動指令信号遮断回路の詳細回路図である。 図７における過電流発生記憶回路の詳細回路図である。 図７における開閉素子動作検出回路の詳細回路図である。 図７の回路の動作を説明するための前半タイムチャートである。 図７の回路の動作を説明するための後半タイムチャートである。 この発明の実施の形態３を示す全体構成図である。 図１３における駆動指令信号遮断回路の詳細回路図である。 図１３における過電流発生記憶回路の詳細回路図である。 図１３の回路の動作を説明するための後段タイムチャートである。

実施の形態１．
以下，この発明の実施の形態１の全体構成図である図１について説明する。
図１において，電動機駆動制御装置100Aは例えばハイブリッド型電気自動車において，
車載エンジンの制御と走行用電動機の駆動制御を行なうものであって，エンジン及び走行用電動機の回転制御を行なう駆動制御回路120Aと，当該駆動制御回路と協働して相互監視を行う監視制御回路130Aと，走行用電動機に給電する半導体ブリッジ回路140Aと，駆動指令信号遮断回路150Aと過電流発生記憶回路180Aを主体として構成されている。
電動機駆動制御装置100Aの外部には，例えばDC12V系の低圧電源10となる車載バッテリが搭載され，当該車載バッテリの負側端子は車体グランド11に接続され，正側端子は図示しない手動電源スイッチに応動する電源リレーの出力接点12を介して電動機駆動制御装置100Aに対して給電するようになっている。
第一の入力センサ群13aは例えばアクセルポジションセンサ，スロットルポジションセンサなどのアナログセンサ，又はエンジン回転センサなどの開閉センサであって図示しない第一の入力インタフェース回路を介して駆動制御回路120Aの入力ポートに接続されるようになっている。

第二の入力センサ群13bは例えばエンジンの水温センサ，燃料量を測定する燃料センサなどのアナログセンサ，又は変速機のギアシフトセンサやエヤコンスイッチなどの開閉センサであって図示しない第二の入力インタフェース回路を介して監視制御回路130Aの入力ポートに接続されるようになっている。
第一の電気負荷群14aは例えば燃料噴射用電磁弁や点火コイル（ガソリンエンジンの場合）或いは吸気弁開度制御用モータなどのエンジン制御用の電気負荷であって，図示しない第一の出力インタフェース回路を介して駆動制御回路120Aの出力ポートに接続されている。
第二の電気負荷群14bは例えばエヤコン用電磁クラッチや各種の電気負荷に給電するための電源リレーなどであって，図示しない第二の出力インタフェース回路を介して監視制御回路130Aの出力ポートに接続されている。
直流駆動電源15は例えばＤＣ400Ｖの高圧車載バッテリであり，半導体ブリッジ回路140Aを介して走行用電動機である三相交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続されている。

電動機駆動制御装置100Aの内部には，低圧電源10から給電されて例えばＤＣ５Ｖの安定化された制御電圧Ｖccを発生する定電圧電源回路110が設けられて，駆動制御回路120Aや監視制御回路130A，或いは図示しないインタフェース回路を含む各部に給電するようになっている。
駆動制御回路120AはマイクロプロセッサであるメインＣＰＵ121と，演算処理用のＲＡＭメモリ122，例えばフラッシュメモリである不揮発性のプログラムメモリ123A，親局直並列変換回路124が互いにバス接続されて構成されている。
監視制御回路130Aはマイクロプロセッサの代替となる制御論理回路131Aと，一時記憶用の補助ＲＡＭメモリ132，子局直並列変換回路134が互いにバス接続されて構成されていて，制御論理回路131Aはプログラムメモリを持たず，所定の入力信号に応動して所定の出力信号を発生するようにハードウエアで構築されている。
ウォッチドッグタイマ135はメインＣＰＵ121が発生する第一のウォッチドッグ信号WDS1のパルス幅を監視して，当該パルスの論理不変期間が所定時間を超過したとき，メインＣＰＵ121を初期化再起動するための第一のリセット指令信号RST1を発生するようになっている。

親局直並列変換器124と子局直並列変換器134との間には，多数ビットで構成された相互監視信号となる下り通信データDNDと上り通信データUPDとがシリアル交信され，シリアル交信用の通信制御信号として通信同期信号CLKが駆動制御回路120Aから監視制御回路130Aに送出されている。
また，後述の始動点検を開始するタイミング信号として点検開始指令信号STRTが駆動制
御回路120Aから監視制御回路130Aに送出されている。
なお，監視制御回路130Aは駆動制御回路120Aから送信された前記下り通信信号DNDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して下り通信異常の有無を判定するとともに，駆動制御回路120Aに対して定期的に質問情報を送信し，
当該質問情報に対応した回答情報が所定の正解情報と一致しているかどうかの質疑応答異常の有無を判定し，下り通信異常又は質疑応答異常が発生した場合には第一の異常検出信号ERR1を発生してメインＣＰＵ121を初期化再起動するようになっている。
また，駆動制御回路120Aは監視制御回路130Aから送信された上り通信信号UPDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して上り通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号ERR2を発生して，監視制御回路130Aを初期化再起動するようになっている。

半導体ブリッジ回路140Aは直流駆動電源15の正側端子に接続される正側開閉素子UP・VP・WPと，負側端子に接続される負側開閉素子UN・VN・WNとが互いに直列接続され，複数の直列回路の各直列接続点が交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続されるようになっている。
図２で後述する駆動指令信号遮断回路150Aは，駆動制御回路120Aが発生する正側及び負側の駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1が入力されて，正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対する閉路指令信号となる正側の指令出力信号UP3・VP3・WP3と負側の指令出力信号UN3・VN3・WN3を発生するものである。
但し，駆動指令信号遮断回路150Aに入力される合成禁止指令信号STPの論理が「１」であると，駆動指令信号UP1・VP1・WP1, UN1・VN1・WN1の論理状態とは無関係に，全ての指令出力信号UP3・VP3・WP3，UN3・VN3・WN3の論理は「０」となって，全ての開閉素子UP・VP・WP，UN・VN・WNに対して開路指令が与えられるようになっている。
なお，正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3は指令状態監視信号として駆動制御回路120Aに帰還入力されるようになっているが，この指令状態監視信号は点線で示すように監視制御回路130Aに入力して，監視制御回路130Aによって監視するようにしてもよい。

合成禁止指令信号STPを生成する論理和素子170には第一の禁止指令信号STP1と第二の禁止指令信号STP2と第三の禁止指令信号STP3とが入力されて，いずれかの禁止指令信号が論理「１」になると，駆動指令信号遮断回路150Aのすべての出力信号が論理「0」となって，全ての開閉素子UP・VP・WP，UN・VN・WNに対して開路指令が与えられるようになっている。
駆動制御回路120Aが発生する第一の禁止指令信号STP1は，点検開始指令信号STRTの発生に伴って発生する第一の試行禁止指令信号TST1と，前記第二の異常検出信号ERR2との論理和となっているが，第一の試行禁止指令信号TST1が発生しても監視制御回路130Aの初期化再起動は行われないようにダイオード174・175によって論理和接続されている。
監視制御回路130Aが発生する第二の禁止指令信号STP2は，点検開始指令信号STRTの発生に伴って発生する第二の試行禁止指令信号TST2と，第一の異常検出信号ERR1とメインＣＰＵ121に対する第一のリセット指令信号RST1との論理和となっているが，第二の試行禁止指令信号TST2が発生しても駆動制御回路120Aの初期化再起動は行われないようにダイオード171・172・173によって論理和接続されている。

図３で後述する過電流発生記憶回路180Aは，相別に設けられた過電流検出素子が一旦動作するとこれを記憶する相別記憶素子を備え，当該相別記憶素子のどれかが過電流発生
を記憶すると第三の禁止指令信号STP3を発生し，駆動指令信号遮断回路150Aによって駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1を一斉遮断するようになっている。
第三の禁止指令信号STP3は駆動制御回路120Aにも入力されていて，過電流発生を認知したメインＣＰＵ121は駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1を停止するとともに，過電流発生記憶解除指令CLRを発生して，過電流発生記憶回路180A内の記憶素子の記憶をリセットするようになっている。
駆動制御回路120Aはまた，点検開始指令信号STRTの発生に続く所定のタイムスロットにおいて第三の試行禁止指令信号TST3を発生して，過電流発生記憶回路180A内の記憶素子に過電流発生状態の強制記憶を行って，駆動指令信号遮断回路150Aによる駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の遮断動作を確認するようになっている。
なお，監視制御回路130Aが発生する第二の禁止指令信号TST2は，論理和素子170に入力されるだけでなく，駆動制御回路120Aにも入力しておくと，駆動制御回路120Aによって監視制御回路130Aの動作状態の一部を監視することができる。

次に，図１における駆動指令信号遮断回路の詳細回路図である図２について説明する。図２において，駆動指令信号遮断回路150Aは正側ゲート素子151Aと負側ゲート素子152Aを各Ｕ・Ｖ・Ｗ相に接続して構成されており，合成禁止指令信号STPを論理「１」にすると，各相の正側ゲート素子151Aと負側ゲート素子152Aの出力論理は全て「0」となり，これが指令出力信号UP3・VP3・WP3，UN3・VN3・WN3として出力されるようになっている。
各相の正側ゲート素子151Aと負側ゲート素子152Aの全ての入力端子にはゲート信号としての合成禁止指令信号STPが入力されているとともに，各ゲート素子の他方の入力端子には短絡指令防止回路160Aが発生する中間駆動指令信号UP2・VP2・WP2，UN2・VN2・WN2が接続されている。
短絡指令防止回路160Aは各相に設けられた正側論理素子161Aと負側論理素子162Aによって構成されており，正側論理素子161Aは正側の駆動指令信号UP1と，負側の駆動指令信号UN1の反転論理信号との論理積出力を中間駆動指令信号UP2とし，負側論理素子162Aは正側の駆動指令信号UP1の反転論理信号と，負側の駆動指令信号UN1との論理積出力を中間駆動指令信号UN2とし，正側の中間駆動指令信号UP2と負側の中間駆動指令信号UN2とが同時に論理「１」とはならないように構成されている。
駆動指令信号VP1・VN1，WP1・WN1と中間駆動指令信号VP2・VN2，WP2・WN2についても同様であり，同相の駆動指令信号UP1・UN1，VP1・VN1，WP1・WN1が誤って同時に論理「１」となっても，同相の中間駆動指令信号UP2・UN2，VP2・VN2，WP2・WN2は同時に論理「１」とならないようになっている。

次に，図１における過電流発生記憶回路の詳細回路図である図３について説明する。
図３において，正側の開閉素子UP・VP・WPと負側の開閉素子UN・VN・WNを互いに直列接続した半導体ブリッジ回路140Aにおいて，電界効果型のパワートランジスタである負側の開閉素子UN・VN・WNはドレーン電流の一部が分流する電流ミラー回路を備え，電流ミラー回路に接続された電流検出抵抗141には例えばドレーン電流の1/100の電流が分流するようになっている。
発光ダイオード142はドロッパーダイオード144と直列接続されて，電流検出抵抗141の両端に並列接続されているとともに，発光ダイオード142には過電流検出素子となるフォトトランジスタ143が一体化されてフォトカプラを構成している。
なお，駆動ゲート回路149は駆動指令信号遮断回路150Aが発生する指令出力信号UP3・
VP3・WP3，UN3・VN3・WN3を入力信号とし，正側及び負側の開閉素子UP・VP・WP，UN・VN・WNに閉路信号を供給するものであって，図示しない光絶縁回路によって電気的に絶縁されるようになっている。

過電流発生記憶回路180Aは制御電圧Ｖccが印加されて動作する相別記憶素子184Aを備え，トランジスタ181が相別過電流検出素子となるフォトトランジスタ143と直列接続されたベース抵抗182によって通電すると過電流発生を記憶するようになっている。
なお，トランジスタ181のエミッタ端子とベース端子間には開路安定抵抗183が接続されていて，フォトトランジスタ143に流れる電流が小さいときにはトランジスタ181が開路状態となり相別記憶素子184Aに対する記憶指令が発生しないようになっている。
論理和回路185はＵ相・Ｖ相・Ｗ相に設けられた相別記憶素子184Aの記憶信号を論理和して第三の禁止指令信号STP3として出力するようになっている。
また，駆動制御回路120Aが発生する第三の試行禁止指令信号TST3は，相別記憶素子184Aの各セット入力端子に入力され，フォトトランジスタ143が導通していなくて模擬的に相別 記憶素子184Aが記憶信号を発生するための信号となっている。
駆動制御回路120Aが発生する過電流発生記憶解除指令信号CLRは，相別記憶素子184Aの各リセット入力端子に入力され，第三の試行禁止指令信号TST3からの記憶指令又はフォトトランジスタ143が導通してたことによる記憶素子184Aの記憶状態を強制リセットするための信号となっている。

以下，図１のとおり構成されたこの発明の実施の形態１について，図４〜図６で示すタイムチャートを用いて動作の詳細を説明する。
まず，図１において図示しない手動電源スイッチが閉路されると，電源リレーの出力接点12が閉路して電動機駆動制御装置100Aに給電され，定電圧電源回路110が所定の制御電圧Ｖccを発生することによってメインＣＰＵ121と制御論理回路131Aが動作を開始する。
メインＣＰＵ121が動作を開始すると図５・図６で後述する手順によって駆動指令信号遮
断回路150Aの初期点検が行われ，点検結果が正常であれば第一・第二の入力センサ群13a・13bの動作状態と，プログラムメモリ123Aに予め書込まれている制御プログラムの
内容に応動して第一・第二の電気負荷群14a・14bと交流電動機16の駆動制御が行われる。 なお，第二の入力センサ13bから得られる入力信号は，子局直並列変換器134から親局直並列変換器124に対する上り通信データUPDとして送信され，第二の電気負荷群14bに対する駆動制御信号は，親局直並列変換器124から子局直並列変換器134に対する下り通信データDNDとして送信されるようになっており，親局直並列変換器124と子局直並列変換器134間の信号交信は通信同期信号CLKによって同調するようになっている。

電動機駆動制御装置100Aの運転中においては，監視制御回路130Aは駆動制御回路120Aの動作状態を監視して，駆動制御回路120Aに異常があれば第一の異常検出信号ERR1又は第一のリセット信号RST1を発生して駆動制御回路120Aを初期化再起動するとともに，第一の異常検出信号ERR1又は第一のリセット信号RST1が発生しているときには駆動指令信号遮断回路150Aに対する第二の禁止指令信号STP2によって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。
電動機駆動制御装置100Aの運転中においては，駆動制御回路120Aは監視制御回路130Aの動作状態を逆監視して，監視制御回路130Aに異常があれば第二の異常検出信号ERR2を発生して監視制御回路130Aを初期化再起動するとともに，第二の異常検出信号ERR2が発生しているときには駆動指令信号遮断回路150Aに対する第一の禁止指令信号STP1によって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。

次に，図２で示された駆動指令信号遮断回路150Aについて，その動作説明用のタイムチャートである図４について説明する。
図４（Ａ）は駆動制御回路120Aが発生する正側の駆動指令信号UP1の波形であり，第一時間帯ｔ1では論理レベル「Ｈ」，第二時間帯ｔ2では論理レベル「Ｌ」，第三時間帯ｔ3では論理レベル「Ｈ」となっている事例を示している。
図４（Ｂ）は駆動制御回路120Aが発生する同相負側の駆動指令信号UN1の波形であり，第一時間帯ｔ1では論理レベル「Ｌ」，第二時間帯ｔ2では論理レベル「Ｈ」，第三時間帯ｔ3では論理レベル「Ｈ」となっている事例を示している。
但し，本来は正側の駆動指令信号UP1と同相負側の駆動指令信号UN1とが同時に論理レベル「Ｈ」となることは有りえない異常状態であり，第三時間帯ｔ3は同相開閉素子が同時に閉路して，電源短絡が発生する危険状態となっている。
図４（Ｃ1）は図２における正側論理素子161Aと負側論理素子162Aの両方が接続されて
いる場合の正側の中間駆動指令信号UP2の波形であり，正側論理素子161Aの作用によって第三時間帯ｔ3における論理レベルは「Ｌ」になっている。
図４（Ｄ1）は図２における正側論理素子161Aと負側論理素子162Aの両方が接続されて
いる場合の負側の中間駆動指令信号UＮ2の波形であり，負側論理素子162Aの作用によって第三時間帯ｔ3における論理レベルは「Ｌ」になっている。
従って，正側の駆動指令信号UP1と同相負側の駆動指令信号UN1とが同時に論理レベル
「Ｈ」となった場合には，対応する中間駆動指令信号UP2・UN2は共に論理レベル「Ｌ」
となるようになっている。

図４（Ｃ2）は図２における正側論理素子161Aを削除して負側論理素子162Aのみを接続した場合の正側の中間駆動指令信号UP2の波形であり，正側論理素子161Aが削除されているので第三時間帯ｔ3における論理レベルは「Ｈ」になっている。
図４（Ｄ2）は図２における正側論理素子161Aを削除して負側論理素子162Aのみを接続した場合の負側の中間駆動指令信号UＮ2の波形であり，負側論理素子162Aの作用によって第三時間帯ｔ3における論理レベルは「Ｌ」になっている。
従って，正側の駆動指令信号UP1と同相負側の駆動指令信号UN1とが同時に論理レベル
「Ｈ」となった場合には，負側論理素子162Aのみを接続していると対応する中間駆動指
令信号UP2は論理レベル「Ｈ」，中間駆動指令信号UN2は論理レベル「Ｌ」となり，中間駆動指令信号UP2・UN2が同時に論理レベル「Ｈ」となることが回避されるようになっている。

図４（Ｃ3）は図２におけ負側論理素子162Aを削除して正側論理素子161Aのみを接続した場合の正側の中間駆動指令信号UP2の波形であり，正側論理素子161Aの作用によって第三時間帯ｔ3における論理レベルは「Ｌ」になっている。
図４（Ｄ3）は図２における負側論理素子162Aを削除して正側論理素子161Aのみを接続した場合の負側の中間駆動指令信号UＮ2の波形であり，負側論理素子162Aが削除されているので第三時間帯ｔ3における論理レベルは「Ｈ」になっている。
従って，正側の駆動指令信号UP1と同相負側の駆動指令信号UN1とが同時に論理レベル
「Ｈ」となった場合には，正側論理素子161Aのみを接続していると対応する中間駆動指
令信号UP2は論理レベル「Ｌ」，中間駆動指令信号UN2は論理レベル「Ｈ」となり，中間駆動指令信号UP2・UN2が同時に論理レベル「Ｈ」となることが回避されるようになっている。
従って，図２における短絡指令防止回路160Aにおいて，正側論理素子161A又は負側論理素子162Aのどちらか一方を備えることによって，中間駆動指令信号UP2・UN2が同時に論理レベル「Ｈ」となることが回避されることになるが，望ましくは正側論理素子161Aと負側論理素子162Aの両方を接続しておくのがよい。

図３で示された過電流発生記憶回路180Aにおいて，電動機駆動制御装置100Aの運転中に，どれかの相の過電流検出素子143が導通すると，相別記憶素子184Aのどれかが過電流発生を記憶し，論理和回路185が駆動指令信号遮断回路150Aに対する第三の禁止指令信号STP3を発生して，交流電動機16に対する駆動指令信号を一斉遮断するようになっている。
なお，駆動制御回路120Aは第三の禁止指令信号STP3によって過電流発生を認知して駆動制御信号UP1・VP1・WP1，UN1・VN1・WN1の発生を停止するとともに，過電流発生記憶解除指令信号CLRを発生して過電流発生記憶回路180Aの記憶信号をリセットし，新たな過電流発生を記憶することができるようになっている。

次に，図１の全体構成図の動作説明用の前半タイムチャートである図５について説明する。
図５（Ａ）は駆動制御回路120Aが発生する点検開始指令信号STRTの波形を示しており，
待機時間帯となるダミースロットＴ01に続いて第１から第６の時間帯となるタイムスロットＴ1〜Ｔ6と，図６（Ａ）に続く待機時間帯となるダミースロットＴ02以降においても論理レベルが「Ｈ」となっている。
なお，待機スロットＴ01・Ｔ02においては駆動制御回路120Aと監視制御回路130Aは初期点検以外の他の制御を実行しており，例えばメインＣＰＵ121は第一のウォッチドッグ信号WDS1を発生する。
図５（Ｂ）と図５（Ｃ）は，駆動制御回路120Aが発生する第一の試行禁止指令出力TST1と，監視制御回路130Aが発生する第二の試行禁止指令出力TST2の波形を示しており，
タイムスロットＴ1〜Ｔ6の期間において，各指令出力は共に許可（論理レベル「Ｌ」）であるか，どちらか一方が許可で他方が禁止（論理レベル「Ｈ」）となっている。
図５（Ｄ）は過電流発生記憶回路180Aが発生する第三の禁止指令出力STP3の波形を示しており，図５の中ではこの指令出力は全期間において許可（論理レベル「Ｌ」）となっている。

図５（Ｅ）（Ｇ）（Ｊ）は正側の駆動指令信号UP1・VP1・WP1の波形を示しており，タイムスロットＴ1〜Ｔ3においては閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ4〜Ｔ6においては開路指令（論理レベル「Ｌ」）となっている。
図５（Ｆ）（Ｈ）（Ｋ）は負側の駆動指令信号UN1・VN1・WN1の波形を示しており，タイムスロットＴ1〜Ｔ3においては開路指令（論理レベル「Ｌ」），タイムスロットＴ4〜Ｔ6においては閉路駆動指令（論理レベル「Ｈ」）となっている。
なお，タイムスロットＴ1〜Ｔ3は正側開閉素子UP・VP・WPのみに閉路駆動指令を与える第一のモードでありタイムスロットＴ4〜Ｔ6は負側開閉素子UN・VN・WNのみに閉路駆動指令を与える第二のモードとなっているが，いずれのモードも正側及び負側の開閉素子を同時に閉路するようになっていないので，交流電動機16が回転駆動されたり，電源短絡が発生しないようになっている。
図５（Ｌ）（Ｎ）（Ｑ）は正側の指令出力信号UP3・VP3・WP3の波形を示しており，この波形は第一・第二の試行禁止指令信号TST1・TST2が共に「許可」となっているタイムスロットＴ1において閉路駆動指令（論理レベル「Ｈ」）となり，第一・第二の試行禁止指令信号TST1・TST2のいずれかが「禁止」となっているタイムスロットＴ2・Ｔ3において開路指令（論理レベル「Ｌ」）となっている。

図５（Ｍ）（Ｐ）（Ｒ）は負側の指令出力信号UN3・VN3・WN3の波形を示しており，この波形は第一・第二の試行禁止指令信号TST1・TST2が共に「許可」となっているタイムスロットＴ4において閉路駆動指令（論理レベル「Ｈ」）となり，第一・第二の試行禁止指令信号TST1・TST2のいずれかが「禁止」となっているタイムスロットＴ5・Ｔ6において開路指令（論理レベル「Ｌ」）となっている。
正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が指令状態監視信号として入力される駆動制御回路120A（又は監視制御回路130A)は，タイムスロットＴ1〜Ｔ6において正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が図５（Ｌ）〜（Ｒ）のとおりに変化すれば，駆動指令信号遮断回路150Aが正常に動作していると判定することができる。
なお，図５（Ｌ）〜（Ｒ）の各タイムスロットにおける正解論理状態は駆動制御回路120A（又は監視制御回路130A）内のメモリに予め書込み保存されている。

但し，論理和素子170に入力されている第二の試行禁止指令信号TST2を駆動制御回路120Aにも入力し（図１の点線参照），正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3の全てを駆動制御回路120Aに入力するようにしておけば，駆動制御回路120Aは自分が発生した駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1，及び第一の試行禁止指令信号TST1と，入力された指令状態監視信号UP3・VP3・WP3，UN3・VN3・WN3，及び第二の試行禁止指令信号TST2とを対比して，駆動指令信号遮断回路150Aが正常であったかどうかを直接判定することができる。
次に，図１の構成図の動作説明用の後半タイムチャートである図６について説明する。
図６（Ａ）は図５（Ａ）に続く点検開始指令信号STRTの波形を示しており，タイムス
ロットＴ7〜Ｔ10と，中間待機時間帯となるダミースロットＴ03と，タイムスロットＴ11〜Ｔ13と，終了前のダミースロットＴ04の時間帯において論理レベルが「Ｈ」となり，
終了待機時間帯となるダミースロットＴ04を過ぎてから論理レベルが「Ｌ」となって点
検開始指令信号STRTが解除されるようになっている。

なお，待機スロットＴ03・Ｔ04においては駆動制御回路120Aと監視制御回路130Aは初期点検以外の他の制御を実行しており，例えばメインＣＰＵ121は第一のウォッチドッグ信号WDS1を発生する。
図６（Ｂ）と図６（Ｃ）は，駆動制御回路120Aが発生する第一の試行禁止指令出力TST1と，監視制御回路130Aが発生する第二の試行禁止指令出力TST2の波形を示しており，図６では全てのタイムスロットにおいて，各指令出力は共に許可（論理レベル「Ｌ」）と
なっている。
図６（Ｄ）は過電流発生記憶回路180Aが発生する第三の禁止指令出力STP3の波形を示しており，タイムスロットＴ8・Ｔ10においては第三の試行禁止指令信号TST3を発生することによって第三の禁止指令出力STP3を禁止（論理レベル「Ｈ」）とし，その他のタイムスロットにおいては過電流発生記憶解除指令信号CLRを発生することによって第三の禁止指令出力STP3を許可（論理レベル「Ｌ」）としている。

以下，過電流発生時の第三の禁止指令出力STP3に関連するタイムスロットＴ7〜Ｔ10について説明する。
図６（Ｅ）（Ｇ）（Ｊ）は正側の駆動指令信号UP1・VP1・WP1の波形を示しており，タイムスロットＴ7・Ｔ8においては閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ9・Ｔ10においては開路指令（論理レベル「Ｌ」）となっている。図６（Ｆ）（Ｈ）（Ｋ）は負側の駆動指令信号UN1・VN1・WN1の波形を示しており，タイムスロットＴ7・Ｔ8においては開路指令（論理レベル「Ｌ」），タイムスロットＴ9・Ｔ10においては閉路駆動指令（論理レベル「Ｈ」）となっている。
なお，タイムスロットＴ7・Ｔ8は正側開閉素子UP・VP・WPのみに閉路駆動指令を与える第一のモードでありタイムスロットＴ９・Ｔ10は負側開閉素子UN・VN・WNのみに閉路駆動指令を与える第二のモードとなっているが，いずれのモードも正側及び負側の開閉素子を同時に閉路するようになっていないので，交流電動機16が回転駆動されたり，電源短絡が発生しないようになっている。
図６（Ｌ）（Ｎ）（Ｑ）は正側の指令出力信号UP3・VP3・WP3の波形を示しており，この波形は第三の禁止指令信号STP3が「許可」となっているタイムスロットＴ7において閉路駆動指令（論理レベル「Ｈ」）となり，第三の試行禁止指令信号TST3が「禁止」となっているタイムスロットＴ8において開路指令（論理レベル「Ｌ」）となっている。

図６（Ｍ）（Ｐ）（Ｒ）は負側の指令出力信号UN3・VN3・WN3の波形を示しており，この波形は第三の禁止指令信号STP3が「許可」となっているタイムスロットＴ9において閉路駆動指令（論理レベル「Ｈ」）となり，第三の試行禁止指令信号TST3が「禁止」となっているタイムスロットＴ10において開路指令（論理レベル「Ｌ」）となっている。
正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が指令状態監視信号として入力される駆動制御回路120A（又は監視制御回路130A)は，タイムスロットＴ7〜Ｔ10において正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が図６（Ｌ）〜（Ｒ）のとおりに変化すれば，駆動指令信号遮断回路150Aが正常に動作していると判定することができる。
なお，図５（Ｌ）〜（Ｒ）の各タイムスロットにおける正解論理状態は駆動制御回路120A（又は監視制御回路130A）内のメモリに予め書込み保存されている。

次に，短絡指令防止回路160Aに関連するタイムスロットＴ11〜Ｔ13について説明する。 図６（Ｅ）（Ｆ）はＵ相の正側及び負側の駆動指令信号UP1・UN1の波形を示しており，タイムスロットＴ11においては共に閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ12・Ｔ13においては共に開路指令（論理レベル「Ｌ」）となっている。
図６（Ｇ）（Ｈ）はＶ相の正側及び負側の駆動指令信号VP1・VN1の波形を示しており，
タイムスロットＴ12においては共に閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ11・Ｔ13においては共に開路指令（論理レベル「Ｌ」）となっている。
図６（Ｊ）（Ｋ）はＷ相の正側及び負側の駆動指令信号WP1・WN1の波形を示しており，
タイムスロットＴ13においては共に閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ11・Ｔ12においては共に開路指令（論理レベル「Ｌ」）となっている。
図６（Ｌ）（Ｎ）（Ｑ）は正側の指令出力信号UP3・VP3・WP3の波形を示しており，図６（Ｍ）（Ｐ）（Ｒ）は負側の指令出力信号UN3・VN3・WN3の波形を示しているが，同相の正側及び負側の駆動指令信号が共に閉路駆動指令であるときには，実際の指令出力信号は開路指令となっていることがわかる。

正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が指令状態監視信号として入力される駆動制御回路120A（又は監視制御回路130A)は，タイムスロットＴ11〜Ｔ13において正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が図６（Ｌ）〜（Ｒ）のとおり全て論理レベル「Ｌ」であれば，駆動指令信号遮断回路150Aが正常に動作していると判定することができる。
なお，図５（Ｌ）〜（Ｒ）の各タイムスロットにおける正解論理状態は駆動制御回路120A（又は監視制御回路130A）内のメモリに予め書込み保存されている。
また，点検開始指令信号STRTが発生してから所定のタイムスケジュールによって実行さ
れる一連の初期点検において，駆動制御回路120A又は監視制御回路130Aが初期点検異常を検出した場合には，電源リレーの出力接点12が開路されて駆動制御回路120Aに対する給電が遮断されるまでは第一の試行禁止指令信号TST1又は第二の試行禁止指令信号TST2を継続発生して異常報知を行なうとともに，監視制御回路130Aが第二の試行禁止指令信号TST2を継続発生している場合には，第一の異常検出信号ERR1を発生するか又は駆動制御回路120Aに対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶するようになっている。
もしも，第二の試行禁止指令信号TST2を駆動制御回路120Aにも入力するようにしておけば，駆動制御回路120Aは第二の試行禁止指令信号TST2が継続発生している異常状態を認知することができることになる。

なお，駆動制御回路120A又は監視制御回路130Aが第一又は第二の試行禁止指令信号TST1・TST2を継続発生している期間では，交流電動機16の回転駆動が行えなくなり，これがハイブリッド型電気自動車である場合には駆動制御回路120Aと監視制御回路130Aは協働して車載エンジンの駆動制御を行なって，車載エンジンによる退避運転が行われることになる。
以上の説明では，電動機駆動制御装置100Aは交流電動機16を可変速駆動するものであるとともにハイブリッド型自動車におけるエンジンの駆動制御も合わせて行うものとして説明した。
しかし，電動機駆動制御装置100Aは交流電動機16を可変速駆動するものであるととも
に，交流電動機16から直流駆動電源15に対する回生充電制御や，例えば他の主電動機の回転駆動制御などの他の重要な制御機能を包含していて，交流電動機16を停止した状態においてなお当該他の制御機能を発揮し，かかる非常運転時において安全に交流電動機16を停止しておきたい他の用途においても適用されるものとなっている。

以上の説明で明らかなとおりこの発明の実施の形態１による電動機駆動制御装置100Aは，直流駆動電源15の正側端子に接続される正側開閉素子UP・VP・WPと，負側端子に接続される負側開閉素子UN・VN・WNとを互いに直列接続した複数の直列回路の各直列接続点が交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続される半導体ブリッジ回路140Aと，前記正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1を順次発生して，前記交流電動機16を可変速制御する駆動制御回路120Aとを備えた電動機駆動制御装置100Aであって，前記駆動制御回路120Aとの間で相互監視信号UPD・DNDの交信を行って，当該駆動制御回路の動作状態を常時監視して，異常が検出されたときには当該駆動制御回路を初期化して再起動を行うための第一の異常検出信号ERR1を発生する監視制御回路130Aと，前記正側及び負側の駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1の伝達経路にあって，前記駆動制御回路120Aが発生する第一の禁止指令信号STP1，又は前記監視制御回路130Aが発生する第二の禁止指令信号STP2によって前記正側及び負側の駆動指令信号の全てを一括して遮断する駆動指令信号遮断回路150Aとを更に備えている。
前記駆動制御回路120A又は前記監視制御回路130Aの少なくとも一方には指令状態監視信号が入力されていて，当該指令状態監視信号は前記駆動指令信号遮断回路150Aが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3である。

前記駆動制御回路120Aはまた，電源投入直後，又は少なくとも前記交流電動機16が停止している運転休止期間において，前記監視制御回路130Aに対して点検開始指令信号STRTを送信してから，所定の時間スケジュールに基づいて前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1及び前記第一の禁止指令信号STP1を順次発生するとともに，前記監視制御回路130Aは前記点検開始指令信号STRTを受信してから前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記第二の禁止指令信号STP2を発生する。
前記指令状態監視信号UP3・VP3・WP3・UN3・VN3・WN3が入力されている前記駆動制御回路120A又は監視制御回路130Aは，前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記指令状態監視信号UP3・VP3・WP3，UN3・VN3・WN3の論理変化が行われているかどうかを判定し，正しい論理変化が行われていないことが前記駆動制御回路120Aによって判定されたときには前記駆動制御回路120Aは前記駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1の発生を停止するとともに，前記第一の禁止指令信号STP1を継続発生し，正しい論理変化が行われていないことが前記監視制御回路130Aによって判定されたときには，前記第二の禁止指令信号STP2を継続発生し，前記駆動制御回路120A及び前記監視制御回路130Aは，互いに協調して前記駆動指令信号遮断回路150Aの動作点検を行って，遮断機能が正常であれば前記交流電動機16の回転駆動が開始し，運転中に前記駆動制御回路120Aに異常が発生した場合には，前記第一又は第二の禁止指令信号STP1・STP2によって前記交流電動機16の回転駆動が停止されるようになっている。

以上のとおり，この発明による電動機駆動制御装置によれば、運転中に駆動制御回路に異常が発生した場合には，駆動制御回路に駆動指令信号を停止する能力がなくても，監視制御回路と駆動指令信号遮断回路によって駆動指令信号を一斉に遮断し，交流電動機を駆動停止して安全性を向上することができる。
また，駆動指令信号遮断回路が正常に機能するかどうかは運転開始に当たって所定の時間スケジュールに基づいて点検されており，駆動制御回路と監視制御回路とは互いに相手がどんな指令信号を発生しているかを知らなくても，指令状態監視信号が入力されている側の駆動制御回路又は監視制御回路によって異常の有無を判定することができる。
従って，シリアル通信に依存することなく駆動指令信号遮断回路の動作点検が行えるので，電源投入直後にあって駆動制御回路と監視制御回路との間のシリアル通信が確立する前であっても，速やかに駆動指令信号遮断回路の動作点検が行える。

前記駆動制御回路120AはＲＡＭメモリ122及びプログラムメモリ123Aと協働するマイクロプロセッサであるメインＣＰＵ121を主体として構成されているとともに，前記監視制御回路130Aとの間で相互監視信号となる上り通信信号UPDと下り通信信号DNDの交信を行う親局直閉列変換器124が接続されており，前記監視制御回路130Aは補助ＲＡＭメモリ132と協働する制御論理回路131Aを主体として構成されているとともに，前記親局直並列変換器124とシリアル接続される子局直並列変換器134と，前記メインＣＰＵ121が発生する第一のウォッチドッグ信号WDS1のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記メインＣＰＵ121を初期化再起動するための第一のリセット指令信号RST1を発生するウォッチドッグタイマ135とが接続されている。

前記監視制御回路130Aはまた，前記駆動制御回路120Aから送信された前記下り通信信号DNDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して下り通信異常の有無を判定するとともに，前記駆動制御回路120Aに対して定期的に質問情報を送信し，当該質問情報に対応した回答情報が所定の正解情報と一致しているかどうかの質疑応答異常の有無を判定し，前記下り通信異常又は質疑応答異常が発生した場合には前記第一の異常検出信号ERR1を発生し，前記駆動制御回路120Aはまた，少なくとも前記監視制御回路130Aから送信された前記上り通信信号UPDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して上り通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号ERR2を発生して，前記監視制御回路130Aを初期化再起動する。

前記第一の禁止指令信号STP1は前記点検開始指令信号STRTの発生に伴って発生する第一の試行禁止指令信号TST1と，前記第二の異常検出信号ERR2との論理和となっているが，前記第一の試行禁止指令信号TST1が発生しても前記監視制御回路130Aの初期化再起動は行われず，前記第二の禁止指令信号STP2は前記点検開始指令信号STRTの発生に伴って発生する第二の試行禁止指令信号TST2と，前記第一の異常検出信号ERR1と前記メインＣＰＵ121に対する前記第一のリセット指令信号RST1との論理和となっているが，前記第二の試行禁止指令信号TST2が発生しても前記駆動制御回路120Aの初期化再起動は行われないようになっている。

以上のとおり，監視制御回路はマイクロプロセッサを持たないハードロジック回路で構成されており，第一の禁止指令信号は駆動制御回路が点検開始指令信号に続いて発生する第一の試行禁止指令信号と，監視制御回路を初期化再起動する第二の異常検出信号との論理和となっているが，第一の試行禁止指令信号が発生しても前記監視制御回路の初期化再起動は行われず，第二の禁止指令信号は監視制御回路が点検開始指令信号に続いて発生する第二の試行禁止指令信号と，第一の異常検出信号とメインＣＰＵに対する第一のリセット指令信号との論理和となっているが，第二の試行禁止指令信号が発生しても前記駆動制御回路の初期化再起動は行われないようになっている。
従って，駆動制御回路や監視制御回路を不用意に初期化再起動させることなく，駆動制御回路が駆動指令信号を発生することができる状態において，第一・第二の試行禁止指令信号によって駆動指令信号遮断回路の動作点検を行うことができる特徴がある。
また，監視制御の仕様が固定されている場合には，監視制御回路はマイクロプロセッサを持たない安価ロジック回路によって構成することができるものである。

前記点検開始指令信号STRTが発生してから所定のタイムスケジュールによって実行される一連の初期点検において，前記駆動制御回路120A又は監視制御回路130Aが初期点検異常を検出した場合には，少なくとも前記駆動制御回路120Aに対する給電が遮断されるまでは前記第一の試行禁止指令信号TST1又は前記第二の試行禁止指令信号TST2を継続発生して異常報知を行なうとともに，前記監視制御回路130Aが前記第二の試行禁止指令信号TST2を継続発生している場合には，前記第一の異常検出信号ERR1を発生するか又は前記駆動制御回路120Aに対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶するようになっている。
以上のとおり，初期点検異常が検知されると駆動制御回路への給電が停止するまでは第一又は第二の試行禁止指令信号を継続発生させて交流電動機の運転を禁止して異常報知を行ない，第二の試行禁止指令信号の継続発生は駆動制御回路へ通報されて記憶されるようになっている。
従って，ノイズ誤動作等による単発異常であれば電源の再投入によって運転が可能となるとともに，初期点検異常の発生は駆動制御回路によって異常発生情報として記憶することができる特徴がある。

前記駆動制御回路120A又は前記監視制御回路130Aの少なくとも一方に入力される前記指令状態監視信号は，前記駆動指令信号遮断回路150Aが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3であって，前記駆動制御回路120Aは前記点検開始指令信号STRTを発生した後に，前記正側の駆動指令信号UP1・VP1・WP1を一斉に駆動指令有りの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を一斉に駆動指令なしの論理状態とした第一のモードにするか，もしくは前記正側の駆動指令信号UP1・VP1・WP1を一斉に駆動指令なしの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を一斉に駆動指令ありの論理状態とした第二のモードにして，第一のモードと第二のモードを所定の順序で実行し，前記駆動制御回路120A又は前記監視制御回路130Aは前記第一の試行禁止指令信号TST1と前記第二の試行禁止指令信号TST2を共に禁止指令解除の状態，又はどちらか一方のみを禁止指令ありの状態に変更して，前記第一のモードにおいて入力された正側の指令出力信号UP3・VP3・WP3と前記第二のモードにおいて入力された負側の指令出力信号UN3・VN3・WN3の論理状態を監視し，前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の論理状態と対比するか，予め記憶されている正しい論理状態と一致しているかどうかを判定し，判定結果に異常があれば前記第一又は第二の試行禁止指令信号TST1・TST2を継続発生するようになっている。

以上のとおり，駆動制御回路又は監視制御回路の少なくとも一方に入力される指令状態監視信号は，駆動指令信号遮断回路が発生する正側及び負側の指令出力信号であって，駆動制御回路は正側の駆動指令信号又は負側の駆動指令信号のどちらかを一斉に駆動指令ありとし，第一及び第二の試行禁止指令信号のそれぞれが禁止状態であるかどうかに対応した指令状態監視信号の論理状態を監視することによって駆動指令信号遮断回路が正常に作動しているかどうかを判定するようになっている。
従って，交流電動機が不用意に回転駆動されないようにするために，正側及び負側の駆動指令信号を同時に駆動指令ありの状態にしないで，駆動指令信号と第一及び第二の試行禁止指令信号の論理状態の全ての組み合わせにおいて駆動指令信号遮断回路が正常に作動しているかどうかを判定することができる特徴がある。

前記指令状態監視信号UP3・VP3・WP3，UN3・VN3・WN3は前記駆動制御回路120A側に入力されるとともに，前記監視制御回路130Aが発生して前記駆動指令信号遮断回路150Aに入力されている前記第二の試行禁止指令信号TST2は，前記駆動制御回路120Aにも入力されていて，前記駆動制御回路120Aは当該駆動制御回路が発生した正側及び負側の駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1と第一の試行禁止指令信号TST1と，入力された前記指令状態監視信号UP3・VP3・WP3，UN3・VN3・WN3と前記第二の試行禁止指令信号TST2との論理状態の組合せによって，前記駆動指令信号遮断回路150Aが正常に作動しているかどうかを判定するようになっている。
以上のとおり，駆動指令信号と第一の試行禁止指令信号を発生する駆動制御回路には，指令状態監視信号と第二の試行禁止指令信号とが入力されている。
従って，駆動制御回路及び監視制御回路は所定の時間スケジュールに基づく正解情報を記憶しておかなくても，駆動制御回路は各タイムスロットにおける入出力信号を直接対比することによって駆動指令信号遮断回路が正常に作動しているかどうかを判定することができる特徴がある。

前記駆動指令信号遮断回路150Aは，前記正側の駆動指令信号UP1・VP1・WP1のそれぞれの伝達経路に設けられた正側ゲート素子151Aと，前記負側の駆動指令信号UN1・VN1・WN1のそれぞれの伝達経路に設けられた負側ゲート素子152Aとを備え，前記正側ゲート素子151Aと前記負側ゲート素子152Aには，前記第一の禁止指令信号STP1と第二の禁止指令信号STP2とが論理和された合成禁止指令信号STPがゲート信号として入力されているとともに，前記正側ゲート素子151A及び負側ゲート素子152Aの前段には，互いに直列接続された前記同一相の正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して同時に閉路駆動指令信号を供給しないための短絡指令防止回路160Aが設けられ，前記駆動制御回路120Aは前記点検開始指令信号STRTを発生した後に，同一相の正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して同時に閉路駆動指令信号発生しても，前記駆動指令信号遮断回路150Aが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3は同時に閉路駆動指令信号を発生していないことを順次点検確認するようになっている。

以上のとおり，駆動指令信号遮断回路は同一相に設けられた正側及び負側の開閉素子に対する駆動指令信号が，同時に駆動指令ありの状態にならないように短絡防止回路が設けられていて，運転開始時に動作点検が行われるようになっている。
従って，運転開始中にノイズ誤動作などによって同時に駆動指令信号が発生して，開閉素子の短絡焼損事故が発生するのを防止することができる特徴がある。
また，短絡指令防止回路は運転開始時に駆動指令信号遮断回路の動作点検とあわせて動作点検が行われ，通常は発生しない論理動作を予め確認することができる特徴がある。

前記半導体ブリッジ回路140Aには過電流発生記憶回路180Aが接続され，前記過電流発生記憶回路180Aは前記負側開閉素子UN・VN・WN又は正側開閉素子UP・VP・WPのそれぞれに設けられた相別の過電流検出素子143が一旦動作すると，当該動作履歴を記憶する記憶素子を備え，前記記憶素子は出力信号が論理和回路185によって集約されて第三の禁止指令信号STP3となる相別記憶素子184Aであって，前記第三の禁止指令信号STP3は前記駆動制御回路120Aを経由しないで，直接前記第一及び第二の禁止指令信号STP1・STP2と論理和されて前記駆動指令信号遮断回路150Aに対する合成禁止指令信号STPとなり，前記駆動制御回路120Aは前記過電流発生記憶回路180Aに対する過電流発生記憶解除指令CLRと，第三の試行禁止指令信号TST3となる過電流発生強制記憶指令信号を発生するとともに，前記第三の禁止指令信号STP3は前記駆動制御回路120Aに入力されており，前記駆動制御回路120Aはまた，前記点検開始指令信号STRTの発生に続く所定のタイムスロットにおいて前記第三の試行禁止指令信号TST3を発生して，前記駆動指令信号遮断回路150Aによる前記駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の遮断動作を確認するとともに，運転中においては前記第三の禁止指令信号STP3を受信して過電流発生を認知し，前記駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の発生を停止してから前記過電流発生記憶解除指令CLRによって前記記憶素子184Aの記憶状態を解除するようになっている。

以上のとおり，駆動指令信号遮断回路は過電流発生記憶回路が発生する第三の禁止指令信号によって駆動指令信号を直接遮断し，当該遮断機能は運転開始時に点検確認されるようになっている。
また，駆動制御回路は第三の禁止指令信号によって過電流発生を認知してから，過電流発生記憶回路の記憶状態を解除するようになっている。
従って，運転中に過電流が発生すると速やかに開閉素子を遮断してその焼損を防止できるとともに，過電流保護動作が正常であることを運転開始時に模擬点検することができる特徴がある。
また，駆動制御回路は過電流発生を認知したことによって駆動指令信号の発生を停止してから過電流発生記憶回路の記憶状態を解除するようになっていて，新たな過電流異常が発生すると直ちにこれを検出することができる特徴がある。

実施の形態２．
以下，この発明の実施の形態２の全体構成図である図７について，図１のものとの相違点を中心にして説明する。
なお，各図において同一符号は同一又は相当部分を示している。
図７において，電動機駆動制御装置100Bは図１の場合と同様に図示しない車載エンジン
及び走行用電動機の回転制御を行なう駆動制御回路120Bと，当該駆動制御回路と協働し
て相互監視を行う監視制御回路130Bと，走行用電動機に給電する半導体ブリッジ回路140Bと，駆動指令信号遮断回路150Bと過電流発生記憶回路180Bを主体として構成されているが，後述の開閉素子動作検出回路190が付加されている。
図10で後述する開閉素子動作検出回路190によって検出された正側開閉素子の開閉動作監視信号UVWPと，負側開閉素子の開閉動作監視信号UVWNとは，監視制御回路130B（又は駆動制御回路120B)に入力され，各監視信号にはプルアップ抵抗199P・199Nが接続されている。
電動機駆動制御装置100Bの外部には，図１の場合と同様に車載バッテリ10，電源リレー12，第一・第二の入力センサ群13a・13b，第一・第二の電気負荷群14a・14bと，直流駆動電源15及び三相交流電動機16が接続されている。

電動機駆動制御装置100Bの内部には，図１の場合と同様に制御電圧Ｖccを発生する定電圧電源回路110が設けられている。
駆動制御回路120BはマイクロプロセッサであるメインＣＰＵ121と，演算処理用のＲＡＭメモリ122，例えばフラッシュメモリである不揮発性のプログラムメモリ123B，親局直並列変換回路124が互いにバス接続されて構成されている。
監視制御回路130BはマイクロプロセッサであるサブＣＰＵ131Bと，演算処理用の補助ＲＡＭメモリ132，例えばマスクＲＯＭメモリである不揮発性の補助プログラムメモリ133B，子局直並列変換回路134が互いにバス接続されて構成されている。
監視制御回路130B内に設けられたウォッチドッグタイマ135はメインＣＰＵ121が発生する第一のウォッチドッグ信号WDS1のパルス幅を監視して，当該パルスの論理不変期間が所定時間を超過したとき，メインＣＰＵ121を初期化再起動するための第一のリセット指令信号RST1を発生するようになっている。
メインＣＰＵ121はサブＣＰＵ131Bが発生する第二のウォッチドッグ信号WDS2のパルス幅を監視して，当該パルスの論理不変期間が所定時間を超過したとき，サブＣＰＵ131Bを初期化再起動するための第二のリセット指令信号RST2を発生するようになっている。

親局直並列変換器124と子局直並列変換器134との間には，図１の場合と同様に通信同期信号CLKを用いて下り通信データDNDと上り通信データUPDとがシリアル交信されている。
また，後述の始動点検を開始するタイミング信号として点検開始指令信号STRTが駆動制
御回路120Bから監視制御回路130Bに送出されている。
なお，監視制御回路130Bは駆動制御回路120Bから送信された前記下り通信信号DNDについ通信異常の有無を判定するとともに，駆動制御回路120Bに対して定期的に質問情報を送信して質疑応答異常の有無を判定し，下り通信異常又は質疑応答異常が発生した場合には第一の異常検出信号ERR1を発生してメインＣＰＵ121を初期化再起動するようになっている。
また，駆動制御回路120Bは監視制御回路130Bから送信された上り通信信号UPDについて通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号ERR2を発生して，監視制御回路130Bを初期化再起動するようになっている。

半導体ブリッジ回路140Bは直流駆動電源15の正側端子に接続される正側開閉素子UP・VP・WPと，負側端子に接続される負側開閉素子UN・VN・WNとが互いに直列接続され，複数の直列回路の各直列接続点が交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続されるようになっている。
図８で後述する駆動指令信号遮断回路150Bは，駆動制御回路120Bが発生する正側及び負側の駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1が入力されて，正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対する閉路指令信号となる正側の指令出力信号UP3・VP3・WP3と負側の指令出力信号UN3・VN3・WN3を発生するものである。
但し，駆動指令信号遮断回路150Bに入力される合成禁止指令信号STPの論理が「１」であると，駆動指令信号UP1・VP1・WP1, UN1・VN1・WN1の論理状態とは無関係に，全ての指令出力信号UP3・VP3・WP3，UN3・VN3・WN3の論理は「０」となって，全ての開閉素子UP・VP・WP，UN・VN・WNに対して開路指令が与えられるようになっている。

合成禁止指令信号STPを生成する論理和素子170には第一の禁止指令信号STP1と第二の禁止指令信号STP2と第三の禁止指令信号STP3とが入力されて，いずれかの禁止指令信号が論理「１」になると，駆動指令信号遮断回路150Bのすべての出力信号が論理「0」となって，全ての開閉素子UP・VP・WP，UN・VN・WNに対して開路指令が与えられるようになっている。
駆動制御回路120Bが発生する第一の禁止指令信号STP1は，点検開始指令信号STRTの発生に伴って発生する第一の試行禁止指令信号TST1と，前記第二の異常検出信号ERR2とサブＣＰＵ131Bに対する第二のリセット指令信号RST2との論理和となっているが，第一の試行禁止指令信号TST1が発生しても監視制御回路130Bの初期化再起動は行われないようにダイオード174・175・176によって論理和接続されている。
監視制御回路130Bが発生する第二の禁止指令信号STP2は，点検開始指令信号STRTの発生に伴って発生する第二の試行禁止指令信号TST2と，第一の異常検出信号ERR1とメインＣＰＵ121に対する第一のリセット指令信号RST1との論理和となっているが，第二の試行禁止指令信号TST2が発生しても駆動制御回路120Bの初期化再起動は行われないようにダイオード171・172・173によって論理和接続されている。

図９で後述する過電流発生記憶回路180Bは，相別に設けられた過電流検出素子が一旦動作するとこれを記憶する相別記憶素子を備え，当該相別記憶素子のどれかが過電流発生を記憶すると第三の禁止指令信号STP3を発生し，駆動指令信号遮断回路150Bによって駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1を一斉遮断するようになっている。
相別記憶素子による相別過電流発生記憶信号OCU・OCV・OCWは駆動制御回路120Bに入力されていて，過電流発生を認知したメインＣＰＵ121は駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1を停止するとともに，過電流発生記憶解除指令CLRを発生して，過電流発生記憶回路180B内の記憶素子の記憶をリセットするようになっている。
駆動制御回路120Bはまた，点検開始指令信号STRTの発生に続く所定のタイムスロットにおいて第三の試行禁止指令信号TST3を発生して，過電流発生記憶回路180B内の記憶素子に過電流発生状態の強制記憶を行って，駆動指令信号遮断回路150Bによる駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の遮断動作を確認するようになっている。
なお，監視制御回路130Bが発生する第二の禁止指令信号TST2は，論理和素子170に入力されるだけでなく，駆動制御回路120Bにも入力しておくと，駆動制御回路120Bによって監視制御回路130Bの動作状態の一部を監視することができる。

次に，図７における駆動指令信号遮断回路の詳細回路図である図８について説明する。 図８において，駆動指令信号遮断回路150Bは３入力形式の正側ゲート素子151Bと負側
ゲート素子152Bを各Ｕ・Ｖ・Ｗ相に接続して構成されており，合成禁止指令信号STPを論理「１」にすると，各相の正側ゲート素子151Bと負側ゲート素子152Bの出力論理は全て「0」となり，これが指令出力信号UP3・VP3・WP3，UN3・VN3・WN3として出力されるようになっている。
このために，各相の正側ゲート素子151Bと負側ゲート素子152Bの全ての第一の入力端子には，ゲート信号としての合成禁止指令信号STPの反転信号が入力されているとともに，各ゲート素子の第二の入力端子には正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1が接続されている。
短絡防止回路160Bは正側の駆動指令信号UP1・VP1・WP1の論理反転信号を負側ゲート素子152Bの第三の入力端子に入力するとともに，負側の駆動指令信号UN1・VN1・WN1の論理反転信号を正側ゲート素子151Bの第三の入力端子に入力するようになっている。
その結果，同相の駆動指令信号UP1・UN1，VP1・VN1，WP1・WN1が誤って同時に論理「１」となった場合には，指令出力信号UP3・UN3，VP3・VN3，WP3・WN3は共に論理「０」となるようになっている。

次に，図７における過電流発生記憶回路の詳細回路図である図９について，図３のものとの相違点について説明する。
図９において，過電流検出素子143に応動する相別記憶素子184Bによる過電流発生記憶
信号は，各相の記憶信号を論理和回路185によって論理和して第三の禁止指令信号STP3
となって図７の論理和素子170に入力されるとともに，相別の過電流発生記憶信号OCU・OCV・OCWとして駆動制御回路120Bへ入力されている。
また，駆動制御回路120Bが発生する第三の試行禁止指令信号TST3は，相別記憶素子184Bの各セット入力端子に入力され，過電流検出素子143が導通していなくて模擬的に相別記憶素子184Bが記憶信号を発生するための信号となっている。
駆動制御回路120Bが発生する過電流発生記憶解除指令信号CLRは，相別記憶素子184Bの各リセット入力端子に入力され，第三の試行禁止指令信号TST3からの記憶指令又は過電流検出素子143が導通してたことによる相別記憶素子184Bの記憶状態を強制リセットするための信号となっている。

次に，図７における開閉素子動作検出回路の詳細回路図である図10について説明する。図10において，半導体ブリッジ回路140Bに設けられた開閉素子動作検出回路190は，正側の開閉素子UP・VP・WPのどれかが閉路したときに，正側合成ダイオード191と限流抵抗192を介して給電される発光ダイオード193と，当該発光ダイオードと一体化されてフォトカプラを構成するフォトトランジスタ194を備え，当該フォトトランジスタは開閉動作検出素子194として正側開閉素子の開閉動作監視信号UVWPを発生するようになっている。
同様に，負側の開閉素子UN・VN・WNのどれかが閉路したときに，負側合成ダイオード195と限流抵抗196を介して給電される発光ダイオード197と，当該発光ダイオードと一体化されてフォトカプラを構成するフォトトランジスタ198を備え，当該フォトトランジスタは開閉動作検出素子198として負側開閉素子の開閉動作監視信号UVWNを発生する。
フォトトランジスタ194・198のエミッタ端子は車体グランド11に接続されたCOM端子に接続され，開閉動作監視信号UVWP・UVWNは監視制御回路130B（又は駆動制御回路120B）に接続されている。

以下，図７のとおり構成されたこの発明の実施の形態２について，図11・図12で示すタイムチャートを用いて作用動作の詳細を説明する。
まず，図７において図示しない手動電源スイッチが閉路されると，電源リレーの出力接点12が閉路して電動機駆動制御装置100Bに給電され，定電圧電源回路110が所定の制御電圧Ｖccを発生することによってメインＣＰＵ121とサブＣＰＵ131Bが動作を開始する。
メインＣＰＵ121が動作を開始すると図11・図12で後述する手順によって駆動指令信号遮断回路150Bの作動について初期点検が行われ，点検結果が正常であれば第一・第二の入力センサ群13a・13bの動作状態と，プログラムメモリ123Bに予め書込まれている制御プログラムの内容に応動して第一・第二の電気負荷群14a・14bと交流電動機16の駆動制御が行われる。
なお，第二の入力センサ13bから得られる入力信号は，子局直並列変換器134から親局直並列変換器124に対する上り通信データUPDとして送信され，第二の電気負荷群14bに対する駆動制御信号は，親局直並列変換器124から子局直並列変換器134に対する下り通信データDNDとして送信されるようになっており，親局直並列変換器124と子局直並列変換器134間の信号交信は通信同期信号CLKによって同調するようになっている。

電動機駆動制御装置100Bの運転中においては，監視制御回路130Bは駆動制御回路120Bの動作状態を監視して，駆動制御回路120Bに異常があれば第一の異常検出信号ERR1又は第一のリセット信号RST1を発生して駆動制御回路120Bを初期化再起動するとともに，第一の異常検出信号ERR1又は第一のリセット指令信号RST1が発生しているときには駆動指令信号遮断回路150Bに対する第二の禁止指令信号STP2によって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。
電動機駆動制御装置100Bの運転中においては，駆動制御回路120Bは監視制御回路130Bの動作状態を逆監視して，監視制御回路130Bに異常があれば第二の異常検出信号ERR2又は第二のリセット指令信号RST2を発生して監視制御回路130Bを初期化再起動するとともに，第二の異常検出信号ERR2又は第二のリセット指令信号RST2が発生しているときには駆動指令信号遮断回路150Bに対する第一の禁止指令信号STP1よって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。

次に，図８で示された駆動指令信号遮断回路150Bについては，図２のものと同じ動作を行うようになっている。
但し，図２の場合には短絡指令防止回路160Aが正側及び負側のゲート素子151A・152Aの前段に接続されているのに対し，図８の場合は３入力形式のゲート素子151B・152Bが使用されて，ゲート素子151B・152B自体によって短絡指令防止回路160Bが構成されるようになっている。
また，短絡指令防止回路160Bは正側のゲート素子151B又は負側のゲート素子152Bのどちらか一方に接続した場合であっても，同相の正側及び負側の指令出力信号UP3・UN3，
VP3・VN3，WP3・WN3が同時に論理レベル「Ｈ」となるのを防止することができる。
図９で示された過電流発生記憶回路180Bにおいて，電動機駆動制御装置100Bの運転中
に，過電流発生記憶回路180Bが過電流発生を記憶すると，駆動指令信号遮断回路150Bに対する第三の禁止指令信号STP3よって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。
なお，駆動制御回路120Bは相別過電流発生記憶信号OCU・OCV・OCWによって過電流発生を認知して，駆動制御信号UP1・VP1・WP1，UN1・VN1・WN1の発生を停止するとともに，過電流発生記憶解除指令信号CLRを発生して過電流発生記憶回路180Bの記憶信号をリセットし，新たな過電流発生を記憶することができるようになっている。

図10で示された開閉素子動作検出回路190において，正側の開閉素子UP・VP・WPのどれかが閉路すると正側合成ダイオード191と限流抵抗192を介して発光ダイオード193に給電され，フォトトランジスタである開閉動作検出素子194が導通して正側開閉素子の開閉動作監視信号UVWPを発生する。
従って，正側の開閉素子UP・VP・WPのどれかに閉路駆動指令が与えられているのに，開閉動作検出素子194が導通しなければ，閉路駆動指令が与えれている開閉素子の断線異常であり，正側の開閉素子UP・VP・WPの全てに開路指令が与えられているのに，開閉動作検出素子194が導通すれば，どれかの正側の開閉素子UP・VP・WPの短絡異常であると推定される。
同様に，負側の開閉素子UN・VN・WNのどれかが閉路すると負側合成ダイオード195と限流抵抗196を介して発光ダイオード197に給電され，フォトトランジスタである開閉動作検出素子198が導通して負側開閉素子の開閉動作監視信号UVWNを発生する。
従って，負側の開閉素子UN・VN・WNのどれかに閉路駆動指令が与えられているのに，開閉動作検出素子198が導通しなければ，閉路駆動指令が与えれている開閉素子の断線異常であり，負側の開閉素子UN・VN・WNの全てに開路指令が与えられているのに，開閉動作検出素子198が導通すれば，どれかの負側の開閉素子UN・VN・WNの短絡異常であると推定される。

次に，図７の回路の動作説明用の前半タイムチャートである図11について説明する。
図11（Ａ）は駆動制御回路120Bが発生する点検開始指令信号STRTの波形を示しており，
待機時間帯となるダミースロットＴ01に続いて第１から第10の時間帯となるタイムスロットＴ1〜Ｔ10と，図12（Ａ）に続く待機時間帯となるダミースロットＴ02以降におい
ても論理レベルが「Ｈ」となっている。
なお，待機スロットＴ01・Ｔ02においては駆動制御回路120Bと監視制御回路130Bは初期点検以外の他の制御を実行しており，例えばメインＣＰＵ121は第一のウォッチドッグ信号WDS1を発生し，サブＣＰＵ131Bは第二のウォッチドッグ信号WDS2を発生する。
図11（Ｂ）と図11（Ｃ）は，駆動制御回路120Bが発生する第一の試行禁止指令出力TST1と，監視制御回路130Bが発生する第二の試行禁止指令出力TST2の波形を示しており，
タイムスロットＴ1〜Ｔ10の期間において，各指令出力は共に許可（論理レベル「Ｌ」）
であるか，どちらか一方が許可で他方が禁止（論理レベル「Ｈ」）となっている。
図11（Ｄ）は過電流発生記憶回路180Bが発生する第三の禁止指令出力STP3の波形を示しており，図11の中ではこの指令出力は全期間において許可（論理レベル「Ｌ」）となっている。

図11（Ｅ）（Ｇ）（Ｊ）は正側の駆動指令信号UP1・VP1・WP1の波形を示しており，
閉路駆動指令のタイムスロットでは論理レベル「Ｈ」，開路指令のタイムスロットでは
論理レベル「Ｌ」となっている。
図11（Ｆ）（Ｈ）（Ｋ）は負側の駆動指令信号UN1・VN1・WN1の波形を示しており，閉路 駆動指令のタイムスロットでは論理レベル「Ｈ」，開路指令のタイムスロットでは論理レベル「Ｌ」となっている。
なお，タイムスロットＴ1〜Ｔ3は正側開閉素子UP・VP・WPのどれかに閉路駆動指令が与えられ，負側開閉素子UN・VN・WNは全て開路指令となる第三のモードである。
続くタイムスロットＴ4・Ｔ5は正側開閉素子UP・VP・WPは全て閉路駆動指令が与えられているが，第一の試行禁止指令出力TST1又は第二の試行禁止指令出力TST2のどちらかが禁止状態となっている。
また，タイムスロットＴ6〜Ｔ8は正側開閉素子UP・VP・WPは全て開路指令が与えられ，
負側開閉素子UN・VN・WNのどれかに閉路駆動指令が与えられる第四のモードである。
続くタイムスロットＴ9・Ｔ10は負側開閉素子UN・VN・WNは全て閉路駆動指令が与えられているが，第一の試行禁止指令出力TST1又は第二の試行禁止指令出力TST2のどちらかが禁止状態となっている。
タイムスロットＴ1〜Ｔ10においては，正側及び負側の開閉素子UP・VP・WP，UN・VN・WNの双方に閉路駆動指令を与えていないので交流電動機16が回転駆動されたり，電源短絡が発生しないようになっている。

図11（Ｌ）は正側開閉素子の開閉動作監視信号UVWPの波形を示しており，この波形は正側の駆動指令信号UP1・VP1・WP1のどれかが閉路駆動指令（論理レベル「Ｈ」）であって，しかも第一・第二の試行禁止指令信号TST1・TST2が共に「許可」となっているタイムスロットＴ1〜Ｔ3において閉路検出状態（論理レベル「Ｈ」）となっている。
図11（Ｍ）は負側開閉素子の開閉動作監視信号UVWNの波形を示しており，この波形は
負側の駆動指令信号UN1・VN1・WN1のどれかが閉路駆動指令（論理レベル「Ｈ」）であって，しかも第一・第二の試行禁止指令信号TST1・TST2が共に「許可」となっているタイムスロットＴ6〜Ｔ8において閉路検出状態（論理レベル「Ｈ」）となっている。
正側及び負側の開閉動作監視信号UVWP・UVWNが指令状態監視信号として入力される監視制御回路130B（又は駆動制御回路120B)は，タイムスロットＴ1〜Ｔ10において開閉動作監視信号UVWP・UVWNが図11（Ｌ）（Ｍ）のとおりに変化すれば，駆動指令信号遮断回路150Ｂ及び開閉素子UP・VP・WP，UN・VN・WNが正常に動作していると判定することができる。
なお，図11（Ｌ）（Ｍ）の各タイムスロットにおける正解論理状態は監視制御回路130Ｂ（又は駆動制御回路120Ｂ）内のメモリに予め書込み保存されている。

但し，論理和素子170に入力されている第二の試行禁止指令信号TST2を駆動制御回路120Bにも入力し（図７の点線参照），正側及び負側の開閉動作監視信号UVWP・UVWNを駆動制御回路120Bに入力するようにしておけば，駆動制御回路120Bは自分が発生した駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1，及び第一の試行禁止指令信号TST1と，入力された開閉動作監視信号UVWP・UVWN，及び第二の試行禁止指令信号TST2とを対比して，駆動指令信号遮断回路150Bと開閉素子UP・VP・WP，UN・VN・WNとが正常であったかどうかを直接判定することができる。

次に，図７の回路の動作説明用の後半タイムチャートである図12について，図６との相違点を中心にして説明する。
図12（Ａ）〜図12（Ｋ）は前述した図６（Ａ）〜図６（Ｋ）と同一の内容となっている。但し，タイムスロット番号はＴ７〜Ｔ13がＴ11〜Ｔ17に変更されていて，タイムスロットＴ11〜Ｔ14において過電流遮断機能の初期点検が行われ，タイムスロットＴ15〜Ｔ17において短絡指令防止回路の機能点検が行われている。
以下，過電流発生時の第三の禁止指令出力STP3に関連するタイムスロットＴ11〜Ｔ14について説明する。
図12（Ｌ）は正側の開閉動作監視信号UVWPの波形を示しており，この波形は第三の禁止指令信号STP3が「許可」となっているタイムスロットＴ11において閉路駆動指令（論理レベル「Ｈ」）となり，タイムスロットＴ12〜Ｔ14において開路指令（論理レベル「Ｌ」）となっている。
図12（Ｍ）は負側の開閉動作監視信号UVWNの波形を示しており，この波形は第三の禁止指令信号STP3が「許可」となっているタイムスロットＴ13において閉路駆動指令（論理レベル「Ｈ」）となり，タイムスロットＴ11・Ｔ12・Ｔ14において開路指令（論理レベル「Ｌ」）となっている。

次に，短絡指令防止回路160Bに関連するタイムスロットＴ15〜Ｔ17について説明する。 図12（Ｅ）（Ｆ）はＵ相の正側及び負側の駆動指令信号UP1・UN1の波形を示しており，タイムスロットＴ15においては共に閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ16・Ｔ17においては共に開路指令（論理レベル「Ｌ」）となっている。
図12（Ｇ）（Ｈ）はＶ相の正側及び負側の駆動指令信号VP1・VN1の波形を示しており，
タイムスロットＴ16においては共に閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ15・Ｔ17においては共に開路指令（論理レベル「Ｌ」）となっている。
図12（Ｊ）（Ｋ）はＷ相の正側及び負側の駆動指令信号WP1・WN1の波形を示しており，タイムスロットＴ17においては共に閉路駆動指令（論理レベル「Ｈ」），タイムスロットＴ15・Ｔ16においては共に開路指令（論理レベル「Ｌ」）となっている。
図12（Ｌ）は正側の開閉動作監視信号UVWPの波形を示しており，図12（Ｍ）は負側の開閉動作監視信号UVWNの波形を示しているが，同相の正側及び負側の駆動指令信号が共に閉路駆動指令であるときには，実際の指令出力信号は開路指令となっていることがわかる。

正側及び負側の開閉動作監視信号UVWP・UVWNが指令状態監視信号として入力される監視制御回路130B（又は駆動制御回路120B)は，タイムスロットＴ11〜Ｔ17において正側及び負側の開閉動作監視信号UVWP・UVWNが図12（Ｌ）（Ｍ）のとおりに変化すれば，駆動指令信号遮断回路150B及び過電流発生記憶回路180B又は短絡指令防止回路160Bが正常に動作していると判定することができる。
なお，図11（Ｌ）（Ｍ）の各タイムスロットにおける正解論理状態は監視制御回路130Ｂ（又は駆動制御回路120Ｂ）内のメモリに予め書込み保存されている。
また，点検開始指令信号STRTが発生してから所定のタイムスケジュールによって実行さ
れる一連の初期点検において，駆動制御回路120B又は監視制御回路130Bが初期点検異常を検出した場合には，電源リレーの出力接点12が開路されて駆動制御回路120Bに対する給電が遮断されるまでは第一の試行禁止指令信号TST1又は第二の試行禁止指令信号TST2を継続発生して異常報知を行なうとともに，監視制御回路130Bが第二の試行禁止指令信号TST2を継続発生している場合には，第一の異常検出信号ERR1を発生するか又は駆動制御回路120Bに対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶するようになっている。
もしも，第二の試行禁止指令信号TST2を駆動制御回路120Bにも入力するようにしておけば，駆動制御回路120Bは第二の試行禁止指令信号TST2が継続発生している異常状態を認知することができることになる。

以上の説明で明らかなとおりこの発明の実施の形態２による電動機駆動制御装置100Bは，直流駆動電源15の正側端子に接続される正側開閉素子UP・VP・WPと，負側端子に接続される負側開閉素子UN・VN・WNとを互いに直列接続した複数の直列回路の各直列接続点が交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続される半導体ブリッジ回路140Bと，前記正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1を順次発生して，前記交流電動機16を可変速制御する駆動制御回路120Bとを備えた電動機駆動制御装置100Bであって，前記駆動制御回路120Bとの間で相互監視信号UPD・DNDの交信を行って，当該駆動制御回路の動作状態を常時監視して，異常が検出されたときには当該駆動制御回路を初期化して再起動を行うための第一の異常検出信号ERR1を発生する監視制御回路130Bと，前記正側及び負側の駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1の伝達経路にあって，前記駆動制御回路120Bが発生する第一の禁止指令信号STP1，又は前記監視制御回路130Bが発生する第二の禁止指令信号STP2によって前記正側及び負側の駆動指令信号の全てを一括して遮断する駆動指令信号遮断回路150Bとを更に備えている。

前記駆動制御回路120B又は前記監視制御回路130Bの少なくとも一方には指令状態監視信号が入力されていて，当該指令状態監視信号は前記正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNの動作状態に応動する開閉素子の開閉動作監視信号UVWP・UVWNであり，前記駆動制御回路120Bはまた，電源投入直後，又は少なくとも前記交流電動機16が停止している運転休止期間において，前記監視制御回路130Bに対して点検開始指令信号STRTを送信してから，所定の時間スケジュールに基づいて前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1及び前記第一の禁止指令信号STP1を順次発生するとともに，前記監視制御回路130Bは前記点検開始指令信号STRTを受信してから前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記第二の禁止指令信号STP2を発生する。

前記指令状態監視信号UVWP・UVWNが入力されている前記駆動制御回路120B又は監視制御回路130Bは，前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記前記指令状態監視信号UVWP・UVWNの論理変化が行われているかどうかを判定し，正しい論理変化が行われていないことが前記駆動制御回路120Bによって判定されたときには前記駆動制御回路120Bは前記駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1の発生を停止するとともに，前記第一の禁止指令信号STP1を継続発生し，正しい論理変化が行われていないことが前記監視制御回路130Bによって判定されたときには，前記第二の禁止指令信号STP2を継続発生し，前記駆動制御回路120B及び前記監視制御回路130Bは，互いに協調して前記駆動指令信号遮断回路150Bの動作点検を行って，遮断機能が正常であれば前記交流電動機16の回転駆動が開始し，運転中に前記駆動制御回路120B又は監視制御回路130Bに異常が発生した場合には，前記第一又は第二の禁止指令信号STP1・STP2によって前記交流電動機16の回転駆動が停止するようになっている。

前記駆動制御回路120BはＲＡＭメモリ122及びプログラムメモリ123Bと協働するマイクロプロセッサであるメインＣＰＵ121を主体として構成されているとともに，前記監視制御回路130Bとの間で相互監視信号となる上り通信信号UPDと下り通信信号DNDの交信を行う親局直並列変換器124が接続されており，前記監視制御回路130Bは補助ＲＡＭメモリ132及び補助プログラムメモリ133Bと協働するマイクロプロセッサであるサブＣＰＵ131Bを主体として構成されているとともに，前記親局直並列変換器124とシリアル接続される子局直閉列変換器134と，前記メインＣＰＵ121が発生する第一のウォッチドッグ信号WDS1のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記メインＣＰＵ121を初期化再起動するための第一のリセット指令信号RST1を発生するウォッチドッグタイマ135とが接続されている。

前記監視制御回路130Bはまた，前記駆動制御回路120Bから送信された前記下り通信信号DNDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して下り通信異常の有無を判定するとともに，前記駆動制御回路120Bに対して定期的に質問情報を送信し，当該質問情報に対応した回答情報が所定の正解情報と一致しているかどうかの質疑応答異常の有無を判定し，前記下り通信異常又は質疑応答異常が発生した場合には前記第一の異常検出信号ERR1を発生し，前記駆動制御回路120Bはまた，少なくとも前記監視制御回路130Bから送信された前記上り通信信号UPDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して上り通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号ERR2を発生して，前記監視制御回路130Bを初期化再起動するとともに，前記サブＣＰＵ131Bが発生する第二のウォッチドッグ信号WDS2のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記サブＣＰＵ131Bを初期化再起動する第二のリセット指令信号RST2を発生する。

前記第一の禁止指令信号STP1は前記点検開始指令信号STRTの発生に伴って発生する第一の試行禁止指令信号TST1と，前記第二の異常検出信号ERR2と前記サブＣＰＵ131Bに対する第二のリセット指令信号RST2との論理和となっているが，前記第一の試行禁止指令信号TST1が発生しても前記監視制御回路130Bの初期化再起動は行われず，前記第二の禁止指令信号STP2は前記点検開始指令信号STRTの発生に伴って発生する第二の試行禁止指令信号TST2と，前記第一の異常検出信号ERR1と前記メインＣＰＵ121に対する第一のリセット指令信号RST1との論理和となっているが，前記第二の試行禁止指令信号TST2が発生しても前記駆動制御回路120Bの初期化再起動は行われないようになっている。

以上のとおり，監視制御回路はプログラムメモリと協働するサブＣＰＵを主体として構成されており，第一の禁止指令信号は駆動制御回路が点検開始指令信号に続いて発生する第一の試行禁止指令信号と，監視制御回路を初期化再起動する第二の異常検出信号とサブＣＰＵに対する第二のリセット指令信号との論理和となっているが，第一の試行禁止指令信号が発生しても前記監視制御回路の初期化再起動は行われず，第二の禁止指令信号は監視制御回路が点検開始指令信号に続いて発生する第二の試行禁止指令信号と，第一の異常検出信号とメインＣＰＵに対する第一のリセット指令信号との論理和となっているが，第二の試行禁止指令信号が発生しても前記駆動制御回路の初期化再起動は行われないようになっている。
従って，駆動制御回路や監視制御回路を不用意に初期化再起動させることなく，駆動制御回路が駆動指令信号を発生することができる状態において，第一・第二の試行禁止指令信号によって駆動指令信号遮断回路の動作点検を行うことができる特徴がある。
また，監視制御の仕様を変更したい場合には，補助プログラムメモリによって監視制御回路の制御内容を容易に変更することができるものである。

前記点検開始指令信号STRTが発生してから所定のタイムスケジュールによって実行される一連の初期点検において，前記駆動制御回路120B又は監視制御回路130Bが初期点検異常を検出した場合には，少なくとも前記駆動制御回路120Bに対する給電が遮断されるまでは前記第一の試行禁止指令信号TST1又は前記第二の試行禁止指令信号TST2を継続発生して異常報知を行なうとともに，前記監視制御回路130Bが前記第二の試行禁止指令信号TST2を継続発生している場合には，前記第一の異常検出信号ERR1を発生するか又は前記駆動制御回路120Bに対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶するようになっている。
以上のとおり，初期点検異常が検知されると駆動制御回路への給電が停止するまでは第一又は第二の試行禁止指令信号を継続発生させて交流電動機の運転を禁止して異常報知を行ない，第二の試行禁止指令信号の継続発生は駆動制御回路へ通報されて記憶されるようになっている。
従って，ノイズ誤動作等による単発異常であれば電源の再投入によって運転が可能となるとともに，初期点検異常の発生は駆動制御回路によって異常発生情報として記憶することができる特徴がある。

前記駆動制御回路120B又は前記監視制御回路130Bの少なくとも一方に入力される前記指令状態監視信号は，開閉素子動作検出回路190によって生成された開閉動作監視信号UVWP・UVWNであり，前記開閉素子動作検出回路190は，前記正側開閉素子UP・VP・WPのいずれか一つが閉路したことによって閉路状態を検出し，全ての正側開閉素子UP・VP・WPが開路しているときに開路状態を検出する正側の開閉動作検出素子194によって正側の開閉動作監視信号UVWPを生成し，前記負側開閉素子UN・VN・WNのいずれか一つが閉路したことによって閉路状態を検出し，全ての負側開閉素子UN・VN・WNが開路しているときに開路状態を検出する負側の開閉動作検出素子198によって負側の開閉動作監視信号UVWNを生成し，前記駆動制御回路120Bは前記点検開始指令信号STRTを発生した後に，前記正側の駆動指令信号UP1・VP1・WP1を順次に駆動指令有りの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を一斉に駆動指令なしの論理状態とした第三のモードにするか，もしくは前記正側の駆動指令信号UP1・VP1・WP1を一斉に駆動指令なしの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を順次に駆動指令ありの論理状態とした第四のモードにして，第三のモードと第四のモードを所定の順序で実行する。

前記駆動制御回路120B又は前記監視制御回路130Bは前記第一の試行禁止指令信号TST1と前記第二の試行禁止指令信号TST2を共に禁止指令解除の状態，又はどちらか一方のみを禁止指令ありの状態に変更して，前記第三のモードにおいて入力された前記正側開閉素子の開閉動作監視信号UVWPと，前記第四のモードにおいて入力された前記負側開閉素子の開閉動作監視信号UVWNの論理状態と，前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の論理状態とを対比するか，予め記憶されている正しい論理状態と一致しているかどうかを判定し，判定結果に異常があれば前記第一又は第二の試行禁止指令信号TST1・TST2を継続発生するようになっている。

以上のとおり，駆動制御回路又は監視制御回路の少なくとも一方に入力される指令状態監視信号は，正側開閉素子又は負側開閉素子の開閉動作監視信号であって，駆動制御回路は正側開閉素子の駆動指令信号を順次に発生し，続いて負側開閉素子の駆動指令信号を順次に発生し，第一及び第二の試行禁止指令信号のそれぞれが禁止状態であるかどうかに対応した開閉素子の開閉動作監視信号の論理状態を監視することによって駆動指令信号遮断回路と開閉動作監視信号が正常に作動しているかどうかを判定するようになっている。
従って，駆動指令信号遮断回路と開閉動作監視信号が正常に作動しているかどうかが判定されるとともに，正側及び負側の開閉素子が正しく開閉動作を行っているかどうかの点検を同時に行うことができる特徴がある。
また，開閉動作監視信号は正側開閉素子全体と負側開閉素子全体の開閉動作を監視するものであっても，駆動指令を順次個別に発生することによって各開閉素子の個々の開閉動作を点検することができる特徴がある。
また，交流電動機が不用意に回転駆動されないようにするために，正側及び負側の駆動指令信号を同時に駆動指令ありの状態にしないで，駆動指令信号と第一及び第二の試行禁止指令信号の論理状態の全ての組み合わせにおいて駆動指令信号遮断回路が正常に作動しているかどうかを判定することができる特徴がある。

前記指令状態監視信号UVWP・UVWNは前記駆動制御回路120B側に入力されるとともに，前記監視制御回路130Bが発生して前記駆動指令信号遮断回路150Bに入力されている前記第二の試行禁止指令信号TST2は，前記駆動制御回路120Bにも入力されていて，
前記駆動制御回路120Bは当該駆動制御回路が発生した正側及び負側の駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1と第一の試行禁止指令信号TST1と，入力された前記指令状態監視信号UVWP・UVWNと前記第二の試行禁止指令信号TST2との論理状態の組合せによって，前記駆動指令信号遮断回路150Bが正常に作動しているかどうかを判定するようになっている。
以上のとおり，駆動指令信号と第一の試行禁止指令信号を発生する駆動制御回路には，指令状態監視信号と第二の試行禁止指令信号とが入力されている。
従って，駆動制御回路及び監視制御回路は所定の時間スケジュールに基づく正解情報を記憶しておかなくても，駆動制御回路は各タイムスロットにおける入出力信号を直接対比することによって駆動指令信号遮断回路が正常に作動しているかどうかを判定することができる特徴がある。

前記駆動指令信号遮断回路150Bは，前記正側の駆動指令信号UP1・VP1・WP1のそれぞれの伝達経路に設けられた正側ゲート素子151Bと，前記負側の駆動指令信号UN1・VN1・WN1のそれぞれの伝達経路に設けられた負側ゲート素子152Bとを備え，前記正側ゲート素子151Bと前記負側ゲート素子152Bには，前記第一の禁止指令信号STP1と第二の禁止指令信号STP2とが論理和された合成禁止指令信号STPがゲート信号として入力されているとともに，前記正側ゲート素子151B及び負側ゲート素子152Bには，互いに直列接続された前記同一相の正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して同時に閉路駆動指令信号を供給しないための短絡指令防止回路160Bが設けられ，前記駆動制御回路120Bは前記点検開始指令信号STRTを発生した後に，同一相の正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して同時に閉路駆動指令信号が発生しても，前記駆動指令信号遮断回路150Bが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3は同時に閉路駆動指令信号を発生していないことを順次点検確認するようになっている。

以上のとおり，駆動指令信号遮断回路は同一相に設けられた正側及び負側の開閉素子に対する駆動指令信号が，同時に駆動指令ありの状態にならないように短絡防止回路が設けられていて，運転開始時に動作点検が行われるようになっている。
従って，運転開始中にノイズ誤動作などによって同時に駆動指令信号が発生して，開閉素子の短絡焼損事故が発生するのを防止することができる特徴がある。
また，短絡指令防止回路は運転開始時に駆動指令信号遮断回路の動作点検とあわせて動作点検が行われ，通常は発生しない論理動作を予め確認することができる特徴がある。

前記半導体ブリッジ回路140Bには過電流発生記憶回路180Bが接続され，前記過電流発生記憶回路180Bは前記負側開閉素子UN・VN・WN又は正側開閉素子UP・VP・WPのそれぞれに設けられた相別の過電流検出素子143が一旦動作すると，当該動作履歴を記憶する記憶素子を備え，前記記憶素子は出力信号が論理和回路185によって集約されて第三の禁止指令信号STP3となる相別記憶素子184Bであって，前記第三の禁止指令信号STP3は前記駆動制御回路120Bを経由しないで，直接前記第一及び第二の禁止指令信号STP1・STP2と論理和されて前記駆動指令信号遮断回路150Bに対する合成禁止指令信号STPとなり，前記駆動制御回路120Bは前記過電流発生記憶回路180Bに対する過電流発生記憶解除指令CLRと，第三の試行禁止指令信号TST3となる過電流発生強制記憶指令信号を発生するとともに，前記相別記憶素子184Bによる相別過電流発生記憶信号OCU・OCV・OCWは前記駆動制御回路120Bに入力されており，前記駆動制御回路120Bはまた，前記点検開始指令信号STRTの発生に続く所定のタイムスロットにおいて前記第三の試行禁止指令信号TST3を発生して，前記駆動指令信号遮断回路150Bによる前記駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の遮断動作を確認するとともに，運転中においては前記相別過電流発生記憶信号OCU・OCV・OCWを受信して過電流発生を認知し，前記駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の発生を停止してから前記過電流発生記憶解除指令CLRによって前記記憶素子184Bの記憶状態を解除するようになっている。

以上のとおり，駆動指令信号遮断回路は過電流発生記憶回路が発生する第三の禁止指令信号によって駆動指令信号を直接遮断し，当該遮断機能は運転開始時に点検確認されるようになっている。
また，駆動制御回路は相別過電流発生記憶信号によって過電流発生を認知してから，過電流発生記憶回路の記憶状態を解除するようになっている。
従って，運転中に過電流が発生すると速やかに開閉素子を遮断してその焼損を防止できるとともに，過電流保護動作が正常であることを運転開始時に模擬点検することができる特徴がある。
また，駆動制御回路は過電流発生を認知したことによって駆動指令信号の発生を停止してから過電流発生記憶回路の記憶状態を解除するようになっていて，新たな過電流異常が発生すると直ちにこれを検出することができる特徴がある。

実施の形態３．
以下，この発明の実施の形態３の全体構成図である図13について，図１・図７のものとの相違点を中心にして説明する。
なお，各図において同一符号は同一又は相当部分を示している。
図13において，電動機駆動制御装置100Cは図１・図７の場合と同様に図示しない車載エンジン及び走行用電動機の回転制御を行なう駆動制御回路120Cと，当該駆動制御回路と協働して相互監視を行う監視制御回路130Cと，走行用電動機に給電する半導体ブリッジ回路140Cと，駆動指令信号遮断回路150Cと過電流発生記憶回路180Cを主体として構成されているが，図10で前述した開閉素子動作検出回路190が付加されていて，開閉素子動作検出回路190によって検出された正側開閉素子の開閉動作監視信号UVWPと，負側開閉素子の開閉動作監視信号UVWNとは，プルアップ抵抗199P・199Nとともに監視制御回路130Cに接続されている。
また，駆動指令信号遮断回路150Cの出力信号である正側及び負側の指令出力信号UP3・
VP3・WP3，UN3・VN3・WN3は指令状態監視信号として駆動制御回路120Cへも入力されている。
電動機駆動制御装置100Bの外部には，図１・図７の場合と同様に車載バッテリ10，電源リレー12，第一・第二の入力センサ群13a・13b，第一・第二の電気負荷群14a・14bと，直流駆動電源15及び三相交流電動機16が接続されている。

電動機駆動制御装置100Cの内部には，図１・図７の場合と同様に制御電圧Ｖccを発生する定電圧電源回路110が設けられている。
駆動制御回路120CはマイクロプロセッサであるメインＣＰＵ121と，演算処理用のＲＡＭメモリ122，例えばフラッシュメモリである不揮発性のプログラムメモリ123C，親局直並列変換回路124が互いにバス接続されて構成されている。
監視制御回路130CはマイクロプロセッサであるサブＣＰＵ131Cと，演算処理用の補助ＲＡＭメモリ132，例えばマスクＲＯＭメモリである不揮発性の補助プログラムメモリ133C，子局直並列変換回路134が互いにバス接続されて構成されている。
監視制御回路130C内に設けられたウォッチドッグタイマ135はメインＣＰＵ121が発生する第一のウォッチドッグ信号WDS1のパルス幅を監視して，当該パルスの論理不変期間が所定時間を超過したとき，メインＣＰＵ121を初期化再起動するための第一のリセット指令信号RST1を発生するようになっている。
メインＣＰＵ121はサブＣＰＵ131Cが発生する第二のウォッチドッグ信号WDS2のパルス幅を監視して，当該パルスの論理不変期間が所定時間を超過したとき，サブＣＰＵ131Cを初期化再起動するための第二のリセット指令信号RST2を発生するようになっている。

親局直並列変換器124と子局直並列変換器134との間には，図１・図７の場合と同様に通信同期信号CLKを用いて下り通信データDNDと上り通信データUPDとがシリアル交信されている。
また，後述の始動点検を開始するタイミング信号として点検開始指令信号STRTが駆動制
御回路120Cから監視制御回路130Cに送出されている。
なお，監視制御回路130Cは駆動制御回路120Cから送信された前記下り通信信号DNDについ通信異常の有無を判定するとともに，駆動制御回路120Cに対して定期的に質問情報を送信して質疑応答異常の有無を判定し，下り通信異常又は質疑応答異常が発生した場合には第一の異常検出信号ERR1を発生してメインＣＰＵ121を初期化再起動するようになっている。
また，駆動制御回路120Cは監視制御回路130Cから送信された上り通信信号UPDについて通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号ERR2を発生して，監視制御回路130Cを初期化再起動するようになっている。

半導体ブリッジ回路140Cは直流駆動電源15の正側端子に接続される正側開閉素子UP・VP・WPと，負側端子に接続される負側開閉素子UN・VN・WNとが互いに直列接続され，複数の直列回路の各直列接続点が交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続されるようになっている。
図14で後述する駆動指令信号遮断回路150Cは，駆動制御回路120Cが発生する正側及び負側の駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1が入力されて，正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対する閉路指令信号となる正側の指令出力信号UP3・VP3・WP3と負側の指令出力信号UN3・VN3・WN3を発生するものである。
但し，駆動指令信号遮断回路150Cに入力される合成禁止指令信号STPの論理が「１」であると，駆動指令信号UP1・VP1・WP1, UN1・VN1・WN1の論理状態とは無関係に，全ての指令出力信号UP3・VP3・WP3，UN3・VN3・WN3の論理は「０」となって，全ての開閉素子UP・VP・WP，UN・VN・WNに対して開路指令が与えられるようになっている。

合成禁止指令信号STPを生成する論理和素子170には第一の禁止指令信号STP1と第二の禁止指令信号STP2と第三の禁止指令信号STP3とが入力されて，いずれかの禁止指令信号が論理「１」になると，駆動指令信号遮断回路150Cのすべての出力信号が論理「0」となって，全ての開閉素子UP・VP・WP，UN・VN・WNに対して開路指令が与えられるようになっている。
駆動制御回路120Cが発生する第一の禁止指令信号STP1は，点検開始指令信号STRTの発生に伴って発生する第一の試行禁止指令信号TST1と，前記第二の異常検出信号ERR2とサブＣＰＵ131Cに対する第二のリセット指令信号RST2との論理和となっているが，第一の試行禁止指令信号TST1が発生しても監視制御回路130Cの初期化再起動は行われないようにダイオード174・175・176によって論理和接続されている。
監視制御回路130Cが発生する第二の禁止指令信号STP2は，点検開始指令信号STRTの発生に伴って発生する第二の試行禁止指令信号TST2と，第一の異常検出信号ERR1とメインＣＰＵ121に対する第一のリセット指令信号RST1との論理和となっているが，第二の試行禁止指令信号TST2が発生しても駆動制御回路120Cの初期化再起動は行われないようにダイオード171・172・173によって論理和接続されている。

図15で後述する過電流発生記憶回路180Cは，相別に設けられた過電流検出素子が一旦動作するとこれを記憶する合成記憶素子を備え，当該合成記憶素子が過電流発生を記憶すると第三の禁止指令信号STP3を発生し，駆動指令信号遮断回路150Cによって駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1を一斉遮断するようになっている。
合成記憶素子による第三の禁止指令信号STP3は駆動制御回路120Cにも入力されていて，
過電流発生を認知したメインＣＰＵ121は駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1を停止するとともに，過電流発生記憶解除指令CLRを発生して，過電流発生記憶回路180C内の合成記憶素子の記憶をリセットするようになっている。
駆動制御回路120Cはまた，点検開始指令信号STRTの発生に続く所定のタイムスロットにおいて第三の試行禁止指令信号TST3を発生して，過電流発生記憶回路180C内の合成記憶素子に過電流発生状態の強制記憶を行って，駆動指令信号遮断回路150Cによる駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の遮断動作を確認するようになっている。
なお，監視制御回路130Cが発生する第二の禁止指令信号TST2は，論理和素子170に入力されるだけでなく，駆動制御回路120Cにも入力しておくと，駆動制御回路120Cによって監視制御回路130Cの動作状態の一部を監視することができる。

次に，図13の駆動指令信号遮断回路の詳細回路図である図14について説明する。
図14において，駆動指令信号遮断回路150Cには，Ｕ・Ｖ・Ｗの各相において正側ゲート素子151Cと負側ゲート素子152Cとなる６個の３ステートバッファが設けられており，
各３ステートバッファの入力端子には駆動制御回路120Cが発生する正側及び負側の駆動
指令信号UP1・VP1・WP1，UN1・VN1・WN1が接続されている。
各３ステートバッファの出力端子にはプルダウン抵抗153C・154Cが接続され，中間駆動
指令信号UP2・VP2・WP2，UN2・VN2・WN2が出力されるようになっている。
各３ステートバッファのイネーブル端子には合成禁止指令信号STPが入力されており，
合成禁止指令信号STPを論理「１」にすると，各相の正側ゲート素子151Cと負側ゲート素子152Cの出力論理は全て「0」となり，これが中間駆動指令信号UP2・VP2・WP2，UN2・VN2・WN2として出力されるようになっている。
なお，ゲート素子として図２のような２入力の論理積素子を使用するのに比べ，図14のような３ステートバッファを使用すると，出力論理を確定させるためにプルダウン抵抗が必要となるが，１個の汎用ＩＣで多数のゲート回路を生成することができる利点がある。

短絡指令防止回路160Cは各相に設けられた正側論理素子161Cと負側論理素子162Cによって構成されており，正側論理素子161Cは正側の中間駆動指令信号UP2と，負側の中間駆動指令信号UN2の反転論理信号との論理積出力を駆動指令信号UP3とし，負側論理素子162Cは正側の中間駆動指令信号UP2の反転論理信号と，負側の中間駆動指令信号UN2との論理積出力を駆動指令信号UN3とし，正側の中間駆動指令信号UP2と負側の中間駆動指令信号UN2とが，誤って同時に論理「１」となることがあっても，正側の駆動指令信号UP3と負側の駆動指令信号UN3とは同時に論理「１」とはならないように構成されている。
中間駆動指令信号VP2・VN2，WP2・WN2と駆動指令信号VP3・VN3，WP3・WN3についても同様であり，同相の中間駆動指令信号UP2・UN2，VP2・VN2，WP2・WN2が誤って同時に論理「１」となっても，同相の駆動指令信号UP3・UN3，VP3・VN3，WP3・WN3は同時に論理「１」とならないようになっている。
なお，短絡指令防止回路はなるべく半導体ブリッジ回路に接近した位置に設けることが望ましく，ゲート回路の前段に設けた図２や，ゲート回路の中に設けた図８に比べるとゲート回路の後段に設けた図14の形態が望ましい。

次に，図13における過電流発生記憶回路の詳細回路図である図15について，図３のものとの相違点について説明する。
図15において，相別の過電流検出素子143のそれぞれから駆動されるトランジスタ181の出力信号は論理和回路185に入力され，合成記憶素子184Cは論理和回路185の出力信号によってセットされ，駆動制御回路120Cの出力信号である過電流発生記憶解除指令信号CLRによってリセットされるようになっている。
なお，論理和回路185には駆動制御回路120Cの出力信号である第三の試行禁止指令信号
TST3も入力信号として接続されており，過電流検出素子143が導通していなくて模擬的に合成記憶素子184Cをセット駆動することができるようになっている。
合成記憶素子184Cの出力信号は第三の禁止指令信号STP3となって図13の論理和素子170に入力されるとともに，駆動制御回路120Cへも入力されている。

以下，図13のとおり構成されたこの発明の実施の形態３について，図16で示すタイムチャートを用いて作用動作の詳細を説明する。
まず，図13において図示しない手動電源スイッチが閉路されると，電源リレーの出力接
点12が閉路して電動機駆動制御装置100Cに給電され，定電圧電源回路110が所定の制御電圧Ｖccを発生することによってメインＣＰＵ121とサブＣＰＵ131Cが動作を開始する。
メインＣＰＵ121が動作を開始すると前述した図５・図６と図16で後述する手順によって駆動指令信号遮断回路150Cの作動について初期点検が行われ，点検結果が正常であれば第一・第二の入力センサ群13a・13bの動作状態と，プログラムメモリ123Cに予め書込まれている制御プログラムの内容に応動して第一・第二の電気負荷群14a・14bと交流電動機16の駆動制御が行われる。
なお，第二の入力センサ13bから得られる入力信号は，子局直並列変換器134から親局直並列変換器124に対する上り通信データUPDとして送信され，第二の電気負荷群14bに対する駆動制御信号は，親局直並列変換器124から子局直並列変換器134に対する下り通信データDNDとして送信されるようになっており，親局直並列変換器124と子局直並列変換器134間の信号交信は通信同期信号CLKによって同調するようになっている。

電動機駆動制御装置100Cの運転中においては，監視制御回路130Cは駆動制御回路120Cの動作状態を監視して，駆動制御回路120Cに異常があれば第一の異常検出信号ERR1又は第一のリセット信号RST1を発生して駆動制御回路120Cを初期化再起動するとともに，第一の異常検出信号ERR1又は第一のリセット指令信号RST1が発生しているときには駆動指令信号遮断回路150Cに対する第二の禁止指令信号STP2によって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。
電動機駆動制御装置100Cの運転中においては，駆動制御回路120Cは監視制御回路130Cの動作状態を逆監視して，監視制御回路130Cに異常があれば第二の異常検出信号ERR2又は第二のリセット指令信号RST2を発生して監視制御回路130Cを初期化再起動するとともに，第二の異常検出信号ERR2又は第二のリセット指令信号RST2が発生しているときには駆動指令信号遮断回路150Cに対する第一の禁止指令信号STP1よって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。

次に，図14で示された駆動指令信号遮断回路150Cについては，図２のものと同じ動作を行うようになっている。
但し，図２の場合には短絡指令防止回路160Aが正側及び負側のゲート素子151A・152Aの前段に接続されているのに対し，図14の場合は３ステートバッファによるゲート素子
151C・152Cが使用されて，ゲート素子151C・152Cの後段に短絡指令防止回路160Cが接続されている。
また，短絡指令防止回路160Cは正側のゲート素子151C又は負側のゲート素子152Cのどちらか一方に接続した場合であっても，同相の正側及び負側の指令出力信号UP3・UN3，
VP3・VN3，WP3・WN3が同時に論理レベル「Ｈ」となるのを防止することができる。

図15で示された過電流発生記憶回路180Cにおいて，電動機駆動制御装置100Cの運転中に，過電流発生記憶回路180Cが過電流発生を記憶すると，駆動指令信号遮断回路150Cに対する第三の禁止指令信号STP3よって交流電動機16に対する駆動指令信号を一斉遮断するようになっている。
なお，駆動制御回路120Cは第三の禁止指令信号STP3によって過電流発生を認知して駆動制御信号UP1・VP1・WP1，UN1・VN1・WN1の発生を停止するとともに，過電流発生記憶解除指令信号CLRを発生して過電流発生記憶回路180Cの記憶信号をリセットし，新たな過電流発生を記憶することができるようになっている。

次に，図13の回路の動作説明用の後段タイムチャートである図16について説明する。
なお，図13の場合には指令状態監視信号として，駆動指令信号遮断回路150Cの出力信号と，開閉素子動作検出回路190の出力信号とが併用されているので，図５で説明したタイムチャートを前段とし，図６で説明したタイムチャートを中段とし，図16で説明するタイムチャートが後段となって全体の動作が説明されている。
図５のタイムチャートによれば，正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・
VN1・WN1と，正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3との相関関係の適合性を判定することによって駆動指令信号遮断回路150Cが正常であるかどうかが判定されている。
図６のタイムチャートによれば，過電流発生記憶回路180Cと短絡指令防止回路160Cが正常であるかが判定されている。
図16は開閉素子動作検出回路190が正常であるかどうかを判定するためのタイムチャートであって，図11で示したタイムチャートをそのまま利用することもできる。
しかし，図11の場合は駆動指令信号遮断回路150Cと開閉素子動作検出回路190とが正常であるかどうかを複合的に判定するものであるのに対し，図16の場合は駆動指令信号遮断回路150Cは図５によって判定されているので，開閉素子動作検出回路190に特化した判定を行なうための簡略化されたタイムチャートとなっている。

図16（Ａ）は図６（Ａ）に続く点検開始指令信号STRTの波形を示しており，タイムスロットＴ14〜Ｔ20と，終了前のダミースロットＴ05の時間帯において論理レベルが「Ｈ」となり，終了待機時間帯となるダミースロットＴ05を過ぎてから論理レベルが「Ｌ」となって点検開始指令信号STRTが解除されるようになっている。
図16（Ｂ）と図16（Ｃ）は，駆動制御回路120Cが発生する第一の試行禁止指令出力TST1と，監視制御回路130Cが発生する第二の試行禁止指令出力TST2の波形を示しており，タイムスロットＴ14〜Ｔ20の全期間において，各指令出力は共に許可（論理レベル「Ｌ」）となっている。
図16（Ｄ）は過電流発生記憶回路180Cが発生する第三の禁止指令出力STP3の波形を示しており，図16の中ではこの指令出力は全期間において許可（論理レベル「Ｌ」）となっている。

図16（Ｅ）（Ｇ）（Ｊ）は正側の駆動指令信号UP1・VP1・WP1の波形を示しており，閉路駆動指令のタイムスロットＴ15・Ｔ16・Ｔ17では順次に論理レベル「Ｈ」となり，開路指令のタイムスロットでは全てが論理レベル「Ｌ」となっている。
図16（Ｆ）（Ｈ）（Ｋ）は負側の駆動指令信号UN1・VN1・WN1の波形を示しており，閉路駆動指令のタイムスロットＴ18・Ｔ19・Ｔ20では順次に論理レベル「Ｈ」となり，開路指令のタイムスロットでは全てが論理レベル「Ｌ」となっている。
なお，タイムスロットＴ14は正側及び負側の開閉素子UP・VP・WP，UN・VN・WNの全てを開路指令とし，タイムスロットＴ15〜Ｔ17は正側開閉素子UP・VP・WPのどれかに閉路駆動指令が与えられ，負側開閉素子UN・VN・WNは全て開路指令とし，タイムスロットＴ18〜Ｔ20は正側開閉素子UP・VP・WPは全て開路指令が与えられ，負側開閉素子UN・VN・WNのどれかに閉路指令が与えられるている。
従って，タイムスロットＴ14〜Ｔ20においては，正側及び負側の開閉素子UP・VP・WP，
UN・VN・WNの双方に閉路駆動指令を与えていないので交流電動機16が回転駆動されたり，電源短絡が発生しないようになっている。

図16（Ｌ）は正側開閉素子の開閉動作監視信号UVWPの波形を示しており，この波形は正側の駆動指令信号UP1・VP1・WP1のどれかが閉路駆動指令（論理レベル「Ｈ」）であって，しかも第一・第二の試行禁止指令信号TST1・TST2が共に「許可」となっているタイムスロットＴ15〜Ｔ17において閉路検出状態（論理レベル「Ｈ」）となっている。
図11（Ｍ）は負側開閉素子の開閉動作監視信号UVWNの波形を示しており，この波形は
負側の駆動指令信号UN1・VN1・WN1のどれかが閉路駆動指令（論理レベル「Ｈ」）であって，しかも第一・第二の試行禁止指令信号TST1・TST2が共に「許可」となっているタイムスロットＴ18〜Ｔ20において閉路検出状態（論理レベル「Ｈ」）となっている。
正側及び負側の開閉動作監視信号UVWP・UVWNが指令状態監視信号として入力される監視制御回路130Cは，タイムスロットＴ14〜Ｔ20において開閉動作監視信号UVWP・UVWNが図16（Ｌ）（Ｍ）のとおりに変化すれば，開閉素子UP・VP・WP，UN・VN・WNが正常に動作していると判定することができる。
なお，図11（Ｌ）（Ｍ）の各タイムスロットにおける正解論理状態は監視制御回路130C内のメモリに予め書込み保存されている。

以上のとおり，正側及び負側の開閉動作監視信号UVWP・UVWNと駆動指令信号遮断回路150Cの出力信号である正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3とが指令状態監視信号として入力される監視制御回路130Cと駆動制御回路は，図５・図６・図16におけるタイムスロットＴ1〜Ｔ20において正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が図５（Ｌ）〜（Ｒ）・図６（Ｌ）〜（Ｒ）のとおりに変化し，正側及び負側の開閉動作監視信号UVWP・UVWNが図16（Ｌ）（Ｍ）のとおりに変化すれば，駆動指令信号遮断回路150Ｃ及び過電流発生記憶回路180C及び短絡指令防止回路160C及び開閉素子動作検出回路190が正常に動作していると判定することができる。
なお，図５（Ｌ）〜（Ｒ）・図６（Ｌ）〜（Ｒ），図16（Ｌ）（Ｍ）の各タイムスロットにおける正解論理状態は監視制御回路130C及び駆動制御回路120C内のメモリに予め書込み保存されている。

また，点検開始指令信号STRTが発生してから所定のタイムスケジュールによって実行される一連の初期点検において，駆動制御回路120C又は監視制御回路130Cが初期点検異常を検出した場合には，電源リレーの出力接点12が開路されて駆動制御回路120Cに対する給電が遮断されるまでは第一の試行禁止指令信号TST1又は第二の試行禁止指令信号TST2を継続発生して異常報知を行なうとともに，監視制御回路130Cが第二の試行禁止指令信号TST2を継続発生している場合には，第一の異常検出信号ERR1を発生するか又は駆動制御回路120Cに対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶するようになっている。
もしも，第二の試行禁止指令信号TST2を駆動制御回路120Cにも入力するようにしておけば，駆動制御回路120Cは第二の試行禁止指令信号TST2が継続発生している異常状態を認知することができることになる。

以上の説明で明らかなとおりこの発明の実施の形態３による電動機駆動制御装置100Cは，直流駆動電源15の正側端子に接続される正側開閉素子UP・VP・WPと，負側端子に接続される負側開閉素子UN・VN・WNとを互いに直列接続した複数の直列回路の各直列接続点が交流電動機16の駆動端子Ｕ・Ｖ・Ｗに接続される半導体ブリッジ回路140Cと，前記正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1を順次発生して，前記交流電動機16を可変速制御する駆動制御回路120Cとを備えた電動機駆動制御装置100Cであって，前記駆動制御回路120Cとの間で相互監視信号UPD・DNDの交信を行って，当該駆動制御回路の動作状態を常時監視して，異常が検出されたときには当該駆動制御回路を初期化して再起動を行うための第一の異常検出信号ERR1を発生する監視制御回路130Cと，前記正側及び負側の駆動指令信号UP1・VP1・WP1,UN1・VN1・WN1の伝達経路にあって，前記駆動制御回路120Cが発生する第一の禁止指令信号STP1，又は前記監視制御回路130Cが発生する第二の禁止指令信号STP2によって前記正側及び負側の駆動指令信号の全てを一括して遮断する駆動指令信号遮断回路150Cとを更に備えている。
前記駆動制御回路120C又は前記監視制御回路130Cの少なくとも一方には指令状態監視信号が入力されていて，当該指令状態監視信号は前記駆動指令信号遮断回路150Cが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3であるか，又は前記正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNの動作状態に応動する開閉素子の開閉動作監視信号UVWP・UVWNである。

前記駆動制御回路120Cはまた，電源投入直後，又は少なくとも前記交流電動機16が停止している運転休止期間において，前記監視制御回路130Cに対して点検開始指令信号STRTを送信してから，所定の時間スケジュールに基づいて前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1及び前記第一の禁止指令信号STP1を順次発生するとともに，前記監視制御回路130Cは前記点検開始指令信号STRTを受信してから前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記第二の禁止指令信号STP2を発生する。
前記指令状態監視信号UP3・VP3・WP3・UN3・VN3・WN3;UVWP・UVWNが入力されている前記駆動制御回路120C又は監視制御回路130Cは，前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記指令状態監視信号UP3・VP3・WP3，UN3・VN3・WN3，UVWP・UVWNの論理変化が行われているかどうかを判定し，正しい論理変化が行われていないことが前記駆動制御回路120Cによって判定されたときには前記駆動制御回路120Cは前記駆動指令信号UP1・VP1・WP1・UN1・VN1・WN1の発生を停止するとともに，前記第一の禁止指令信号STP1を継続発生し，正しい論理変化が行われていないことが前記監視制御回路130Cによって判定されたときには，前記第二の禁止指令信号STP2を継続発生し，前記駆動制御回路120C及び前記監視制御回路130Cは，互いに協調して前記駆動指令信号遮断回路150Cの動作点検を行って，遮断機能が正常であれば前記交流電動機16の回転駆動が開始し，運転中に前記駆動制御回路120Cに異常が発生した場合には，前記第一又は第二の禁止指令信号STP1・STP2によって前記交流電動機16の回転駆動が停止するようになっている。

前記駆動制御回路120CはＲＡＭメモリ122及びプログラムメモリ123Cと協働するマイクロプロセッサであるメインＣＰＵ121を主体として構成されているとともに，前記監視制御回路130Cとの間で相互監視信号となる上り通信信号UPDと下り通信信号DNDの交信を行う親局直並列変換器124が接続されており，前記監視制御回路130Cは補助ＲＡＭメモリ132及び補助プログラムメモリ133Cと協働するマイクロプロセッサであるサブＣＰＵ131Cを主体として構成されているとともに，前記親局直並列変換器124とシリアル接続される子局直閉列変換器134と，前記メインＣＰＵ121が発生する第一のウォッチドッグ信号WDS1のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記メインＣＰＵ121を初期化再起動するための第一のリセット指令信号RST1を発生するウォッチドッグタイマ135とが接続されている。

前記監視制御回路130Cはまた，前記駆動制御回路120Cから送信された前記下り通信信号DNDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して下り通信異常の有無を判定するとともに，前記駆動制御回路120Cに対して定期的に質問情報を送信し，当該質問情報に対応した回答情報が所定の正解情報と一致しているかどうかの質疑応答異常の有無を判定し，前記下り通信異常又は質疑応答異常が発生した場合には前記第一の異常検出信号ERR1を発生し，前記駆動制御回路120Cはまた，少なくとも前記監視制御回路130Cから送信された前記上り通信信号UPDについて通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して上り通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号ERR2を発生して，前記監視制御回路130Cを初期化再起動するとともに，前記サブＣＰＵ131Cが発生する第二のウォッチドッグ信号WDS2のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記サブＣＰＵ131Cを初期化再起動する第二のリセット指令信号RST2を発生する。

前記第一の禁止指令信号STP1は前記点検開始指令信号STRTの発生に伴って発生する第一の試行禁止指令信号TST1と，前記第二の異常検出信号ERR2と前記サブＣＰＵ131Bに対する第二のリセット指令信号RST2との論理和となっているが，前記第一の試行禁止指令信号TST1が発生しても前記監視制御回路130Cの初期化再起動は行われず，前記第二の禁止指令信号STP2は前記点検開始指令信号STRTの発生に伴って発生する第二の試行禁止指令信号TST2と，前記第一の異常検出信号ERR1と前記メインＣＰＵ121に対する第一のリセット指令信号RST1との論理和となっているが，前記第二の試行禁止指令信号TST2が発生しても前記駆動制御回路120Cの初期化再起動は行われないようになっている。

以上のとおり，監視制御回路はプログラムメモリと協働するサブＣＰＵを主体として構成されており，第一の禁止指令信号は駆動制御回路が点検開始指令信号に続いて発生する第一の試行禁止指令信号と，監視制御回路を初期化再起動する第二の異常検出信号とサブＣＰＵに対する第二のリセット信号との論理和となっているが，第一の試行禁止指令信号が発生しても前記監視制御回路の初期化再起動は行われず，第二の禁止指令信号は監視制御回路が点検開始指令信号に続いて発生する第二の試行禁止指令信号と，第一の異常検出信号とメインＣＰＵに対する第一のリセット指令信号との論理和となっているが，第二の試行禁止指令信号が発生しても前記駆動制御回路の初期化再起動は行われないようになっている。
従って，駆動制御回路や監視制御回路を不用意に初期化再起動させることなく，駆動制御回路が駆動指令信号を発生することができる状態において，第一・第二の試行禁止指令信号によって駆動指令信号遮断回路の動作点検を行うことができる特徴がある。
また，監視制御の仕様を変更したい場合には，補助プログラムメモリによって監視制御回路の制御内容を容易に変更することができるものである。

前記点検開始指令信号STRTが発生してから所定のタイムスケジュールによって実行される一連の初期点検において，前記駆動制御回路120C又は監視制御回路130Cが初期点検異常を検出した場合には，少なくとも前記駆動制御回路120Cに対する給電が遮断されるまでは前記第一の試行禁止指令信号TST1又は前記第二の試行禁止指令信号TST2を継続発生して異常報知を行なうとともに，前記監視制御回路130Cが前記第二の試行禁止指令信号TST2を継続発生している場合には，前記第一の異常検出信号ERR1を発生するか又は前記駆動制御回路120Cに対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶するようになっている。
以上のとおり，初期点検異常が検知されると駆動制御回路への給電が停止するまでは第一又は第二の試行禁止指令信号を継続発生させて交流電動機の運転を禁止して異常報知を行ない，第二の試行禁止指令信号の継続発生は駆動制御回路へ通報されて記憶されるようになっている。
従って，ノイズ誤動作等による単発異常であれば電源の再投入によって運転が可能となるとともに，初期点検異常の発生は駆動制御回路によって異常発生情報として記憶することができる特徴がある。

前記駆動制御回路120C又は前記監視制御回路130Cの少なくとも一方に入力される前記指令状態監視信号は，前記駆動指令信号遮断回路150Cが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3であって，前記駆動制御回路120Cは前記点検開始指令信号STRTを発生した後に，前記正側の駆動指令信号UP1・VP1・WP1を一斉に駆動指令有りの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を一斉に駆動指令なしの論理状態とした第一のモードにするか，もしくは前記正側の駆動指令信号UP1・VP1・WP1を一斉に駆動指令なしの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を一斉に駆動指令ありの論理状態とした第二のモードにして，第一のモードと第二のモードを所定の順序で実行し，前記駆動制御回路120C又は前記監視制御回路130Cは前記第一の試行禁止指令信号TST1と前記第二の試行禁止指令信号TST2を共に禁止指令解除の状態，又はどちらか一方のみを禁止指令ありの状態に変更して，前記第一のモードにおいて入力された正側の指令出力信号UP3・VP3・WP3と前記第二のモードにおいて入力された負側の指令出力信号UN3・VN3・WN3の論理状態を監視し，前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の論理状態と対比するか，予め記憶されている正しい論理状態と一致しているかどうかを判定し，判定結果に異常があれば前記第一又は第二の試行禁止指令信号TST1・TST2を継続発生するようになっている。

以上のとおり，駆動制御回路又は監視制御回路の少なくとも一方に入力される指令状態監視信号は，駆動指令信号遮断回路が発生する正側及び負側の指令出力信号であって，駆動制御回路は正側の駆動指令信号又は負側の駆動指令信号のどちらかを一斉に駆動指令ありとし，第一及び第二の試行禁止指令信号のそれぞれが禁止状態であるかどうかに対応した指令状態監視信号の論理状態を監視することによって駆動指令信号遮断回路が正常に作動しているかどうかを判定するようになっている。
従って，交流電動機が不用意に回転駆動されないようにするために，正側及び負側の駆動指令信号を同時に駆動指令ありの状態にしないで，駆動指令信号と第一及び第二の試行禁止指令信号の論理状態の全ての組み合わせにおいて駆動指令信号遮断回路が正常に作動しているかどうかを判定することができる特徴がある。

前記駆動制御回路120C又は前記監視制御回路130Cの少なくとも一方に入力される前記指令状態監視信号は，開閉素子動作検出回路190によって生成された開閉動作監視信号UVWP・UVWNであり，前記開閉素子動作検出回路190は，前記正側開閉素子UP・VP・WPのいずれか一つが閉路したことによって閉路状態を検出し，全ての正側開閉素子UP・VP・WPが開路しているときに開路状態を検出する正側の開閉動作検出素子194によって正側の開閉動作監視信号UVWPを生成し，前記負側開閉素子UN・VN・WNのいずれか一つが閉路したことによって閉路状態を検出し，全ての負側開閉素子UN・VN・WNが開路しているときに開路状態を検出する負側の開閉動作検出素子198によって負側の開閉動作監視信号UVWNを生成し，前記駆動制御回路120Cは前記点検開始指令信号STRTを発生した後に，前記正側の駆動指令信号UP1・VP1・WP1を順次に駆動指令有りの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を一斉に駆動指令なしの論理状態とした第三のモードにするか，もしくは前記正側の駆動指令信号UP1・VP1・WP1を一斉に駆動指令なしの論理状態にするとともに，前記負側の駆動指令信号UN1・VN1・WN1を順次に駆動指令ありの論理状態とした第四のモードにして，第三のモードと第四のモードを所定の順序で実行する。

前記駆動制御回路120C又は前記監視制御回路130Cは前記第一の試行禁止指令信号TST1と前記第二の試行禁止指令信号TST2を共に禁止指令解除の状態，又はどちらか一方のみを禁止指令ありの状態に変更して，前記第三のモードにおいて入力された前記正側開閉素子の開閉動作監視信号UVWPと，前記第四のモードにおいて入力された前記負側開閉素子の開閉動作監視信号UVWNの論理状態と，前記正側及び負側の駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の論理状態とを対比するか，予め記憶されている正しい論理状態と一致しているかどうかを判定し，判定結果に異常があれば前記第一又は第二の試行禁止指令信号TST1・TST2を継続発生するようになっている。

以上のとおり，駆動制御回路又は監視制御回路の少なくとも一方に入力される指令状態監視信号は，正側開閉素子又は負側開閉素子の開閉動作監視信号であって，駆動制御回路は正側開閉素子の駆動指令信号を順次に発生し，続いて負側開閉素子の駆動指令信号を順次に発生し，第一及び第二の試行禁止指令信号のそれぞれが禁止状態であるかどうかに対応した開閉素子の開閉動作監視信号の論理状態を監視することによって駆動指令信号遮断回路と開閉動作監視信号が正常に作動しているかどうかを判定するようになっている。
従って，駆動指令信号遮断回路と開閉動作監視信号が正常に作動しているかどうかが判定されるとともに，正側及び負側の開閉素子が正しく開閉動作を行っているかどうかの点検を同時に行うことができる特徴がある。
また，開閉動作監視信号は正側開閉素子全体と負側開閉素子全体の開閉動作を監視するものであっても，駆動指令を順次個別に発生することによって各開閉素子の個々の開閉動作を点検することができる特徴がある。
また，交流電動機が不用意に回転駆動されないようにするために，，正側及び負側の駆動指令信号を同時に駆動指令ありの状態にしないで，駆動指令信号と第一及び第二の試行禁止指令信号の論理状態の全ての組み合わせにおいて駆動指令信号遮断回路が正常に作動しているかどうかを判定することができる特徴がある。

前記駆動制御回路120C又は前記監視制御回路130Cの一方には，前記指令状態監視信号として，前記駆動指令信号遮断回路150Cが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3が入力されるとともに，他方には前記正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNの動作状態に応動する開閉素子の開閉動作監視信号UVWP・UVWNが入力されており，前記駆動制御回路120C及び前記監視制御回路130Cは，分担して前記駆動指令信号遮断回路150Cの動作状態と開閉動作監視信号UVWP・UVWNの動作状態を点検するようになっている。
以上のとおり，駆動制御回路又は監視制御回路には開閉素子の開閉動作監視信号と駆動指令信号遮断回路の指令出力信号が分散して入力されており，駆動制御回路及び監視制御回路は，分担して駆動指令信号遮断回路の動作状態と開閉動作監視信号の動作状態を点検するようになっている。
従って，駆動指令信号遮断回路の動作状態と開閉動作監視信号の動作状態とは分離して点検されるので，駆動制御回路と監視制御回路の制御負担を増加させないで二重系の異常検出が行われ，システム全体としての信頼性が向上する特徴がある。

前記駆動指令信号遮断回路150Cは，前記正側の駆動指令信号UP1・VP1・WP1のそれぞれの伝達経路に設けられた正側ゲート素子151Cと，前記負側の駆動指令信号UN1・VN1・WN1のそれぞれの伝達経路に設けられた負側ゲート素子152Cとを備え，前記正側ゲート素子151Cと前記負側ゲート素子152Cには，前記第一の禁止指令信号STP1と第二の禁止指令信号STP2とが論理和された合成禁止指令信号STPがゲート信号として入力されているとともに，前記正側ゲート素子151C及び負側ゲート素子152Cの後段には，互いに直列接続された前記同一相の正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して同時に閉路駆動指令信号を供給しないための短絡指令防止回路160Cが設けられ，前記駆動制御回路120Cは前記点検開始指令信号STRTを発生した後に，同一相の正側開閉素子UP・VP・WPと負側開閉素子UN・VN・WNに対して同時に閉路駆動指令信号発生しても，前記駆動指令信号遮断回路150Cが発生する正側及び負側の指令出力信号UP3・VP3・WP3，UN3・VN3・WN3は同時に閉路駆動指令信号を発生していないことを順次点検確認するようになっている。

以上のとおり，駆動指令信号遮断回路は同一相に設けられた正側及び負側の開閉素子に対する駆動指令信号が，同時に駆動指令ありの状態にならないように短絡防止回路が設けられていて，運転開始時に動作点検が行われるようになっている。
従って，運転開始中にノイズ誤動作などによって同時に駆動指令信号が発生して，開閉素子の短絡焼損事故が発生するのを防止することができる特徴がある。
また，短絡指令防止回路は運転開始時に駆動指令信号遮断回路の動作点検とあわせて動作点検が行われ，通常は発生しない論理動作を予め確認することができる特徴がある。

前記半導体ブリッジ回路140Cには過電流発生記憶回路180Cが接続され，前記過電流発生記憶回路180Cは前記負側開閉素子UN・VN・WN又は正側開閉素子UP・VP・WPのそれぞれに設けられた相別の過電流検出素子143が一旦動作すると，当該動作履歴を記憶する記憶素子を備え，前記記憶素子は前記相別の過電流検出素子143の論理和信号を一括して記憶して，出力信号が第三の禁止指令信号STP3となる合成記憶素子184Cであって，前記第三の禁止指令信号STP3は前記駆動制御回路120Cを経由しないで，直接前記第一及び第二の禁止指令信号STP1・STP2と論理和されて前記駆動指令信号遮断回路150Cに対する合成禁止指令信号STPとなっている。

前記駆動制御回路120Cは前記過電流発生記憶回路180Cに対する過電流発生記憶解除指令CLRと，第三の試行禁止指令信号TST3となる過電流発生強制記憶指令信号を発生するとともに，前記合成記憶素子184Cによる第三の禁止指令信号STP3は前記駆動制御回路120Cに入力されており，前記駆動制御回路120Cはまた，前記点検開始指令信号STRTの発生に続く所定のタイムスロットにおいて前記第三の試行禁止指令信号TST3を発生して，前記駆動指令信号遮断回路150Cによる前記駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の遮断動作を確認するとともに，運転中においては前記第三の禁止指令信号STP3を受信して過電流発生を認知し，前記駆動指令信号UP1・VP1・WP1，UN1・VN1・WN1の発生を停止してから前記過電流発生記憶解除指令CLRによって前記記憶素子184Cの記憶状態を解除するようになっている。

以上のとおり，駆動指令信号遮断回路は過電流発生記憶回路が発生する第三の禁止指令信号によって駆動指令信号を直接遮断し，当該遮断機能は運転開始時に点検確認されるようになっている。
また，駆動制御回路は第三の禁止指令信号によって過電流発生を認知してから，過電流発生記憶回路の記憶状態を解除するようになっている。
従って，運転中に過電流が発生すると速やかに開閉素子を遮断してその焼損を防止できるとともに，過電流保護動作が正常であることを運転開始時に模擬点検することができる特徴がある。
また，駆動制御回路は過電流発生を認知したことによって駆動指令信号の発生を停止してから過電流発生記憶回路の記憶状態を解除するようになっていて，新たな過電流異常が発生すると直ちにこれを検出することができる特徴がある。
なお，この発明は，その発明の範囲内において，各実施の形態を自由に組み合わせたり，各実施の形態を適宜，変形，省略することが可能である。

15 高圧バッテリ（直流駆動電源）
16 交流電動機
100A〜100C 電動機駆動制御装置
120A〜120C 駆動制御回路
121 メインＣＰＵ
122 ＲＡＭメモリ
123A〜123C プログラムメモリ
124 親局直並列変換回路
130A〜130C 監視制御回路
131A 制御論理回路
131B・131C サブＣＰＵ
132 補助ＲＡＭメモリ
133B・133C 補助プログラムメモリ
134 子局直並列変換回路
135 ウォッチドッグタイマ
140A〜140C 半導体ブリッジ回路
143 フォトトランジスタ（過電流検出素子）
150A〜150C 駆動指令信号遮断回路
151A〜151C 正側ゲート素子
152A〜152C 負側ゲート素子
160A〜160C 短絡指令防止回路
180A〜180C 過電流発生記憶回路
184A・184B 相別記憶素子
184C 合成記憶素子
185 論理和回路
190 開閉素子動作検出回路
194・198 フォトトランジシタ（開閉動作検出素子）

DND 下り通信テ゛ータ（相互監視信号）
UPD 上り通信テ゛ータ（相互監視信号）
STRT 点検開始指令信号

Ｕ・Ｖ・Ｗ 駆動端子
ＵＰ Ｕ相正側開閉素子
ＶＰ Ｖ相正側開閉素子
ＷＰ Ｗ相正側開閉素子
ＵＮ Ｕ相負側開閉素子
ＶＮ Ｖ相負側開閉素子
ＷＮ Ｗ相負側開閉素子

UP1・VP1・WP1 正側の駆動指令信号
UN1・VN1・WN1 負側の駆動指令信号
UP3・VP3・WP3 正側の指令出力信号（正側の指令状態監視信号）
UN3・VN3・WN3 負側の指令出力信号（負側の指令状態監視信号）
UVWP 正側開閉素子の開閉動作監視信号（正側の指令状態監視信号）
UVWN 負側開閉素子の開閉動作監視信号（負側の指令状態監視信号）

STP1 第一の禁止指令信号
STP2 第二の禁止指令信号
STP3 第三の禁止指令信号（過電流発生強制記憶指令信号）
STP 合成禁止指令信号
TST1 第一の試行禁止指令信号
TST2 第二の試行禁止指令信号
TST3 第三の試行禁止指令信号
ERR1 第一の異常検出信号
ERR2 第二の異常検出信号
RST1 第一のリセット指令信号
RST2 第二のリセット指令信号
WDS1 第一のウォッチドッグ信号
WDS2 第二のウォッチドッグ信号
CLR 過電流発生記憶解除指令信号

OCU Ｕ相過電流発生記憶信号
OCV Ｖ相過電流発生記憶信号
OCW Ｗ相過電流発生記憶信号
Ｔ1〜Ｔ20 タイムスロット

Claims (10)

1. 直流駆動電源の正側端子に接続される正側開閉素子と，負側端子に接続される負側開閉素子とを互いに直列接続した複数の直列回路の各直列接続点が交流電動機の駆動端子に接続される半導体ブリッジ回路と，前記正側開閉素子と負側開閉素子に対して正側及び負側の駆動指令信号を順次発生して，前記交流電動機を可変速制御する駆動制御回路とを備えた電動機駆動制御装置であって，
   前記駆動制御回路との間で相互監視信号の交信を行って，当該駆動制御回路の動作状態を常時監視して，異常が検出されたときには当該駆動制御回路を初期化して再起動を行うための第一の異常検出信号を発生する監視制御回路と，
   前記正側及び負側の駆動指令信号の伝達経路にあって，前記駆動制御回路が発生する第一の禁止指令信号，又は前記監視制御回路が発生する第二の禁止指令信号によって前記正側及び負側の駆動指令信号の全てを一括して遮断する駆動指令信号遮断回路とを更に備え，前記駆動制御回路又は前記監視制御回路の少なくとも一方には指令状態監視信号が入力されていて，
   当該指令状態監視信号は前記駆動指令信号遮断回路が発生する正側及び負側の指令出力信号であるか，又は前記正側開閉素子と負側開閉素子の動作状態に応動する開閉素子の開閉動作監視信号であり，
   前記駆動制御回路はまた，電源投入直後，又は少なくとも前記交流電動機が停止している運転休止期間において，前記監視制御回路に対して点検開始指令信号を送信してから，所定の時間スケジュールに基づいて前記正側及び負側の駆動指令信号及び前記第一の禁止指令信号を順次発生するとともに，
   前記監視制御回路は前記点検開始指令信号を受信してから前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記第二の禁止指令信号を発生し，前記指令状態監視信号が入力されている前記駆動制御回路又は監視制御回路は，前記所定の時間スケジュールに基づく所定のタイムスロットにおいて，前記指令状態監視信号の論理変化が行われているかどうかを判定し，
   正しい論理変化が行われていないことが前記駆動制御回路によって判定されたときには前記駆動制御回路は前記駆動指令信号の発生を停止するとともに，前記第一の禁止指令信号を継続発生し，正しい論理変化が行われていないことが前記監視制御回路によって判定されたときには，前記第二の禁止指令信号を継続発生し，
   前記駆動制御回路及び前記監視制御回路は，互いに協調して前記駆動指令信号遮断回路の動作点検を行って，遮断機能が正常であれば前記交流電動機の回転駆動を開始し，運転中に前記駆動制御回路に異常が発生した場合には，前記第一又は第二の禁止指令信号によって前記交流電動機の回転駆動を停止することを特徴とする電動機駆動制御装置。
2. 前記駆動制御回路はＲＡＭメモリ及びプログラムメモリと協働するマイクロプロセッサであるメインＣＰＵを主体として構成されているとともに，前記監視制御回路との間で相互監視信号となる上り通信信号と下り通信信号の交信を行う親局直閉列変換器が接続されており，
   前記監視制御回路は補助ＲＡＭメモリと協働する制御論理回路を主体として構成されているとともに，前記親局直並列変換器とシリアル接続される子局直並列変換器と，前記メインＣＰＵが発生する第一のウォッチドッグ信号のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記メインＣＰＵを初期化再起動するための第一のリセット指令信号を発生するウォッチドッグタイマとが接続されており，
   前記監視制御回路はまた，前記駆動制御回路から送信された前記下り通信信号について通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して下り通信異常の有無を判定するとともに，前記駆動制御回路に対して定期的に質問情報を送信し，当該質問情報に対応した回答情報が所定の正解情報と一致しているかどうかの質疑応答異常の有無を判定し，前記下り通信異常又は質疑応答異常が発生した場合には前記第一の異常検出信号を発生し，
   前記駆動制御回路はまた，少なくとも前記監視制御回路から送信された前記上り通信信号について通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して上り通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号を発生して，前記監視制御回路を初期化再起動し，
   前記第一の禁止指令信号は前記点検開始指令信号の発生に伴って発生する第一の試行禁止指令信号と，前記第二の異常検出信号との論理和となっているが，前記第一の試行禁止指令信号が発生しても前記監視制御回路の初期化再起動は行われず，
   前記第二の禁止指令信号は前記点検開始指令信号の発生に伴って発生する第二の試行禁止指令信号と，前記第一の異常検出信号と前記メインＣＰＵに対する前記第一のリセット指令信号との論理和となっているが，前記第二の試行禁止指令信号が発生しても前記駆動制御回路の初期化再起動は行われないことを特徴とする請求項１に記載の電動機駆動制御装置。
3. 前記駆動制御回路はＲＡＭメモリ及びプログラムメモリと協働するマイクロプロセッサであるメインＣＰＵを主体として構成されているとともに，前記監視制御回路との間で相互監視信号となる上り通信信号と下り通信信号の交信を行う親局直並列変換器が接続されており，
   前記監視制御回路は補助ＲＡＭメモリ及び補助プログラムメモリと協働するマイクロプロセッサであるサブＣＰＵを主体として構成されているとともに，前記親局直並列変換器とシリアル接続される子局直閉列変換器と，前記メインＣＰＵが発生する第一のウォッチドッグ信号のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記メインＣＰＵを初期化再起動するための第一のリセット指令信号を発生するウォッチドッグタイマとが接続されており，
   前記監視制御回路はまた，前記駆動制御回路から送信された前記下り通信信号について通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して下り通信異常の有無を判定するとともに，前記駆動制御回路に対して定期的に質問情報を送信し，当該質問情報に対応した回答情報が所定の正解情報と一致しているかどうかの質疑応答異常の有無を判定し，前記下り通信異常又は質疑応答異常が発生した場合には前記第一の異常検出信号を発生し，
   前記駆動制御回路はまた，少なくとも前記監視制御回路から送信された前記上り通信信号について通信データの符号誤りの有無及び通信データの異常遅延の有無を検出して上り通信異常の有無を判定し，当該上り通信異常が発生した場合には第二の異常検出信号を発生して，前記監視制御回路を初期化再起動するとともに，前記サブＣＰＵが発生する第二のウォッチドッグ信号のパルス幅を監視し，当該パルスの論理不変期間が所定時間を超過したとき，前記サブＣＰＵを初期化再起動する第二のリセット指令信号を発生し，
   前記第一の禁止指令信号は前記点検開始指令信号の発生に伴って発生する第一の試行禁止指令信号と，前記第二の異常検出信号と前記サブＣＰＵに対する第二のリセット指令信号との論理和となっているが，前記第一の試行禁止指令信号が発生しても前記監視制御回路の初期化再起動は行われず，
   前記第二の禁止指令信号は前記点検開始指令信号の発生に伴って発生する第二の試行禁止指令信号と，前記第一の異常検出信号と前記メインＣＰＵに対する第一のリセット指令信号との論理和となっているが，前記第二の試行禁止指令信号が発生しても前記駆動制御回路の初期化再起動は行われないことを特徴とする請求項１に記載の電動機駆動制御装置。
4. 前記点検開始指令信号が発生してから所定のタイムスケジュールによって実行される一連の初期点検において，前記駆動制御回路又は監視制御回路が初期点検異常を検出した場合には，少なくとも前記駆動制御回路に対する給電が遮断されるまでは前記第一の試行禁止指令信号又は前記第二の試行禁止指令信号を継続発生して異常報知を行なうとともに，
   前記監視制御回路が前記第二の試行禁止指令信号を継続発生している場合には，前記第一の異常検出信号を発生するか又は前記駆動制御回路に対して異常発生を通報して，当該駆動制御回路は異常発生情報として記憶することを特徴とする請求項２又は請求項３に記載の電動機駆動制御装置。
5. 前記駆動制御回路又は前記監視制御回路の少なくとも一方に入力される前記指令状態監視信号は，前記駆動指令信号遮断回路が発生する正側及び負側の指令出力信号であって，
   前記駆動制御回路は前記点検開始指令信号を発生した後に，前記正側の駆動指令信号を一斉に駆動指令有りの論理状態にするとともに，前記負側の駆動指令信号を一斉に駆動指令なしの論理状態とした第一のモードにするか，もしくは前記正側の駆動指令信号を一斉に駆動指令なしの論理状態にするとともに，前記負側の駆動指令信号を一斉に駆動指令ありの論理状態とした第二のモードにして，第一のモードと第二のモードを所定の順序で実行し，
   前記駆動制御回路又は前記監視制御回路は前記第一の試行禁止指令信号と前記第二の試行禁止指令信号を共に禁止指令解除の状態，又はどちらか一方のみを禁止指令ありの状態に変更して，前記第一のモードにおいて入力された正側の指令出力信号と前記第二のモードにおいて入力された負側の指令出力信号の論理状態を監視し，前記正側及び負側の駆動指令信号の論理状態と対比するか，予め記憶されている正しい論理状態と一致しているかどうかを判定し，判定結果に異常があれば前記第一又は第二の試行禁止指令信号を継続発生することを特徴とする請求項２乃至４のいずれか１項に記載の電動機駆動制御装置。
6. 前記駆動制御回路又は前記監視制御回路の少なくとも一方に入力される前記指令状態監視信号は，開閉素子動作検出回路によって生成された開閉動作監視信号であり，
   前記開閉素子動作検出回路は，前記正側開閉素子のいずれか一つが閉路したことによって閉路状態を検出し，全ての正側開閉素子が開路しているときに開路状態を検出する正側の開閉動作検出素子によって正側の開閉動作監視信号を生成し，前記負側開閉素子のいずれか一つが閉路したことによって閉路状態を検出し，全ての負側開閉素子が開路しているときに開路状態を検出する負側の開閉動作検出素子によって負側の開閉動作監視信号を生成し，
   前記駆動制御回路は前記点検開始指令信号を発生した後に，前記正側の駆動指令信号を順次に駆動指令有りの論理状態にするとともに，前記負側の駆動指令信号を一斉に駆動指令なしの論理状態とした第三のモードにするか，もしくは前記正側の駆動指令信号を一斉に駆動指令なしの論理状態にするとともに，前記負側の駆動指令信号を順次に駆動指令ありの論理状態とした第四のモードにして，第三のモードと第四のモードを所定の順序で実行し，
   前記駆動制御回路又は前記監視制御回路は前記第一の試行禁止指令信号と前記第二の試行禁止指令信号を共に禁止指令解除の状態，又はどちらか一方のみを禁止指令ありの状態に変更して，前記第三のモードにおいて入力された前記正側開閉素子の開閉動作監視信号と，前記第四のモードにおいて入力された前記負側開閉素子の開閉動作監視信号の論理状態と，前記正側及び負側の駆動指令信号の論理状態とを対比するか，予め記憶されている正しい論理状態と一致しているかどうかを判定し，判定結果に異常があれば前記第一又は第二の試行禁止指令信号を継続発生することを特徴とする請求項２乃至４のいずれか１項に記載の電動機駆動制御装置。
7. 前記指令状態監視信号は前記駆動制御回路側に入力されるとともに，前記監視制御回路が発生して前記駆動指令信号遮断回路に入力されている前記第二の試行禁止指令信号は， 前記駆動制御回路にも入力されていて，
   前記駆動制御回路は当該駆動制御回路が発生した正側及び負側の駆動指令信号と第一の試行禁止指令信号と，入力された前記指令状態監視信号と前記第二の試行禁止指令信号との論理状態の組合せによって，前記駆動指令信号遮断回路が正常に作動しているかどうかを判定することを特徴とする請求項５又は請求項６に記載の電動機駆動制御装置。
8. 前記駆動制御回路又は前記監視制御回路の一方には，前記指令状態監視信号として，前記駆動指令信号遮断回路が発生する正側及び負側の指令出力信号が入力されるとともに，他方には前記正側開閉素子と負側開閉素子の動作状態に応動する開閉素子の開閉動作監視信号が入力されており，
   前記駆動制御回路及び前記監視制御回路は，分担して前記駆動指令信号遮断回路の動作状態と開閉動作監視信号の動作状態を点検することを特徴とする請求項５又は請求項６に記載の電動機駆動制御装置。
9. 前記駆動指令信号遮断回路は，前記正側の駆動指令信号のそれぞれの伝達経路に設けられた正側ゲート素子と，前記負側の駆動指令信号のそれぞれの伝達経路に設けられた負側ゲート素子とを備え，前記正側ゲート素子と前記負側ゲート素子には，前記第一の禁止指令信号と第二の禁止指令信号とが論理和された合成禁止指令信号がゲート信号として入力されているとともに，
   前記正側ゲート素子及び負側ゲート素子には，互いに直列接続された前記同一相の正側開閉素子と負側開閉素子に対して同時に閉路駆動指令信号を供給しないための短絡指令防止回路が設けられるか，又は前記正側ゲート素子及び負側ゲート素子の前段もしくは後段には短絡指令防止回路が設けられ，
   前記駆動制御回路は前記点検開始指令信号を発生した後に，同一相の正側開閉素子と負側開閉素子に対して同時に閉路駆動指令信号発生しても，前記駆動指令信号遮断回路が発生する正側及び負側の指令出力信号は同時に閉路駆動指令信号を発生していないことを順次点検確認することを特徴とする請求項１乃至８のいずれか１項に記載の電動機駆動制御装置。
10. 前記半導体ブリッジ回路には過電流発生記憶回路が接続され，前記過電流発生記憶回路は前記負側開閉素子又は正側開閉素子のそれぞれに設けられた相別の過電流検出素子が一旦動作すると，当該動作履歴を記憶する記憶素子を備え，
    前記記憶素子は出力信号が論理和回路によって集約されて第三の禁止指令信号となる相別記憶素子であるか，前記相別の過電流検出素子の論理和信号を一括して記憶して，出力信号が第三の禁止指令信号となる合成記憶素子であって，
    前記第三の禁止指令信号は前記駆動制御回路を経由しないで，直接前記第一及び第二の禁止指令信号と論理和されて前記駆動指令信号遮断回路に対する合成禁止指令信号となり，
    前記駆動制御回路は前記過電流発生記憶回路に対する過電流発生記憶解除指令と，第三の試行禁止指令信号となる過電流発生強制記憶指令信号を発生するとともに，前記第三の禁止指令信号又は前記相別記憶素子による相別過電流発生記憶信号は前記駆動制御回路に入力されており，
    前記駆動制御回路はまた，前記点検開始指令信号の発生に続く所定のタイムスロットにおいて前記第三の試行禁止指令信号を発生して，前記駆動指令信号遮断回路による前記駆動指令信号の遮断動作を確認するとともに，運転中においては前記第三の禁止指令信号又は前記相別過電流発生記憶信号を受信して過電流発生を認知し，前記駆動指令信号の発生を停止してから前記過電流発生記憶解除指令によって前記記憶素子の記憶状態を解除することを特徴とする請求項１乃至９のいずれか１項に記載の電動機駆動制御装置。

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