JP2003283335A - アナログ／ディジタルコンバータ - Google Patents
アナログ／ディジタルコンバータInfo
- Publication number
- JP2003283335A JP2003283335A JP2002081042A JP2002081042A JP2003283335A JP 2003283335 A JP2003283335 A JP 2003283335A JP 2002081042 A JP2002081042 A JP 2002081042A JP 2002081042 A JP2002081042 A JP 2002081042A JP 2003283335 A JP2003283335 A JP 2003283335A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- calibration
- comparator
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
- H03M1/1061—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values using digitally programmable trimming circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 低電力消費、高変換精度かつ高速動作のアナ
ログ／ディジタルコンバータを提供する。 【解決手段】 フラッシュ型Ａ／Ｄに、上限電圧コンパ
レータＴＣ、下限電圧コンパレータＢＣ、スイッチ回路
Ｓi（１≦ｉ≦Ｍ）、タイマＴＭ、スイープジェネレー
タＳＧ及びコントローラＣＯが追設される。較正開始時
に各スイッチ回路中の予め定められたスイッチをオンと
してコンパレータＣiの他の一方の端子に予め定められ
た参照電圧を印加すると共に、スイープジェネレータか
らランプ状に変化する較正電圧をコンパレータＣiの一
方の端子に印加する。そして、タイマでコンパレータＣ
iの反転時間を計時し、この計時結果に基づき参照電圧
を再選択し、オンとするスイッチを決定する。
ログ／ディジタルコンバータを提供する。 【解決手段】 フラッシュ型Ａ／Ｄに、上限電圧コンパ
レータＴＣ、下限電圧コンパレータＢＣ、スイッチ回路
Ｓi（１≦ｉ≦Ｍ）、タイマＴＭ、スイープジェネレー
タＳＧ及びコントローラＣＯが追設される。較正開始時
に各スイッチ回路中の予め定められたスイッチをオンと
してコンパレータＣiの他の一方の端子に予め定められ
た参照電圧を印加すると共に、スイープジェネレータか
らランプ状に変化する較正電圧をコンパレータＣiの一
方の端子に印加する。そして、タイマでコンパレータＣ
iの反転時間を計時し、この計時結果に基づき参照電圧
を再選択し、オンとするスイッチを決定する。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ／ディジタ
ルコンバータに係り、特に、低電力消費、高変換精度か
つ高速動作のアナログ／ディジタルコンバータに関す
る。
ルコンバータに係り、特に、低電力消費、高変換精度か
つ高速動作のアナログ／ディジタルコンバータに関す
る。
【０００２】
【従来の技術】アナログ／ディジタルコンバータ（以下
Ａ／Ｄと略記する）は、アナログ信号をディジタル信号
に変換するために各分野において広く使用されている。
Ａ／Ｄと略記する）は、アナログ信号をディジタル信号
に変換するために各分野において広く使用されている。
【０００３】Ａ／Ｄには様々な形式が存在するが、高速
動作型としてはフラッシュ型が適用されることが一般的
である。
動作型としてはフラッシュ型が適用されることが一般的
である。
【０００４】即ち上限電圧圧ＶTと下限電圧ＶBの間にあ
る入力電圧ＶiをＮビットのディジタル信号に変換する
フラッシュ型Ａ／Ｄにあっては、上限電圧ＶTと下限電
圧ＶBの間にＭ＝２N分割するＭ個の分割抵抗Ｒ1〜ＲMが
直列接続された参照電圧出力回路が適用される。
る入力電圧ＶiをＮビットのディジタル信号に変換する
フラッシュ型Ａ／Ｄにあっては、上限電圧ＶTと下限電
圧ＶBの間にＭ＝２N分割するＭ個の分割抵抗Ｒ1〜ＲMが
直列接続された参照電圧出力回路が適用される。
【０００５】（Ｍ−１）個の電圧分割点は、（Ｍ−１）
個のコンパレータＣ1〜ＣM-1の一方の端子（例えば負入
力端子）に接続される。コンパレータＣ1〜ＣM-1の他の
一方の端子（例えば正入力端子）は共通に接続される
が、この共通端子には入力電圧Ｖiが印加される。
個のコンパレータＣ1〜ＣM-1の一方の端子（例えば負入
力端子）に接続される。コンパレータＣ1〜ＣM-1の他の
一方の端子（例えば正入力端子）は共通に接続される
が、この共通端子には入力電圧Ｖiが印加される。
【０００６】即ち入力電圧Ｖiが、ＶB＋（ＶT−ＶB）／
Ｍより大であり、ＶB＋２（ＶT−Ｖ B）／Ｍ以下である
ときは、最も下限電圧ＶB側に配置されるコンパレータ
Ｃ1だけが反転し、他のコンパレータＣ２〜ＣM-1は非反
転状態を維持する。
Ｍより大であり、ＶB＋２（ＶT−Ｖ B）／Ｍ以下である
ときは、最も下限電圧ＶB側に配置されるコンパレータ
Ｃ1だけが反転し、他のコンパレータＣ２〜ＣM-1は非反
転状態を維持する。
【０００７】一般に、入力電圧ＶiがＶB＋（ＶT−ＶB）
×（ｍ−１）／Ｍより大であり、Ｖ B＋（ＶT−ＶB）×
ｍ／Ｍ以下であるときは、下限電圧ＶB側のコンパレー
タＣ1〜Ｃm-1が反転し、残りのコンパレータＣm〜ＣM-1
は非反転状態を維持する（ただし、ｍ＝１、２…Ｍ）。
×（ｍ−１）／Ｍより大であり、Ｖ B＋（ＶT−ＶB）×
ｍ／Ｍ以下であるときは、下限電圧ＶB側のコンパレー
タＣ1〜Ｃm-1が反転し、残りのコンパレータＣm〜ＣM-1
は非反転状態を維持する（ただし、ｍ＝１、２…Ｍ）。
【０００８】そして、コンパレータＣ1〜ＣM-1の出力は
エンコーダＥＮに接続され、（Ｍ−１）個のコンパレー
タの出力はＮビットのディジタル信号に符号化して出力
される。
エンコーダＥＮに接続され、（Ｍ−１）個のコンパレー
タの出力はＮビットのディジタル信号に符号化して出力
される。
【０００９】上記のフラッシュ型Ａ／Ｄの各構成要素は
集積回路内に作り込まれるが、Ｍ個の分割抵抗の抵抗値
及び（Ｍ−１）個のコンパレータのオフセットにバラツ
キが生じ、変換精度が低下することは回避できない。
集積回路内に作り込まれるが、Ｍ個の分割抵抗の抵抗値
及び（Ｍ−１）個のコンパレータのオフセットにバラツ
キが生じ、変換精度が低下することは回避できない。
【００１０】図２はコンパレータの動作特性説明図であ
って、横軸には正入力端子に印加される入力電圧Ｖiと
負入力端子に印加される分割電圧との差電圧であり、縦
軸にはコンパレータの出力をとる。
って、横軸には正入力端子に印加される入力電圧Ｖiと
負入力端子に印加される分割電圧との差電圧であり、縦
軸にはコンパレータの出力をとる。
【００１１】コンパレータは本来差電圧が零ボルトで出
力が反転するように製造されるが、集積回路製造時のバ
ラツキにより反転電圧が零ボルトから偏倚する場合もあ
り得るが、この偏倚をオフセットという。
力が反転するように製造されるが、集積回路製造時のバ
ラツキにより反転電圧が零ボルトから偏倚する場合もあ
り得るが、この偏倚をオフセットという。
【００１２】そして、オフセットのバラツキに起因する
変換精度の低下を防止するために、コンパレータＣ1〜
ＣM-1のそれぞれに対して複数（例えば３）個のコンパ
レータを作り込んでおき、検査あるいは較正過程におい
て最もオフセットの少ないコンパレータを選択して変換
を実行する技術が提案されている。
変換精度の低下を防止するために、コンパレータＣ1〜
ＣM-1のそれぞれに対して複数（例えば３）個のコンパ
レータを作り込んでおき、検査あるいは較正過程におい
て最もオフセットの少ないコンパレータを選択して変換
を実行する技術が提案されている。
【００１３】しかし、複数個のコンパレータを作り込ん
だとしても、オフセットが零ボルトであるコンパレータ
が存在することは保証されず、変換精度の改善には限界
がある。
だとしても、オフセットが零ボルトであるコンパレータ
が存在することは保証されず、変換精度の改善には限界
がある。
【００１４】そこで、変換精度を向上するためにＭ個の
分割抵抗Ｒ1〜ＲMのそれぞれを複数の抵抗に分割し、検
査あるいは較正過程においてコンパレータに参照電圧を
供給する分割位置を選択して、コンパレータのオフセッ
トを最小とする技術も提案されている（特開平１０−６
５５４２号公報参照）。
分割抵抗Ｒ1〜ＲMのそれぞれを複数の抵抗に分割し、検
査あるいは較正過程においてコンパレータに参照電圧を
供給する分割位置を選択して、コンパレータのオフセッ
トを最小とする技術も提案されている（特開平１０−６
５５４２号公報参照）。
【００１５】図３は上記技術を適用した従来のＡ／Ｄの
構成図であって、分割抵抗Ｒ1及びＲMは二つの抵抗に、
分割抵抗Ｒ2〜ＲM-1は３つの抵抗に分割されている。そ
して、各コンパレータＣ1〜ＣM-1の一方の端子にはスイ
ッチを介して隣接する３つの抵抗と接続される。
構成図であって、分割抵抗Ｒ1及びＲMは二つの抵抗に、
分割抵抗Ｒ2〜ＲM-1は３つの抵抗に分割されている。そ
して、各コンパレータＣ1〜ＣM-1の一方の端子にはスイ
ッチを介して隣接する３つの抵抗と接続される。
【００１６】一方上限電圧ＶTと下限電圧ＶBを含むＭ＋
１個の基準電圧はスイッチを介して入力電圧端子にフィ
ードバックされている。そして、エンコーダＥＮの出力
はスイッチ制御回路ＳＣに導かれ、スイッチ制御回路Ｓ
Ｃは分割抵抗とコンパレータの間に設置されたスイッチ
及び分割抵抗を入力電圧端子にフィードバックするスイ
ッチの開閉を制御する。
１個の基準電圧はスイッチを介して入力電圧端子にフィ
ードバックされている。そして、エンコーダＥＮの出力
はスイッチ制御回路ＳＣに導かれ、スイッチ制御回路Ｓ
Ｃは分割抵抗とコンパレータの間に設置されたスイッチ
及び分割抵抗を入力電圧端子にフィードバックするスイ
ッチの開閉を制御する。
【００１７】そして、較正モード時には分割電圧の一つ
を入力電圧端子にフィードバックするとともに、対応す
るコンパレータが予め定められた基準参照電圧で反転す
るようにコンパレータに接続する分割抵抗を選択する。
を入力電圧端子にフィードバックするとともに、対応す
るコンパレータが予め定められた基準参照電圧で反転す
るようにコンパレータに接続する分割抵抗を選択する。
【００１８】
【発明が解決しようとする課題】しかしながら、上記構
成のＡ／Ｄにあっては以下の課題を生じる。 （１）コンパレータごとに接続点を選択する必要がある
ため、Ａ／Ｄのビット数が増加した場合には接続点を選
択するために時間を要する。
成のＡ／Ｄにあっては以下の課題を生じる。 （１）コンパレータごとに接続点を選択する必要がある
ため、Ａ／Ｄのビット数が増加した場合には接続点を選
択するために時間を要する。
【００１９】さらに、スイッチを切り替えてからコンパ
レータの出力が安定するまでに時間を考慮する必要があ
るので接続点選択に要する時間はさらに長くなる。 （２）Ａ／Ｄの電力消費量を低減するために電源電圧を
低電圧化すると、接続点を決定できない場合も生じ得
る。
レータの出力が安定するまでに時間を考慮する必要があ
るので接続点選択に要する時間はさらに長くなる。 （２）Ａ／Ｄの電力消費量を低減するために電源電圧を
低電圧化すると、接続点を決定できない場合も生じ得
る。
【００２０】即ち、低電圧化した場合には上限電圧ＶT
と下限電圧ＶBの差電圧も小となるため、入力電圧のダ
イナミックレンジも小となる。これに対してコンパレー
タのオフセットは集積回路の製造方法によって定まるた
め、オフセットは相対的に大となる。
と下限電圧ＶBの差電圧も小となるため、入力電圧のダ
イナミックレンジも小となる。これに対してコンパレー
タのオフセットは集積回路の製造方法によって定まるた
め、オフセットは相対的に大となる。
【００２１】しかしながら、上記構成のＡ／Ｄにあって
は、接続点を、基準接続点を中心とする限られた範囲
（実施例にあっては基準接続分割点及びその上下の２分
割点）から決定しなければならないため、オフセットが
大きい場合には接続点を変更してもオフセットを修正で
きない場合が生じ得る。
は、接続点を、基準接続点を中心とする限られた範囲
（実施例にあっては基準接続分割点及びその上下の２分
割点）から決定しなければならないため、オフセットが
大きい場合には接続点を変更してもオフセットを修正で
きない場合が生じ得る。
【００２２】例えば上限電圧ＶTと下限電圧ＶBの差電圧
をＶd、ディジタル出力のビット数をＮとすると、最小
量子化ビット（ＬＳＢ）に相当する電圧は（Ｖd／２N）
となる。
をＶd、ディジタル出力のビット数をＮとすると、最小
量子化ビット（ＬＳＢ）に相当する電圧は（Ｖd／２N）
となる。
【００２３】コンパレータを集積回路中に形成した場合
にはオフセットは最大４０ミリボルトとなるおそれもあ
る。しかし、上記構成のＡ／Ｄにあってはオフセットを
調整可能な範囲は１ＬＳＢ、即ち４０ｍＶとなるので、
電源電圧は４０×２Nミリボルト以上でなければならな
い。
にはオフセットは最大４０ミリボルトとなるおそれもあ
る。しかし、上記構成のＡ／Ｄにあってはオフセットを
調整可能な範囲は１ＬＳＢ、即ち４０ｍＶとなるので、
電源電圧は４０×２Nミリボルト以上でなければならな
い。
【００２４】例えばＮ＝６の場合には、電源電圧は４０
×６４＝２５６０ミリボルト＝２．５６ボルト以上とす
ることが必要であり、電源電圧を１ボルトとするＡ／Ｄ
は作成できないこととなる。 （３）さらに上記構成のＡ／Ｄではコンパレータの出力
をエンコーダＥＮで符号化した結果に基づいて接続分割
点を制御するため、コンパレータの動作順序の狂いを検
出することができない。
×６４＝２５６０ミリボルト＝２．５６ボルト以上とす
ることが必要であり、電源電圧を１ボルトとするＡ／Ｄ
は作成できないこととなる。 （３）さらに上記構成のＡ／Ｄではコンパレータの出力
をエンコーダＥＮで符号化した結果に基づいて接続分割
点を制御するため、コンパレータの動作順序の狂いを検
出することができない。
【００２５】即ち、本来フラッシュ型Ａ／Ｄではコンパ
レータは入力電圧の変化に伴って順次反転しなければな
らないが、オフセットにより反転順序が狂うことがあ
る。例えば入力電圧が漸次上昇しているときには、コン
パレータＣm-1→コンパレータＣm→コンパレータＣm+1
の順に反転すべきであるが、コンパレータＣmのオフセ
ットが大きい場合にはコンパレータＣmは反転せずコン
パレータＣm-1→コンパレータＣm+1の順序で反転するこ
とがある。
レータは入力電圧の変化に伴って順次反転しなければな
らないが、オフセットにより反転順序が狂うことがあ
る。例えば入力電圧が漸次上昇しているときには、コン
パレータＣm-1→コンパレータＣm→コンパレータＣm+1
の順に反転すべきであるが、コンパレータＣmのオフセ
ットが大きい場合にはコンパレータＣmは反転せずコン
パレータＣm-1→コンパレータＣm+1の順序で反転するこ
とがある。
【００２６】しかし、上記構成のＡ／Ｄではコンパレー
タの出力を符号化して接続分割点を切り替えるため反転
順序の狂いを正しく認識できない場合が生じ、その結果
変換精度が悪化することとなる。
タの出力を符号化して接続分割点を切り替えるため反転
順序の狂いを正しく認識できない場合が生じ、その結果
変換精度が悪化することとなる。
【００２７】本発明は上記課題に鑑みなされたものであ
って、低電力消費、高変換精度かつ高速動作のアナログ
／ディジタルコンバータを提供することを目的とする。
って、低電力消費、高変換精度かつ高速動作のアナログ
／ディジタルコンバータを提供することを目的とする。
【００２８】
【課題を解決するための手段】第１の発明に係るＡ／Ｄ
は、アナログ電圧をＮビットのディジタル信号に変換す
るアナログ／ディジタルコンバータであって、（２N−
１）の比較手段と、上限電圧と下限電圧の差電圧を（２
N）以上の区間に分割して前記上限電圧と下限電圧を含
む（２N＋１）以上の参照電圧を出力する参照電圧出力
手段と、較正モード時に（２N−１）の比較手段のすべ
ての一方の入力端子にランプ状電圧を出力する較正電圧
出力手段と、較正モード時に較正電圧出力手段から出力
されるランプ状電圧が設計的に定められた（２N−１）
の基準反転電圧のそれぞれに到達したときに（２N−
１）の比較手段中のひとつの比較手段を反転させる（２
N−１）の比較手段のそれぞれの他の一方の端子に印加
される電圧を前記参照電圧出力手段から出力される（２
N＋１）以上の参照電圧の中から選択する較正手段と、
測定モード時に較正手段で選択された参照電圧を（２N
−１）の比較手段の他の一方の端子に印加する参照電圧
印加手段を具備する。
は、アナログ電圧をＮビットのディジタル信号に変換す
るアナログ／ディジタルコンバータであって、（２N−
１）の比較手段と、上限電圧と下限電圧の差電圧を（２
N）以上の区間に分割して前記上限電圧と下限電圧を含
む（２N＋１）以上の参照電圧を出力する参照電圧出力
手段と、較正モード時に（２N−１）の比較手段のすべ
ての一方の入力端子にランプ状電圧を出力する較正電圧
出力手段と、較正モード時に較正電圧出力手段から出力
されるランプ状電圧が設計的に定められた（２N−１）
の基準反転電圧のそれぞれに到達したときに（２N−
１）の比較手段中のひとつの比較手段を反転させる（２
N−１）の比較手段のそれぞれの他の一方の端子に印加
される電圧を前記参照電圧出力手段から出力される（２
N＋１）以上の参照電圧の中から選択する較正手段と、
測定モード時に較正手段で選択された参照電圧を（２N
−１）の比較手段の他の一方の端子に印加する参照電圧
印加手段を具備する。
【００２９】本発明にあっては、ランプ状の較正電圧を
比較手段に印加することによって比較手段のオフセット
を所定閾値以内とする参照電圧が選択される。
比較手段に印加することによって比較手段のオフセット
を所定閾値以内とする参照電圧が選択される。
【００３０】第２の発明に係るＡ／Ｄは、較正手段が、
参照電圧出力手段から出力される（２N＋１）以上の参
照電圧から予め定められたひとつの電圧を（２N−１）
の比較手段のそれぞれに印加する較正時参照電圧印加手
段と、較正電圧出力手段の出力電圧が下限電圧以上かつ
上限電圧以下の所定範囲にあることを検出する較正電圧
範囲検出手段と、較正電圧出力手段の出力電圧が較正電
圧範囲検出手段により所定範囲にある間に（２N−１）
の比較手段の出力の反転が検出されたときは較正電圧出
力手段の出力電圧が下限電圧以上となってから（２N−
１）の比較手段の出力が反転するまでの時間（反転時
間）を計時する反転時間計時手段と、較正電圧出力手段
の出力電圧が較正電圧範囲検出手段により上限電圧以上
となったことが検出された後に反転時間計時手段で計時
された反転時間を反転電圧に換算する換算手段と、換算
手段により換算された反転電圧と較正時参照電圧印加手
段により（２N−１）の比較手段のそれぞれの他の一方
の端子に対して定められた電圧の差電圧が予め定められ
た閾値以上であるときは（２N−１）の比較手段の他の
一方の端子に印加される電圧を参照電圧出力手段の（２
N＋１）以上の参照電圧の中から再選択する参照電圧再
選択手段を具備する。
参照電圧出力手段から出力される（２N＋１）以上の参
照電圧から予め定められたひとつの電圧を（２N−１）
の比較手段のそれぞれに印加する較正時参照電圧印加手
段と、較正電圧出力手段の出力電圧が下限電圧以上かつ
上限電圧以下の所定範囲にあることを検出する較正電圧
範囲検出手段と、較正電圧出力手段の出力電圧が較正電
圧範囲検出手段により所定範囲にある間に（２N−１）
の比較手段の出力の反転が検出されたときは較正電圧出
力手段の出力電圧が下限電圧以上となってから（２N−
１）の比較手段の出力が反転するまでの時間（反転時
間）を計時する反転時間計時手段と、較正電圧出力手段
の出力電圧が較正電圧範囲検出手段により上限電圧以上
となったことが検出された後に反転時間計時手段で計時
された反転時間を反転電圧に換算する換算手段と、換算
手段により換算された反転電圧と較正時参照電圧印加手
段により（２N−１）の比較手段のそれぞれの他の一方
の端子に対して定められた電圧の差電圧が予め定められ
た閾値以上であるときは（２N−１）の比較手段の他の
一方の端子に印加される電圧を参照電圧出力手段の（２
N＋１）以上の参照電圧の中から再選択する参照電圧再
選択手段を具備する。
【００３１】本発明にあっては、予め定められた参照電
圧が比較手段の他の一方の端子に印加された状態でラン
プ状の較正電圧を印加して比較手段の反転時間を計時
し、この計時結果に基づいて比較手段の他の一方の端子
に印加される参照電圧が再選択される。
圧が比較手段の他の一方の端子に印加された状態でラン
プ状の較正電圧を印加して比較手段の反転時間を計時
し、この計時結果に基づいて比較手段の他の一方の端子
に印加される参照電圧が再選択される。
【００３２】第３の発明に係るＡ／Ｄは、参照電圧出力
手段が、上限基準電圧と下限基準電圧の差電圧を
（２N）以上の予め定められた比率に分割した電圧を出
力する。
手段が、上限基準電圧と下限基準電圧の差電圧を
（２N）以上の予め定められた比率に分割した電圧を出
力する。
【００３３】本発明にあっては、Ａ／Ｄの変換特性が予
め定められた特性となるように参照電圧出力手段の出力
電圧が設定される。
め定められた特性となるように参照電圧出力手段の出力
電圧が設定される。
【００３４】第４の発明に係るＡ／Ｄは、参照電圧出力
手段が、上限基準電圧と下限基準電圧の差電圧を
（２N）以上に等分するものである。
手段が、上限基準電圧と下限基準電圧の差電圧を
（２N）以上に等分するものである。
【００３５】本発明にあっては、Ａ／Ｄの変換特性が線
形となるように参照電圧出力手段の出力電圧が設定され
る。
形となるように参照電圧出力手段の出力電圧が設定され
る。
【００３６】第５の発明に係るＡ／Ｄは、較正電圧範囲
検出手段が、集積回路中に（２N−１）の比較手段の物
理的寸法より大きい物理的寸法で形成される。
検出手段が、集積回路中に（２N−１）の比較手段の物
理的寸法より大きい物理的寸法で形成される。
【００３７】本発明にあっては、較正電圧範囲検出手段
に適用されるコンパレータは比較手段のコンパレータよ
りも大きく形成される。
に適用されるコンパレータは比較手段のコンパレータよ
りも大きく形成される。
【００３８】第６の発明に係るＡ／Ｄは、基準電圧比較
手段が、集積回路中に（２N−１）の比較手段と同じ物
理的寸法で形成され同一入力信号が入力される複数の第
二の比較手段と、複数の第二の比較手段の出力の多数決
値を演算する多数決値演算手段を具備する。
手段が、集積回路中に（２N−１）の比較手段と同じ物
理的寸法で形成され同一入力信号が入力される複数の第
二の比較手段と、複数の第二の比較手段の出力の多数決
値を演算する多数決値演算手段を具備する。
【００３９】本発明にあっては、較正電圧範囲検出手段
は比較手段のコンパレータと同じ大きさに形成された複
数個のコンパレータの多数決値によって決定される。
は比較手段のコンパレータと同じ大きさに形成された複
数個のコンパレータの多数決値によって決定される。
【００４０】
【発明の実施の形態】図４は本発明に係るＡ／Ｄの基本
構成図であって、上限電圧コンパレータＴＣ、下限電圧
コンパレータＢＣ、Ａ／Ｄの出力ビット数をＮビット、
Ｍ＝２Nとしたときに（Ｍ−１）個のコンパレータＣ1、
Ｃ２…ＣM-1、各コンパレータに対応して設けられるス
イッチ回路Ｓ1、Ｓ２…ＳM-1、参照電圧出力回路Ｒ、ス
イープジェネレータＳＧ、コントローラＣＯ、タイマＴ
Ｍ、エンコーダＥＮ及びモード切り替えスイッチＭＳか
ら構成される。
構成図であって、上限電圧コンパレータＴＣ、下限電圧
コンパレータＢＣ、Ａ／Ｄの出力ビット数をＮビット、
Ｍ＝２Nとしたときに（Ｍ−１）個のコンパレータＣ1、
Ｃ２…ＣM-1、各コンパレータに対応して設けられるス
イッチ回路Ｓ1、Ｓ２…ＳM-1、参照電圧出力回路Ｒ、ス
イープジェネレータＳＧ、コントローラＣＯ、タイマＴ
Ｍ、エンコーダＥＮ及びモード切り替えスイッチＭＳか
ら構成される。
【００４１】まず、モード切り替えスイッチＭＳは電圧
測定モードと較正モードの切り替えを行う機能を有し、
（Ｍ−１）個のコンパレータＣ1、Ｃ２…ＣM-1のそれぞ
れの一方の入力端子に印加される電圧を、外部から供給
される入力電圧ＶiとスイープジェネレータＳＧから出
力される較正電圧ＶRとの間で切り替える。
測定モードと較正モードの切り替えを行う機能を有し、
（Ｍ−１）個のコンパレータＣ1、Ｃ２…ＣM-1のそれぞ
れの一方の入力端子に印加される電圧を、外部から供給
される入力電圧ＶiとスイープジェネレータＳＧから出
力される較正電圧ＶRとの間で切り替える。
【００４２】即ち、モード切り替えスイッチＭＳの共通
端子は（Ｍ−１）個のコンパレータＣ1、Ｃ２…ＣM-1の
それぞれの一方の入力端子並びに上限電圧コンパレータ
ＴＣ及び下限電圧コンパレータＢＣの一方の入力端子に
接続される。
端子は（Ｍ−１）個のコンパレータＣ1、Ｃ２…ＣM-1の
それぞれの一方の入力端子並びに上限電圧コンパレータ
ＴＣ及び下限電圧コンパレータＢＣの一方の入力端子に
接続される。
【００４３】上限電圧コンパレータＴＣは、モード切り
替えスイッチＭＳの共通端子から出力される電圧が図示
しない上限電圧生成回路で生成される上限電圧ＶT以上
となったときにその出力を反転する。なお、上限電圧コ
ンパレータＴＣは較正モード時にコントローラＣＯによ
ってアクティブとされる。
替えスイッチＭＳの共通端子から出力される電圧が図示
しない上限電圧生成回路で生成される上限電圧ＶT以上
となったときにその出力を反転する。なお、上限電圧コ
ンパレータＴＣは較正モード時にコントローラＣＯによ
ってアクティブとされる。
【００４４】下限電圧コンパレータＢＣは、モード切り
替えスイッチＭＳの共通端子から出力される電圧が図示
しない下限電圧生成回路で生成される下限電圧ＶB以下
となったときにその出力を反転する。なお、下限電圧コ
ンパレータＢＣは較正モード時にコントローラＣＯによ
ってアクティブとされる。
替えスイッチＭＳの共通端子から出力される電圧が図示
しない下限電圧生成回路で生成される下限電圧ＶB以下
となったときにその出力を反転する。なお、下限電圧コ
ンパレータＢＣは較正モード時にコントローラＣＯによ
ってアクティブとされる。
【００４５】コンパレータＣ1、Ｃ２…ＣM-1のそれぞれ
の他の一方の端子は、対応するスイッチ回路Ｓ1、Ｓ２
…ＳM-1を介して参照電圧出力回路Ｒに接続される。
の他の一方の端子は、対応するスイッチ回路Ｓ1、Ｓ２
…ＳM-1を介して参照電圧出力回路Ｒに接続される。
【００４６】上限電圧コンパレータＴＣ及び下限電圧コ
ンパレータＢＣの出力並びにコンパレータＣ1、Ｃ２…
ＣM-1のそれぞれの出力はタイマＴＭに接続される。
ンパレータＢＣの出力並びにコンパレータＣ1、Ｃ２…
ＣM-1のそれぞれの出力はタイマＴＭに接続される。
【００４７】また、コンパレータＣ1、Ｃ２…ＣM-1のそ
れぞれの出力はエンコーダＥＮにも接続される。
れぞれの出力はエンコーダＥＮにも接続される。
【００４８】図５は参照電圧出力回路Ｒの詳細回路図で
あって、上限電圧ＶTと下限電圧ＶBの間にＫ（Ｋ≧Ｍ）
個の抵抗Ｒ1、Ｒ2…ＲKが直列接続されている。そし
て、（Ｋ−１）個の分割点の電圧、上限電圧ＶT及び下
限電圧ＶBの合計（Ｋ＋１）個の電圧は、参照電圧とし
てスイッチ回路Ｓ1、Ｓ２…ＳM-1に供給される。
あって、上限電圧ＶTと下限電圧ＶBの間にＫ（Ｋ≧Ｍ）
個の抵抗Ｒ1、Ｒ2…ＲKが直列接続されている。そし
て、（Ｋ−１）個の分割点の電圧、上限電圧ＶT及び下
限電圧ＶBの合計（Ｋ＋１）個の電圧は、参照電圧とし
てスイッチ回路Ｓ1、Ｓ２…ＳM-1に供給される。
【００４９】図６はコンパレータＣ1、Ｃ２…ＣM-1に対
応して設けられるスイッチ回路Ｓ1、Ｓ２…ＳM-1の一つ
Ｓmの詳細回路図であって、各スイッチ回路Ｓmごとに
（Ｋ＋１）個のスイッチＳＷ1、ＳＷ2…ＳＷK+1が並列
配置された構成を有する。各スイッチＳＷ1、ＳＷ2…Ｓ
ＷK+1の一方の端子は共通にコンパレータＣ1、Ｃ２…Ｃ
M-1の他の一方の入力端子に接続される。
応して設けられるスイッチ回路Ｓ1、Ｓ２…ＳM-1の一つ
Ｓmの詳細回路図であって、各スイッチ回路Ｓmごとに
（Ｋ＋１）個のスイッチＳＷ1、ＳＷ2…ＳＷK+1が並列
配置された構成を有する。各スイッチＳＷ1、ＳＷ2…Ｓ
ＷK+1の一方の端子は共通にコンパレータＣ1、Ｃ２…Ｃ
M-1の他の一方の入力端子に接続される。
【００５０】また、各スイッチＳＷ1、ＳＷ2…ＳＷK+1
の他の一方の端子は、それぞれ（ｋ＋１）個の参照電圧
に接続される。また、各スイッチＳＷ1、ＳＷ2…ＳＷ
K+1の開閉は、較正モード時にコントローラＣＯによっ
て制御される。
の他の一方の端子は、それぞれ（ｋ＋１）個の参照電圧
に接続される。また、各スイッチＳＷ1、ＳＷ2…ＳＷ
K+1の開閉は、較正モード時にコントローラＣＯによっ
て制御される。
【００５１】エンコーダＥＮは（Ｍ−１）個のコンパレ
ータＣ1、Ｃ２…ＣM-1の出力をＮビットの信号に符号化
してＡ／Ｄの出力信号として出力する。
ータＣ1、Ｃ２…ＣM-1の出力をＮビットの信号に符号化
してＡ／Ｄの出力信号として出力する。
【００５２】タイマＴＭは下限電圧コンパレータＢＣの
出力が反転したときに時間計測を開始し、その後（Ｍ−
１）個のコンパレータＣ1、Ｃ２…ＣM-1の出力が反転し
た時間を計測し、上限電圧コンパレータＴＣの出力が反
転した時に時間計測を終了する。なおタイマＴＭは図示
しないクロックパルス発生回路からクロック信号ＣＬＫ
を使用して時間計測を行う。
出力が反転したときに時間計測を開始し、その後（Ｍ−
１）個のコンパレータＣ1、Ｃ２…ＣM-1の出力が反転し
た時間を計測し、上限電圧コンパレータＴＣの出力が反
転した時に時間計測を終了する。なおタイマＴＭは図示
しないクロックパルス発生回路からクロック信号ＣＬＫ
を使用して時間計測を行う。
【００５３】そして、較正モード時の動作はコントロー
ラＣＯによって制御される。
ラＣＯによって制御される。
【００５４】図７はコントローラＣＯによって実行され
る較正モード制御ルーチンのフローチャートであり、ス
テップ７０で較正回路形成ルーチンが、ステップ７２で
コンパレータ反転時刻測定ルーチンが、さらにステップ
７４で接続分割点決定ルーチンが実行される。
る較正モード制御ルーチンのフローチャートであり、ス
テップ７０で較正回路形成ルーチンが、ステップ７２で
コンパレータ反転時刻測定ルーチンが、さらにステップ
７４で接続分割点決定ルーチンが実行される。
【００５５】図８は較正モード制御ルーチンのステップ
７０で実行される較正回路形成ルーチンの詳細フローチ
ャートであり、まずステップ７００でモード切り替えス
イッチＭＳを較正モード位置に切り替える。
７０で実行される較正回路形成ルーチンの詳細フローチ
ャートであり、まずステップ７００でモード切り替えス
イッチＭＳを較正モード位置に切り替える。
【００５６】次にステップ７０１で上限電圧コンパレー
タＴＣ及び下限電圧コンパレータＢＣをアクティブと
し、さらにステップ７０２でスイッチ回路Ｓ1、Ｓ２…
ＳK+1のそれぞれの基準スイッチを「オン」とする。
タＴＣ及び下限電圧コンパレータＢＣをアクティブと
し、さらにステップ７０２でスイッチ回路Ｓ1、Ｓ２…
ＳK+1のそれぞれの基準スイッチを「オン」とする。
【００５７】ここでスイッチ回路Ｓk（ｋ＝１、２…、
Ｋ＋１）の基準スイッチとは、コンパレータＣm（ｍ＝
１、２…、Ｍ−１）にオフセットがないとした場合にコ
ンパレータＣmの出力が反転すべき参照電圧をコンパレ
ータＣmの他の一方の端子に供給するスイッチをいう。
特にＫ＝Ｍである場合には、コンパレータＣmに対応す
るスイッチ回路ＳmのスイッチＳＷm+1が基準スイッチと
なる。
Ｋ＋１）の基準スイッチとは、コンパレータＣm（ｍ＝
１、２…、Ｍ−１）にオフセットがないとした場合にコ
ンパレータＣmの出力が反転すべき参照電圧をコンパレ
ータＣmの他の一方の端子に供給するスイッチをいう。
特にＫ＝Ｍである場合には、コンパレータＣmに対応す
るスイッチ回路ＳmのスイッチＳＷm+1が基準スイッチと
なる。
【００５８】図９は較正モード制御ルーチンのステップ
７２で実行されるコンパレータ反転時間測定ルーチンの
フローチャートであって、ステップ７２０においてスイ
ープジェネレータＳＧからランプ状に変化する較正電圧
ＶRの発生を開始する。
７２で実行されるコンパレータ反転時間測定ルーチンの
フローチャートであって、ステップ７２０においてスイ
ープジェネレータＳＧからランプ状に変化する較正電圧
ＶRの発生を開始する。
【００５９】ステップ７２１において上限電圧コンパレ
ータＴＣ、下限電圧コンパレータＢＣ及びコンパレータ
Ｃmのいずれかひとつが反転するまで待機する。
ータＴＣ、下限電圧コンパレータＢＣ及びコンパレータ
Ｃmのいずれかひとつが反転するまで待機する。
【００６０】ステップ７２１でいずれかひとつのコンパ
レータの出力の反転が検出されたときは、ステップ７２
２で下限電圧コンパレータＢＣの出力が反転してからコ
ンパレータＣmの出力が反転するまでの時間ｔmを記憶す
る。
レータの出力の反転が検出されたときは、ステップ７２
２で下限電圧コンパレータＢＣの出力が反転してからコ
ンパレータＣmの出力が反転するまでの時間ｔmを記憶す
る。
【００６１】ステップ７２３で上限電圧コンパレータＴ
Ｃの出力が反転してスイープジェネレータＳＧから出力
される電圧ＶRが上限電圧ＶT以上となったことが検出さ
れるまでステップ７２１を繰り返す。
Ｃの出力が反転してスイープジェネレータＳＧから出力
される電圧ＶRが上限電圧ＶT以上となったことが検出さ
れるまでステップ７２１を繰り返す。
【００６２】ステップ７２３で上限電圧コンパレータＴ
Ｃ、下限電圧コンパレータＢＣ及びコンパレータＣmの
すべてが反転したことが確認されると、ステップ７２４
でスイープジェネレータＳＧによる較正電圧ＶRの発生
を停止してこのルーチンを終了する。
Ｃ、下限電圧コンパレータＢＣ及びコンパレータＣmの
すべてが反転したことが確認されると、ステップ７２４
でスイープジェネレータＳＧによる較正電圧ＶRの発生
を停止してこのルーチンを終了する。
【００６３】なお、上記はスイープジェネレータＳＧの
出力電圧が低電圧から高電圧に向ってランプ状に変化す
るものとしているが、スイープジェネレータＳＧの出力
電圧は高電圧から低電圧に向って変化してもよい。この
場合はステップ７２１と７２３の処理を入れ換える必要
がある。
出力電圧が低電圧から高電圧に向ってランプ状に変化す
るものとしているが、スイープジェネレータＳＧの出力
電圧は高電圧から低電圧に向って変化してもよい。この
場合はステップ７２１と７２３の処理を入れ換える必要
がある。
【００６４】図１０は較正モード制御ルーチンのステッ
プ７４で実行される参照電圧再選択ルーチンのフローチ
ャートであって、ステップ７４０でコンパレータＣmの
出力が反転するまでの時間ｔmを次式によりコンパレー
タＣmに出力が反転する反転電圧ＶCmに変換する。
プ７４で実行される参照電圧再選択ルーチンのフローチ
ャートであって、ステップ７４０でコンパレータＣmの
出力が反転するまでの時間ｔmを次式によりコンパレー
タＣmに出力が反転する反転電圧ＶCmに変換する。
【００６５】ＶCm＝（ＶT−ＶB）ｔm／ｔT＋ＶB
ここで、ｔTはスイープジェネレータＳＧから出力され
る較正電圧ＶRが下限電圧ＶB以上となってから上限電圧
ＶTとなるまでの時間である。
る較正電圧ＶRが下限電圧ＶB以上となってから上限電圧
ＶTとなるまでの時間である。
【００６６】次にステップ７４１でコンパレータＣmの
オフセット電圧ΔＶmを次式により算出する。
オフセット電圧ΔＶmを次式により算出する。
【００６７】ΔＶm＝Ｖrm−ＶCm
ここで、ＶrmはコンパレータＣmがオフセットを有しな
いとしたときに、その出力が反転すべき基準参照電圧で
ある。
いとしたときに、その出力が反転すべき基準参照電圧で
ある。
【００６８】ステップ７４２でオフセット電圧ΔＶmの
絶対値が予め定めた閾値δ以上であるかを判定する。
絶対値が予め定めた閾値δ以上であるかを判定する。
【００６９】ステップ７４２で肯定判定されたとき、即
ちオフセット電圧ΔＶmの絶対値が予め定めた閾値δ以
上であるときは、ステップ７４３で参照電圧を再選択す
る。
ちオフセット電圧ΔＶmの絶対値が予め定めた閾値δ以
上であるときは、ステップ７４３で参照電圧を再選択す
る。
【００７０】即ち、オフセット電圧ΔＶmを閾値δ以内
に修正するために基準スイッチＳＷm +1に代えてオンに
すべきスイッチＳＷjを決定する。
に修正するために基準スイッチＳＷm +1に代えてオンに
すべきスイッチＳＷjを決定する。
【００７１】ただし、ｊは次式によって決定される。
【００７２】ｊ＝（ｍ＋１）＋［ΔＶm／ΔＶ］
ここで、ΔＶは接続分割点位置を１つ上限電圧コンパレ
ータ側に移動したときの基準電圧の変化量であり、
［Ｘ］はＸ以下の最大整数を算出する演算子であり、例
えばＸが“２．３”であれば［Ｘ］＝２であり、“−
１．７”であれば［Ｘ］＝−２となる。
ータ側に移動したときの基準電圧の変化量であり、
［Ｘ］はＸ以下の最大整数を算出する演算子であり、例
えばＸが“２．３”であれば［Ｘ］＝２であり、“−
１．７”であれば［Ｘ］＝−２となる。
【００７３】ステップ７４３の処理が終了したとき、及
びステップ７４２で否定判定されたとき、即ちオフセッ
ト電圧ΔＶmの絶対値が予め定めた閾値δ未満であると
きはステップ７４４に進み、全コンパレータについて参
照電圧を再選択したかを判断する。
びステップ７４２で否定判定されたとき、即ちオフセッ
ト電圧ΔＶmの絶対値が予め定めた閾値δ未満であると
きはステップ７４４に進み、全コンパレータについて参
照電圧を再選択したかを判断する。
【００７４】ステップ７４４で否定判定されたとき、即
ち全コンパレータについて接続分割点位置が決定されて
いないときはステップ７４０〜７４３の処理を繰り返
す。逆に、ステップ７４４で肯定判定されたとき、即ち
全コンパレータについて接続分割点位置が決定されたと
きはこのルーチンを終了する。
ち全コンパレータについて接続分割点位置が決定されて
いないときはステップ７４０〜７４３の処理を繰り返
す。逆に、ステップ７４４で肯定判定されたとき、即ち
全コンパレータについて接続分割点位置が決定されたと
きはこのルーチンを終了する。
【００７５】ここで、較正モードにおいて決定された各
コンパレータの接続分割点位置はコンパレータＣＯに含
まれるメモリに記憶される。なお、メモリはＲＡＭであ
ることが普通であるが、ヒューズＲＯＭであってもよ
い。
コンパレータの接続分割点位置はコンパレータＣＯに含
まれるメモリに記憶される。なお、メモリはＲＡＭであ
ることが普通であるが、ヒューズＲＯＭであってもよ
い。
【００７６】即ちＲＡＭである場合には、電源をオフと
すると記憶内容は失われてしまうので電源がオンとなる
たびに較正を行うことが必要となるが、電源オン時の周
囲環境に適応して較正を行うことができるという利点も
ある。また、ヒューズＲＯＭの場合は、例えば出荷時に
較正を行えば、その後は較正が不要となるという利点を
生じる。
すると記憶内容は失われてしまうので電源がオンとなる
たびに較正を行うことが必要となるが、電源オン時の周
囲環境に適応して較正を行うことができるという利点も
ある。また、ヒューズＲＯＭの場合は、例えば出荷時に
較正を行えば、その後は較正が不要となるという利点を
生じる。
【００７７】即ち、本発明に係るＡ／Ｄによれば、スイ
ープジェネレータから一度較正電圧ＶRを発生するだけ
で全コンパレータについてオフセットを閾値未満とする
接続分割点位置を決定することができ、較正時間を短縮
することができる。
ープジェネレータから一度較正電圧ＶRを発生するだけ
で全コンパレータについてオフセットを閾値未満とする
接続分割点位置を決定することができ、較正時間を短縮
することができる。
【００７８】また、本発明に係るＡ／Ｄによれば、コン
パレータＣmごとにオフセットを最小とする参照電圧を
（Ｋ＋１）種類の参照電圧から選択することができるの
で、電源を低電圧化してコンパレータＣmのオフセット
が相対的に大きくなった場合にもオフセットを閾値未満
に調整することが可能となる。
パレータＣmごとにオフセットを最小とする参照電圧を
（Ｋ＋１）種類の参照電圧から選択することができるの
で、電源を低電圧化してコンパレータＣmのオフセット
が相対的に大きくなった場合にもオフセットを閾値未満
に調整することが可能となる。
【００７９】さらに、本発明に係るＡ／Ｄによれば、先
行技術のごとくＡ／Ｄの出力であるエンコーダ出力に基
づいて反転電圧を決定せず、タイマＴＭによって計測さ
れたコンパレータＣmの反転時間に基づいて反転電圧を
決定しているので、オフセットの大きいコンパレータと
小さいコンパレータが混在している場合であってもコン
パレータＣm毎にオフセットを閾値未満に調整すること
が可能となる。
行技術のごとくＡ／Ｄの出力であるエンコーダ出力に基
づいて反転電圧を決定せず、タイマＴＭによって計測さ
れたコンパレータＣmの反転時間に基づいて反転電圧を
決定しているので、オフセットの大きいコンパレータと
小さいコンパレータが混在している場合であってもコン
パレータＣm毎にオフセットを閾値未満に調整すること
が可能となる。
【００８０】なお、上記説明から明らかなように、上限
電圧コンパレータＴＣ及び下限基準電圧コンパレータＢ
Ｃの反転タイミングに基づいて各コンパレータＣmの反
転時間ｔmを計測するので、上限電圧コンパレータＴＣ
及び下限電圧コンパレータＢＣが正確に上限電圧ＶT及
び下限電圧ＶBでその出力を反転すること、即ち上限電
圧コンパレータＴＣ及び下限電圧コンパレータＢＣのオ
フセットが小さいことが要求される。
電圧コンパレータＴＣ及び下限基準電圧コンパレータＢ
Ｃの反転タイミングに基づいて各コンパレータＣmの反
転時間ｔmを計測するので、上限電圧コンパレータＴＣ
及び下限電圧コンパレータＢＣが正確に上限電圧ＶT及
び下限電圧ＶBでその出力を反転すること、即ち上限電
圧コンパレータＴＣ及び下限電圧コンパレータＢＣのオ
フセットが小さいことが要求される。
【００８１】上限電圧コンパレータＴＣ及び下限電圧コ
ンパレータＢＣも各コンパレータＣ mと同じく集積回路
内に組み込まれるが、上限電圧コンパレータＴＣ及び下
限電圧コンパレータＢＣのオフセットを小さくするため
には以下の二つの方策のうちの少くともひとつを適用す
ることが有利である。 （１）上限電圧コンパレータＴＣ及び下限電圧コンパレ
ータＢＣの物理的大きさを各コンパレータＣmより大き
くする。これは、集積回路において物理的大きさを大き
くすればコンパレータの入力に設置されるコンプリメン
タリトランジスタの大きさも大きくなるので、トランジ
スタのばらつきが小さくなるからである。 （２）上限電圧コンパレータＴＣ及び下限電圧コンパレ
ータＢＣの物理的大きさを各コンパレータＣmの物理的
大きさと同一とし、上限電圧コンパレータＴＣ及び下限
電圧コンパレータＢＣは、複数のコンパレータの並列接
続と多数決回路で構成し、複数のコンパレータの出力の
多数決演算結果を出力とすることによってオフセットを
小さくできる。
ンパレータＢＣも各コンパレータＣ mと同じく集積回路
内に組み込まれるが、上限電圧コンパレータＴＣ及び下
限電圧コンパレータＢＣのオフセットを小さくするため
には以下の二つの方策のうちの少くともひとつを適用す
ることが有利である。 （１）上限電圧コンパレータＴＣ及び下限電圧コンパレ
ータＢＣの物理的大きさを各コンパレータＣmより大き
くする。これは、集積回路において物理的大きさを大き
くすればコンパレータの入力に設置されるコンプリメン
タリトランジスタの大きさも大きくなるので、トランジ
スタのばらつきが小さくなるからである。 （２）上限電圧コンパレータＴＣ及び下限電圧コンパレ
ータＢＣの物理的大きさを各コンパレータＣmの物理的
大きさと同一とし、上限電圧コンパレータＴＣ及び下限
電圧コンパレータＢＣは、複数のコンパレータの並列接
続と多数決回路で構成し、複数のコンパレータの出力の
多数決演算結果を出力とすることによってオフセットを
小さくできる。
【００８２】上記は特にＫ＝Ｍの場合について説明した
が、この場合（Ｍ−１）個のコンパレータの内中央部分
に配置されたコンパレータは広い範囲でオフセットを調
整することができるが、上限電圧コンパレータＴＣに隣
接したコンパレータでは上限電圧コンパレータＴＣ側に
変更可能な分割位置は一つであり、下限電圧コンパレー
タＢＣに隣接したコンパレータでは下限電圧コンパレー
タＢＣ側に変更可能な分割位置は一つに過ぎない。即ち
上限電圧コンパレータＴＣ及び下限電圧コンパレータＢ
Ｃに近づくに従って正側又は負側の選択可能な分割点は
減少する。
が、この場合（Ｍ−１）個のコンパレータの内中央部分
に配置されたコンパレータは広い範囲でオフセットを調
整することができるが、上限電圧コンパレータＴＣに隣
接したコンパレータでは上限電圧コンパレータＴＣ側に
変更可能な分割位置は一つであり、下限電圧コンパレー
タＢＣに隣接したコンパレータでは下限電圧コンパレー
タＢＣ側に変更可能な分割位置は一つに過ぎない。即ち
上限電圧コンパレータＴＣ及び下限電圧コンパレータＢ
Ｃに近づくに従って正側又は負側の選択可能な分割点は
減少する。
【００８３】この課題を解決するために、Ｋ＞Ｍとして
上限電圧バスと上限電圧コンパレータＴＣに隣接したコ
ンパレータ及び下限電圧バスと下限電圧コンパレータＢ
Ｃに隣接したコンパレータの間に複数の抵抗を配置する
ことにより、選択可能な参照電圧の数を増加することが
できる。
上限電圧バスと上限電圧コンパレータＴＣに隣接したコ
ンパレータ及び下限電圧バスと下限電圧コンパレータＢ
Ｃに隣接したコンパレータの間に複数の抵抗を配置する
ことにより、選択可能な参照電圧の数を増加することが
できる。
【００８４】例えばＫ＝Ｍ＋４として上限電圧バスと上
限電圧コンパレータＴＣに隣接したコンパレータ及び下
限電圧バスと下限電圧コンパレータＢＣに隣接したコン
パレータの間にそれぞれ二つの抵抗を追設して、上限電
圧コンパレータＴＣに隣接したコンパレータが上限電圧
コンパレータＴＣ側に、下限電圧コンパレータＢＣに隣
接したコンパレータが下限電圧コンパレータＢＣ側に選
択可能な分割点を二つ増加することが可能となる。
限電圧コンパレータＴＣに隣接したコンパレータ及び下
限電圧バスと下限電圧コンパレータＢＣに隣接したコン
パレータの間にそれぞれ二つの抵抗を追設して、上限電
圧コンパレータＴＣに隣接したコンパレータが上限電圧
コンパレータＴＣ側に、下限電圧コンパレータＢＣに隣
接したコンパレータが下限電圧コンパレータＢＣ側に選
択可能な分割点を二つ増加することが可能となる。
【００８５】上記説明にあっては、Ａ／Ｄは入力電圧Ｖ
iと比例関係にあるディジタル信号を出力するものとし
ているが、これは直列抵抗Ｒの抵抗値がすべて同一の抵
抗値であり、オフセット調整前の分割点を等間隔に設定
した場合である。
iと比例関係にあるディジタル信号を出力するものとし
ているが、これは直列抵抗Ｒの抵抗値がすべて同一の抵
抗値であり、オフセット調整前の分割点を等間隔に設定
した場合である。
【００８６】本発明において、オフセット調整前の分割
点を不等間隔に設定することにより、入力電圧Ｖiと予
め定められた関数関係にあるディジタル信号を出力する
ことも可能である。
点を不等間隔に設定することにより、入力電圧Ｖiと予
め定められた関数関係にあるディジタル信号を出力する
ことも可能である。
【００８７】
【発明の効果】本発明に係るアナログ／ディジタルコン
バータによれば、スイープジェネレータにより一回ラン
プ状電圧を出力することにより較正を完了することが可
能となるだけでなく、参照電圧の選択範囲を広げること
で低電源電圧を使用した場合にも比較手段のオフセット
を修正することが可能となる。さらに、比較手段の反転
時間に基づき直接参照電圧を再選択することによりオフ
セットを確実に修正することも可能となる。
バータによれば、スイープジェネレータにより一回ラン
プ状電圧を出力することにより較正を完了することが可
能となるだけでなく、参照電圧の選択範囲を広げること
で低電源電圧を使用した場合にも比較手段のオフセット
を修正することが可能となる。さらに、比較手段の反転
時間に基づき直接参照電圧を再選択することによりオフ
セットを確実に修正することも可能となる。
【図１】フラッシュ型Ａ／Ｄの基本構成図である。
【図２】コンパレータの動作特性説明図である。
【図３】従来のＡ／Ｄの構成図である。
【図４】本発明に係るＡ／Ｄの基本構成図である。
【図５】参照電圧出力回路の詳細回路図である。
【図６】スイッチ回路の詳細回路図である。
【図７】較正モード制御ルーチンのフローチャートであ
る。
る。
【図８】較正回路形成ルーチンの詳細フローチャートで
ある。
ある。
【図９】コンパレータ反転時間計測ルーチンのフローチ
ャートである。
ャートである。
【図１０】参照電圧再選択ルーチンのフローチャートで
ある。
ある。
Ｃi（１≦ｉ≦Ｍ＝２N−１）…コンパレータ
Ｓi（１≦ｉ≦Ｍ）…スイッチ回路
Ｒ…参照電圧出力回路
ＴＣ…上限電圧コンパレータ
ＢＣ…下限電圧コンパレータ
ＴＭ…タイマ
ＥＮ…エンコーダ
ＣＯ…コントローラ
ＳＧ…スイープジェネレータ
ＭＳ…モード切り替えスイッチ
Claims (6)
- 【請求項１】 アナログ電圧をＮビットのディジタル信
号に変換するアナログ／ディジタルコンバータであっ
て、 （２N−１）の比較手段と、 上限電圧と下限電圧の差電圧を（２N）以上の区間に分
割して、前記上限電圧と下限電圧を含む（２N＋１）以
上の参照電圧を出力する参照電圧出力手段と、 較正モード時に、前記（２N−１）の比較手段のすべて
の一方の入力端子にランプ状電圧を出力する較正電圧出
力手段と、 較正モード時に、前記較正電圧出力手段の出力電圧が設
計的に定められた（２ N−１）の基準反転電圧のそれぞ
れに到達したときに予め定められたひとつの比較手段を
反転させる当該比較手段の他の一方の端子に印加される
電圧を前記参照電圧出力手段から出力される（２N＋
１）以上の参照電圧の中から選択する較正手段と、 測定モード時に、前記較正手段で選択された参照電圧を
前記（２N−１）の比較手段の他の一方の端子に印加す
る参照電圧印加手段を具備するアナログ／ディジタルコ
ンバータ。 - 【請求項２】 前記較正手段が、 前記参照電圧出力手段から出力される（２N＋１）以上
の参照電圧から予め定められたひとつの電圧を選択し
て、前記（２N−１）の比較手段のそれぞれの他の一方
の端子に印加する参照電圧選択手段と、 前記較正電圧出力手段の出力電圧が前記下限電圧以上か
つ前記上限電圧以下の所定範囲にあることを検出する較
正電圧範囲検出手段と、 前記較正電圧出力手段の出力電圧が前記較正電圧範囲検
出手段により前記所定範囲にある間に前記（２N−１）
の比較手段の出力の反転が検出されたときは、前記較正
電圧出力手段の出力電圧が前記下限電圧以上となってか
ら前記（２N−１）の比較手段の出力が反転するまでの
時間（反転時間）を計時する反転時間計時手段と、 前記較正電圧出力手段の出力電圧が前記較正電圧範囲検
出手段により前記上限電圧以上となったことが検出され
た後に前記反転時間計時手段で計時された反転時間を反
転電圧に換算する換算手段と、 前記換算手段により換算された反転電圧と前記参照電圧
選択手段により選択されて前記（２N−１）の比較手段
のそれぞれの他の一方の端子に印加された参照電圧の差
電圧が予め定められた閾値以上であるときは、前記（２
N−１）の比較手段の他の一方の端子に印加される電圧
を前記参照電圧出力手段の（２N＋１）以上の参照電圧
の中から再選択する参照電圧再選択手段を具備する請求
項１に記載のアナログ／ディジタルコンバータ。 - 【請求項３】 前記参照電圧出力手段が、 前記上限基準電圧と前記下限基準電圧の差電圧を
（２N）以上の予め定められた比率に分割した電圧を出
力する請求項１又は２に記載のアナログ／ディジタルコ
ンバータ。 - 【請求項４】 前記参照電圧出力手段が、 前記上限基準電圧と前記下限基準電圧の差電圧を
（２N）以上に等分するものである請求項１又は２に記
載のアナログ／ディジタルコンバータ。 - 【請求項５】 前記較正電圧範囲検出手段が、 集積回路中に、前記（２N−１）の比較手段の物理的寸
法より大きい物理的寸法で形成される請求項２に記載の
アナログ／ディジタルコンバータ。 - 【請求項６】 前記較正電圧範囲検出手段が、 集積回路中に、前記（２N−１）の比較手段と同じ物理
的寸法で形成され、同一入力信号が入力される複数の第
二の比較手段と、 前記複数の第二の比較手段の出力の多数決値を演算する
多数決値演算手段を具備する請求項２に記載のアナログ
／ディジタルコンバータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081042A JP3623205B2 (ja) | 2002-03-22 | 2002-03-22 | アナログ／ディジタルコンバータ |
| US10/323,143 US6778124B2 (en) | 2002-03-22 | 2002-12-18 | Low power, high speed analog to digital converter |
| FR0216081A FR2837637B1 (fr) | 2002-03-22 | 2002-12-18 | Convertisseur analogique/numerique |
| CN02159551A CN1447527A (zh) | 2002-03-22 | 2002-12-27 | 模/数转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081042A JP3623205B2 (ja) | 2002-03-22 | 2002-03-22 | アナログ／ディジタルコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003283335A true JP2003283335A (ja) | 2003-10-03 |
| JP3623205B2 JP3623205B2 (ja) | 2005-02-23 |
Family
ID=27800390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002081042A Expired - Fee Related JP3623205B2 (ja) | 2002-03-22 | 2002-03-22 | アナログ／ディジタルコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6778124B2 (ja) |
| JP (1) | JP3623205B2 (ja) |
| CN (1) | CN1447527A (ja) |
| FR (1) | FR2837637B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007181023A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | アナログデジタル変換器およびしきい値補正方法 |
| US7265701B2 (en) | 2005-03-25 | 2007-09-04 | Kabushiki Kaisha Toshiba | Analog to digital conversion circuit |
| WO2008102453A1 (ja) | 2007-02-22 | 2008-08-28 | Fujitsu Limited | アナログ信号処理装置 |
| CN102096383A (zh) * | 2010-12-28 | 2011-06-15 | 重庆长安汽车股份有限公司 | 一种高精度信号采样电路 |
| JP2014131227A (ja) * | 2012-12-28 | 2014-07-10 | Advantest Corp | 測定装置および電子デバイス |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100827226B1 (ko) * | 2003-12-01 | 2008-05-07 | 삼성전자주식회사 | 아날로그 음향 신호를 디지털 데이터로 변환하는 장치 및방법 |
| JP4098338B2 (ja) | 2006-07-20 | 2008-06-11 | 川崎重工業株式会社 | ウェハ移載装置および基板移載装置 |
| JP4424406B2 (ja) * | 2007-10-22 | 2010-03-03 | ソニー株式会社 | 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法 |
| JP2010268349A (ja) * | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | アナログ／デジタル変換回路及びアナログ／デジタル変換方法 |
| CN101917195B (zh) * | 2010-08-18 | 2013-04-17 | 中国电子科技集团公司第五十八研究所 | 一种高精度低失调电荷比较器电路 |
| CN102364946B (zh) * | 2011-11-17 | 2014-09-10 | 瑞斯康达科技发展股份有限公司 | 一种判定信号是否有效的方法及装置 |
| JP5869965B2 (ja) * | 2012-05-31 | 2016-02-24 | 富士通株式会社 | Ａｄ変換回路およびａｄ変換方法 |
| DE102014226136B3 (de) * | 2014-12-16 | 2016-02-11 | Dialog Semiconductor (UK) Ltd | Messschaltung |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4395732A (en) * | 1981-08-19 | 1983-07-26 | Motorola Inc. | Statistically adaptive analog to digital converter |
| US5214430A (en) * | 1989-01-31 | 1993-05-25 | Zdzislaw Gulczynski | Ladderless true flash analog-to-digital converter with automatic calibration |
| US5184130A (en) * | 1991-02-08 | 1993-02-02 | Analog Devices, Incorporated | Multi-stage A/D converter |
| US5210537A (en) * | 1991-02-08 | 1993-05-11 | Analog Devices, Incorporated | Multi-stage A/D converter |
| EP0866548B1 (en) * | 1992-04-30 | 2001-01-03 | Hewlett-Packard Company | Differential integrating amplifier with switched capacitor circuit for precision input resistors |
| EP0568199A3 (en) * | 1992-04-30 | 1994-09-21 | Hewlett Packard Co | Signal processing circuits with serial chaining |
| US5382956A (en) * | 1992-04-30 | 1995-01-17 | Hewlett Packard Co | Integrated circuit for physiological signal measurement |
| US5668549A (en) * | 1994-11-10 | 1997-09-16 | National Semiconductor Corporation | Radix 2 architecture and calibration technique for pipelined analog to digital converters |
| US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
| US5696508A (en) * | 1995-02-24 | 1997-12-09 | Lucent Technologies Inc. | Comparator-offset compensating converter |
| US5663728A (en) * | 1995-05-18 | 1997-09-02 | Hughes Aircraft Company | Digital-to-analog converted (DAC) and method that set waveform rise and fall times to produce an analog waveform that approximates a piecewise linear waveform to reduce spectral distortion |
| TW294786B (en) * | 1995-09-11 | 1997-01-01 | Microchip Tech Inc | Digital trimming of on-chip analog components |
| JPH1065542A (ja) | 1996-08-16 | 1998-03-06 | Texas Instr Japan Ltd | アナログ／ディジタル変換回路 |
| US5861829A (en) | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
| US6177901B1 (en) * | 1999-02-03 | 2001-01-23 | Li Pan | High accuracy, high speed, low power analog-to-digital conversion method and circuit |
| US6411233B1 (en) | 2000-06-06 | 2002-06-25 | Marvell International Ltd | Method and apparatus for direct RAM analog-to-digital converter calibration |
| US6661365B1 (en) * | 2001-04-30 | 2003-12-09 | Engim, Incorporated | Circuit architectures and methods for A/D conversion |
-
2002
- 2002-03-22 JP JP2002081042A patent/JP3623205B2/ja not_active Expired - Fee Related
- 2002-12-18 US US10/323,143 patent/US6778124B2/en not_active Expired - Fee Related
- 2002-12-18 FR FR0216081A patent/FR2837637B1/fr not_active Expired - Fee Related
- 2002-12-27 CN CN02159551A patent/CN1447527A/zh active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265701B2 (en) | 2005-03-25 | 2007-09-04 | Kabushiki Kaisha Toshiba | Analog to digital conversion circuit |
| JP2007181023A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | アナログデジタル変換器およびしきい値補正方法 |
| WO2008102453A1 (ja) | 2007-02-22 | 2008-08-28 | Fujitsu Limited | アナログ信号処理装置 |
| US7898450B2 (en) | 2007-02-22 | 2011-03-01 | Fujitsu Limited | Analog signal processing device |
| CN102096383A (zh) * | 2010-12-28 | 2011-06-15 | 重庆长安汽车股份有限公司 | 一种高精度信号采样电路 |
| JP2014131227A (ja) * | 2012-12-28 | 2014-07-10 | Advantest Corp | 測定装置および電子デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030179120A1 (en) | 2003-09-25 |
| US6778124B2 (en) | 2004-08-17 |
| FR2837637B1 (fr) | 2005-12-30 |
| JP3623205B2 (ja) | 2005-02-23 |
| FR2837637A1 (fr) | 2003-09-26 |
| CN1447527A (zh) | 2003-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10003353B2 (en) | Time-based delay line analog comparator | |
| JP3623205B2 (ja) | アナログ／ディジタルコンバータ | |
| US10355707B2 (en) | Microcontroller with digital delay line analog-to-digital converters and digital comparators | |
| US7656164B2 (en) | Method of voltage measurement and apparatus for same | |
| US7618186B2 (en) | Self-calibrating temperature sensors and methods thereof | |
| US20100045503A1 (en) | Pulse phase difference detecting circuit and A/D converter using the same | |
| US8542144B2 (en) | Analog to digital converter | |
| US20230275591A1 (en) | Analog system and associated methods thereof | |
| CN103490780B (zh) | 用于执行比较器后台校准的装置和方法 | |
| US6816104B1 (en) | Analog-to-digital converter utilizing a timer for increased resolution | |
| US20060049855A1 (en) | Integrated circuit | |
| US11112811B2 (en) | On-chip parameter generation system with an integrated calibration circuit | |
| US7292175B2 (en) | Method of testing A/D converter circuit and A/D converter circuit | |
| JP4525706B2 (ja) | Ａ／ｄ変換回路の試験方法 | |
| JPH04370769A (ja) | Ａ／ｄ変換器を用いた電圧・電流信号の補正方法 | |
| CN114499519B (zh) | 用于逐次逼近型模数转换器的比较器亚稳态检测电路 | |
| KR101175230B1 (ko) | 아날로그 디지탈 변환 장치 | |
| JPH10303753A (ja) | Ａ／ｄ変換装置、制御装置およびランプ調光装置 | |
| KR0179836B1 (ko) | 셀프 테스트 기능을 갖는 아날로그/디지탈 변환회로를 내장한 디유티 | |
| KR950007255Y1 (ko) | 디지탈/아날로그 변환기의 inl에러 측정회로 | |
| JPH04291820A (ja) | 電池電圧検出用ａ／ｄ変換回路 | |
| JPH0786888A (ja) | 遅延時間制御回路 | |
| JP2005277943A (ja) | Ａ／ｄコンバータ | |
| KR20000004486A (ko) | 아날로그/디지탈 변환기 | |
| JPS60147802A (ja) | 信号レベル検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111203 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |