JP2003273134A - 成膜方法及び半導体装置の製造方法 - Google Patents
成膜方法及び半導体装置の製造方法Info
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Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 導電率が異なる酸化亜鉛膜を容易に成膜する
成膜方法、及び該成膜方法を用いた半導体装置の製造方
法を提供する。 【解決手段】 ノンドープの酸化亜鉛ターゲットを用
い、また、放電ガスとしてＡｒガスと酸素ガスとを用
い、スパッタ法によって酸化亜鉛膜を形成する。酸化亜
鉛膜の導電率を連続的に増大（減少）させる場合は、成
膜時の酸素ガスの分圧を連続的に減少（増加）させる。
また、導電率が高い酸化亜鉛膜と低い酸化亜鉛膜とを交
互に積層する場合は、酸素ガスの分圧を低くして酸化亜
鉛膜を成膜し、次に、前記分圧を高くして前記酸化亜鉛
膜上に新たな酸化亜鉛膜を成膜する。
成膜方法、及び該成膜方法を用いた半導体装置の製造方
法を提供する。 【解決手段】 ノンドープの酸化亜鉛ターゲットを用
い、また、放電ガスとしてＡｒガスと酸素ガスとを用
い、スパッタ法によって酸化亜鉛膜を形成する。酸化亜
鉛膜の導電率を連続的に増大（減少）させる場合は、成
膜時の酸素ガスの分圧を連続的に減少（増加）させる。
また、導電率が高い酸化亜鉛膜と低い酸化亜鉛膜とを交
互に積層する場合は、酸素ガスの分圧を低くして酸化亜
鉛膜を成膜し、次に、前記分圧を高くして前記酸化亜鉛
膜上に新たな酸化亜鉛膜を成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は、スパッタ法による
酸化亜鉛膜の成膜方法、及び基板上に酸化亜鉛膜をスパ
ッタ法によって積層してなる半導体装置の製造方法に関
する。
酸化亜鉛膜の成膜方法、及び基板上に酸化亜鉛膜をスパ
ッタ法によって積層してなる半導体装置の製造方法に関
する。
【０００２】
【従来の技術】薄膜トランジスタ、発光素子、又は圧電
体等の電子デバイスは、絶縁膜、半導体膜、又は導電膜
等の導電率が異なる薄膜を積層して構成される。酸化亜
鉛は、絶縁膜、透明電極膜、又は半導体膜等を形成する
ために用いられる。酸化亜鉛を用いて電子デバイスを構
成する場合、該電子デバイスは、酸化亜鉛膜と、酸化亜
鉛とは導電率が異なる物質を用いてなる膜とを積層した
り、夫々導電率が異なる複数の酸化亜鉛膜を積層したり
して構成される。導電率が異なる複数の酸化亜鉛膜をス
パッタ法によって形成するときは、各酸化亜鉛膜に対し
て膜中のキャリア密度を調整すべく、ドーピングされて
いる不純物（Ａｌ又はＧａ等）の量が異なる酸化亜鉛タ
ーゲットを用いて各酸化亜鉛膜を成膜する。
体等の電子デバイスは、絶縁膜、半導体膜、又は導電膜
等の導電率が異なる薄膜を積層して構成される。酸化亜
鉛は、絶縁膜、透明電極膜、又は半導体膜等を形成する
ために用いられる。酸化亜鉛を用いて電子デバイスを構
成する場合、該電子デバイスは、酸化亜鉛膜と、酸化亜
鉛とは導電率が異なる物質を用いてなる膜とを積層した
り、夫々導電率が異なる複数の酸化亜鉛膜を積層したり
して構成される。導電率が異なる複数の酸化亜鉛膜をス
パッタ法によって形成するときは、各酸化亜鉛膜に対し
て膜中のキャリア密度を調整すべく、ドーピングされて
いる不純物（Ａｌ又はＧａ等）の量が異なる酸化亜鉛タ
ーゲットを用いて各酸化亜鉛膜を成膜する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
成膜方法で導電率が異なる薄膜を形成する場合、複数の
物質（酸化亜鉛と、酸化亜鉛とは導電率が異なる物質
と）を準備したり、不純物含有量が異なる複数の酸化亜
鉛ターゲットを準備したりする必要があるため、材料コ
ストの増大、又は製造工程数の増大等が生じ、電子デバ
イスが高コスト化するという問題があった。
成膜方法で導電率が異なる薄膜を形成する場合、複数の
物質（酸化亜鉛と、酸化亜鉛とは導電率が異なる物質
と）を準備したり、不純物含有量が異なる複数の酸化亜
鉛ターゲットを準備したりする必要があるため、材料コ
ストの増大、又は製造工程数の増大等が生じ、電子デバ
イスが高コスト化するという問題があった。
【０００４】図５は、ＲＦスパッタリング装置を用いて
ガラス基板に酸化亜鉛膜を２００ｎｍ形成する場合、ノ
ンドープの酸化亜鉛（９９．９９％）をターゲットとし
て用い、また、放電ガスとしてＡｒガスと酸素ガスとを
用いたときの放電ガス中の酸素流量比と酸化亜鉛膜の導
電率との関係を示すグラフである。成膜条件は、基板温
度３００℃、圧力０．５Ｐａ、ＲＦパワー密度１０Ｗ／
ｃｍ2 であり、酸素流量比を０％〜１００％の間で変化
させた。図中横軸は、放電ガス中の酸素ガスの流量比
（％）であり、縦軸は酸化亜鉛膜の導電率（Ｓ／ｃｍ）
である。
ガラス基板に酸化亜鉛膜を２００ｎｍ形成する場合、ノ
ンドープの酸化亜鉛（９９．９９％）をターゲットとし
て用い、また、放電ガスとしてＡｒガスと酸素ガスとを
用いたときの放電ガス中の酸素流量比と酸化亜鉛膜の導
電率との関係を示すグラフである。成膜条件は、基板温
度３００℃、圧力０．５Ｐａ、ＲＦパワー密度１０Ｗ／
ｃｍ2 であり、酸素流量比を０％〜１００％の間で変化
させた。図中横軸は、放電ガス中の酸素ガスの流量比
（％）であり、縦軸は酸化亜鉛膜の導電率（Ｓ／ｃｍ）
である。
【０００５】酸素流量比が０％の場合（Ａｒガスのみを
放電ガスとして用いる場合）、酸化亜鉛膜の導電率は最
も高く（１×１０-2Ｓ／ｃｍ超）、酸素流量比を０％か
ら１０％まで増大させた場合、前記導電率は１×１０-2
Ｓ／ｃｍ超から約１×１０-8Ｓ／ｃｍへ急激に低下す
る。また、２５％まで増大させた場合は約１×１０-9Ｓ
／ｃｍに低下し、５０％まで増大させた場合は約１×１
０-10Ｓ／ｃｍに低下する。５０％から１００％まで増
大させた場合、前記導電率は緩やかに低下し、１００％
（酸素ガスのみを放電ガスとして用いる場合）で最も低
くなる。グラフから、放電ガス中の酸素ガスの流量比の
増大（０％〜１００％）に伴い、導電率が低下（１×１
０-2Ｓ／ｃｍ超〜１×１０-10Ｓ／ｃｍ未満）すること
がわかる。これは、酸化亜鉛膜中に酸素が多く含まれた
場合、酸素欠陥に起因するドナーが減少して導電率が低
下するためと考えられる。
放電ガスとして用いる場合）、酸化亜鉛膜の導電率は最
も高く（１×１０-2Ｓ／ｃｍ超）、酸素流量比を０％か
ら１０％まで増大させた場合、前記導電率は１×１０-2
Ｓ／ｃｍ超から約１×１０-8Ｓ／ｃｍへ急激に低下す
る。また、２５％まで増大させた場合は約１×１０-9Ｓ
／ｃｍに低下し、５０％まで増大させた場合は約１×１
０-10Ｓ／ｃｍに低下する。５０％から１００％まで増
大させた場合、前記導電率は緩やかに低下し、１００％
（酸素ガスのみを放電ガスとして用いる場合）で最も低
くなる。グラフから、放電ガス中の酸素ガスの流量比の
増大（０％〜１００％）に伴い、導電率が低下（１×１
０-2Ｓ／ｃｍ超〜１×１０-10Ｓ／ｃｍ未満）すること
がわかる。これは、酸化亜鉛膜中に酸素が多く含まれた
場合、酸素欠陥に起因するドナーが減少して導電率が低
下するためと考えられる。
【０００６】また、不純物がドーピングされた酸化亜鉛
をターゲットとして用いる場合は、酸素ガスの流量比を
変更しても導電率がほとんど変化しない。以上のような
結果から、発明者らは、ノンドープの酸化亜鉛ターゲッ
トを用い、放電ガス中の酸素ガスの分圧（ここでは流量
比）を変更することによって、酸化亜鉛膜の導電率を容
易に、また広範囲かつ高精度に変更できるという知見を
得た。
をターゲットとして用いる場合は、酸素ガスの流量比を
変更しても導電率がほとんど変化しない。以上のような
結果から、発明者らは、ノンドープの酸化亜鉛ターゲッ
トを用い、放電ガス中の酸素ガスの分圧（ここでは流量
比）を変更することによって、酸化亜鉛膜の導電率を容
易に、また広範囲かつ高精度に変更できるという知見を
得た。
【０００７】本発明は、斯かる知見に基づいてなされた
ものであり、ノンドープの酸化亜鉛ターゲットを用い、
スパッタ法によって酸化亜鉛膜を形成する場合に、放電
ガス中の酸素ガスの分圧を変更することにより、材料コ
ストを低減して、導電率が異なる酸化亜鉛膜を容易に成
膜できる成膜方法を提供することを目的とする。本発明
の他の目的は、放電ガス中の酸素ガスの分圧を連続的に
増減させることにより、導電率が膜厚方向に連続して変
化する酸化亜鉛膜を容易に形成できる成膜方法を提供す
ることにある。本発明の他の目的は、放電ガス中の酸素
ガスの分圧の増加と減少とを反復させることにより、容
易に、導電率が低い酸化亜鉛膜と高い酸化亜鉛膜とを交
互に積層できる成膜方法を提供することにある。本発明
の更に他の目的は、放電ガス中の酸素ガスの分圧を連続
的に減少させて酸化亜鉛膜を成膜することにより、材料
コストを低減して、導電率が、基板側から膜圧方向へ連
続して増加する酸化亜鉛膜を備える半導体装置を容易に
形成できる半導体装置の製造方法を提供することにあ
る。
ものであり、ノンドープの酸化亜鉛ターゲットを用い、
スパッタ法によって酸化亜鉛膜を形成する場合に、放電
ガス中の酸素ガスの分圧を変更することにより、材料コ
ストを低減して、導電率が異なる酸化亜鉛膜を容易に成
膜できる成膜方法を提供することを目的とする。本発明
の他の目的は、放電ガス中の酸素ガスの分圧を連続的に
増減させることにより、導電率が膜厚方向に連続して変
化する酸化亜鉛膜を容易に形成できる成膜方法を提供す
ることにある。本発明の他の目的は、放電ガス中の酸素
ガスの分圧の増加と減少とを反復させることにより、容
易に、導電率が低い酸化亜鉛膜と高い酸化亜鉛膜とを交
互に積層できる成膜方法を提供することにある。本発明
の更に他の目的は、放電ガス中の酸素ガスの分圧を連続
的に減少させて酸化亜鉛膜を成膜することにより、材料
コストを低減して、導電率が、基板側から膜圧方向へ連
続して増加する酸化亜鉛膜を備える半導体装置を容易に
形成できる半導体装置の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】第１発明に係る成膜方法
は、スパッタ法によって酸化亜鉛膜を形成する成膜方法
において、ターゲットとしてノンドープの酸化亜鉛を用
い、放電ガスとして不活性ガス、酸素ガス、又は不活性
ガスと酸素ガスとの混合ガスを用い、成膜中に酸素ガス
の分圧を増減させることを特徴とする。
は、スパッタ法によって酸化亜鉛膜を形成する成膜方法
において、ターゲットとしてノンドープの酸化亜鉛を用
い、放電ガスとして不活性ガス、酸素ガス、又は不活性
ガスと酸素ガスとの混合ガスを用い、成膜中に酸素ガス
の分圧を増減させることを特徴とする。
【０００９】第１発明にあっては、酸化亜鉛膜を成膜し
ている時の放電ガス中の酸素ガスの分圧に応じて、成膜
された酸化亜鉛膜の導電率が変化するため、ノンドープ
の酸化亜鉛のみをターゲットの材料として用い、放電ガ
ス中の酸素ガスの分圧を変更することによって酸化亜鉛
膜内の導電率を調整することができる。即ち、酸化亜鉛
のみを用いるため材料コストを低減することができ、タ
ーゲットを交換する必要がないため製造工程数を減少さ
せることができ、酸素ガスの分圧を変更することによっ
て導電率を調整できるため導電率が異なる酸化亜鉛膜を
容易に形成することができる。以上のようにして、酸化
亜鉛膜を用いてなる電子デバイスが高コスト化を防止す
ることができ、また、前記電子デバイスを設計する場合
の自由度を向上させることができる。なお、放電ガス中
の酸素ガスの分圧を１００％にした場合、放電ガスは酸
素ガスのみで構成され、酸素ガスの分圧を０％にした場
合、放電ガスは不活性ガスのみで構成される。
ている時の放電ガス中の酸素ガスの分圧に応じて、成膜
された酸化亜鉛膜の導電率が変化するため、ノンドープ
の酸化亜鉛のみをターゲットの材料として用い、放電ガ
ス中の酸素ガスの分圧を変更することによって酸化亜鉛
膜内の導電率を調整することができる。即ち、酸化亜鉛
のみを用いるため材料コストを低減することができ、タ
ーゲットを交換する必要がないため製造工程数を減少さ
せることができ、酸素ガスの分圧を変更することによっ
て導電率を調整できるため導電率が異なる酸化亜鉛膜を
容易に形成することができる。以上のようにして、酸化
亜鉛膜を用いてなる電子デバイスが高コスト化を防止す
ることができ、また、前記電子デバイスを設計する場合
の自由度を向上させることができる。なお、放電ガス中
の酸素ガスの分圧を１００％にした場合、放電ガスは酸
素ガスのみで構成され、酸素ガスの分圧を０％にした場
合、放電ガスは不活性ガスのみで構成される。
【００１０】第２発明に係る成膜方法は、前記分圧を連
続的に増減させることを特徴とする。第２発明にあって
は、酸化亜鉛膜を成膜している時の放電ガス中の酸素ガ
スの分圧を連続的に増加させた場合、成膜された酸化亜
鉛膜の導電率が連続的に減少し、前記分圧を連続的に減
少させた場合、前記導電率が連続的に増大するため、導
電率が膜厚方向に連続して変化する酸化亜鉛膜を容易に
形成することができる。このため、例えばＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）／半導体膜（活
性層）構造の積層膜を、低コストで容易に形成すること
ができる。
続的に増減させることを特徴とする。第２発明にあって
は、酸化亜鉛膜を成膜している時の放電ガス中の酸素ガ
スの分圧を連続的に増加させた場合、成膜された酸化亜
鉛膜の導電率が連続的に減少し、前記分圧を連続的に減
少させた場合、前記導電率が連続的に増大するため、導
電率が膜厚方向に連続して変化する酸化亜鉛膜を容易に
形成することができる。このため、例えばＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）／半導体膜（活
性層）構造の積層膜を、低コストで容易に形成すること
ができる。
【００１１】第３発明に係る成膜方法は、前記分圧を交
互に増加／減少させることを特徴とする。第３発明にあ
っては、例えば、放電ガス中の酸素ガスの分圧を高くし
て第１酸化亜鉛膜を成膜し、次いで、前記分圧を低くし
て、第１酸化亜鉛膜上に第２酸化亜鉛膜を成膜する。こ
の場合、第１酸化亜鉛膜は第２酸化亜鉛膜より導電率が
低い。このようにして、導電率が高い酸化亜鉛膜と低い
酸化亜鉛膜とを交互に、容易に積層することができるた
め、導電率が異なる酸化亜鉛膜の積層構造を、低コスト
で容易に形成することができる。
互に増加／減少させることを特徴とする。第３発明にあ
っては、例えば、放電ガス中の酸素ガスの分圧を高くし
て第１酸化亜鉛膜を成膜し、次いで、前記分圧を低くし
て、第１酸化亜鉛膜上に第２酸化亜鉛膜を成膜する。こ
の場合、第１酸化亜鉛膜は第２酸化亜鉛膜より導電率が
低い。このようにして、導電率が高い酸化亜鉛膜と低い
酸化亜鉛膜とを交互に、容易に積層することができるた
め、導電率が異なる酸化亜鉛膜の積層構造を、低コスト
で容易に形成することができる。
【００１２】第４発明に係る半導体装置の製造方法は、
基板上に酸化亜鉛膜をスパッタ法によって積層し、ソー
ス電極、ドレイン電極、及びゲート電極を設ける半導体
装置の製造方法において、ターゲットとしてノンドープ
の酸化亜鉛を用い、放電ガスとして不活性ガス、酸素ガ
ス、又は不活性ガスと酸素ガスとの混合ガスを用い、ま
ず、酸素ガス又は前記混合ガスを放電ガスとして用いて
スパッタ法によって第１酸化亜鉛膜の成膜を開始し、次
いで、前記放電ガス中の酸素分圧を連続的に減少させな
がらスパッタ法によって第２酸化亜鉛膜の成膜を行な
い、次に、該第２酸化亜鉛膜を分割する溝部を形成し、
次いで、該溝部の上に絶縁層を介してゲート電極を設
け、前記溝部を挟むようにして前記第２酸化亜鉛膜上に
ソース電極及びドレイン電極を設けることを特徴とす
る。
基板上に酸化亜鉛膜をスパッタ法によって積層し、ソー
ス電極、ドレイン電極、及びゲート電極を設ける半導体
装置の製造方法において、ターゲットとしてノンドープ
の酸化亜鉛を用い、放電ガスとして不活性ガス、酸素ガ
ス、又は不活性ガスと酸素ガスとの混合ガスを用い、ま
ず、酸素ガス又は前記混合ガスを放電ガスとして用いて
スパッタ法によって第１酸化亜鉛膜の成膜を開始し、次
いで、前記放電ガス中の酸素分圧を連続的に減少させな
がらスパッタ法によって第２酸化亜鉛膜の成膜を行な
い、次に、該第２酸化亜鉛膜を分割する溝部を形成し、
次いで、該溝部の上に絶縁層を介してゲート電極を設
け、前記溝部を挟むようにして前記第２酸化亜鉛膜上に
ソース電極及びドレイン電極を設けることを特徴とす
る。
【００１３】第４発明にあっては、第１酸化亜鉛膜の形
成後、第２発明の成膜方法を用いて放電ガス中の酸素分
圧を連続的に減少させながら第２酸化亜鉛膜を成膜する
ため、半導体装置を形成する場合に、第２発明の効果を
得ることができる。即ち、材料コストを低減して、導電
率が、基板側から膜圧方向へ連続して増加する酸化亜鉛
膜を備える半導体装置を容易に形成することができる。
また、放電ガス中の酸素分圧を連続的に減少させること
によって、第２酸化亜鉛膜の導電率は、基板側から膜圧
方向へ連続的に増大する。このため、導電率が高い第２
酸化亜鉛膜のソース電極側及びドレイン電極側の領域
を、ソース領域及びドレイン領域として作用させること
ができ、前記領域よりも導電率が低い第２酸化亜鉛膜の
第１酸化亜鉛膜側の領域を、ＬＤＤ領域として作用させ
ることができる。なお、放電ガス中の酸素ガスの分圧を
１００％にした場合、放電ガスは酸素ガスのみで構成さ
れ、酸素ガスの分圧を０％にした場合、放電ガスは不活
性ガスのみで構成される。
成後、第２発明の成膜方法を用いて放電ガス中の酸素分
圧を連続的に減少させながら第２酸化亜鉛膜を成膜する
ため、半導体装置を形成する場合に、第２発明の効果を
得ることができる。即ち、材料コストを低減して、導電
率が、基板側から膜圧方向へ連続して増加する酸化亜鉛
膜を備える半導体装置を容易に形成することができる。
また、放電ガス中の酸素分圧を連続的に減少させること
によって、第２酸化亜鉛膜の導電率は、基板側から膜圧
方向へ連続的に増大する。このため、導電率が高い第２
酸化亜鉛膜のソース電極側及びドレイン電極側の領域
を、ソース領域及びドレイン領域として作用させること
ができ、前記領域よりも導電率が低い第２酸化亜鉛膜の
第１酸化亜鉛膜側の領域を、ＬＤＤ領域として作用させ
ることができる。なお、放電ガス中の酸素ガスの分圧を
１００％にした場合、放電ガスは酸素ガスのみで構成さ
れ、酸素ガスの分圧を０％にした場合、放電ガスは不活
性ガスのみで構成される。
【００１４】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて詳述する。本実施の形態にあって
は、公知のＲＦスパッタリング装置を用いてガラス基板
に酸化亜鉛膜を成膜する。ターゲットとしてはノンドー
プの酸化亜鉛（９９．９９％）を用い、放電ガスとして
は酸素ガスとＡｒガスとを用いる。成膜条件は、基板温
度３００℃、圧力０．５Ｐａ、ＲＦパワー密度１０Ｗ／
ｃｍ2 である。また、酸素ガスの分圧は、Ａｒガスと酸
素ガスとの流量比を変更することによって調整する。
示す図面に基づいて詳述する。本実施の形態にあって
は、公知のＲＦスパッタリング装置を用いてガラス基板
に酸化亜鉛膜を成膜する。ターゲットとしてはノンドー
プの酸化亜鉛（９９．９９％）を用い、放電ガスとして
は酸素ガスとＡｒガスとを用いる。成膜条件は、基板温
度３００℃、圧力０．５Ｐａ、ＲＦパワー密度１０Ｗ／
ｃｍ2 である。また、酸素ガスの分圧は、Ａｒガスと酸
素ガスとの流量比を変更することによって調整する。
【００１５】実施の形態 １．図１及び図２は、本発明
の実施の形態１に係る成膜方法を用いてＬＤＤ／半導体
膜構造の積層膜を有するＦＥＴを形成する場合の説明図
である。放電ガス中の酸素ガスの流量比を３％にし、ガ
ラス基板１０の一面に、膜厚２００ｎｍの酸化亜鉛半導
体膜１１を形成する（図１（ａ））。続いて、放電をオ
フにすることなく酸素ガスの流量比を３％から０％（即
ち、放電ガスはＡｒガスのみ）まで連続的に減少させ
て、酸化亜鉛半導体膜１１上に膜厚１０ｎｍのＬＤＤ／
ソース・ドレイン膜１２を形成する（図１（ｂ））。次
いで、希塩酸を用いてエッチングを行ない、ＬＤＤ／ソ
ース・ドレイン膜１２の一部を除去することにより、溝
部１２ａを形成する（図１（ｃ））。
の実施の形態１に係る成膜方法を用いてＬＤＤ／半導体
膜構造の積層膜を有するＦＥＴを形成する場合の説明図
である。放電ガス中の酸素ガスの流量比を３％にし、ガ
ラス基板１０の一面に、膜厚２００ｎｍの酸化亜鉛半導
体膜１１を形成する（図１（ａ））。続いて、放電をオ
フにすることなく酸素ガスの流量比を３％から０％（即
ち、放電ガスはＡｒガスのみ）まで連続的に減少させ
て、酸化亜鉛半導体膜１１上に膜厚１０ｎｍのＬＤＤ／
ソース・ドレイン膜１２を形成する（図１（ｂ））。次
いで、希塩酸を用いてエッチングを行ない、ＬＤＤ／ソ
ース・ドレイン膜１２の一部を除去することにより、溝
部１２ａを形成する（図１（ｃ））。
【００１６】ＬＤＤ／ソース・ドレイン膜１２上及び溝
部１２ａ内に、プラズマＣＶＤ法によってＳｉＮを堆積
し、膜厚５００ｎｍの絶縁膜１３０を形成し（図２
（ａ））、ＬＤＤ／ソース・ドレイン膜１２上の絶縁膜
１３０のみをエッチングによって除去して溝部１２ａを
底部とする絶縁層１３を形成する（図２（ｂ））。最後
に、ＬＤＤ／ソース・ドレイン膜１２上及び絶縁層１３
上にＡｌ膜を形成することによって、ＬＤＤ／ソース・
ドレイン膜１２上にソース電極１４１及びドレイン電極
１４３を形成し、絶縁層１３上にゲート電極１４２を形
成する（図２（ｃ））。
部１２ａ内に、プラズマＣＶＤ法によってＳｉＮを堆積
し、膜厚５００ｎｍの絶縁膜１３０を形成し（図２
（ａ））、ＬＤＤ／ソース・ドレイン膜１２上の絶縁膜
１３０のみをエッチングによって除去して溝部１２ａを
底部とする絶縁層１３を形成する（図２（ｂ））。最後
に、ＬＤＤ／ソース・ドレイン膜１２上及び絶縁層１３
上にＡｌ膜を形成することによって、ＬＤＤ／ソース・
ドレイン膜１２上にソース電極１４１及びドレイン電極
１４３を形成し、絶縁層１３上にゲート電極１４２を形
成する（図２（ｃ））。
【００１７】以上のような成膜方法によれば、ｎ- 型の
酸化亜鉛半導体膜１１上に、酸素ガスの流量比を３％か
ら０％まで連続的に減少させて酸化亜鉛半導体膜を成膜
することによって、ｎ- 型からｎ+ 型へ連続的に変化す
るＬＤＤ／ソース・ドレイン膜１２を容易に積層するこ
とができる。また、酸素ガスの流量比を連続的に減少さ
せて成膜するため、ＬＤＤ／ソース・ドレイン膜１２
は、導電率が、基板側から膜圧方向へ連続的に増大す
る。このため、ＬＤＤ／ソース・ドレイン膜１２のソー
ス電極１４１側及びドレイン電極１４３側の領域は導電
率が高く、ソース領域及びドレイン領域として作用し、
ＬＤＤ／ソース・ドレイン膜１２の酸化亜鉛半導体膜１
１側の領域は、ソース領域及びドレイン領域よりも導電
率が低く、ＬＤＤ領域として作用する。即ち、ＬＤＤ／
半導体膜構造の積層膜を有するＦＥＴを低コストで、ま
た容易に形成することができる。
酸化亜鉛半導体膜１１上に、酸素ガスの流量比を３％か
ら０％まで連続的に減少させて酸化亜鉛半導体膜を成膜
することによって、ｎ- 型からｎ+ 型へ連続的に変化す
るＬＤＤ／ソース・ドレイン膜１２を容易に積層するこ
とができる。また、酸素ガスの流量比を連続的に減少さ
せて成膜するため、ＬＤＤ／ソース・ドレイン膜１２
は、導電率が、基板側から膜圧方向へ連続的に増大す
る。このため、ＬＤＤ／ソース・ドレイン膜１２のソー
ス電極１４１側及びドレイン電極１４３側の領域は導電
率が高く、ソース領域及びドレイン領域として作用し、
ＬＤＤ／ソース・ドレイン膜１２の酸化亜鉛半導体膜１
１側の領域は、ソース領域及びドレイン領域よりも導電
率が低く、ＬＤＤ領域として作用する。即ち、ＬＤＤ／
半導体膜構造の積層膜を有するＦＥＴを低コストで、ま
た容易に形成することができる。
【００１８】以上のようにして形成されたＦＥＴは、Ｌ
ＤＤ／半導体膜構造によってドレイン電極近傍の電界を
緩和することができ、ホットエレクトロンによるＦＥＴ
の性能劣化（高速に加速されたキャリアが絶縁層１３中
に注入され、固定電荷となること）を防止できる。
ＤＤ／半導体膜構造によってドレイン電極近傍の電界を
緩和することができ、ホットエレクトロンによるＦＥＴ
の性能劣化（高速に加速されたキャリアが絶縁層１３中
に注入され、固定電荷となること）を防止できる。
【００１９】実施の形態 ２．図３は、本発明の実施の
形態２に係る成膜方法を用いて導電率が異なる酸化亜鉛
膜の多層膜を形成する場合の説明図である。酸素ガスの
流量比を１００％にして（即ち、酸素ガスのみを放電ガ
スとして用いて）、ガラス基板２０の一面に、膜厚１０
０Åの第１酸化亜鉛膜２１を形成する（図３（ａ））。
続いて、放電をオフにし、酸素ガスの流量比を０％に減
少させて（即ち、Ａｒガスのみを放電ガスとして用い
て）、放電を再開し、第１酸化亜鉛膜２１上に膜厚１０
０Åの第２酸化亜鉛膜２２を積層する（図３（ｂ））。
同様にして、第１酸化亜鉛膜２１と第２酸化亜鉛膜２２
とを交互に積層する（図３（ｃ））。
形態２に係る成膜方法を用いて導電率が異なる酸化亜鉛
膜の多層膜を形成する場合の説明図である。酸素ガスの
流量比を１００％にして（即ち、酸素ガスのみを放電ガ
スとして用いて）、ガラス基板２０の一面に、膜厚１０
０Åの第１酸化亜鉛膜２１を形成する（図３（ａ））。
続いて、放電をオフにし、酸素ガスの流量比を０％に減
少させて（即ち、Ａｒガスのみを放電ガスとして用い
て）、放電を再開し、第１酸化亜鉛膜２１上に膜厚１０
０Åの第２酸化亜鉛膜２２を積層する（図３（ｂ））。
同様にして、第１酸化亜鉛膜２１と第２酸化亜鉛膜２２
とを交互に積層する（図３（ｃ））。
【００２０】以上のような成膜方法によって形成された
多層膜は、高抵抗の第１酸化亜鉛膜２１と低抵抗の第２
酸化亜鉛膜２２とが積層してなる。このため、第２酸化
亜鉛膜２２，２２，…は、第１酸化亜鉛膜２１，２１，
…によって夫々絶縁されている。
多層膜は、高抵抗の第１酸化亜鉛膜２１と低抵抗の第２
酸化亜鉛膜２２とが積層してなる。このため、第２酸化
亜鉛膜２２，２２，…は、第１酸化亜鉛膜２１，２１，
…によって夫々絶縁されている。
【００２１】図４は、前記成膜方法で形成された多層膜
の模式図である。図中２は、電気伝導に寄与する電子で
ある。該電子２は、該電子２が位置する第２酸化亜鉛膜
２２の内部を移動し、第１酸化亜鉛膜２１を通過して他
の第２酸化亜鉛膜２２へ移動することがない。即ち、電
子２，２，…を各第２酸化亜鉛膜２２内に閉じこめるこ
とができ、不純物散乱による移動度の低下を防止でき
る。このため、前記多層膜は高電子移動度を有する。即
ち、本実施の形態の成膜方法は、導電率が異なる多層膜
を備えるため高電子移動度を有する電子デバイス（例え
ばＴＦＴ）を、低コストで、また容易に形成することが
できる。
の模式図である。図中２は、電気伝導に寄与する電子で
ある。該電子２は、該電子２が位置する第２酸化亜鉛膜
２２の内部を移動し、第１酸化亜鉛膜２１を通過して他
の第２酸化亜鉛膜２２へ移動することがない。即ち、電
子２，２，…を各第２酸化亜鉛膜２２内に閉じこめるこ
とができ、不純物散乱による移動度の低下を防止でき
る。このため、前記多層膜は高電子移動度を有する。即
ち、本実施の形態の成膜方法は、導電率が異なる多層膜
を備えるため高電子移動度を有する電子デバイス（例え
ばＴＦＴ）を、低コストで、また容易に形成することが
できる。
【００２２】なお、実施の形態１及び２では、ＲＦスパ
ッタリング装置を用い、放電ガスとして酸素ガスとＡｒ
ガスとを用いたが、ＤＣスパッタリング装置、ＥＣＲス
パッタリング装置、又はヘリコンプラズマ波スパッタリ
ング装置等を用い、放電ガスとして、酸素ガスとＨｅガ
ス、Ｎｅガス、又はＫｒガス等の希ガスとを用いても良
い。また、本発明の成膜方法を、透光性を有する薄膜ト
ランジスタ、光センサ、又は圧電体等の電子デバイスを
形成する場合に用いても良い。
ッタリング装置を用い、放電ガスとして酸素ガスとＡｒ
ガスとを用いたが、ＤＣスパッタリング装置、ＥＣＲス
パッタリング装置、又はヘリコンプラズマ波スパッタリ
ング装置等を用い、放電ガスとして、酸素ガスとＨｅガ
ス、Ｎｅガス、又はＫｒガス等の希ガスとを用いても良
い。また、本発明の成膜方法を、透光性を有する薄膜ト
ランジスタ、光センサ、又は圧電体等の電子デバイスを
形成する場合に用いても良い。
【００２３】
【発明の効果】本発明の成膜方法によれば、材料コスト
を低減して、導電率が異なる酸化亜鉛膜を容易に成膜す
ることができる。また、導電率が膜厚方向に連続して変
化する酸化亜鉛膜を形成することができる。更に、導電
率が低い酸化亜鉛膜と高い酸化亜鉛膜とを交互に積層す
ることができる。また、本発明の半導体装置の製造方法
によれば、材料コストを低減して、導電率が膜厚方向に
連続して変化する酸化亜鉛膜を備える半導体装置を容易
に形成できる等、本発明は優れた効果を奏する。
を低減して、導電率が異なる酸化亜鉛膜を容易に成膜す
ることができる。また、導電率が膜厚方向に連続して変
化する酸化亜鉛膜を形成することができる。更に、導電
率が低い酸化亜鉛膜と高い酸化亜鉛膜とを交互に積層す
ることができる。また、本発明の半導体装置の製造方法
によれば、材料コストを低減して、導電率が膜厚方向に
連続して変化する酸化亜鉛膜を備える半導体装置を容易
に形成できる等、本発明は優れた効果を奏する。
【図１】本発明の実施の形態１に係る成膜方法の説明図
である。
である。
【図２】本発明の実施の形態１に係る成膜方法の説明図
である。
である。
【図３】本発明の実施の形態２に係る成膜方法の説明図
である。
である。
【図４】本発明の実施の形態２に係る成膜方法で形成さ
れた多層膜の模式図である。
れた多層膜の模式図である。
【図５】放電ガス中の酸素流量比と酸化亜鉛膜の導電率
との関係を示すグラフである。
との関係を示すグラフである。
【符号の説明】
１１ 酸化亜鉛半導体膜
１２ ＬＤＤ／ソース・ドレイン膜
２１ 第１酸化亜鉛膜
２２ 第２酸化亜鉛膜
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 41/18 Ｈ０１Ｌ 29/78 ６１８Ｂ
41/24 41/22 Ａ
// Ｃ２３Ｃ 14/08 41/18 １０１Ｚ
Ｆターム(参考） 4K029 AA24 BA49 BD02 CA06 DC05
4M104 AA09 BB36 BB40 DD40 DD41
5F103 AA08 BB22 DD30 LL07 LL13
RR08
5F110 AA16 CC01 DD02 EE03 FF03
FF30 GG01 GG04 GG19 GG24
GG37 GG43 HK03 HK08 HK21
HK28 HM15 QQ08
Claims (4)
- 【請求項１】 スパッタ法によって酸化亜鉛膜を形成す
る成膜方法において、 ターゲットとしてノンドープの酸化亜鉛を用い、放電ガ
スとして不活性ガス、酸素ガス、又は不活性ガスと酸素
ガスとの混合ガスを用い、成膜中に酸素ガスの分圧を増
減させることを特徴とする成膜方法。 - 【請求項２】 前記分圧を連続的に増減させることを特
徴とする請求項１に記載の成膜方法。 - 【請求項３】 前記分圧を交互に増加／減少させること
を特徴とする請求項１に記載の成膜方法。 - 【請求項４】 基板上に酸化亜鉛膜をスパッタ法によっ
て積層し、ソース電極、ドレイン電極、及びゲート電極
を設ける半導体装置の製造方法において、 ターゲットとしてノンドープの酸化亜鉛を用い、放電ガ
スとして不活性ガス、酸素ガス、又は不活性ガスと酸素
ガスとの混合ガスを用い、まず、酸素ガス又は前記混合
ガスを放電ガスとして用いてスパッタ法によって第１酸
化亜鉛膜の成膜を開始し、次いで、前記放電ガス中の酸
素分圧を連続的に減少させながらスパッタ法によって第
２酸化亜鉛膜の成膜を行ない、次に、該第２酸化亜鉛膜
を分割する溝部を形成し、次いで、該溝部の上に絶縁層
を介してゲート電極を設け、前記溝部を挟むようにして
前記第２酸化亜鉛膜上にソース電極及びドレイン電極を
設けることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072906A JP3819793B2 (ja) | 2002-03-15 | 2002-03-15 | 成膜方法及び半導体装置の製造方法 |
| US10/390,563 US7049190B2 (en) | 2002-03-15 | 2003-03-17 | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| CN03120453.8A CN1445821A (zh) | 2002-03-15 | 2003-03-17 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072906A JP3819793B2 (ja) | 2002-03-15 | 2002-03-15 | 成膜方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273134A true JP2003273134A (ja) | 2003-09-26 |
| JP3819793B2 JP3819793B2 (ja) | 2006-09-13 |
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|---|---|
| JP (1) | JP3819793B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005226131A (ja) * | 2004-02-13 | 2005-08-25 | Sumitomo Heavy Ind Ltd | 酸化亜鉛膜の製造方法 |
| JP2007258599A (ja) * | 2006-03-24 | 2007-10-04 | Sanyo Electric Co Ltd | 半導体素子及び半導体素子の製造方法 |
| JP2009265629A (ja) * | 2008-03-31 | 2009-11-12 | Kochi Univ Of Technology | 表示用基板及びその製造方法並びに表示装置 |
| JP2010027808A (ja) * | 2008-07-17 | 2010-02-04 | Ricoh Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP2010535431A (ja) * | 2007-08-02 | 2010-11-18 | アプライド マテリアルズ インコーポレイテッド | 薄膜半導体材料を用いる薄膜トランジスタ |
| JP2011129938A (ja) * | 2011-01-17 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、液晶テレビジョン装置、及びｅｌテレビジョン装置 |
| JP2011527108A (ja) * | 2008-07-02 | 2011-10-20 | アプライド マテリアルズ インコーポレイテッド | 多重アクティブチャネル層を用いた薄膜トランジスタ |
| JP2016208046A (ja) * | 2010-03-08 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 処理装置及び処理装置の作製方法 |
| JP2017028302A (ja) * | 2009-11-20 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2018022879A (ja) * | 2016-07-20 | 2018-02-08 | 株式会社リコー | 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム |
| JP2019057719A (ja) * | 2008-11-28 | 2019-04-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2022068149A (ja) * | 2008-09-19 | 2022-05-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2002
- 2002-03-15 JP JP2002072906A patent/JP3819793B2/ja not_active Expired - Fee Related
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| JP2010027808A (ja) * | 2008-07-17 | 2010-02-04 | Ricoh Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP7362798B2 (ja) | 2008-09-19 | 2023-10-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2022068149A (ja) * | 2008-09-19 | 2022-05-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2019057719A (ja) * | 2008-11-28 | 2019-04-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US10186619B2 (en) | 2009-11-20 | 2019-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2017028302A (ja) * | 2009-11-20 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9852108B2 (en) | 2010-03-08 | 2017-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Processor including first transistor and second transistor |
| JP2016208046A (ja) * | 2010-03-08 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 処理装置及び処理装置の作製方法 |
| JP2011129938A (ja) * | 2011-01-17 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、液晶テレビジョン装置、及びｅｌテレビジョン装置 |
| JP2018022879A (ja) * | 2016-07-20 | 2018-02-08 | 株式会社リコー | 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム |
| US11018262B2 (en) | 2016-07-20 | 2021-05-25 | Ricoh Company, Ltd. | Field-effect transistor, method for producing the same, display element, image display device, and system |
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