JP2003249586A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP2003249586A
JP2003249586A JP2002048831A JP2002048831A JP2003249586A JP 2003249586 A JP2003249586 A JP 2003249586A JP 2002048831 A JP2002048831 A JP 2002048831A JP 2002048831 A JP2002048831 A JP 2002048831A JP 2003249586 A JP2003249586 A JP 2003249586A
Authority
JP
Japan
Prior art keywords
semiconductor element
copper
insulating frame
layer
heat dissipation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002048831A
Other languages
English (en)
Other versions
JP3850312B2 (ja
Inventor
Seigo Matsuzono
清吾 松園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2002048831A priority Critical patent/JP3850312B2/ja
Publication of JP2003249586A publication Critical patent/JP2003249586A/ja
Application granted granted Critical
Publication of JP3850312B2 publication Critical patent/JP3850312B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体素子収納用パッケージにおいて、放熱
基体の熱伝導率が低いために、高信頼性で良好な熱放散
を行なうことが困難であった。 【解決手段】 上面に半導体素子4が載置される載置部
を有する放熱基体3と、その上面に取着され、配線層8
を有する絶縁枠体1と、絶縁枠体1の上面に取着される
蓋体2とから成り、絶縁枠体1は比誘電率が7以下のガ
ラスセラミックス焼結体で、配線層8は電気抵抗率が2.
5μΩ・cm以下の金属材料で形成されており、放熱基
体3は、タングステンまたはモリブデンの多孔質体に銅
を含浸させて成る複合材料層3aとその上下面に形成さ
れた銅層3bとから成るとともに、複合材料層3aの厚
みをt1、銅層3bの厚みをt2としたとき、30μm≦
t2≦300μmかつt2≦0.15×t1である半導体素子
収納用パッケージである。半導体素子4の熱を効率良く
放散でき、放熱基体3と絶縁枠体1との高信頼性の接合
ができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子収納用パ
ッケージに関し、特にガリウム砒素(GaAs)・イン
ジウム燐(InP)・シリコン(Si)等の高発熱の半
導体素子が搭載される放熱特性に優れた高信頼性用途の
半導体素子収納用パッケージに関するものである。
【0002】
【従来の技術】従来、半導体素子を収容するための半導
体素子収納用パッケージは、一般に酸化アルミニウム質
焼結体・ムライト質焼結体・ガラスセラミックス焼結体
等の電気絶縁材料から成り、上面に半導体素子を収容す
るための凹部を有する絶縁基体と、この絶縁基体の凹部
から外表面にかけて被着導出されたタングステン・モリ
ブデン・マンガン・銅・銀等の金属粉末から成る複数個
の配線層と、蓋体とから構成されており、絶縁基体の凹
部底面に半導体素子をガラス・樹脂・ロウ材等の接着剤
を介して接着固定するとともにこの半導体素子の各電極
をボンディングワイヤを介して配線層に電気的に接続
し、しかる後、絶縁基体に蓋体をガラス・樹脂・ロウ材
等から成る封止材を介して接合させ、絶縁基体と蓋体と
から成る容器内部に半導体素子等の発熱部品を収容する
ことによって製品としての半導体装置となる。
【0003】この従来の半導体素子収納用パッケージ
は、絶縁基体を構成する酸化アルミニウム質焼結体の熱
伝導率が低い(約15W/mK)ため、絶縁基体に収容さ
れる半導体素子が作動時に多量の熱を発生した場合、そ
の熱を大気中に良好に放散させることができず、その結
果、半導体素子はその発生する熱によって高温となリ、
半導体素子に熱破壊を起こさせたり、特性に熱変化を与
え誤動作を生じるという欠点を有していた。
【0004】そこで、高発熱の半導体素子を収容する半
導体素子収納用パッケージにおいては、絶縁基体を介し
て半導体素子の熱を良好に放散させるために、銅−タン
グステン・銅−モリブデンといった複合金属材料から成
る放熱部品が半導体素子の真下に位置するように設けら
れている。
【0005】例えば、銅−タングステン複合材料から成
る放熱部品はタングステンと銅がマトリクス状に構成さ
れており、銅−タングステン複合材料の熱伝導率は比率
により異なるが、一般的に150乃至200W/mK程度であ
る。
【0006】しかしながら、パワーICや高周波トラン
ジスタ等の大電流を必要とする半導体素子の発展に伴っ
て、半導体素子の発熱量は年々増加する傾向にあり、現
在では250W/mK以上の熱伝導率を持つ放熱部品が求
められている。
【0007】この問題を解決するために、特開平6−26
8115号公報には、半導体装置用放熱基板として、モリブ
デンから成る第1の部材(基材)と銅から成る第2の部
材とのクラッド材でC.M.C.(Cu/Mo/Cu)
構造のものが開示されている。このC.M.C.構造の
クラッド材から成る半導体装置用放熱基板の熱伝導率は
200W/mK以上と非常に高い。
【0008】また、特開平6−268117号公報には、タン
グステン−銅合金およびモリブデン−銅合金から成る群
より選ばれた少なくとも一種の金属材料から成る第1の
部材(基材)の両主面に銅を主材料とする金属材料から
成る第2の部材が熱間一軸加圧法または圧延法のいずれ
かで接合された半導体装置用放熱基板が提案されてお
り、この半導体装置用放熱基板では250W/mK以上の
熱伝導率を達成している。
【0009】
【発明が解決しようとする課題】しかしながら、特開平
6−268115号公報や特開平6−268117号公報に開示され
た半導体装置用放熱基板は、熱伝導率が約250W/mK
と非常に高いが、製造方法として圧延法や熱間一軸加工
法により基材層と銅層とを貼り合わせているため、これ
を半導体素子収納用パッケージの放熱基体として絶縁枠
体を接合すると、接合時の熱応力により基材層と銅層と
の界面にクラックが発生し易いという問題点がある。
【0010】また、銅層と基材層との間に界面が存在す
るために、両層の接触抵抗により、熱伝導率が低下する
こととなるといった問題点がある。
【0011】また、従来の半導体収納用パッケージにお
いては、絶縁枠体を形成する酸化アルミニウム質焼結体
の比誘電率9〜10(室温、1MHz)と高いことから絶
縁枠体に設けた配線層を伝わる電気信号の伝搬速度が遅
く、そのため信号の高速伝搬を要求する半導体素子は収
容が不可となるという問題点を有していた。
【0012】さらに、この従来の半導体収納用パッケー
ジにおいては、絶縁枠体に形成される配線層はタングス
テンやモリブデン・マンガン等の高融点金属材料により
形成されており、これらタングステン等はその比電気抵
抗が5.4μΩ・cm(200℃)以上と高いことから、配線
層に電気信号を伝搬させた場合、電気信号に大きな減衰
が生じ、電気信号を正確、かつ確実に伝搬させることが
できないという問題点を有していた。
【0013】本発明は上記従来の技術における問題点に
鑑み案出されたものであり、その目的は、放熱基体を銅
−タングステンまたは銅−モリブデンに対して溶浸法に
より両面に銅層を形成したものとすることにより、半導
体素子の発生した熱を絶縁体に良好に放散させることが
でき、かつ、銅層を熱間一軸法や圧延等の貼り合わせで
はない溶浸法により形成しているために、絶縁体と放熱
基体とを強固に信頼性よく接合させることが可能で、か
つ内部に高速駆動を行なう半導体素子を収容することが
できる半導体素子収納用パッケージを提案することにあ
る。
【0014】
【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、上面に半導体素子が載置される載置部
を有する放熱基体と、この放熱基体の上面に前記載置部
を囲繞するように取着され、前記半導体素子の電極が電
気的に接続される半導体素子を有する絶縁枠体と、この
絶縁枠体の上面に取着される蓋体とから成る半導体素子
収納用パッケージであって、前記絶縁枠体は比誘電率が
7以下のガラスセラミックス焼結体で、前記配線層は電
気抵抗率が2.5μΩ・cm以下の金属材料で形成されて
おり、前記放熱基体は、タングステンまたはモリブデン
の多孔質体に銅を含浸させて成る複合材料層とその上下
面に形成された銅層とから成るとともに、前記複合材料
層の厚みをt1、前記銅層の厚みをt2としたとき、30
μm≦t2≦300μmかつt2≦0.15×t1であること
を特徴とするものである。
【0015】また、本発明の半導体素子収納用パッケー
ジは、上記構成において、前記複合材料層は、タングス
テンまたはモリブデンの多孔質体に10乃至25重量%の銅
を含浸させて成ることを特徴とするものである。
【0016】また、本発明の半導体素子収納用パッケー
ジは、上記構成において、前記絶縁枠体の前記ガラスセ
ラミックス焼結体は、熱膨張係数が6乃至8×10-6/℃
(室温〜800℃)であることを特徴とするものである。
【0017】本発明の半導体素子収納用パッケージによ
れば、放熱基体が、タングステンまたはモリブデンの多
孔質体に10乃至25重量%の銅を含浸させて成る複合材料
層とその上下面に形成された銅層とから成るとともに、
複合材料層の厚みをt1、銅層の厚みをt2としたと
き、30μm≦t2≦300μmかつt2≦0.15×t1であ
ることから、タングステンまたはモリブデンの多孔質体
に銅を含浸させて成る複合材料層のみで構成された放熱
基体に比べて、これに載置される半導体素子で発生した
熱を、まず表面近傍で銅層によって面内の水平方向によ
り多く逃がすことができるとともに、銅層と複合材料層
中の銅とは連続的につながっているため熱伝導の損失が
小さくなり、その結果、複合材料層内により多く熱を逃
がすことができる。また、複合材料層内は、銅−タング
ステン材料であるので200W/mK以上の熱伝導率が確
保されている。これによって、放熱基体の熱伝導率を25
0W/mK以上と極めて高いものとすることが可能とな
る。
【0018】また、複合材料層の上下面に形成された銅
層は、複合材料層をタングステンまたはモリブデンに銅
を溶浸法で含浸させる際に同時に形成することができる
ことから、熱間一軸法や圧延法で貼り合わせた銅層と異
なり、放熱基体に絶縁枠体を接合する時の熱応力により
銅層と複合材料層との界面にクラックが発生することは
ほとんどなく、その結果、放熱基体に載置されてパッケ
ージ内部に収容される半導体素子を長期にわたり正常
に、かつ安定に作動させることが可能となる。
【0019】また、放熱基体が、タングステンまたはモ
リブデンの多孔質体に銅を含浸させて成る複合材料層と
その上下面に形成された銅層とから成るとともに、複合
材料層の厚みをt1、銅層の厚みをt2としたとき、30
μm≦t2≦300μmかつt2≦0.15×t1であること
から、放熱基体の上面に設けられた半導体素子の載置部
では熱伝導率とともに熱膨張係数も大きい銅の占める割
合が多いにもかかわらず、放熱基体の熱膨張係数を絶縁
枠体の熱膨張係数に近づけることが可能となる。
【0020】特に、複合材料層をタングステンまたはモ
リブデンの多孔質体に10乃至25重量%の銅を含浸させて
成るものとしたときには、放熱基体の熱膨張係数は9×
10-6/℃以下の値になるため、放熱基体と絶縁枠体とを
長期間にわたり良好に、かつ安定に接合させることが可
能となる。
【0021】また、絶縁枠体のガラスセラミックス焼結
体を熱膨張係数が6乃至8×10-6/℃(室温〜800℃)
であるものとしたときには、放熱基体の熱膨張係数をそ
の絶縁枠体の熱膨張係数の近傍の値にすることが可能と
なるので、放熱基体と絶縁枠体とを長期間にわたり良好
に、かつ安定に接合させることが可能となる。
【0022】また本発明の半導体素子収納用パッケージ
によれば、絶縁枠体を比誘電率が7以下のガラスセラミ
ックス焼結体で形成したことから、絶縁枠体に設けた配
線層を伝わる電気信号の伝搬速度を速いものとすること
ができて、信号の高速伝搬を要求する半導体素子の収納
が可能となる。
【0023】また本発明の半導体素子収納用パッケージ
によれば、絶縁枠体を低温焼成(約800℃〜900℃)が可
能なガラスセラミックス焼結体で形成するとともに、絶
縁枠体と同時焼成により形成される配線層を比電気抵抗
が2.5μΩ・cm以下と低い銅や銀・金で形成したこと
から、配線層に電気信号を伝搬させた場合に、電気信号
に大きな減衰が生じることはなく、電気信号を正確、か
つ確実に伝搬させることが可能となる。
【0024】
【発明の実施の形態】以下、本発明を添付図面に基づき
詳細に説明する。
【0025】図1は本発明の半導体素子収納用パッケー
ジの実施の形態の一例を示す断面図であり、1は絶縁枠
体、2は蓋体、3は放熱基体であり、4は半導体素子で
ある。放熱基体3は上面の中央部に半導体素子4が載置
される載置部を有しており、絶縁枠体1は放熱基体3の
上面に載置部を囲繞するように取着されており、これら
絶縁枠体1と蓋体2と放熱基体3とで半導体素子4を収
納する容器が構成される。
【0026】絶縁枠体1は比誘電率が7以下のガラスセ
ラミックス焼結体(線熱膨張係数:6乃至8×10-6
℃)から成り、具体的には、 1)ホウケイ酸ガラスにアルミナもしくはムライトを添
加して成る原料粉末より製作されるガラスセラミックス
焼結体(比誘電率5〜6) 2)コージェライト系結晶化ガラスにアルミナもしくは
ムライトを添加して成る原料粉末より製作されるガラス
セラミックス焼結体(比誘電率5〜6) 3)ムライト系結晶化ガラスにアルミナもしくはムライ
トを添加して成る原料粉末より製作されるガラスセラミ
ックス焼結体(比誘電率5〜6)等で形成されている。
【0027】絶縁枠体1は放熱基体3とロウ材6を介し
て接着固定される。なお、絶縁枠体1の放熱基体3との
接合部にはロウ付け用の金属層(非図示)が形成され
る。
【0028】絶縁枠体1は、例えばホウケイ酸ガラスに
アルミナもしくはムライトを添加して成る原料粉末より
製作されるガラスセラミックス焼結体から成る場合、原
料粉末の組成が重量比で72〜76%のシリカ・15〜17%の
酸化ホウ素・2〜4%の酸化アルミニウム・酸化ナトリ
ウム・酸化カリウムおよび酸化チタンの合計量2〜3%
から成るホウケイ酸粉末に、アルミナ・石英およびコー
ジェライトの各粉末と有機バインダや溶剤等を添加混合
して泥漿物を作るとともに、この泥漿物をドクターブレ
ード法やカレンダーロール法を採用することによってセ
ラミックグリーンシート(セラミック生シート)とな
し、しかる後に、これらセラミックグリーンシートに適
当な打ち抜き加工を施すとともにこれを複数枚積層し、
約900℃の温度で焼成することによって作製される。
【0029】また、絶縁枠体1には、その内側の半導体
素子4の載置部を取り囲む部位から外表面にかけて導出
する配線層8が形成されており、絶縁枠体1の内側に露
出する配線層8の一端には半導体素子4の各電極がボン
ディングワイヤ5を介して電気的に接続され、また、絶
縁枠体1の上面に導出された部位には、外部電気回路と
接続される外部リードピン9が銀ロウ等のロウ材を介し
てロウ付け取着されている。
【0030】この配線層8は、半導体素子4の各電極を
外部電気回路に接続する際の導電路として機能し、銅・
銀・金等の金属粉末により形成されている。
【0031】配線層8は、銅・銀・金等の金属粉末に適
当な有機バインダや溶剤等を添加混合して得た金属ペー
ストを絶縁枠体1となるセラミックグリーンシートに予
め従来周知のスクリーン印刷法等によって所定のパター
ンに印刷塗布しておくことによって、絶縁枠体1の内側
から外表面にかけて被着形成される。
【0032】配線層8を形成する銅・銀・金等はその融
点が約1000℃と低いものの、絶縁枠体1を構成するガラ
スセラミックス焼結体の焼成温度が低いことから、絶縁
枠体1に所定パターンに被着形成することが可能とな
る。
【0033】また、配線層8を形成する銅や銀・金等
は、その電気抵抗率が2.5μΩ・cm以下と低いことか
ら、配線層8を介して容器内部に収容する半導体素子4
と外部電気回路との間に電極信号の出し入れをしたとし
ても、配線層8において電気信号が大きく減衰すること
はなく、その結果、半導体素子4を正確、かつ確実に動
作させることができる。
【0034】さらに、配線層8は、この配線層8が被着
されている絶縁枠体1の比誘電率が7以下(室温、1M
Hz)、好適には5.5〜6と低いことから、配線層8を
伝わる電気信号の伝搬速度が速いものとなり、その結
果、配線層8を介して容器内部に収容する半導体素子4
と外部電気回路との間に電気信号の出し入れをしたとし
ても、電気信号の伝搬に遅延を生じることがなく、半導
体素子4に正確、かつ確実に電子信号を出し入れするこ
とができる。
【0035】なお、配線層8は、銅や銀から成る場合、
その露出する表面にニッケル・金等の耐食性に優れ、か
つボンディングワイヤ5のボンディング性に優れる金属
を1乃至20μmの厚みにメッキ法によって被着させてお
くと、配線層8の酸化腐食を有効に防止できるとともに
配線層8へのボンディングワイヤ5の接続を強固となす
ことができる。従って、配線層8は、その露出する表面
にニッケル・金等の耐食性に優れ、かつボンディング性
に優れる金属を1乃至20μmの厚みに被着させておくこ
とが望ましい。
【0036】また、絶縁枠体1に被着した配線層8にロ
ウ付けされる外部リードピン9は、鉄−ニッケル−コバ
ルト合金や鉄−ニッケル合金等の金属材料から成り、半
導体素子4の各電極を外部電気回路に電気的に接続する
機能を有する。
【0037】外部リードピン9は、例えば、鉄−ニッケ
ル−コバルト合金等の金属から成るインゴット(塊)に
圧延加工法や打ち抜き加工法等、従来周知の貴族加工法
を施すことによって所定形状に形成される。
【0038】放熱基体3は、その上面に半導体素子4の
載置部を有しており、この載置部には半導体素子4が樹
脂・ガラス・ロウ材等の接着材7を介して固定される。
なお、接着材7としてロウ材を用いる場合には、通常、
ロウ付け用の金属層(非図示)が放熱基体3の半導体素
子4との接合部に形成される。また、絶縁枠体1と放熱
基体3とは、銀−銅合金等から成るロウ材6を用い、ロ
ウ材6を600℃から900℃の還元雰囲気中で溶融させた後
に冷却固化させることで接合される。
【0039】放熱基体3は、図2にその概略構成を断面
図で示すように、タングステンまたはモリブデンの多孔
質体に銅を含浸させて成る複合材料層3aとその上下面
に形成された銅層3bとから成る。放熱基体3は、半導
体素子4の作動に伴い発生する熱を吸収するとともに大
気中に放散させる機能を有する。
【0040】放熱基体3の作製は、予め形成されたタン
グステンまたはモリブデンの多孔質体に溶浸法により上
下面から銅を溶融含浸させて複合材料層3aを形成し、
その際に複合材料層3aの上下面に残った銅が銅層3b
となって上下面を被覆しているため、この銅層3bを30
乃至200μmの厚さで残すように研磨することによって
行なわれる。その後、必要に応じて、銅層3bの表面の
耐食性を高め、またロウ材6や接着材7との濡れ性を高
める等の目的で、露出する表面にニッケル等のメッキ層
(非図示)を施す。
【0041】放熱基体3において、複合材料層3aを構
成するタングステンまたはモリブデンの多孔質体は、例
えば中心粒径が数μm乃至100μmのタングステン粉末
またはモリブデン粉末に適量のバインダを混合した後、
約10kN/cm3程度の圧力でプレス体を成形し、この
プレス成形体を約1500℃程度の温度で焼成して焼結させ
ることによって得ることができる。
【0042】そして、この多孔質体に銅を含浸させて複
合材料層3aが形成されるとともに、その上下面に銅層
3bが形成されている。この銅層3bは、通常は、複合
材料層3aに多孔質体の上下面から含浸させた銅のうち
内部に含浸されきれずに残った分が複合材料層3aの上
下面に配置されて形成される。
【0043】そして、この放熱基体3においては、図2
中に示すように、上下面のそれぞれの銅層3bの厚みを
t2、複合材料層3aの厚みをt1としたとき、30μm
≦t2≦300μmかつt2≦0.15×t1とすることが重
要である。t2<30μmとなると、表面近傍で銅層3b
によって面内の水平方向により多く熱を逃がすことがで
きなくなるために、半導体素子4が発生する熱を大気中
に良好に放散することが困難になり、半導体素子4の熱
破壊が起きたり、特性に熱変化を与え誤動作を生じさせ
る傾向がある。他方、t2>300μmとなると、半導体
素子4の載置部における銅の占める割合が大きくなり過
ぎ、熱膨張係数が大きくなり、半導体素子4および放熱
基体3と接合材7との間および絶縁枠体1および放熱基
体3と接合材6との間で破壊や剥離が生じやすくなる傾
向がある。
【0044】また、t2>0.15×t1となると、上記と
同様に、半導体素子4の載置部における銅の占める割合
が大きくなり過ぎ、熱膨張係数が大きくなり、半導体素
子4および放熱基体3と接合材7との間および絶縁枠体
1および放熱基体3と接合材6との間で破壊や剥離が生
じやすくなる傾向がある。
【0045】また、複合材料層3aにおいてタングステ
ンまたはモリブデンの多孔質体に含浸させる銅の含有量
は、放熱基体3の熱膨張係数を6.5乃至9×10-6/℃
と、ガラスセラミックス焼結体から成る絶縁枠体1の熱
膨張係数の近傍の値にするために、10乃至25重量%とし
ておくことが好ましい。この銅の含有量が10重量%未満
となると、放熱基体3の熱膨張係数が6×10-6/℃以下
になるために、半導体素子4および放熱基体3と接合材
7との間および絶縁枠体1および放熱基体3と接合材7
との間で破壊や剥離が生じやすくなる傾向がある。他
方、25重量%を超えると、放熱基体3の熱膨張係数が9
×10-6/℃以上になるために、半導体素子4および放熱
基体3と接合材7との間および絶縁枠体1および放熱基
体3と接合材7との間で破壊や剥離が生じやすくなる傾
向がある。
【0046】なお、このような放熱基体3に対し、絶縁
枠体1としては、放熱基体3の熱膨張係数をその絶縁枠
体1の熱膨張係数の近傍の値にする観点からは、熱膨張
係数が6乃至8×10-6/℃(室温〜800℃)の。ガラス
セラミックス焼結体から成ることが好ましい。
【0047】かくして上述の本発明の半導体素子収納用
パッケージによれば、放熱基体3の上面の載置部に半導
体素子4をガラス・樹脂・ロウ材等から成る接着材7を
介して接着固定して載置するとともにこの半導体素子4
の各電極をボンディングワイヤ5を介して所定の配線層
8に接続させ、しかる後に、絶縁枠体1の上面に蓋体2
をガラス・樹脂・ロウ材等から成る封止材を介して接合
させ、絶縁枠体1と放熱基体3と蓋体2とから成る容器
内部に半導体素子4を気密に収容することによって、製
品としての半導体装置となる。
【0048】
【実施例】(実施例1)まず、中心粒径が数μm乃至10
0μmのタングステン粉末に適量のバインダを混合した
後、約10kN/cm3の圧力でプレス体を成形し、この
プレス成形体を約1500℃の温度で焼成して得たタングス
テンから成る焼結多孔質体を準備した。次に、この多孔
質体に1200℃の温度で15重量%の銅の溶浸を行なって含
浸させ、上下面のそれぞれの銅層の厚みが0,0.015,
0.030,0.050,0.10,0.20,0.30,0.50mmになるよう
にして、評価用の放熱基体試料の作製を行なった。
【0049】そして、これら評価用放熱基体試料につ
き、JIS R1611に規定のファインセラミックスのレ
ーザーフラッシュ法により熱拡散・比熱容量・熱伝導率
試験方法に基づき評価用放熱基体試料の熱伝導率(W/
mK)を測定し、またTMA(Thermomechanical Analy
sis)法により評価用放熱基体試料を昇温させながら各
温度に対する評価用放熱基体試料の伸び量を測定し、そ
の値を温度上昇幅の値で除算することによって熱膨張係
数(×10-6/℃)を測定した。また、接合界面につい
て、倍率が40倍の顕微鏡にて界面観察を行なった。その
後、超音波探傷装置にて同様の観察を行なった。
【0050】その結果について、表1にこれらタングス
テンおよび銅から成る複合材料層とその上下面の銅層と
の厚み比率を変化させた場合の放熱基体の熱膨張率およ
び熱伝導率の物性値と、温度サイクル試験(TCT:−
65/+150℃、1000サイクル)後のサイズが10mm□
で、厚みが0.6mmのシリコン製の半導体素子と放熱基
体との接合界面状態と、外形サイズが20mm□、キャビ
ティサイズが12mm□で、厚みが1mmの絶縁枠体と放
熱基体との接合界面状態とを示す。
【0051】
【表1】
【0052】表1に示す結果より分かるように、No.1
乃至No.8の放熱基体では、複合材料層の厚みを2mm
に固定して銅層の厚みを0乃至0.50mmで変更した場合
に、複合材料層/銅層厚み比率(t2/t1比率)は0
乃至0.25と大きくなり、これに伴い熱伝導率および熱膨
張率も大きい値を示している。特に、t2/t1=0.01
5以上で250W/mK以上の値を示した。しかし、銅層厚
みが0.30mm以上では熱伝導率は大きく変化しないが、
t2/t1=0.15を超えると放熱基体と絶縁体との接合
界面でクラックが発生することが確認できた。放熱基体
として、250W/mK以上の高放熱性があり絶縁体との
信頼性が確保できる複合材料層と銅層との厚み比率は、
0.15以下が好適である。
【0053】また、No.9乃至No.10の放熱基体では、複
合材料層の厚みを1mmと3mmに変更し、銅層の厚み
を0.10mmと0.30mmに変更した場合でも、熱伝導率が
250W/mK以上で熱膨張率も8.0×10-6/℃以下の値を
示すことが分かる。
【0054】なお、多孔質体にモリブデンを用いた場合
の結果についても、No.11に示すように、250W/mK以
上の良好な熱伝導率を示すことが確認できた。
【0055】(実施例2)中心粒径が数μm乃至100μ
mのタングステン粉末に適量のバインダを混合した後、
約10kN/cm3の圧力でプレス体を成形し、このプレ
ス成形体を約1500℃の温度で焼成して得たタングステン
から成る焼結多孔質体を準備した。次に、この多孔質体
に1200℃の温度で銅をそれぞれ10乃至40重量%の含有量
(タングステンの量が90乃至60重量%)となるように溶
浸させて含浸させ、上下面のそれぞれの銅層の厚みは0.
10mmになるようにして評価用の放熱基体試料を作製し
た。そして、実施例1と同様の評価を行なった。
【0056】その結果について、表2に複合材料層とそ
の上下面の銅層との厚み比率が0.05での複合材料層の銅
量を10重量%乃至60重量%の間で変化させた場合の放熱
基体の熱膨張率と熱伝導率の物性値と、温度サイクル試
験(TCT:−65/150℃、1000サイクル)後の半導体
素子と放熱基体との接合界面状態および絶縁体と放熱基
体との接合界面状態を示す。
【0057】
【表2】
【0058】表2に示す結果より分かるように、No.1
乃至No.8の放熱基体では、銅−タングステン複合材料
層の銅含有率は10乃至60重量%の範囲で変更を行なって
おり、複合材料層の銅量の比率を上げることで熱膨張率
は徐々に増加する。また、特に銅比率が30重量%以上で
は熱膨張係数が9×10-6/℃以上となり、放熱基体と絶
縁体との界面でクラック等が発生する。よって信頼性が
確保できる複合材料層の銅料の比率は、10乃至25重量%
が好適である。
【0059】また、No.9にタングステンに代えてモリ
ブデンを用いた場合の結果について示す。これから、25
0W/mK以上の良好な熱伝導率が得られていることが
分かる。
【0060】なお、本発明は上述の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更を加えることは何ら差し支えない。
【0061】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、放熱基体が、タングステンまたはモリブデンの
多孔質体に10乃至25重量%の銅を含浸させて成る複合材
料層とその上下面に形成された銅層とから成るととも
に、複合材料層の厚みをt1、銅層の厚みをt2とした
とき、30μm≦t2≦300μmかつt2≦0.15×t1で
あることから、タングステンまたはモリブデンの多孔質
体に銅を含浸させて成る複合材料層のみで構成された放
熱基体に比べて、これに載置される半導体素子で発生し
た熱を、まず表面近傍で銅層によって面内の水平方向に
より多く逃がすことができるとともに、銅層と複合材料
層中の銅とは連続的につながっているため熱伝導の損失
が小さくなり、その結果、複合材料層内により多く熱を
逃がすことができる。また、複合材料層内は、銅−タン
グステン材料であるので200W/mK以上の熱伝導率が
確保されている。これによって、放熱基体の熱伝導率を
250W/mK以上と極めて高いものとすることが可能と
なる。
【0062】また、複合材料層の上下面に形成された銅
層は、複合材料層をタングステンまたはモリブデンに銅
を溶浸法で含浸させる際に同時に形成することができる
ことから、熱間一軸法や圧延法で貼り合わせた銅層と異
なり、放熱基体に絶縁枠体を接合する時の熱応力により
銅層と複合材料層との界面にクラックが発生することは
ほとんどなく、その結果、放熱基体に載置されてパッケ
ージ内部に収容される半導体素子を長期にわたり正常
に、かつ安定に作動させることが可能となる。
【0063】また、放熱基体が、タングステンまたはモ
リブデンの多孔質体に銅を含浸させて成る複合材料層と
その上下面に形成された銅層とから成るとともに、複合
材料層の厚みをt1、銅層の厚みをt2としたとき、30
μm≦t2≦300μmかつt2≦0.15×t1であること
から、放熱基体の上面に設けられた半導体素子の載置部
では熱伝導率とともに熱膨張係数も大きい銅の占める割
合が多いにもかかわらず、放熱基体の熱膨張係数を絶縁
枠体の熱膨張係数に近づけることが可能となる。
【0064】特に、複合材料層をタングステンまたはモ
リブデンの多孔質体に10乃至25重量%の銅を含浸させて
成るものとしたときには、放熱基体の熱膨張係数は9×
10-6/℃以下の値になるため、放熱基体と絶縁枠体とを
長期間にわたり良好に、かつ安定に接合させることが可
能となる。
【0065】また、絶縁枠体のガラスセラミックス焼結
体の熱膨張係数が6乃至8×10-6/℃(室温〜800℃)
であるものとしたときには、放熱基体の熱膨張係数をそ
の絶縁枠体の熱膨張係数の近傍の値にすることが可能と
なるので、放熱基体と絶縁枠体とを長期間にわたり良好
に、かつ安定に接合させることが可能となる。
【0066】また本発明の半導体素子収納用パッケージ
によれば、絶縁枠体を比誘電率が7以下のガラスセラミ
ックス焼結体で形成したことから、絶縁枠体に設けた配
線層を伝える電気信号の伝搬速度を速いものとでき、信
号の高速伝搬を要求する半導体素子を収納することが可
能となる。
【0067】また本発明の半導体素子収納用パッケージ
によれば、絶縁枠体を低温焼成(約800℃〜900℃)が可
能なガラスセラミックス焼結体で形成するとともに、絶
縁枠体と同時焼成により形成される配線層を比電気抵抗
が2.5μΩ・cm以下と低い銅や銀・金で形成したこと
から、配線層に電気信号を伝搬させた場合に、電気信号
に大きな減衰が生じることはなく、電気信号を正確、か
つ確実に伝搬させることが可能となる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの実施の
形態の一例を示す断面図である。
【図2】本発明の半導体素子収納用パッケージにおける
放熱基体の概略構成を示す断面図である。
【符号の説明】
1・・・・・絶縁枠体 2・・・・・蓋体 3・・・・・放熱基体 3a・・・・・複合材料層 3b・・・・・銅層 4・・・・・半導体素子 8・・・・・配線層

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 上面に半導体素子が載置される載置部を
    有する放熱基体と、該放熱基体の上面に前記載置部を囲
    繞するように取着され、前記半導体素子の電極が電気的
    に接続される配線層を有する絶縁枠体と、該絶縁枠体の
    上面に取着される蓋体とから成る半導体素子収納用パッ
    ケージであって、前記絶縁枠体は比誘電率が7以下のガ
    ラスセラミックス焼結体で、前記配線層は電気抵抗率が
    2.5μΩ・cm以下の金属材料で形成されており、前
    記放熱基体は、タングステンまたはモリブデンの多孔質
    体に銅を含浸させて成る複合材料層とその上下面に形成
    された銅層とから成るとともに、前記複合材料層の厚み
    をt1、前記銅層の厚みをt2としたとき、30μm≦
    t2≦300μmかつt2≦0.15×t1であること
    を特徴とする半導体素子収納用パッケージ。
  2. 【請求項2】 前記複合材料層は、タングステンまたは
    モリブデンの多孔質体に10乃至25重量%の銅を含浸
    させて成ることを特徴とする請求項1記載の半導体素子
    収納用パッケージ。
  3. 【請求項3】 前記絶縁枠体の前記ガラスセラミックス
    焼結体は、熱膨張係数が6乃至8×10-6/℃(室温〜
    800℃)であることを特徴とする請求項1記載の半導
    体素子収納用パッケージ。
JP2002048831A 2002-02-25 2002-02-25 半導体素子収納用パッケージおよび半導体装置 Expired - Fee Related JP3850312B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002048831A JP3850312B2 (ja) 2002-02-25 2002-02-25 半導体素子収納用パッケージおよび半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002048831A JP3850312B2 (ja) 2002-02-25 2002-02-25 半導体素子収納用パッケージおよび半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005290320A Division JP4227610B2 (ja) 2005-10-03 2005-10-03 放熱基体の製造方法

Publications (2)

Publication Number Publication Date
JP2003249586A true JP2003249586A (ja) 2003-09-05
JP3850312B2 JP3850312B2 (ja) 2006-11-29

Family

ID=28661498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002048831A Expired - Fee Related JP3850312B2 (ja) 2002-02-25 2002-02-25 半導体素子収納用パッケージおよび半導体装置

Country Status (1)

Country Link
JP (1) JP3850312B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011114219A (ja) * 2009-11-27 2011-06-09 Kyocera Corp 素子搭載用部品、実装基体および電子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011114219A (ja) * 2009-11-27 2011-06-09 Kyocera Corp 素子搭載用部品、実装基体および電子装置

Also Published As

Publication number Publication date
JP3850312B2 (ja) 2006-11-29

Similar Documents

Publication Publication Date Title
JP4227610B2 (ja) 放熱基体の製造方法
JP2000138319A (ja) 配線基板
JP3872391B2 (ja) 半導体素子収納用パッケージ
JP3850312B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2000183253A (ja) 半導体素子収納用パッケージ
JP2517024B2 (ja) セラミックパッケ―ジとその製造方法
JP3987649B2 (ja) 半導体素子収納用パッケージ
JP3426827B2 (ja) 半導体装置
JP2000340716A (ja) 配線基板
JP3748399B2 (ja) 半導体素子収納用パッケージ
JP2515671Y2 (ja) 半導体素子収納用パッケージ
JP2003037198A (ja) 半導体素子収納用パッケージ
JP2003133487A (ja) 半導体素子収納用パッケージ
JP2003068904A (ja) 半導体素子収納用パッケージ
JP3752447B2 (ja) 半導体素子収納用パッケージ
JP3659298B2 (ja) 半導体素子収納用パッケージ
JP2003124376A (ja) 半導体素子収納用パッケージ
JPH07297322A (ja) 複合セラミック基板及びその製造方法
JP3792561B2 (ja) 半導体素子収納用パッケージ
JP3971592B2 (ja) 半導体素子収納用パッケージ
JP2003007885A (ja) 半導体素子収納用パッケージ
JP2003110045A (ja) 半導体素子収納用パッケージ
JP2003174109A (ja) 半導体素子収納用パッケージ
JPH06181267A (ja) 半導体素子収納用パッケージ
JPH1117344A (ja) 多層配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060829

R150 Certificate of patent or registration of utility model

Ref document number: 3850312

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090908

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130908

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees