JP2003110045A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP2003110045A
JP2003110045A JP2001304835A JP2001304835A JP2003110045A JP 2003110045 A JP2003110045 A JP 2003110045A JP 2001304835 A JP2001304835 A JP 2001304835A JP 2001304835 A JP2001304835 A JP 2001304835A JP 2003110045 A JP2003110045 A JP 2003110045A
Authority
JP
Japan
Prior art keywords
semiconductor element
frame
copper
base
weight
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001304835A
Other languages
English (en)
Inventor
Yoshihiro Basho
義博 芭蕉
Masaaki Iguchi
公明 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001304835A priority Critical patent/JP2003110045A/ja
Publication of JP2003110045A publication Critical patent/JP2003110045A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】半導体素子が作動時に発する熱を外部に効率よ
く放散することができず、半導体素子に熱破壊が発生す
る。 【解決手段】半導体素子4が載置される載置部1aを有
する基体1と、基体1上に半導体素子載置部1aを囲繞
するようにして取着され、半導体素子4の各電極が接続
される配線層6を有する枠状絶縁体2と、枠状絶縁体2
上に取着される蓋体3とから成る半導体素子収納用パッ
ケージであって、前記枠状絶縁体2は比誘電率が7以
下、熱膨張係数が4ppm/℃〜8ppm/℃のガラス
セラミックス焼結体で、配線層6は電気抵抗率が2.5
μΩ・cm以下の金属材料で、基体1は炭化珪素と銅と
から成り、炭化珪素が25乃至60重量%、銅が40乃
至75重量%から成る中間層1cの上下両面に炭化珪素
が65乃至95重量%、銅が5乃至35重量%から成る
上下層1b、1dを配した3層構造を有している。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明はLSI(大規模集積
回路素子)や光半導体素子等の半導体素子を収容するた
めの半導体素子収納用パッケージに関するものである。 【0002】 【従来の技術】従来、半導体素子を収容するための半導
体素子収納用パッケージは、上面に半導体素子が載置さ
れる載置部を有する銅−タングステン合金や銅−モリブ
デン合金等の金属材料からなる基体と、該基体の上面に
前記載置部を囲繞するようにして取着された酸化アルミ
ニウム質焼結体等の電気絶縁材料からなる枠状絶縁体
と、該枠状絶縁体の内周部から外周部にかけて被着導出
されているタングステン、モリブデン、マンガン等の高
融点金属からなる複数個の配線層と、前記枠状絶縁体の
上面に取着され、絶縁体の内側の穴を塞ぐ蓋体とから構
成されており、基体の半導体素子載置部に半導体素子を
接着剤を介して接着固定するとともに該半導体素子の各
電極をボンディングワイヤを介して枠状絶縁体に形成し
た配線層に電気的に接続し、しかる後、枠状絶縁体に蓋
体を該枠状絶縁体の内側の穴を塞ぐようにしてガラス、
樹脂、ロウ材等から成る封止材を介して接合させ、基体
と枠状絶縁体と蓋体とからなる容器内部に半導体素子を
気密に収容することによって製品としての半導体装置と
なる。 【0003】なお上述の半導体素子収納用パッケージに
おいては、半導体素子が載置される基体が銅−タングス
テン合金や銅−モリブデン合金等の金属材料で形成され
ており、該銅−タングステン合金や銅−モリブデン合金
等は熱伝導率が約180W/m・Kと高く熱伝導性に優
れていることから基体は半導体素子の作動時に発する熱
を良好に吸収するとともに大気中に良好に放散させるこ
とができ、これによって半導体素子を常に適温とし半導
体素子に熱破壊が発生したり、特性に熱劣化が発生した
りするのを有効に防止している。 【0004】また上述の半導体素子収納用パッケージの
基体として使用されている銅−タングステン合金や銅−
モリブデン合金はタングステン粉末やモリブデン粉末を
焼成して焼結多孔体を得、次に前記焼結多孔体の空孔内
に溶融させることによって製作されており、例えば、タ
ングステンから成る焼結多孔体に銅を含浸させる場合は
焼結多孔体が75乃至90重量%、銅が10乃至25重
量%の範囲に、モリブデンから成る焼結多孔体に銅を含
浸させる場合は焼結多孔体が80乃至90重量%、銅が
10乃至20重量%の範囲となっている。 【0005】 【発明が解決しようとする課題】しかしながら、この従
来の半導体素子収納用パッケージにおいては、基体がタ
ングステン粉末やモリブデン粉末を焼成して焼結多孔体
を得るとともに該焼結多孔体の空孔内に溶融させた銅を
含浸させることによって形成されており、前記銅の量を
増加させればさせるほど前記基体の熱伝導率は高くなる
が、それにつれて基体の線熱膨張係数も大きくなる。前
記基体は上面に取着される酸化アルミニウム質焼結体か
ら成る枠状絶縁体の線熱膨張係数(7ppm/℃:室温
〜800℃)と大きく相違すると、両者の線熱膨張係数
の相違により発生する応力が両者の接合界面に働き、該
応力により前記接合界面にクラックがはいったり、ひど
い場合には両者の接合界面に剥離が発生したりして、半
導体素子収納用パッケージの気密封止の信頼性が損なわ
れ、内部に収容する半導体素子を信頼性よく正常に作動
させることができなくなると言う問題が発生してしまう
ことから、前記基体の線熱膨張係数は前記枠状絶縁体の
線熱膨張係数と近似させる必要があり、前記基体の銅の
含有率は10乃至25重量%(基体が銅−タングステン
合金から成る場合は銅の含有率は10乃至25重量%、
銅−モリブデン合金から成る場合は銅の含有率は10乃
至20重量%)の範囲に限定されることとなり、前記基
体の熱伝導率は最大でも約180W/m・K程度であっ
た。 【0006】そのためこの従来の半導体素子収納用パッ
ケージ内に近時の高密度化、高集積化が大きく進み、作
動時に多量の熱を発する半導体素子を収容した場合、半
導体素子が作動時に発する熱は基体を介して外部に完全
に放散させることができなくなり、その結果、半導体素
子が該素子自身の発する熱によって高温となり、半導体
素子に熱破壊を招来させたり、特性にばらつきを生じ安
定に作動させることができないという欠点を有してい
た。 【0007】またこの従来の半導体素子収納用パッケー
ジにおいては、枠状絶縁体を形成する酸化アルミニウム
質焼結体の比誘電率が9〜10(室温、1MHz)と高
いことから枠状絶縁体に設けた配線層を伝わる電気信号
の伝搬速度が遅く、そのため信号の高速伝搬を要求する
半導体素子は収容が不可となる欠点を有していた。 【0008】更にこの従来の半導体素子収納用パッケー
ジにおいては、枠状絶縁体に形成されている配線層はタ
ングステンやモリブデン、マンガン等の高融点金属材料
により形成されており、該タングステン等はその比電気
抵抗が5.4μΩ・cm(20℃)以上と高いことから
配線層に電気信号を伝搬させた場合、電気信号に大きな
減衰が生じ、電気信号を正確、かつ確実に伝搬させるこ
とができないという欠点も有していた。 【0009】本発明は上記欠点に鑑み案出されたもの
で、その目的は内部に高速駆動を行う半導体素子を収容
することができ、かつ収容する半導体素子を長期間にわ
たり正常、かつ安定に作動させることができる半導体素
子収納用パッケージを提供することにある。 【0010】 【課題を解決するための手段】本発明は、上面に半導体
素子が載置される載置部を有する基体と、前記基体上に
半導体素子載置部を囲繞するようにして取着され、半導
体素子の各電極が接続される配線層を有する枠状絶縁体
と、前記枠状絶縁体上に取着され、枠状絶縁体の内側を
気密に封止する蓋体とから成る半導体素子収納用パッケ
ージであって、前記枠状絶縁体は比誘電率が7以下、熱
膨張係数が4ppm/℃〜8ppm/℃のガラスセラミ
ックス焼結体で、配線層は電気抵抗率が2.5μΩ・c
m(20℃)以下の金属材料で、基体は炭化珪素と銅と
から成り、炭化珪素が25乃至60重量%、銅が40乃
至75重量%から成る中間層の上下両面に炭化珪素が6
5乃至95重量%、銅が5乃至35重量%から成る上下
層を配した3層構造を有していることを特徴とするもの
である。 【0011】本発明の半導体素子収納用パッケージによ
れば、枠状絶縁体を比誘電率が7以下のガラスセラミッ
クス焼結体で形成したことから枠状絶縁体に設けた配線
層を伝わる電気信号の伝搬速度を速いものとして信号の
高速伝搬を要求する半導体素子の収容が可能となる。 【0012】また本発明の半導体素子収納用パッケージ
によれば、枠状絶縁体を低温焼成(約800℃〜900
℃)が可能なガラスセラミックス焼結体で形成したこと
から枠状絶縁体と同時焼成により形成される配線層を比
電気抵抗が2.5μΩ・cm(20℃)以下と低い銅や
銀、金で形成することができ、その結果、配線層に電気
信号を伝搬させた場合、電気信号に大きな減衰が生じる
ことはなく、電気信号を正確、かつ確実に伝搬させるこ
とが可能となる。 【0013】更に本発明の半導体素子収納用パッケージ
によれば、基体を炭化珪素が25乃至60重量%、銅が
40乃至75重量%から成る中間層の上下両面に炭化珪
素が65乃至95重量%、銅が5乃至35重量%から成
る上下層を配した3層構造となしたことから基体の半導
体素子載置部である上層を介して前記中間層に伝達され
ると同時に該中間層平面方向に素早く広がらせるととも
に該中間層、下層を順次介して外部に効率よく確実に放
散させることができ、これによって半導体素子は常に適
温となり、半導体素子を長期間にわたり安定かつ正常に
作動させることが可能となる。 【0014】また更に本発明の半導体素子収納用パッケ
ージによれば、基体を炭化珪素が25乃至60重量%、
銅が40乃至75重量%から成る中間層の上下両面に炭
化珪素が65乃至95重量%、銅が5乃至35重量%か
ら成る上下層を配した3層構造となし、線熱膨張係数が
大きい中間層を線熱膨張係数の小さい上下層で挟み込む
ことにより基体全体の線熱膨張係数を枠状絶縁体の線熱
膨張係数に近似させることができ、その結果、基体上に
枠状絶縁体を取着させる際や半導体素子が作動した際等
において基体と枠状絶縁体の両者に熱が作用したとして
も基体と枠状絶縁体との間には両者の線熱膨張係数の相
違に起因する大きな熱応力が発生することはなく、これ
によって半導体素子を収納する空所の気密封止が常に完
全となり、半導体素子を安定かつ正常に作動させること
が可能となる。 【0015】 【発明の実施の形態】次に、本発明を添付図面に示す実
施例に基づき詳細に説明する。図1は本発明の半導体素
子収納用パッケージの一実施例を示す断面図であり、図
1において、1は基体、2は枠状絶縁体、3は蓋体であ
る。この基体1と枠状絶縁体2と蓋体3とにより内部に
半導体素子4を気密に収容する容器5が構成される。 【0016】前記基体1はその上面に半導体素子4が載
置される載置部1aを有するとともに上面外周部に該基
体1の上面に設けた半導体素子4が載置される載置部1
aを囲繞するようにして枠状絶縁体2がロウ材やガラ
ス、樹脂等の接着剤を介して取着されている。 【0017】前記基体1は半導体素子4を支持する支持
部材として作用するとともに半導体素子4が作動時に発
する熱を良好に吸収して大気中に効率よく放散させ、半
導体素子4を常に適温とする作用をなし、枠状絶縁体2
に囲まれた基体1の載置部1a上に半導体素子4がガラ
ス、樹脂、ロウ材等の接着剤を介して固定される。 【0018】なお前記基体1は炭化珪素と銅とから成
り、例えば、溶融させた銅に平均粒径5μm程度の炭化
珪素粉末を分散混入させることによって、或いは炭化珪
素粉末を焼成して多孔質の焼結体を得、しかる後焼結体
の空孔内に溶融させた銅を充填させることによって製作
されている。 【0019】また前記基体1の上面外周部には該基体1
の上面に設けた半導体素子4が載置される載置部1aを
囲繞するようにして枠状絶縁体2がロウ材やガラス、樹
脂等の接着剤を介して取着されており、基体1と枠状絶
縁体2とで半導体素子4を収容するための空所が内部に
形成される。 【0020】前記基体1に取着される枠状絶縁体2はガ
ラスセラミックス焼結体から成り、具体的には、 1)硼珪酸ガラスにアルミナもしくはムライトを添加し
てなる原料粉末より製作されるガラスセラミックス焼結
体(比誘電率5〜6) 2)コージェライト系結晶化ガラスにアルミナもしくは
ムライトを添加して成る原料粉末より製作されるガラス
セラミックス焼結体(比誘電率5〜6) 3)ムライト系結晶化ガラスにアルミナもしくはムライ
トを添加して成る原料粉末より製作されるガラスセラミ
ックス焼結体(比誘電率5〜6) 等で形成されている。 【0021】前記枠状絶縁体2は、例えば、硼珪酸ガラ
スにアルミナもしくはムライトを添加してなる原料粉末
より製作されるガラスセラミックス焼結体から成る場
合、原料粉末の組成が重量比で72〜76%のシリカ、
15〜17%の酸化硼素、2〜4%の酸化アルミニウ
ム、1.5%以下の酸化マグネシウム、1.1〜1.4
%の酸化ジルコニウム、酸化ナトリウム、酸化カリウム
及び酸化リチウムの合計量2.0〜3.0%から成る硼
珪酸ガラス粉末にアルミナもしくはムライトの各粉末と
アクリル樹脂を主成分とするバインダー及び分散剤、可
塑剤、有機溶媒を加えて泥漿物を作るとともに該泥漿物
をドクターブレード法やカレンダーロール法を採用する
ことによってグリーンシート(生シート)となし、しか
る後、前記グリーンシートに適当な打ち抜き加工を施す
とともにこれを複数枚積層し、約800℃〜900℃の
温度で焼成することによって製作される。 【0022】また前記枠状絶縁体2はその内周部から上
部にかけて導出する複数の配線層6が被着形成されてお
り、枠状絶縁体2の内周部に露出する配線層6の一端に
は半導体素子4の各電極がボンディングワイヤ7を介し
て電気的に接続され、また枠状絶縁体2の上面に導出さ
れた部位には外部電気回路と接続される外部リードピン
8が銀ロウ等のロウ材を介してロウ付け取着されてい
る。 【0023】前記配線層6は半導体素子4の各電極を外
部電気回路に接続する際の導電路として作用し、銅、
銀、金等の金属粉末により形成されている。 【0024】前記配線層6は銅、銀、金等の金属粉末に
適当な有機バインダー、溶剤等を添加混合して得られた
金属ペーストを枠状絶縁体2となるグリーンシートに予
め従来周知のスクリーン印刷法等の印刷法を用いること
により所定パターンに印刷塗布しておくことによって枠
状絶縁体2の内周部から上面にかけて被着形成される。 【0025】前記配線層6を形成する銅、銀、金等はそ
の融点が約1000℃と低いものの枠状絶縁体2を構成
するガラスセラミックス焼結体の焼成温度が低いことか
ら枠状絶縁体2に所定パターンに被着形成することが可
能となる。 【0026】また前記配線層6を形成する銅や銀、金等
はその比電気抵抗が2.5μΩ・cm以下と低いことか
ら配線層6を介して容器内部に収容する半導体素子4と
外部電気回路との間に電気信号の出し入れをしたとして
も配線層6において電気信号が大きく減衰することはな
く、その結果、半導体素子4に正確、かつ確実な駆動を
行わせることができる。 【0027】更に前記配線層6は、該配線層6の被着さ
れている枠状絶縁体2の比誘電率が7以下(室温、1M
Hz)、好適には5.5〜6と低いことから配線層6を
伝わる電気信号の伝搬速度が速いものとなり、その結
果、配線層6を介して容器内部に収容する半導体素子4
と外部電気回路との間に電気信号の出し入れをしたとし
ても、電気信号の伝搬に遅延を生じることなく、半導体
素子4に正確、かつ確実に電気信号を出し入れすること
ができる。 【0028】なお、前記配線層6は銅や銀からなる場
合、その露出表面に耐蝕性に優れる金属をメッキ法によ
り1μm〜20μmの厚みに被着させておくと、配線層
6の酸化腐蝕を有効に防止することができるとともに配
線層6とボンディングワイヤ7との接続及び配線層6へ
の外部リードピン8の取着を強固となすことができる。
従って、前記配線層6は銅や銀からなる場合、配線層6
の酸化腐蝕を防止し、配線層6とボンディングワイヤ7
及び外部リードピン8との取着を強固とするには配線層
6の露出表面に金等の耐蝕性に優れる金属を1μm〜2
0μmの厚みに被着させておくことが好ましい。 【0029】また前記枠状絶縁体2に被着した配線層6
にロウ付けされる外部リードピン8は鉄−ニッケル−コ
バルト合金や鉄−ニッケル合金等の金属材料から成り、
半導体素子4の各電極を外部電気回路に電気的に接続す
る作用をなす。 【0030】前記外部リードピン8は、例えば、鉄−ニ
ッケル−コバルト合金等の金属から成るインゴット
(塊)に圧延加工法や打ち抜き加工法等、従来周知の金
属加工法を施すことによって所定形状に形成される。 【0031】本発明の半導体素子収納用パッケージにお
いては、前記基体1を炭化珪素が25乃至60重量%、
銅が40乃至75重量%から成る中間層1cの上下両面
に炭化珪素が65乃至95重量%、銅が5乃至35重量
%から成る上下層1b、1dを配した3層構造としてお
くことが重要である。 【0032】前記基体1を炭化珪素が25乃至60重量
%、銅が40乃至75重量%から成る中間層1cの上下
両面に炭化珪素が65乃至95重量%、銅が5乃至35
重量%から成る上下層1b、1dを配した3層構造とし
たことから基体1の中間層1cの熱伝導率を250W/
m・K以上の高いものとし、基体1上に載置される半導
体素子4が作動時に多量の熱を発したとしてもその熱は
基体1の半導体素子載置部1aである上層1bを介して
前記中間層1cに伝達されると同時に該中間層1c平面
方向に素早く広がらせるとともに該中間層1c、下層1
dを順次介して外部に効率よく確実に放散させることが
でき、これによって半導体素子4は常に適温となり、半
導体素子4を長期間にわたり安定かつ正常に作動させる
ことが可能となる。 【0033】また前記基体1は炭化珪素が25乃至60
重量%、銅が40乃至75重量%から成る中間層1cの
上下両面に炭化珪素が65乃至95重量%、銅が5乃至
35重量%から成る上下層1b、1dを配した3層構造
となし、線熱膨張係数が大きい中間層1cを線熱膨張係
数の小さい上下層1b、1dで挟み込み基体1全体の線
熱膨張係数を枠状絶縁体2の線熱膨張係数に近似させた
ことから、基体1上に枠状絶縁体2を取着させる際や半
導体素子4が作動した際において基体1と枠状絶縁体2
の両者に熱が作用したとしても基体1と枠状絶縁体2と
の間には両者の線熱膨張係数の相違に起因する大きな熱
応力が発生することはなく、これによって半導体素子4
を収納する空所の気密封止が常に完全となり、半導体素
子4を安定かつ正常に作動させることが可能となる。 【0034】なお前記基体1はその上下層1b、1dの
炭化珪素の量が65重量%未満の場合、或いは95重量
%を超えた場合、基体1の線熱膨張係数が枠状絶縁体2
の線熱膨張係数に対して大きく相違することとなり、そ
の結果、基体1に枠状絶縁体2を強固に取着させておく
ことができなくなってしまう。従って、前記基体1の上
下層1b、1dはそれを形成する炭化珪素の量は65乃
至95重量%の範囲に特定される。 【0035】また前記中間層1cの炭化珪素の量が25
重量%未満となると、言い換えれば銅が75重量%を超
えると、基体1の線熱膨張係数が枠状絶縁体2の線熱膨
張係数に対して大きく相違して基体1に枠状絶縁体2を
強固に取着させておくことができなくなってしまい、ま
た炭化珪素の量が60重量%を超えると、言い換えれば
銅が40重量%未満となると中間層1cの熱伝導率を2
50W/m・K以上の高いものと成すことができず、半
導体素子4が作動時に多量の熱を発した場合、その熱を
基体1を介して外部に完全に放散させることができなく
なり、その結果、半導体素子4を高温として、半導体素
子4に熱破壊を招来させたり、特性にばらつきが生じ安
定に作動させることができなくなってしまう。従って、
前記基体1の中間層1cは炭化珪素が25乃至60重量
%、銅が40乃至75重量%に特定される。 【0036】更に前記上下層1b、1dはその組成、厚
みを略同一に形成しておくと上層1bと中間層1cの間
に発生する応力と、下層1dと中間層1cの間に発生す
る応力が相殺されて基体1の平坦度が良好となり、その
結果、基体1に枠状絶縁体2を極めて強固に接合させる
ことができ、容器5の気密封止の信頼性をより確実なも
のとして、容器5内部に収納する半導体素子4の作動信
頼性を安定、確実なものと成すことができる。 【0037】また更に前記上下層1b、1dと中間層1
cの厚みは前記上下層1b、1dの厚みをX、中間層1
cの厚みをYとした場合、0.25Y≦X≦0.5Yの
範囲としておくと基体1を介して半導体素子4の発する
熱をより良好に外部に放散することができる。前記上下
層1b、1dの厚みをX、中間層1cの厚みをYとした
場合、0.5Y<Xとなると250W/m・K以上の高
熱伝導率である中間層1cが薄くなり半導体素子4の発
する熱を外部に効率よく放散させることができなくなる
危険性があり、0.25Y>Xとなると線熱膨張係数の
大きな中間層1cの基体1全体に及ぼす影響が大きくな
り、基体1の線熱膨張係数を前記枠状絶縁体2の線熱膨
張係数と近似させることが困難となる危険性があること
から、前記上下層1b、1dと中間層1cの厚みは前記
上下層1b、1dの厚みをX、中間層1cの厚みをYと
した場合、0.25Y≦X≦0.5Yの範囲が望まし
い。 【0038】なお前記3層構造の基体1は、中間層1c
となる炭化珪素−銅の板体と、上下層1b、1dとなる
炭化珪素−銅の板体とを各々準備し、前記中間層1cと
なる板体の上下を上下層1b、1dとなる板体で挟み込
んだ後、銅の溶融温度(1083℃)より若干高い温度
で加熱しながら加圧することによって製作される。 【0039】かくして上述の半導体素子収納用パッケー
ジによれば、基体1の半導体素子載置部1a上に半導体
素子4をガラス、樹脂、ロウ材等の接着剤を介して接着
固定するとともに該半導体素子4の各電極をボンディン
グワイヤ7を介して所定の配線層6に接続させ、しかる
後、前記枠状絶縁体2の上面に蓋体3をガラス、樹脂、
ロウ材等から成る封止材を介して接合させ、基体1、枠
状絶縁体2及び蓋体3とから成る容器5内部に半導体素
子4を気密に収容することによって製品としての半導体
装置となる。 【0040】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能である。 【0041】 【発明の効果】本発明の半導体素子収納用パッケージに
よれば、枠状絶縁体を比誘電率が7以下のガラスセラミ
ックス焼結体で形成したことから枠状絶縁体に設けた配
線層を伝わる電気信号の伝搬速度を速いものとして信号
の高速伝搬を要求する半導体素子の収容が可能となる。 【0042】また本発明の半導体素子収納用パッケージ
によれば、枠状絶縁体を低温焼成(約800℃〜900
℃)が可能なガラスセラミックス焼結体で形成したこと
から枠状絶縁体と同時焼成により形成される配線層を比
電気抵抗が2.5μΩ・cm(20℃)以下と低い銅や
銀、金で形成することができ、その結果、配線層に電気
信号を伝搬させた場合、電気信号に大きな減衰が生じる
ことはなく、電気信号を正確、かつ確実に伝搬させるこ
とが可能となる。 【0043】更に本発明の半導体素子収納用パッケージ
によれば、基体を炭化珪素が25乃至60重量%、銅が
40乃至75重量%から成る中間層の上下両面に炭化珪
素が65乃至95重量%、銅が5乃至35重量%から成
る上下層を配した3層構造となしたことから基体の半導
体素子載置部である上層を介して前記中間層に伝達され
ると同時に該中間層平面方向に素早く広がらせるととも
に該中間層、下層を順次介して外部に効率よく確実に放
散させることができ、これによって半導体素子は常に適
温となり、半導体素子を長期間にわたり安定かつ正常に
作動させることが可能となる。 【0044】また更に本発明の半導体素子収納用パッケ
ージによれば、基体を炭化珪素が25乃至60重量%、
銅が40乃至75重量%から成る中間層の上下両面に炭
化珪素が65乃至95重量%、銅が5乃至35重量%か
ら成る上下層を配した3層構造となし、線熱膨張係数が
大きい中間層を線熱膨張係数の小さい上下層で挟み込む
ことにより基体全体の線熱膨張係数を枠状絶縁体の線熱
膨張係数に近似させることができ、その結果、基体上に
枠状絶縁体を取着させる際や半導体素子が作動した際等
において基体と枠状絶縁体の両者に熱が作用したとして
も基体と枠状絶縁体との間には両者の線熱膨張係数の相
違に起因する大きな熱応力が発生することはなく、これ
によって半導体素子を収納する空所の気密封止が常に完
全となり、半導体素子を安定かつ正常に作動させること
が可能となる。
【図面の簡単な説明】 【図1】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。 【符号の説明】 1・・・・・基体 1a・・・・載置部 1b・・・・上層 1c・・・・中間層 1d・・・・下層 2・・・・・枠状絶縁体 3・・・・・蓋体 4・・・・・半導体素子 5・・・・・容器 6・・・・・配線層 7・・・・・ボンディングワイヤ 8・・・・・外部リードピン

Claims (1)

  1. 【特許請求の範囲】 【請求項1】上面に半導体素子が載置される載置部を有
    する基体と、前記基体上に半導体素子載置部を囲繞する
    ようにして取着され、半導体素子の各電極が接続される
    配線層を有する枠状絶縁体と、前記枠状絶縁体上に取着
    され、枠状絶縁体の内側を気密に封止する蓋体とから成
    る半導体素子収納用パッケージであって、前記枠状絶縁
    体は比誘電率が7以下、熱膨張係数が4ppm/℃〜8
    ppm/℃のガラスセラミックス焼結体で、配線層は電
    気抵抗率が2.5μΩ・cm以下の金属材料で、基体は
    炭化珪素と銅とから成り、炭化珪素が25乃至60重量
    %、銅が40乃至75重量%から成る中間層の上下両面
    に炭化珪素が65乃至95重量%、銅が5乃至35重量
    %から成る上下層を配した3層構造を有していることを
    特徴とする半導体素子収納用パッケージ。
JP2001304835A 2001-10-01 2001-10-01 半導体素子収納用パッケージ Pending JP2003110045A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001304835A JP2003110045A (ja) 2001-10-01 2001-10-01 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001304835A JP2003110045A (ja) 2001-10-01 2001-10-01 半導体素子収納用パッケージ

Publications (1)

Publication Number Publication Date
JP2003110045A true JP2003110045A (ja) 2003-04-11

Family

ID=19124706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001304835A Pending JP2003110045A (ja) 2001-10-01 2001-10-01 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JP2003110045A (ja)

Similar Documents

Publication Publication Date Title
JP4227610B2 (ja) 放熱基体の製造方法
JP3987649B2 (ja) 半導体素子収納用パッケージ
JP2003068904A (ja) 半導体素子収納用パッケージ
JP2003110045A (ja) 半導体素子収納用パッケージ
JP3748399B2 (ja) 半導体素子収納用パッケージ
JPH10209336A (ja) 半導体素子収納用パッケージ
JP2003124376A (ja) 半導体素子収納用パッケージ
JP2003007885A (ja) 半導体素子収納用パッケージ
JP3638547B2 (ja) 半導体素子収納用パッケージ
JP3752447B2 (ja) 半導体素子収納用パッケージ
JP3792561B2 (ja) 半導体素子収納用パッケージ
JP2003037230A (ja) 半導体素子収納用パッケージ
JP3659300B2 (ja) 半導体素子収納用パッケージ
JP3872391B2 (ja) 半導体素子収納用パッケージ
JP3570852B2 (ja) 半導体素子収納用パッケージ
JP4562319B2 (ja) 半導体素子収納用パッケージ
JP2003174109A (ja) 半導体素子収納用パッケージ
JP2003249586A (ja) 半導体素子収納用パッケージ
JP3971592B2 (ja) 半導体素子収納用パッケージ
JP2003100932A (ja) 半導体素子収納用パッケージ
JP2003037202A (ja) 半導体素子収納用パッケージ
JP2003100934A (ja) 半導体素子収納用パッケージ
JP3906047B2 (ja) 水晶デバイス
JP2003100935A (ja) 半導体素子収納用パッケージ
JP2001237336A (ja) 半導体素子収納用パッケージ