JP2003229531A - 混成集積回路装置およびその製造方法 - Google Patents
混成集積回路装置およびその製造方法Info
- Publication number
- JP2003229531A JP2003229531A JP2002028315A JP2002028315A JP2003229531A JP 2003229531 A JP2003229531 A JP 2003229531A JP 2002028315 A JP2002028315 A JP 2002028315A JP 2002028315 A JP2002028315 A JP 2002028315A JP 2003229531 A JP2003229531 A JP 2003229531A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- ceramic substrate
- circuit device
- hybrid integrated
- conductive pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の熱膨張係数に近似した熱膨張係
数の基板を有する混成集積回路装置を構成する。 【解決手段】 セラミック基板１１の側面および裏面を
金属層１２により覆う。セラミック基板１１の表面に
は、導電パターン１３が形成される。この導電パターン
は、金属層１２をエッチングすることにより、形成する
ことができる。導電パターン１３上には、半導体素子等
の回路装置が実装される。なお、導電パターン１３は、
セラミック基板の両面に設けられても良い。
数の基板を有する混成集積回路装置を構成する。 【解決手段】 セラミック基板１１の側面および裏面を
金属層１２により覆う。セラミック基板１１の表面に
は、導電パターン１３が形成される。この導電パターン
は、金属層１２をエッチングすることにより、形成する
ことができる。導電パターン１３上には、半導体素子等
の回路装置が実装される。なお、導電パターン１３は、
セラミック基板の両面に設けられても良い。
Description
【０００１】
【発明の属する技術分野】本発明は混成集積回路装置お
よびその製造方法に関し、特に半導体素子に近似した熱
膨張係数を有する基板を備えた混成集積回路装置および
その製造方法に関する。
よびその製造方法に関し、特に半導体素子に近似した熱
膨張係数を有する基板を備えた混成集積回路装置および
その製造方法に関する。
【０００２】
【従来の技術】図８を参照して、従来の混成集積回路装
置３０を説明する。図８（Ａ）は基板として金属基板３
１ａを採用した混成集積回路装置３０ａの断面図であ
り、図８（Ｂ）は基板としてＡｌＳｉＣ基板３１ｂを用
いた混成集積回路装置３０bの断面図である。
置３０を説明する。図８（Ａ）は基板として金属基板３
１ａを採用した混成集積回路装置３０ａの断面図であ
り、図８（Ｂ）は基板としてＡｌＳｉＣ基板３１ｂを用
いた混成集積回路装置３０bの断面図である。
【０００３】図８（Ａ）を参照して、基板として金属基
板３１ａを採用した混成集積回路装置３０ａを説明す
る。
板３１ａを採用した混成集積回路装置３０ａを説明す
る。
【０００４】混成集積回路装置３０ａは次のような構成
を有している。即ち、混成集積回路装置３０ａは、金属
基板３１ａと、金属基板３１ａの表面に形成された樹脂
層３２と、樹脂層３２の表面に形成された導電パターン
３４と、導電パターン３４に実装された半導体素子３３
ａおよびチップ部品３３ｂとから構成されている。
を有している。即ち、混成集積回路装置３０ａは、金属
基板３１ａと、金属基板３１ａの表面に形成された樹脂
層３２と、樹脂層３２の表面に形成された導電パターン
３４と、導電パターン３４に実装された半導体素子３３
ａおよびチップ部品３３ｂとから構成されている。
【０００５】上記した構成要素を説明する。金属基板３
１ａの材料としては、ＡｌまたはＦｅ等を主体とする金
属を採用することができる。このように金属基板を採用
することにより、半導体素子３３ａ等から発生する熱を
積極的に放散することが可能となる。また、金属は機械
的強度が強い材料であるので、加工性や搬送性等に優れ
ている。
１ａの材料としては、ＡｌまたはＦｅ等を主体とする金
属を採用することができる。このように金属基板を採用
することにより、半導体素子３３ａ等から発生する熱を
積極的に放散することが可能となる。また、金属は機械
的強度が強い材料であるので、加工性や搬送性等に優れ
ている。
【０００６】樹脂層３２は、金属基板３１ａと導電パタ
ーン３４とを絶縁させるために、金属基板３１ａの表面
に形成される。
ーン３４とを絶縁させるために、金属基板３１ａの表面
に形成される。
【０００７】半導体素子３３ａおよびチップ部品３３ｂ
は、導電パターン３４上の所望の位置に、半田等のロウ
材により実装される。半導体素子３３ａとしては、パワ
ー系のトランジスタチップまたはＬＳＩを採用すること
ができる。同図では、これらは金属細線を用いてフェイ
スアップで実装されているが、これらの半導体素子をフ
ェイスダウンで実装することも可能である。また、チッ
プ部品３３ｂとしては、抵抗、コンデンサ、ダイオード
またはコイル等を採用することができる。
は、導電パターン３４上の所望の位置に、半田等のロウ
材により実装される。半導体素子３３ａとしては、パワ
ー系のトランジスタチップまたはＬＳＩを採用すること
ができる。同図では、これらは金属細線を用いてフェイ
スアップで実装されているが、これらの半導体素子をフ
ェイスダウンで実装することも可能である。また、チッ
プ部品３３ｂとしては、抵抗、コンデンサ、ダイオード
またはコイル等を採用することができる。
【０００８】また、このような構成を有する混成集積回
路装置３０ａは、ケース材や樹脂モールド（図示せず）
により、保護されている。
路装置３０ａは、ケース材や樹脂モールド（図示せず）
により、保護されている。
【０００９】しかしながら、上記のような構成を有する
混成集積回路装置３０ａは、次のような問題を有してい
た。
混成集積回路装置３０ａは、次のような問題を有してい
た。
【００１０】即ち、半導体素子３３ａと金属基板３１ａ
との熱膨張係数が異なるため、半導体素子３３ａの駆動
による発熱等により、両者を接続する接続手段が破損し
てしまう問題があった。具体的には、半導体素子３３ａ
の材料であるシリコンの熱膨張係数は、約３．０（１０
-6／℃）である。それに対して、Ａｌを金属基板３１ａ
の材料とした場合、Ａｌの熱膨張係数は約２３．０（１
０-6／℃）である。つまり、金属基板３１ａの熱膨張係
数は、金属基板３１ａに実装される半導体素子３３ａの
熱膨張係数の７倍以上である。このことが、金属基板３
１ａと半導体素子３３ａとを接続するロウ材が破損して
しまう原因となっていた。このような問題は、特に比較
的大型のＬＳＩやパワー素子で顕著であった。
との熱膨張係数が異なるため、半導体素子３３ａの駆動
による発熱等により、両者を接続する接続手段が破損し
てしまう問題があった。具体的には、半導体素子３３ａ
の材料であるシリコンの熱膨張係数は、約３．０（１０
-6／℃）である。それに対して、Ａｌを金属基板３１ａ
の材料とした場合、Ａｌの熱膨張係数は約２３．０（１
０-6／℃）である。つまり、金属基板３１ａの熱膨張係
数は、金属基板３１ａに実装される半導体素子３３ａの
熱膨張係数の７倍以上である。このことが、金属基板３
１ａと半導体素子３３ａとを接続するロウ材が破損して
しまう原因となっていた。このような問題は、特に比較
的大型のＬＳＩやパワー素子で顕著であった。
【００１１】上記のような問題を解決するために、図８
（Ｂ）に示すような構成を有する混成集積回路装置３０
bが提案された。
（Ｂ）に示すような構成を有する混成集積回路装置３０
bが提案された。
【００１２】図８（Ｂ）を参照して、もう１つの従来の
混成集積回路装置３０bを説明する。同図は、混成集積
回路装置３０bの断面図である。
混成集積回路装置３０bを説明する。同図は、混成集積
回路装置３０bの断面図である。
【００１３】混成集積回路装置３０ｂは次のような構成
を有している。即ち、混成集積回路装置３０ｂは、Ａｌ
ＳｉＣ基板３１ｂと、ＡｌＳｉＣ基板３１ｂの表面に形
成された樹脂層３２と、樹脂層３２の表面に形成された
導電パターン３４と、導電パターン３４にロウ材を介し
て実装された半導体素子３３ａおよびチップ部品３３ｂ
とから構成されている。
を有している。即ち、混成集積回路装置３０ｂは、Ａｌ
ＳｉＣ基板３１ｂと、ＡｌＳｉＣ基板３１ｂの表面に形
成された樹脂層３２と、樹脂層３２の表面に形成された
導電パターン３４と、導電パターン３４にロウ材を介し
て実装された半導体素子３３ａおよびチップ部品３３ｂ
とから構成されている。
【００１４】上記から明らかなように、混成集積回路装
置３０bのＡｌＳｉＣ基板３１ｂ以外の構成要素は、図
８（Ａ）に示した混成集積回路装置３０ａと同様であ
る。ＡｌＳｉＣ基板３１ｂの構造を以下で説明する。
置３０bのＡｌＳｉＣ基板３１ｂ以外の構成要素は、図
８（Ａ）に示した混成集積回路装置３０ａと同様であ
る。ＡｌＳｉＣ基板３１ｂの構造を以下で説明する。
【００１５】ＡｌＳｉＣ基板３１ｂは、ＳｉＣの多孔体
から成る基板に、融解したＡｌを流し込むことによって
製造される。このような製造方法は、一般的に「含浸」
と呼ばれている。従って、ＡｌＳｉＣ基板３１ｂは、Ｓ
ｉＣの多孔体が有する多数の孔に、Ａｌが充填された構
造を有する。このような構造を有するＡｌＳｉＣ基板３
１ｂは、セラミック基板の特長である低誘電率特性およ
び機械加工容易性を有していると同時に、Ａｌ等の特長
である搬送容易性等も有している。
から成る基板に、融解したＡｌを流し込むことによって
製造される。このような製造方法は、一般的に「含浸」
と呼ばれている。従って、ＡｌＳｉＣ基板３１ｂは、Ｓ
ｉＣの多孔体が有する多数の孔に、Ａｌが充填された構
造を有する。このような構造を有するＡｌＳｉＣ基板３
１ｂは、セラミック基板の特長である低誘電率特性およ
び機械加工容易性を有していると同時に、Ａｌ等の特長
である搬送容易性等も有している。
【００１６】更に、ＡｌＳｉＣ基板３１ｂの熱膨張係数
は、金属基板３１ａと比較すると非常に小さい。Ａｌの
熱膨張係数は約２３（１０-6／℃）であり、ＳｉＣの熱
膨張係数は約４（１０-6／℃）である。従って、ＡｌＳ
ｉＣ基板３１ｂの熱膨張係数は、例えば、７〜８（１０
-6／℃）程度にすることも可能である。
は、金属基板３１ａと比較すると非常に小さい。Ａｌの
熱膨張係数は約２３（１０-6／℃）であり、ＳｉＣの熱
膨張係数は約４（１０-6／℃）である。従って、ＡｌＳ
ｉＣ基板３１ｂの熱膨張係数は、例えば、７〜８（１０
-6／℃）程度にすることも可能である。
【００１７】このように、ＡｌＳｉＣ基板３１ｂを採用
することにより、基板の熱膨張係数を、半導体素子３３
ａの材料であるシリコンの熱膨張係数に近似することが
可能となる。以上のことから、ＳｉＣ基板３１ｂと半導
体素子３３ａとを接続するロウ材が破損してしまうのを
防止することができる。
することにより、基板の熱膨張係数を、半導体素子３３
ａの材料であるシリコンの熱膨張係数に近似することが
可能となる。以上のことから、ＳｉＣ基板３１ｂと半導
体素子３３ａとを接続するロウ材が破損してしまうのを
防止することができる。
【００１８】
【発明が解決しようとする課題】しかしながら、従来の
混成集積回路装置は以下に示すような問題を有してい
た。
混成集積回路装置は以下に示すような問題を有してい
た。
【００１９】第１に、基板の表面に形成された樹脂層３
２の熱伝導率が低いため、半導体素子３３ａから発生す
る熱が良好に放散されない問題があった。このために、
半導体素子３３ａの周波数特性が低下してしまう問題も
発生していた。
２の熱伝導率が低いため、半導体素子３３ａから発生す
る熱が良好に放散されない問題があった。このために、
半導体素子３３ａの周波数特性が低下してしまう問題も
発生していた。
【００２０】第２に、基板としてＡｌＳｉＣ基板を採用
した場合、この基板はコストが高いものであるため、混
成集積回路装置全体のコストを押し上げてしまう問題が
あった。
した場合、この基板はコストが高いものであるため、混
成集積回路装置全体のコストを押し上げてしまう問題が
あった。
【００２１】第３に、導電性の材料を基板とするため、
スルーホールを形成すると、コストが高くなる問題があ
った。
スルーホールを形成すると、コストが高くなる問題があ
った。
【００２２】
【課題を解決するための手段】本発明は前述した課題に
鑑みて成され、請求項１の発明の混成集積回路装置装置
は、セラミック基板と、前記セラミック基板の表面に第
１の導電パターンを形成する金属層と、前記導電パター
ン上に実装された回路素子とを有することを特徴とす
る。
鑑みて成され、請求項１の発明の混成集積回路装置装置
は、セラミック基板と、前記セラミック基板の表面に第
１の導電パターンを形成する金属層と、前記導電パター
ン上に実装された回路素子とを有することを特徴とす
る。
【００２３】請求項２の発明の混成集積回路装置装置
は、セラミック基板と、前記セラミック基板の両面に第
１の導電パターンおよび第２の導電パターンを形成する
金属層と、前記第１の導電パターンおよび／または前記
第２の導電パターン上に実装された回路素子とを有する
ことを特徴とする。
は、セラミック基板と、前記セラミック基板の両面に第
１の導電パターンおよび第２の導電パターンを形成する
金属層と、前記第１の導電パターンおよび／または前記
第２の導電パターン上に実装された回路素子とを有する
ことを特徴とする。
【００２４】請求項３の発明の混成集積回路装置は、請
求項２記載の発明に於いて、前記第１のパターンと前記
第２のパターンは、接続手段により電気的に接続される
ことを特徴とする。
求項２記載の発明に於いて、前記第１のパターンと前記
第２のパターンは、接続手段により電気的に接続される
ことを特徴とする。
【００２５】請求項４の発明の混成集積回路装置は、請
求項３記載の発明に於いて、前記接続手段は、前記セラ
ミック基板が有するスルーホールを介して形成されるこ
とを特徴とする。
求項３記載の発明に於いて、前記接続手段は、前記セラ
ミック基板が有するスルーホールを介して形成されるこ
とを特徴とする。
【００２６】請求項５の発明の混成集積回路装置装置
は、請求項１から請求項４のいずれかに記載の発明に於
いて、前記金属層は、前記セラミック基板の裏面および
／または側面を覆うことを特徴とする。
は、請求項１から請求項４のいずれかに記載の発明に於
いて、前記金属層は、前記セラミック基板の裏面および
／または側面を覆うことを特徴とする。
【００２７】請求項６の発明の混成集積回路装置は、請
求項１から請求項５のいずれかに記載の発明に於いて、
前記金属層は、アルミで形成されることを特徴とする。
求項１から請求項５のいずれかに記載の発明に於いて、
前記金属層は、アルミで形成されることを特徴とする。
【００２８】請求項７の発明の混成集積回路装置は、請
求項１に記載の発明に於いて、前記回路素子は、半導体
素子であることを特徴とする。
求項１に記載の発明に於いて、前記回路素子は、半導体
素子であることを特徴とする。
【００２９】請求項８の発明の混成集積回路装置は、請
求項１に記載の発明に於いて、前記セラミック基板は、
ＡｌＮ、Ａｌ2Ｏ3、ＳｉＣあるいはＳｉ3Ｎ4であること
を特徴とする。
求項１に記載の発明に於いて、前記セラミック基板は、
ＡｌＮ、Ａｌ2Ｏ3、ＳｉＣあるいはＳｉ3Ｎ4であること
を特徴とする。
【００３０】請求項９の発明の混成集積回路装置の製造
方法は、セラミック基板を用意する工程と、前記セラミ
ック基板を金属でモールドすることにより前記セラミッ
ク基板を金属層で覆う工程と、前記金属層をエッチング
することにより少なくとも第１の導電パターンを形成す
る工程と、前記第１の導電パターンに回路素子を実装す
る工程とを有することを特徴とする。
方法は、セラミック基板を用意する工程と、前記セラミ
ック基板を金属でモールドすることにより前記セラミッ
ク基板を金属層で覆う工程と、前記金属層をエッチング
することにより少なくとも第１の導電パターンを形成す
る工程と、前記第１の導電パターンに回路素子を実装す
る工程とを有することを特徴とする。
【００３１】請求項１０の発明の混成集積回路装置の製
造方法は、セラミック基板を用意する工程と、第１の導
電パターンに対応する凹凸を有する金型を用いて前記セ
ラミック基板を金属でモールドし、金属層を形成するこ
とにより、少なくとも前記第１の導電パターンを前記セ
ラミック基板の表面に形成する工程と、前記第１の導電
パターンに回路素子を実装する工程とを有することを特
徴とする。
造方法は、セラミック基板を用意する工程と、第１の導
電パターンに対応する凹凸を有する金型を用いて前記セ
ラミック基板を金属でモールドし、金属層を形成するこ
とにより、少なくとも前記第１の導電パターンを前記セ
ラミック基板の表面に形成する工程と、前記第１の導電
パターンに回路素子を実装する工程とを有することを特
徴とする。
【００３２】請求項１１の発明の混成集積回路装置装置
の製造方法は、請求項９または請求項１０のいずれかに
記載の発明に於いて、前記前記セラミック基板の側面お
よび／または裏面を、前記金属層で覆うことを特徴とす
る。
の製造方法は、請求項９または請求項１０のいずれかに
記載の発明に於いて、前記前記セラミック基板の側面お
よび／または裏面を、前記金属層で覆うことを特徴とす
る。
【００３３】請求項１２の発明の混成集積回路装置装置
の製造方法は、請求項９から請求項１１のいずれかに記
載の発明に於いて、前記セラミック基板の両面に、前記
第１の導電パターンおよび第２の導電パターンを形成す
ることを特徴とする。
の製造方法は、請求項９から請求項１１のいずれかに記
載の発明に於いて、前記セラミック基板の両面に、前記
第１の導電パターンおよび第２の導電パターンを形成す
ることを特徴とする。
【００３４】請求項１３の発明の混成集積回路装置装置
の製造方法は、請求項１２に記載の発明に於いて、前記
第１のパターンと前記第２のパターンを、接続手段で電
気的に接続することを特徴とする。
の製造方法は、請求項１２に記載の発明に於いて、前記
第１のパターンと前記第２のパターンを、接続手段で電
気的に接続することを特徴とする。
【００３５】請求項１４の発明の混成集積回路装置の製
造方法は、請求項９から請求項１３のいずれかに記載の
発明に於いて、前記金属層を、アルミで形成することを
特徴とする。
造方法は、請求項９から請求項１３のいずれかに記載の
発明に於いて、前記金属層を、アルミで形成することを
特徴とする。
【００３６】請求項１５の発明の混成集積回路装置の製
造方法は、請求項９から請求項１４のいずれかに記載の
発明に於いて、前記回路素子は、半導体素子であること
を特徴とする。
造方法は、請求項９から請求項１４のいずれかに記載の
発明に於いて、前記回路素子は、半導体素子であること
を特徴とする。
【００３７】従って、請求項１の混成集積回路装置によ
れば、従来に於いて、基板の表面に形成された樹脂層を
省いた構造を実現することが可能となる。即ち、セラミ
ック基板の表面に導電パターンを直接に形成することが
可能となる。また、セラミック基板の熱膨張係数は、半
導体素子を構成するシリコンの熱膨張係数に近いので、
両者を接続する接続手段が破損してしまうのを防止する
ことができる。
れば、従来に於いて、基板の表面に形成された樹脂層を
省いた構造を実現することが可能となる。即ち、セラミ
ック基板の表面に導電パターンを直接に形成することが
可能となる。また、セラミック基板の熱膨張係数は、半
導体素子を構成するシリコンの熱膨張係数に近いので、
両者を接続する接続手段が破損してしまうのを防止する
ことができる。
【００３８】請求項２の混成集積回路装置によれば、従
来に於いて、基板の表面に形成された樹脂層を省いた構
造を実現することが可能となる。即ち、セラミック基板
の表面に導電パターンを直接に形成することが可能とな
る。また、セラミック基板の熱膨張係数は、半導体素子
を構成するシリコンの熱膨張係数に近いので、両者を接
続する接続手段が破損してしまうのを防止することがで
きる。更に、セラミック基板の両面に導電パターンを形
成することができるので、実装密度を向上させることが
できる。
来に於いて、基板の表面に形成された樹脂層を省いた構
造を実現することが可能となる。即ち、セラミック基板
の表面に導電パターンを直接に形成することが可能とな
る。また、セラミック基板の熱膨張係数は、半導体素子
を構成するシリコンの熱膨張係数に近いので、両者を接
続する接続手段が破損してしまうのを防止することがで
きる。更に、セラミック基板の両面に導電パターンを形
成することができるので、実装密度を向上させることが
できる。
【００３９】請求項３の混成集積回路装置によれば、請
求項２の発明が有する効果の他に次のような効果を奏す
ることができる。即ち、セラミック基板の両面に形成さ
れた第１の導電パターンと第２の導電パターンとを、接
続手段を用いて電気的に接続することができる。
求項２の発明が有する効果の他に次のような効果を奏す
ることができる。即ち、セラミック基板の両面に形成さ
れた第１の導電パターンと第２の導電パターンとを、接
続手段を用いて電気的に接続することができる。
【００４０】請求項４の混成集積回路装置によれば、請
求項３の発明が有する効果の他に次のような効果を奏す
ることができる。即ち、セラミック基板が有するスルー
ホールに充填された金属部分を接続手段として用いて、
セラミック基板の両面に形成された第１の導電パターン
と第２の導電パターンとを、電気的に接続する事ができ
る。また、接続手段はスルーホールだけに限定されな
い。即ち、リード、金属細線等を接続手段として用いる
ことも可能である。
求項３の発明が有する効果の他に次のような効果を奏す
ることができる。即ち、セラミック基板が有するスルー
ホールに充填された金属部分を接続手段として用いて、
セラミック基板の両面に形成された第１の導電パターン
と第２の導電パターンとを、電気的に接続する事ができ
る。また、接続手段はスルーホールだけに限定されな
い。即ち、リード、金属細線等を接続手段として用いる
ことも可能である。
【００４１】請求項５の混成集積回路装置によれば、請
求項１〜請求項４のいずれかに記載の発明が有する効果
の他に次のような効果を奏することができる。即ち、前
記金属層で、前記セラミック基板の裏面および／または
側面を覆うことが可能となる。従って、セラミック基板
の機械的強度を、金属層で覆うことにより向上させるこ
とが可能となる。
求項１〜請求項４のいずれかに記載の発明が有する効果
の他に次のような効果を奏することができる。即ち、前
記金属層で、前記セラミック基板の裏面および／または
側面を覆うことが可能となる。従って、セラミック基板
の機械的強度を、金属層で覆うことにより向上させるこ
とが可能となる。
【００４２】請求項６の混成集積回路装置によれば、請
求項１〜請求項５のいずれかに記載の発明が有する効果
の他に次のような効果を奏することができる。即ち、前
記金属層をアルミで形成することにより、セラミック基
板と導電パターンとの接着を強固にすることができる。
求項１〜請求項５のいずれかに記載の発明が有する効果
の他に次のような効果を奏することができる。即ち、前
記金属層をアルミで形成することにより、セラミック基
板と導電パターンとの接着を強固にすることができる。
【００４３】請求項７の混成集積回路装置によれば、請
求項１に記載の発明が有する効果の他に次のような効果
を奏することができる。即ち、前記回路素子を、半導体
素子とすることができる。ここで、半導体素子として
は、ＬＳＩやパワー系の素子を採用することができる。
従来に於いては、このような比較的大型の半導体素子
は、半導体素子と金属基板との熱膨張係数のミスマッチ
の為に、実装するのが困難であった。それに対して本発
明では、熱膨張係数が半導体素子を形成するシリコンに
近いセラミックを基板の材料として採用している。従っ
て、比較的大型の半導体素子を基板に実装することがで
きる。
求項１に記載の発明が有する効果の他に次のような効果
を奏することができる。即ち、前記回路素子を、半導体
素子とすることができる。ここで、半導体素子として
は、ＬＳＩやパワー系の素子を採用することができる。
従来に於いては、このような比較的大型の半導体素子
は、半導体素子と金属基板との熱膨張係数のミスマッチ
の為に、実装するのが困難であった。それに対して本発
明では、熱膨張係数が半導体素子を形成するシリコンに
近いセラミックを基板の材料として採用している。従っ
て、比較的大型の半導体素子を基板に実装することがで
きる。
【００４４】請求項８の混成集積回路装置によれば、請
求項１に記載の発明が有する効果の他に次のような効果
を奏することができる。即ち、前記セラミック基板を、
ＡｌＮ、Ａｌ2Ｏ3、Ｓｉ3Ｎ4またはＳｉＣとすることが
できる。
求項１に記載の発明が有する効果の他に次のような効果
を奏することができる。即ち、前記セラミック基板を、
ＡｌＮ、Ａｌ2Ｏ3、Ｓｉ3Ｎ4またはＳｉＣとすることが
できる。
【００４５】請求項９記載の混成集積回路装置の製造方
法によれば、セラミック基板を用意する工程と、前記セ
ラミック基板を金属でモールドすることにより前記セラ
ミック基板を金属層で覆う工程と、前記金属層をエッチ
ングすることにより少なくとも第１の導電パターンを形
成する工程と、前記第１の導電パターンに回路素子を実
装する工程で、混成集積回路装置を製造することができ
る。即ち、機械的強度に欠けるセラミック基板を金属で
モールドすることにより、基板の機械的強度を向上させ
ることができる。更に、従来に於いて必要とされていた
基板上に樹脂層を形成する工程を省略することができ
る。
法によれば、セラミック基板を用意する工程と、前記セ
ラミック基板を金属でモールドすることにより前記セラ
ミック基板を金属層で覆う工程と、前記金属層をエッチ
ングすることにより少なくとも第１の導電パターンを形
成する工程と、前記第１の導電パターンに回路素子を実
装する工程で、混成集積回路装置を製造することができ
る。即ち、機械的強度に欠けるセラミック基板を金属で
モールドすることにより、基板の機械的強度を向上させ
ることができる。更に、従来に於いて必要とされていた
基板上に樹脂層を形成する工程を省略することができ
る。
【００４６】請求項１０記載の混成集積回路装置の製造
方法によれば、セラミック基板を用意する工程と、第１
の導電パターンに対応する凹凸を有する前記金型を用い
て前記セラミック基板を金属でモールドすることによ
り、少なくとも前記第１の導電パターンを前記セラミッ
ク基板の表面に形成するように金属層を形成する工程
と、前記第１の導電パターンに回路素子を実装する工程
とで、混成集積回路装置を製造することができる。即
ち、機械的強度に欠けるセラミック基板を金属でモール
ドすることにより、基板の機械的強度を向上させること
ができる。更に、従来に於いて必要とされていた基板上
に樹脂層を形成する工程を省略することができる。更に
また、導電パターンを金型に設けられた凹凸で形成する
ことができるので、エッチングの工程を省略することが
できる。
方法によれば、セラミック基板を用意する工程と、第１
の導電パターンに対応する凹凸を有する前記金型を用い
て前記セラミック基板を金属でモールドすることによ
り、少なくとも前記第１の導電パターンを前記セラミッ
ク基板の表面に形成するように金属層を形成する工程
と、前記第１の導電パターンに回路素子を実装する工程
とで、混成集積回路装置を製造することができる。即
ち、機械的強度に欠けるセラミック基板を金属でモール
ドすることにより、基板の機械的強度を向上させること
ができる。更に、従来に於いて必要とされていた基板上
に樹脂層を形成する工程を省略することができる。更に
また、導電パターンを金型に設けられた凹凸で形成する
ことができるので、エッチングの工程を省略することが
できる。
【００４７】請求項１１の混成集積回路装置の製造方法
によれば、請求項９〜請求項１０のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記前記セラミック基板の側面および／ま
たは裏面を、前記金属層で覆うことにより、基板の機械
的強度を向上させることができる。
によれば、請求項９〜請求項１０のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記前記セラミック基板の側面および／ま
たは裏面を、前記金属層で覆うことにより、基板の機械
的強度を向上させることができる。
【００４８】請求項１２の混成集積回路装置の製造方法
によれば、請求項９〜請求項１１のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記セラミック基板の両面に、前記第１の
導電パターンおよび第２の導電パターンを形成すること
により、装置の実装密度を向上させることができる。
によれば、請求項９〜請求項１１のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記セラミック基板の両面に、前記第１の
導電パターンおよび第２の導電パターンを形成すること
により、装置の実装密度を向上させることができる。
【００４９】請求項１３の混成集積回路装置の製造方法
によれば、請求項１に記載の発明が有する効果の他に次
のような効果を奏することができる。即ち、前記第１の
パターンと前記第２のパターンを、接続手段で電気的に
接続することにより、装置の実装密度を向上させること
ができる。
によれば、請求項１に記載の発明が有する効果の他に次
のような効果を奏することができる。即ち、前記第１の
パターンと前記第２のパターンを、接続手段で電気的に
接続することにより、装置の実装密度を向上させること
ができる。
【００５０】請求項１４の混成集積回路装置の製造方法
によれば、請求項９〜請求項１３のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記金属層をアルミで形成することによ
り、モールド金属とセラミック基板との接着を強固にす
ることができる。
によれば、請求項９〜請求項１３のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記金属層をアルミで形成することによ
り、モールド金属とセラミック基板との接着を強固にす
ることができる。
【００５１】請求項１５の混成集積回路装置の製造方法
によれば、請求項９〜請求項１４のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記回路素子を、半導体素子とすることが
できる。ここで、半導体素子としては、ＬＳＩやパワー
系の素子を採用することができる。従来に於いては、こ
のような比較的大型の半導体素子は、半導体素子と金属
基板との熱膨張係数のミスマッチにより実装するのが困
難であった。それに対して本発明では、熱膨張係数が半
導体素子を形成するシリコンに近いセラミックを基板の
材料として採用している。従って、比較的大型の半導体
素子を基板に実装することができる。
によれば、請求項９〜請求項１４のいずれかに記載の発
明が有する効果の他に次のような効果を奏することがで
きる。即ち、前記回路素子を、半導体素子とすることが
できる。ここで、半導体素子としては、ＬＳＩやパワー
系の素子を採用することができる。従来に於いては、こ
のような比較的大型の半導体素子は、半導体素子と金属
基板との熱膨張係数のミスマッチにより実装するのが困
難であった。それに対して本発明では、熱膨張係数が半
導体素子を形成するシリコンに近いセラミックを基板の
材料として採用している。従って、比較的大型の半導体
素子を基板に実装することができる。
【００５２】
【発明の実施の形態】（混成集積回路装置を説明する第
１の実施の形態）図１を参照して、本実施の形態に係る
混成集積回路装置１０ａを説明する。図１（Ａ）は混成
集積回路装置１０ａの斜視図であり、図１（Ｂ）は図１
（Ａ）のＡ−Ａ‘線に於ける断面図である。
１の実施の形態）図１を参照して、本実施の形態に係る
混成集積回路装置１０ａを説明する。図１（Ａ）は混成
集積回路装置１０ａの斜視図であり、図１（Ｂ）は図１
（Ａ）のＡ−Ａ‘線に於ける断面図である。
【００５３】図１（Ａ）および図１（Ｂ）を参照して、
本発明に係る混成集積回路装置１０ａは次のような構成
を有している。即ち、セラミック基板１１と、セラミッ
ク基板１１の表面に第１の導電パターン１３ａを形成し
且つセラミック基板１１の側面および裏面を覆う金属層
１２と、第１の導電パターン１３ａ上の所望の位置に実
装された回路素子１４とから、混成集積回路装置１０ａ
は構成されている。
本発明に係る混成集積回路装置１０ａは次のような構成
を有している。即ち、セラミック基板１１と、セラミッ
ク基板１１の表面に第１の導電パターン１３ａを形成し
且つセラミック基板１１の側面および裏面を覆う金属層
１２と、第１の導電パターン１３ａ上の所望の位置に実
装された回路素子１４とから、混成集積回路装置１０ａ
は構成されている。
【００５４】上記した混成集積回路装置１０ａの各構成
要素を以下で説明する。
要素を以下で説明する。
【００５５】セラミック基板１１は、酸化金属等のセラ
ミックから形成されている。ここで、セラミック基板１
１の材料としては、ＡｌＮ、Ａｌ2Ｏ3、ＳｉＣまたはＳ
ｉ3Ｎ4等を採用することができる。
ミックから形成されている。ここで、セラミック基板１
１の材料としては、ＡｌＮ、Ａｌ2Ｏ3、ＳｉＣまたはＳ
ｉ3Ｎ4等を採用することができる。
【００５６】金属層１２は、セラミック基板の側面およ
び裏面をカバーしており、更にセラミック基板の表面に
第１の導電パターン１３ａを形成している。金属層１２
の材料としては、アルミ等のセラミック基板との付着性
の良い金属が採用される。
び裏面をカバーしており、更にセラミック基板の表面に
第１の導電パターン１３ａを形成している。金属層１２
の材料としては、アルミ等のセラミック基板との付着性
の良い金属が採用される。
【００５７】図１（Ｂ）を参照して、回路素子１４とし
ては、ＬＳＩチップ１４ａまたはトランジスタ１４ｃ等
の半導体素子や、チップ抵抗１４ｂ等のチップ部品を採
用することができる。上記したように、セラミック基板
１１の熱膨張係数は、半導体素子を形成するシリコンの
熱膨張係数に近いので、比較的大型の半導体素子を実装
することができる。同図では、ＬＳＩチップ１４ａは、
フェイスアップで実装されているが、フェイスダウンで
実装することも可能である。また、回路素子１４として
樹脂封止型のフラットパッケージ等も採用できる。
ては、ＬＳＩチップ１４ａまたはトランジスタ１４ｃ等
の半導体素子や、チップ抵抗１４ｂ等のチップ部品を採
用することができる。上記したように、セラミック基板
１１の熱膨張係数は、半導体素子を形成するシリコンの
熱膨張係数に近いので、比較的大型の半導体素子を実装
することができる。同図では、ＬＳＩチップ１４ａは、
フェイスアップで実装されているが、フェイスダウンで
実装することも可能である。また、回路素子１４として
樹脂封止型のフラットパッケージ等も採用できる。
【００５８】上記のような構成を有する混成集積回路装
置１０ａは、封止樹脂やケース材等により保護されても
良い。 （もう１つの混成集積回路装置を説明する第２の実施の
形態）図２を参照して、本実施の形態に係る混成集積回
路装置１０ｂを説明する。図１（Ａ）は混成集積回路装
置１０ｂの斜視図であり、図１（Ｂ）は図１（Ａ）のＡ
−Ａ‘線に於ける断面図である。
置１０ａは、封止樹脂やケース材等により保護されても
良い。 （もう１つの混成集積回路装置を説明する第２の実施の
形態）図２を参照して、本実施の形態に係る混成集積回
路装置１０ｂを説明する。図１（Ａ）は混成集積回路装
置１０ｂの斜視図であり、図１（Ｂ）は図１（Ａ）のＡ
−Ａ‘線に於ける断面図である。
【００５９】図２（Ａ）および図２（Ｂ）を参照して、
本発明に係る混成集積回路装置１０ｂは次のような構成
を有している。即ち、スルーホール１５が設けられたセ
ラミック基板１１と、セラミック基板１１の側面を覆い
且つスルーホール１５に充填された金属層１２と、金属
層１２から形成される第１の導電パターン１３ａおよび
第２の導電パターン１３ｂと、導電パターン１３ａ上の
所望の位置に実装された回路素子１４とから、混成集積
回路装置１０ｂは構成されている。
本発明に係る混成集積回路装置１０ｂは次のような構成
を有している。即ち、スルーホール１５が設けられたセ
ラミック基板１１と、セラミック基板１１の側面を覆い
且つスルーホール１５に充填された金属層１２と、金属
層１２から形成される第１の導電パターン１３ａおよび
第２の導電パターン１３ｂと、導電パターン１３ａ上の
所望の位置に実装された回路素子１４とから、混成集積
回路装置１０ｂは構成されている。
【００６０】図２（Ｂ）を参照して、上記した混成集積
回路装置１０ｂの各構成要素を以下で説明する。
回路装置１０ｂの各構成要素を以下で説明する。
【００６１】セラミック基板１１はセラミック系の材料
から構成されており、第１の実施の形態で示したような
材料を採用することができる。ここでは、セラミック基
板１１にスルーホール１５が設けられている。スルーホ
ール１５には金属層１２が充填され、セラミック基板１
１の両面に形成された導電パターンを、電気的に接続す
る働きを有する。
から構成されており、第１の実施の形態で示したような
材料を採用することができる。ここでは、セラミック基
板１１にスルーホール１５が設けられている。スルーホ
ール１５には金属層１２が充填され、セラミック基板１
１の両面に形成された導電パターンを、電気的に接続す
る働きを有する。
【００６２】金属層１２の材料としては、第１の実施の
形態で説明したようなアルミ等の材料を採用することが
できる。本実施の形態では、金属層１２は、側面を覆い
且つ次に示すような構成要素を形成する。即ち、金属層
１２は、セラミック基板１１の両面に、第１の導電パタ
ーン１３ａおよび第２の導電パターンを形成する。更
に、スルーホール１５にも金属層１２は充填され、第１
のパターン１３ａと第２の導電パターン１３ｂを、電気
的に接続する。即ち、スルーホール１５に充填された金
属層１２は、接続手段の如き働きを有する。
形態で説明したようなアルミ等の材料を採用することが
できる。本実施の形態では、金属層１２は、側面を覆い
且つ次に示すような構成要素を形成する。即ち、金属層
１２は、セラミック基板１１の両面に、第１の導電パタ
ーン１３ａおよび第２の導電パターンを形成する。更
に、スルーホール１５にも金属層１２は充填され、第１
のパターン１３ａと第２の導電パターン１３ｂを、電気
的に接続する。即ち、スルーホール１５に充填された金
属層１２は、接続手段の如き働きを有する。
【００６３】回路素子１４としては、第１の実施の形態
と同じように、半導体素子およびチップ部品等を採用す
ることができる。セラミック基板１１は、従来の金属基
板と比較すると、熱膨張係数がシリコンに近いので、比
較的大型の半導体素子を実装することができる。 （混成集積回路装置の製造方法を説明する第３の実施の
形態）図３〜図７を参照して、混成集積回路装置の製造
方法を説明する。
と同じように、半導体素子およびチップ部品等を採用す
ることができる。セラミック基板１１は、従来の金属基
板と比較すると、熱膨張係数がシリコンに近いので、比
較的大型の半導体素子を実装することができる。 （混成集積回路装置の製造方法を説明する第３の実施の
形態）図３〜図７を参照して、混成集積回路装置の製造
方法を説明する。
【００６４】本実施の形態に係る混成集積回路装置の製
造方法は次のような工程を有している。即ち、セラミッ
ク基板１１を用意する工程と、セラミック基板１１を金
属層１２でモールドする工程と、セラミック基板１１の
表面に導電パターン１３を形成する工程と、導電パター
ン１３の所望の箇所に回路素子１４を実装する工程等
で、混成集積回路装置は製造される。この各工程を以下
に説明する。
造方法は次のような工程を有している。即ち、セラミッ
ク基板１１を用意する工程と、セラミック基板１１を金
属層１２でモールドする工程と、セラミック基板１１の
表面に導電パターン１３を形成する工程と、導電パター
ン１３の所望の箇所に回路素子１４を実装する工程等
で、混成集積回路装置は製造される。この各工程を以下
に説明する。
【００６５】第１の工程：図３参照
この工程では、セラミック基板１１を用意する。ここ
で、セラミック基板１１は、酸化金属等のセラミックか
ら形成されており、具体的には、ＡｌＮ、Ａｌ2Ｏ3、Ｓ
ｉ3Ｎ4またはＳｉＣ等を採用することができる。また、
セラミック系の材料であれば、基本的には全ての材料を
採用することが可能となる。
で、セラミック基板１１は、酸化金属等のセラミックか
ら形成されており、具体的には、ＡｌＮ、Ａｌ2Ｏ3、Ｓ
ｉ3Ｎ4またはＳｉＣ等を採用することができる。また、
セラミック系の材料であれば、基本的には全ての材料を
採用することが可能となる。
【００６６】第２の工程：図４参照
この工程では、金型２０を用いてセラミック基板１１を
モールド金属１２ａでモールドする。具体的には、上金
型２０ａと下金型２０ｂとで形成される金型キャビティ
内に、セラミック基板１１を載置し、注入口２１からモ
ールド金属１２ａを注入することにより、金属モールド
を行う。このことにより、セラミック基板１１をモール
ド金属１２ａで覆うことができる。モールド金属１２ａ
の材料としては、セラミック基板との付着性の良い金属
が採用される。特に、金属層１２の材料としてＡｌを採
用した場合、Ａｌとセラミックとの付着力は高い。ま
た、金属であれば、基本的には全ての材料を基板の材料
として採用することが可能となる。
モールド金属１２ａでモールドする。具体的には、上金
型２０ａと下金型２０ｂとで形成される金型キャビティ
内に、セラミック基板１１を載置し、注入口２１からモ
ールド金属１２ａを注入することにより、金属モールド
を行う。このことにより、セラミック基板１１をモール
ド金属１２ａで覆うことができる。モールド金属１２ａ
の材料としては、セラミック基板との付着性の良い金属
が採用される。特に、金属層１２の材料としてＡｌを採
用した場合、Ａｌとセラミックとの付着力は高い。ま
た、金属であれば、基本的には全ての材料を基板の材料
として採用することが可能となる。
【００６７】セラミック基板１１のいずれか一方の面に
は、モールド金属１２ａを選択的に除去することによ
り、導電パターンが形成される。更に、両面に導電パタ
ーンが形成される場合もある。従って、導電パターンが
形成される面については、所望の微細さの導電パターン
が形成できるような薄さで、金属層１２の厚さをコント
ロールする。
は、モールド金属１２ａを選択的に除去することによ
り、導電パターンが形成される。更に、両面に導電パタ
ーンが形成される場合もある。従って、導電パターンが
形成される面については、所望の微細さの導電パターン
が形成できるような薄さで、金属層１２の厚さをコント
ロールする。
【００６８】また、図示していないが、モールド金属１
２ａの注入圧により金型キャビティ内でセラミック基板
１１が移動しないように、移動防止手段が設けられる。
更に、セラミック基板の両面に導電パターンが形成され
る場合は、セラミック基板１１にスルーホールを設け
る。スルーホールに注入されたモールド金属１２ａによ
り、セラミック基板の両面に形成された導電パターン
は、電気的に接続される。
２ａの注入圧により金型キャビティ内でセラミック基板
１１が移動しないように、移動防止手段が設けられる。
更に、セラミック基板の両面に導電パターンが形成され
る場合は、セラミック基板１１にスルーホールを設け
る。スルーホールに注入されたモールド金属１２ａによ
り、セラミック基板の両面に形成された導電パターン
は、電気的に接続される。
【００６９】もう１つの第２の工程：図５参照
この工程では、金型２０を用いてセラミック基板１１を
モールド金属１２ａでモールドする。上金型２０ａに
は、セラミック基板１１に形成予定の導電パターンに対
応した凹凸部２５が設けられている。モールド時に於い
ては、凹凸部２５がセラミック基板１１の表面に当接す
ることにより、セラミック基板１１の表面に選択的に金
属層１２を形成する。このモールド層が、導電パターン
となる。具体的な金属モールドの方法は、上金型２０ａ
と下金型２０ｂとで形成される金型キャビティ内に、セ
ラミック基板１１を載置し、注入口２１からモールド金
属１２ａを注入する。
モールド金属１２ａでモールドする。上金型２０ａに
は、セラミック基板１１に形成予定の導電パターンに対
応した凹凸部２５が設けられている。モールド時に於い
ては、凹凸部２５がセラミック基板１１の表面に当接す
ることにより、セラミック基板１１の表面に選択的に金
属層１２を形成する。このモールド層が、導電パターン
となる。具体的な金属モールドの方法は、上金型２０ａ
と下金型２０ｂとで形成される金型キャビティ内に、セ
ラミック基板１１を載置し、注入口２１からモールド金
属１２ａを注入する。
【００７０】また、図示していないが、モールド金属１
２ａの注入圧により金型キャビティ内でセラミック基板
１１が移動しないように、移動防止手段が設けられる。
更に、セラミック基板の両面に導電パターンが形成され
る場合は、セラミック基板１１にスルーホールを設け
る。スルーホールに注入されたモールド金属１２ａによ
り、セラミック基板の両面に形成された導電パターン
は、電気的に接続される。
２ａの注入圧により金型キャビティ内でセラミック基板
１１が移動しないように、移動防止手段が設けられる。
更に、セラミック基板の両面に導電パターンが形成され
る場合は、セラミック基板１１にスルーホールを設け
る。スルーホールに注入されたモールド金属１２ａによ
り、セラミック基板の両面に形成された導電パターン
は、電気的に接続される。
【００７１】第３の工程：図６参照
この工程では、セラミック基板１１の表面または両面に
導電パターン１３を形成する。図６（Ａ）は、表面に第
１の導電パターン１３ａが形成されたセラミック基板１
１の斜視図であり、図６（Ｂ）は図６（Ａ）のＡ−Ａ
‘線に於ける断面図であり、図６（Ｃ）は両面に第１の
導電パターンおよび第２の導電パターンが形成されたセ
ラミック基板１１の断面図である。
導電パターン１３を形成する。図６（Ａ）は、表面に第
１の導電パターン１３ａが形成されたセラミック基板１
１の斜視図であり、図６（Ｂ）は図６（Ａ）のＡ−Ａ
‘線に於ける断面図であり、図６（Ｃ）は両面に第１の
導電パターンおよび第２の導電パターンが形成されたセ
ラミック基板１１の断面図である。
【００７２】図６（Ａ）および図６（Ｂ）を参照して、
この工程では、セラミック基板１１の表面に形成された
金属層１２を選択的に除去することにより、第１の導電
パターンを形成している。また、ボンディングパッド等
も形成する。金属層１２を除去する方法としては、例え
ばエッチングが考えられる。金属層１２の材料としてＡ
ｌを採用した場合、エッチング液としては次のものを使
用することができる。即ち、塩化第２鉄エッチング液、
水酸化ナトリウム水溶液、塩酸・リン酸混合液等をエッ
チング液として採用することができる。また、導電パタ
ーンが形成されない金属層１２は、そのままセラミック
基板１１を覆っている。
この工程では、セラミック基板１１の表面に形成された
金属層１２を選択的に除去することにより、第１の導電
パターンを形成している。また、ボンディングパッド等
も形成する。金属層１２を除去する方法としては、例え
ばエッチングが考えられる。金属層１２の材料としてＡ
ｌを採用した場合、エッチング液としては次のものを使
用することができる。即ち、塩化第２鉄エッチング液、
水酸化ナトリウム水溶液、塩酸・リン酸混合液等をエッ
チング液として採用することができる。また、導電パタ
ーンが形成されない金属層１２は、そのままセラミック
基板１１を覆っている。
【００７３】図６（Ｃ）では、セラミック基板１１の両
面に、第１のパターン１３ａおよび第２の導電パターン
１３ｂが形成されている。そして、第１のパターン１３
ａと第２の導電パターン１３ｂは、スルーホール１５に
充填された金属層１２により電気的に接続されている。
面に、第１のパターン１３ａおよび第２の導電パターン
１３ｂが形成されている。そして、第１のパターン１３
ａと第２の導電パターン１３ｂは、スルーホール１５に
充填された金属層１２により電気的に接続されている。
【００７４】以上、この工程では導電パターンを形成す
る方法を説明した。しかし、セラミック基板１１をモー
ルドする工程として、「もう１つの第２の工程」を採用
した場合、この工程は省くことができる。これは、上記
した「もう１つの第２の工程」では、セラミック基板１
１を金属モールドすると同時に、金型に設けられた凹凸
部により導電パターンをも形成するからである。
る方法を説明した。しかし、セラミック基板１１をモー
ルドする工程として、「もう１つの第２の工程」を採用
した場合、この工程は省くことができる。これは、上記
した「もう１つの第２の工程」では、セラミック基板１
１を金属モールドすると同時に、金型に設けられた凹凸
部により導電パターンをも形成するからである。
【００７５】第４の工程：図７参照
この工程では、導電パターン１３上に回路素子１４を実
装する。図７（Ａ）は片面に導電パターンが形成された
セラミック基板に回路素子を実装した場合の断面図であ
り、図７（Ｂ）は両面に導電パターンを有するタイプの
断面図である。
装する。図７（Ａ）は片面に導電パターンが形成された
セラミック基板に回路素子を実装した場合の断面図であ
り、図７（Ｂ）は両面に導電パターンを有するタイプの
断面図である。
【００７６】図７（Ａ）を参照して、ＬＳＩチップ１４
ａやトランジスタ１４ｃ等の半導体素装置とチップ抵抗
１４ｂ等のチップ部品が、第１の導電パターン１３ａ上
に実装されている。ここで、セラミック基板１１は、半
導体素子に近い熱膨張係数を有しているので、比較的大
型の半導体素子を直接に実装することができる。
ａやトランジスタ１４ｃ等の半導体素装置とチップ抵抗
１４ｂ等のチップ部品が、第１の導電パターン１３ａ上
に実装されている。ここで、セラミック基板１１は、半
導体素子に近い熱膨張係数を有しているので、比較的大
型の半導体素子を直接に実装することができる。
【００７７】また、ここでは回路素子は、金属細線を用
いてフェイスアップで実装されているが、半田ボール等
を用いてフェイスアップで実装しても良い。
いてフェイスアップで実装されているが、半田ボール等
を用いてフェイスアップで実装しても良い。
【００７８】図７（Ｂ）を参照して、セラミック基板の
両面に、第１のパターン１３ａおよび第２の導電パター
ン１３ｂが形成されている。そして、第１のパターン１
３ａと第１のパターン１３ａは、スルーホール１５に充
填された金属層１２により電気的に接続されている。こ
の図では、片面のみに回路素子が実装されているが、両
面に回路素子を実装することも可能である。
両面に、第１のパターン１３ａおよび第２の導電パター
ン１３ｂが形成されている。そして、第１のパターン１
３ａと第１のパターン１３ａは、スルーホール１５に充
填された金属層１２により電気的に接続されている。こ
の図では、片面のみに回路素子が実装されているが、両
面に回路素子を実装することも可能である。
【００７９】なお、実施の形態は上記に限定されるもの
ではなく、例えば以下のように変更しても良い。
ではなく、例えば以下のように変更しても良い。
【００８０】第１の実施の形態に於いて、金属層１２を
側面または裏面のみを覆うように構成しても良い。
側面または裏面のみを覆うように構成しても良い。
【００８１】第２の実施の形態に於いて、第１の導電パ
ターン１３ａと第２の導電パターン１３ｂとを接続する
接続手段として、セラミック基板の側面を覆う金属層１
２を用いても良い。また、接続手段として金属細線やリ
ードを用いることも可能である。
ターン１３ａと第２の導電パターン１３ｂとを接続する
接続手段として、セラミック基板の側面を覆う金属層１
２を用いても良い。また、接続手段として金属細線やリ
ードを用いることも可能である。
【００８２】全ての実施の形態に於いて、セラミック基
板１１の両面に導電パターンを設けて、両面に回路装置
を設けても良い。
板１１の両面に導電パターンを設けて、両面に回路装置
を設けても良い。
【００８３】
【発明の効果】本発明の混成集積回路装置およびその製
造方法によれば、以下のような効果を奏することができ
る。
造方法によれば、以下のような効果を奏することができ
る。
【００８４】第１に、混成集積回路装置の基板は、セラ
ミック基板を金属でモールドすることにより形成されて
いる。従って、この基板は、半導体素子の材料であるシ
リコンに近い熱膨張係数を有する。このことから、比較
的大型の半導体素子を実装した場合でも、半導体素子と
基板とを接続する半田等のろう材が破損してしまうのを
防止することができる。
ミック基板を金属でモールドすることにより形成されて
いる。従って、この基板は、半導体素子の材料であるシ
リコンに近い熱膨張係数を有する。このことから、比較
的大型の半導体素子を実装した場合でも、半導体素子と
基板とを接続する半田等のろう材が破損してしまうのを
防止することができる。
【００８５】第２に、セラミック基板の側面および裏面
は、モールド金属で覆われているので、基板の機械的強
度を向上させることができる。
は、モールド金属で覆われているので、基板の機械的強
度を向上させることができる。
【００８６】第３に、セラミック基板の両面に形成され
る導電パターンと、この導電パターンを電気的に接続す
る接続手段は、いずれもモールド金属により形成され
る。従って、混成集積回路装置の構造を単純化すること
ができる。
る導電パターンと、この導電パターンを電気的に接続す
る接続手段は、いずれもモールド金属により形成され
る。従って、混成集積回路装置の構造を単純化すること
ができる。
【００８７】第４に、セラミック基板は絶縁性の材料で
あるので、基板と導電パターンとを絶縁させる樹脂層を
省いた構造を実現することができる。このことにより、
放熱性に優れた混成集積回路装置を構成することができ
る。
あるので、基板と導電パターンとを絶縁させる樹脂層を
省いた構造を実現することができる。このことにより、
放熱性に優れた混成集積回路装置を構成することができ
る。
【図１】本発明に斯かる混成集積回路装置１０ａの斜視
図（Ａ）および断面図（Ｂ）である。
図（Ａ）および断面図（Ｂ）である。
【図２】本発明に斯かる混成集積回路装置１０ｂの斜視
図（Ａ）および断面図（Ｂ）である。
図（Ａ）および断面図（Ｂ）である。
【図３】本発明の混成集積回路装置の製造方法（第１の
工程）を説明する図である。
工程）を説明する図である。
【図４】本発明の混成集積回路装置の製造方法（第２の
工程）を説明する図である。
工程）を説明する図である。
【図５】本発明の混成集積回路装置の製造方法（もう１
つの第２の工程）を説明する図である。
つの第２の工程）を説明する図である。
【図６】本発明の混成集積回路装置の製造方法（第３の
工程）を説明する斜視図（Ａ）および断面図（Ｂ）
（Ｃ）である。
工程）を説明する斜視図（Ａ）および断面図（Ｂ）
（Ｃ）である。
【図７】本発明の混成集積回路装置の製造方法（第４の
工程）を説明する断面図（Ａ）（Ｂ）である。
工程）を説明する断面図（Ａ）（Ｂ）である。
【図８】従来の混成集積回路装置の断面図（Ａ）（Ｂ）
である。
である。
１０ 混成集積回路装置
１１ セラミック基板
１２ 金属層
１３ 導電パターン
１４ 回路素子
１５ スルーホール
Claims (15)
- 【請求項１】 セラミック基板と、 前記セラミック基板の表面に第１の導電パターンを形成
する金属層と、 前記導電パターン上に実装された回路素子とを有するこ
とを特徴とする混成集積回路装置。 - 【請求項２】 セラミック基板と、 前記セラミック基板の両面に第１の導電パターンおよび
第２の導電パターンを形成する金属層と、 前記第１の導電パターンおよび／または前記第２の導電
パターン上に実装された回路素子とを有することを特徴
とする混成集積回路装置。 - 【請求項３】 前記第１のパターンと前記第２のパター
ンは、接続手段により電気的に接続されることを特徴と
する請求項２記載の混成集積回路装置。 - 【請求項４】 前記接続手段は、前記セラミック基板が
有するスルーホールを介して形成されることを特徴とす
る請求項３記載の混成集積回路装置。 - 【請求項５】 前記金属層は、前記セラミック基板の裏
面および／または側面を覆うことを特徴とする請求項１
から請求項４のいずれかに記載の混成集積回路装置装
置。 - 【請求項６】 前記金属層は、アルミで形成されること
を特徴とする請求項１から請求項５のいずれかに記載の
混成集積回路装置。 - 【請求項７】 前記回路素子は、半導体素子であること
を特徴とする請求項１に記載の混成集積回路装置。 - 【請求項８】 前記セラミック基板は、ＡｌＮ、Ａｌ2
Ｏ3、ＳｉＣあるいはＳｉ3Ｎ4であることを特徴とする
請求項１に記載の混成集積回路装置。 - 【請求項９】 セラミック基板を用意する工程と、 前記セラミック基板を金属でモールドすることにより前
記セラミック基板を金属層で覆う工程と、 前記金属層をエッチングすることにより、少なくとも第
１の導電パターンを形成する工程と、 前記第１の導電パターンに回路素子を実装する工程とを
有することを特徴とする混成集積回路装置の製造方法。 - 【請求項１０】 セラミック基板を用意する工程と、 第１の導電パターンに対応する凹凸を有する金型を用い
て前記セラミック基板を金属でモールドし、金属層を形
成することにより、少なくとも前記第１の導電パターン
を前記セラミック基板の表面に形成する工程と、 前記第１の導電パターンに回路素子を実装する工程とを
有することを特徴とする混成集積回路装置の製造方法。 - 【請求項１１】 前記セラミック基板の側面および／ま
たは裏面を、前記金属層で覆うことを特徴とする請求項
９または請求項１０のいずれかに記載の混成集積回路装
置装置の製造方法。 - 【請求項１２】 前記セラミック基板の両面に、前記第
１の導電パターンおよび第２の導電パターンを形成する
ことを特徴とする請求項９〜請求項１１のいずれかに記
載の混成集積回路装置装置の製造方法。 - 【請求項１３】 前記第１のパターンと前記第２のパタ
ーンを、接続手段で電気的に接続することを特徴とする
請求項１２に記載の混成集積回路装置装置の製造方法。 - 【請求項１４】 前記金属層を、アルミで形成すること
を特徴とする請求項９〜請求項１３のいずれかに記載の
混成集積回路装置の製造方法。 - 【請求項１５】 前記回路素子は、半導体素子であるこ
とを特徴とする請求項９〜請求項１４のいずれかに記載
の混成集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028315A JP2003229531A (ja) | 2002-02-05 | 2002-02-05 | 混成集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028315A JP2003229531A (ja) | 2002-02-05 | 2002-02-05 | 混成集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229531A true JP2003229531A (ja) | 2003-08-15 |
Family
ID=27749570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002028315A Pending JP2003229531A (ja) | 2002-02-05 | 2002-02-05 | 混成集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003229531A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129577A (ja) * | 2003-10-21 | 2005-05-19 | Dowa Mining Co Ltd | 金属−セラミックス接合基板およびその製造方法 |
| JP2007067228A (ja) * | 2005-08-31 | 2007-03-15 | Toyota Industries Corp | 回路基板 |
| WO2008123172A1 (ja) * | 2007-03-27 | 2008-10-16 | Ngk Insulators, Ltd. | ヒートスプレッダモジュール、ヒートシンク及びそれらの製法 |
| JP2013074254A (ja) * | 2011-09-29 | 2013-04-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2017228551A (ja) * | 2016-06-20 | 2017-12-28 | Ｄｏｗａメタルテック株式会社 | 金属−セラミックス接合基板およびその製造方法 |
| KR102388206B1 (ko) * | 2020-11-23 | 2022-04-19 | (주)위드멤스 | 트렌치 커패시터의 제조 방법 |
-
2002
- 2002-02-05 JP JP2002028315A patent/JP2003229531A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129577A (ja) * | 2003-10-21 | 2005-05-19 | Dowa Mining Co Ltd | 金属−セラミックス接合基板およびその製造方法 |
| EP1526569B1 (en) * | 2003-10-21 | 2019-10-02 | Dowa Metaltech Co., Ltd. | Metal/ceramic bonding substrate and method for producing same |
| JP2007067228A (ja) * | 2005-08-31 | 2007-03-15 | Toyota Industries Corp | 回路基板 |
| WO2008123172A1 (ja) * | 2007-03-27 | 2008-10-16 | Ngk Insulators, Ltd. | ヒートスプレッダモジュール、ヒートシンク及びそれらの製法 |
| JP2013074254A (ja) * | 2011-09-29 | 2013-04-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US9425065B2 (en) | 2011-09-29 | 2016-08-23 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacture thereof |
| JP2017228551A (ja) * | 2016-06-20 | 2017-12-28 | Ｄｏｗａメタルテック株式会社 | 金属−セラミックス接合基板およびその製造方法 |
| KR102388206B1 (ko) * | 2020-11-23 | 2022-04-19 | (주)위드멤스 | 트렌치 커패시터의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108735689B (zh) | 具有空间限制的导热安装体的芯片模块 | |
| US7005734B2 (en) | Double-sided cooling isolated packaged power semiconductor device | |
| JPH0878574A (ja) | 半導体装置及びその製造方法 | |
| US20120175755A1 (en) | Semiconductor device including a heat spreader | |
| EP1394857A3 (en) | Semiconductor device | |
| US11094619B2 (en) | Package with component connected with carrier via spacer particles | |
| JP3632960B2 (ja) | 半導体装置 | |
| CN110914975B (zh) | 功率半导体模块 | |
| US20060220188A1 (en) | Package structure having mixed circuit and composite substrate | |
| JPH08191120A (ja) | パワー半導体素子用基板とその製造方法 | |
| JP2003229531A (ja) | 混成集積回路装置およびその製造方法 | |
| KR100957079B1 (ko) | 플라스틱 주조 패키지 및 직접 결합 기판을 갖는 전력 장치 | |
| KR20180060791A (ko) | 파워 모듈 패키지의 제조방법 및 이를 이용한 파워 모듈 패키지 | |
| JPH05211256A (ja) | 半導体装置 | |
| JPH05315467A (ja) | 混成集積回路装置 | |
| JP2696122B2 (ja) | 半導体装置 | |
| JP2001036004A (ja) | 電子部品用基板 | |
| JP2904154B2 (ja) | 半導体素子を含む電子回路装置 | |
| JPH04144162A (ja) | 半導体装置 | |
| US20240243097A1 (en) | Power module package structure | |
| EP4084062A1 (en) | Power semiconductor module arrangement | |
| JPH10275879A (ja) | 半導体パッケージ | |
| JP2002151616A (ja) | ハイブリッド半導体装置 | |
| JP3831173B2 (ja) | 半導体モジュール | |
| JP2504262Y2 (ja) | 半導体モジュ―ル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050204 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Effective date: 20070219 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A02 | Decision of refusal |
Effective date: 20070626 Free format text: JAPANESE INTERMEDIATE CODE: A02 |