KR102388206B1 - 트렌치 커패시터의 제조 방법 - Google Patents
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Abstract
트렌치 커패시터의 제조 방법에 있어서, 웨이퍼를 제1 면이 상측을 향하도록 배치하여 상기 제1 면에 보호 레이어를 적층하는 단계; 및 상기 제1 면의 반대면인 제2 면이 상측을 향하도록 상기 웨이퍼를 배치하여, 상기 제2 면 상에 기설정된 간격으로 배치되는 복수 개의 트렌치 또는 홈을 형성하는 에칭 단계를 포함하며, 상기 보호 레이어를 적층하는 단계에서는, 상기 웨이퍼의 상기 제1 면과 상기 제2 면 사이의 에지(edge) 면에 상기 보호 레이어가 덮이도록 적층하는 것을 특징으로 한다.
Description
본 발명은 트렌치 커패시터의 제조 방법에 관한 것이다.
트렌치 커패시터(trench capacitor)는 기판 내에 깊은 홈을 파고 그에 따라 추가로 확보되는 측벽 면적을 활용하여 정전 용량을 증대시켜 고밀도 및 고용량을 달성하는 구조의 커패시터이다.
트렌치 커패시터는 MLCC(multilayer ceramic condenser, 적층세라믹커패시터), SLC(single layer capacitor)와 함께 고집적 커패시터로서 수요가 증대되고 있고 고집적화를 위한 연구 개발이 지속적으로 이루어지고 있다.
종래에는 웨이퍼 상에 트렌치 미세 홀을 형성하기 위하여 건식 에칭 공정인 DRIE 장치를 이용했다. 그러나, 종래 기술에 따른 건식 에칭 공정은 웨이퍼 에지 부분에서 원하지 않는 식각이 이루어질 수 있다. 예를 들어, 건식 에칭 공정 중 웨이퍼 에지 부분에서 발생한 식각(결함)은 후속 공정(예: 포토리소그래피, 도금 공정 및 웨이퍼 연마 공정 등) 진행 중 웨이퍼가 파손되는 원인이 될 수 있다.
이에 종래 기술에서는, DRIE 장치 내부에 기구물을 추가 장착하고 웨이퍼 외각 부분을 물리적으로 가려지게 하여 건식 에칭 공정을 진행한다. 그러나, 종래 기술에 따른 건식 에칭 공정은 추가 기구물로 인한 영향을 받는다. 예를 들어, 건식 에칭 시, 추가 기구물은 플라즈마 형성에 영향을 주어 웨이퍼 전 영역에서 균일한 에칭이 이루어지기가 어렵다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 건식 에칭 공정에서 추가 기구물로 인한 영향을 받지 않고 웨이퍼 전 영역에서 균일한 에칭이 이루어질 수 있는 트렌치 커패시터의 제조 방법을 제공하고자 한다.
또한, 웨이퍼 에지 부분에서 원하지 않는 식각이 발생하지 않도록 하는 트렌치 커패시터의 제조 방법을 제공하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 일 실시예는, 트렌치 커패시터의 제조 방법에 있어서, 웨이퍼를 제1 면이 상측을 향하도록 배치하여 상기 제1 면에 보호 레이어를 적층하는 단계; 및 상기 제1 면의 반대면인 제2 면이 상측을 향하도록 상기 웨이퍼를 배치하여, 상기 제2 면 상에 기설정된 간격으로 배치되는 복수 개의 트렌치 또는 홈을 형성하는 에칭 단계를 포함하며, 상기 보호 레이어를 적층하는 단계에서는, 상기 웨이퍼의 상기 제1 면과 상기 제2 면 사이의 에지(edge) 면에 상기 보호 레이어가 덮이도록 적층하는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법을 제공 할 수 있다.
또한, 상기 에칭 단계는 반응성 이온 에칭(reactive ion etching, RIE)에 의해 수행되고, 상기 반응성 이온 에칭 시, 상기 에지 면에 덮이는 상기 보호 레이어에 의하여 플라즈마에 상기 에지 면이 노출되지 않는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법을 제공할 수 있다.
또한, 상기 에칭 단계는 반응성 이온 에칭(reactive ion etching, RIE)에 의해 수행되고, 상기 반응성 이온 에칭 시, 상기 제2 면 전체에 플라즈마가 노출되는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법을 제공할 수 있다.
또한, 상기 보호 레이어를 적층하는 단계에서는, 물리 기상 증착법(physical vapor deposition, PVD)에 의하여 상기 에지 면에 상기 보호 레이어를 형성하는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법을 제공할 수 있다.
또한, 상기 보호 레이어를 적층하는 단계에서는, 스퍼터링(sputtering)에 의하여 상기 에지 면에 상기 보호 레이어를 형성하는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법을 제공할 수 있다.
또한, 상기 보호 레이어는 티타늄(Ti), 구리(Cu), 금(Au), 니켈(Ni) 및 백금(Pt)을 포함하는 군으로부터 선택되는 금속 재질로 이루어지는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법을 제공할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 건식 에칭 공정에서 추가 기구물로 인한 영향을 받지 않고 웨이퍼 전 영역에서 균일한 에칭이 이루어질 수 있는 트렌치 커패시터의 제조 방법을 제공할 수 있다.
또한, 건식 에칭 공정에서 웨이퍼의 제1 면에 보호 레이어를 적층하여 웨이퍼의 에지 부분에서 원하지 않는 식각이 발생하지 않도록 하는 트렌치 커패시터의 제조 방법을 제공할 수 있다.
또한, 건식 에칭 공정에서 스퍼터링(sputtering)에 의하여 보호 레이어를 형성함으로써 웨이퍼의 에지 면까지 보호 레이어가 잘 형성되도록 하여 후속 공정 진행 중에 웨이퍼가 파손되지 않도록 하는 트렌치 커패시터의 제조 방법을 제공할 수 있다.
도 1은 트렌치 커패시터의 개념도이다.
도 2는 본 발명에 따른 트렌치 커패시터의 제조 방법을 도시한 도면이다.
도 3은 본 발명에 따른 트렌치 커패시터의 제조 방법에 따른 웨이퍼를 도시한 도면이다.
도 2는 본 발명에 따른 트렌치 커패시터의 제조 방법을 도시한 도면이다.
도 3은 본 발명에 따른 트렌치 커패시터의 제조 방법에 따른 웨이퍼를 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1은 트렌치 커패시터(10)의 개념도이다. 도 1을 참조하면, 기판(11)에는 두께 방향으로 기설정된 깊이로 트렌치(또는 홈, 12)가 형성될 수 있고, 트렌치(12)를 덮도록 기판(11)의 표면에 전극 층과 유전체 층이 형성될 수 있다. 전극 및 유전체 층은 하부 전극층(1st Metal)과 상부 전극층(2nd Metal) 사이에 유전체 층(Insulator)이 개재되는 구조를 가질 수 있다. 이러한 트렌치 커패시터(10)는 양 전극 층과 유전체 층이 덮이는 기판(11)에 두께 방향으로 홈 또는 트렌치(trench, 12)가 형성되는 구조를 가져, 전극 간의 표면적이 극대화됨으로써 고밀도 및 고용량이 구현되는 커패시터이다.
도 2는 본 발명에 따른 트렌치 커패시터의 제조 방법을 도시한 도면이고, 도 3은 본 발명에 따른 트렌치 커패시터의 제조 방법에 따른 웨이퍼를 도시한 도면이다. 도 2 및 3을 참조하면, S110 단계에서 트렌치 커패시터 제조 방법은, 웨이퍼(110)를 제1 면(111)이 상측을 향하도록 배치하여 제1 면(111)에 보호 레이어(120)를 적층할 수 있다.
예를 들어, 도 3의 (a)를 참조하면, 에지 면(113)을 포함한 제1 면(111)에 보호 레이어(120)를 적층할 수 있다. 여기서, 보호 레이어(120)는 티타늄(Ti), 구리(Cu), 금(Au), 니켈(Ni) 및 백금(Pt)을 포함하는 군으로부터 선택되는 금속 재질로 이루어질 수 있다.
종래 건식 에칭 공정은, DRIE(Deep Reactive Ion Etching) 장치 내부에 웨이퍼(110)의 크기에 대응하는 링 형상의 기구물을 추가 장착하여 웨이퍼(110) 외각 부분을 물리적으로 가려지게 한 채로 진행한다. DRIE 장치는 웨이퍼(110) 식각 장치로 건식 에칭 공정에 이용되고 있다.
그러나, 종래 건식 에칭 공정은 추가 장착한 기구물로 인하여 플라즈마 형성에 영향을 받아 웨이퍼(110) 전 영역에 균일한 에칭이 이루어지기가 어려웠다. 한편, 웨이퍼(110) 전 영역에 에칭이 균일하게 이루어지지 않으면 특정 부분에서 칩이 동작하지 않을 수도 있다.
따라서, 본 발명에 따른 트렌치 커패시터의 제조 방법은 웨이퍼(110)의 제1 면(111)에 보호 레이어(120)를 적층하여, 에칭 작업 중 웨이퍼(110)의 에지 면(113)이 식각되지 않도록 방지하고, 웨이퍼(110) 전 영역에서 균일한 에칭이 이루어지도록 할 수 있다.
또한, S110 단계에서 트렌치 커패시터 제조 방법은, 웨이퍼(110)의 제1 면(111)과 제2 면(112) 사이의 에지(edge) 면(113)에 보호 레이어(120)가 덮이도록 적층할 수 있다. 예를 들어, 트렌치 커패시터 제조 방법은 물리 기상 증착법(physical vapor deposition, PVD) 및 스퍼터링(sputtering)에 의하여 웨이퍼(110)의 제1 면(111), 제2 면(112) 및 에지 면(113)에 보호 레이어(120)를 적층할 수 있다.
본 발명의 일 실시예에 따른 보호 레이어(120) 적층 작업은 물리 기상 증착법(physical vapor deposition, PVD)에 의하여 제1 면(111) 및 에지 면(113)에 보호 레이어(120)를 형성할 수 있다. 물리 기상 증착법(PVD)은 물리적인 반응을 통해 웨이퍼(110) 상에 시료 기체를 적층시키는 방법이다. 예를 들어, 보호 레이어(120) 적층 작업은 물리 기상 증착법(PVD)에 의하여 웨이퍼(110) 상에 적층될 금속 재질에 열을 가하여 뜨거운 기체로 승화시킬 수 있다. 승화된 기체는 웨이퍼(110)의 차가운 제1 면(111) 및 에지 면(113)을 만나 고체로 탈승화됨으로써 제1 면(111) 및 에지 면(113)에 적층될 수 있다.
또한, 보호 레이어(120) 적층 작업은 스퍼터링(sputtering)에 의하여 에지 면(113)에 보호 레이어(120)를 형성할 수 있다. 스퍼터링은 진공증착법의 일종으로 가스 이온이 충돌함으로써 전극 재료가 방출되고 다른 물질의 표면에 부착되어 막을 형성한다.
예를 들어, 보호 레이어(120) 적층 작업은 스퍼터링을 이용하여 에지 면(113)에 보호 레이어(120)의 적층이 잘 이루어지도록 할 수 있다. 스퍼터링에 의한 보호 레이어(120) 적층 작업은 웨이퍼(110)의 제1 면(111) 및 에지 면(113)에 보호 레이어(120)의 적층이 원활하게 이루어져 에칭 작업 중 에지 면(113)이 식각되는 것으로 인한 결함을 방지할 수 있다.
S120 단계에서 트렌치 커패시터 제조 방법은 제1 면(111)의 반대편인 제2 면(112)이 상측을 향하도록 웨이퍼(110)를 배치하여 제2 면(112) 상에 기설정된 간격으로 배치되는 복수 개의 트렌치 또는 홈(130)을 형성할 수 있다. 제2 면(112)은 실제 공정이 진행되는 면으로 일정 간격으로 트렌치 또는 홈(130)을 복수 개 형성할 수 있다.
본 발명의 일 실시예에 따른 에칭 작업은 반응성 이온 에칭(reactive ion etching, RIE)에 의해 수행될 수 있다. 반응성 이온 에칭(RIE)은 반응성 가스의 플라즈마에 존재하는 활성종을 에칭 재료 표면의 원자와 반응시켜 휘발성의 반응 생성물을 생성시키고, 이것을 재료 표면에서 이탈시켜 에칭하는 기술이다.
에칭 작업은, 반응성 이온 에칭 시 제2 면(112) 전체에 플라즈마가 노출될 수 있다. 그러나, 에칭 작업은, 반응성 이온 에칭(RIE) 시 에지 면(113)에 덮이는 보호 레이어(120)에 의하여 플라즈마에 에지 면(113)이 노출되지 않을 수 있다.
따라서, 실제 공정이 진행되는 제2 면(112) 전체에는 플라즈마가 노출될 수 있으나, 제1 면과 제2 면(112) 사이의 에지 면(113)은 보호 레이어(120)에 의하여 플라즈마가 노출되지 않아, 에지 면(113)에 원하지 않는 식각이 발생하는 결함을 방지할 수 있다. 또한, 후속 공정 진행 중에 웨이퍼가 파손되는 것을 방지할 수 있다. 나아가, 제2 면(112) 전체에 균일하게 플라즈마를 노출하여 균일하게 패턴 형성 공정을 실시할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 웨이퍼
111: 제1 면
112: 제2 면
113: 에지(edge) 면
120: 보호 레이어
130: 트렌치 또는 홈
111: 제1 면
112: 제2 면
113: 에지(edge) 면
120: 보호 레이어
130: 트렌치 또는 홈
Claims (6)
- 트렌치 커패시터의 제조 방법에 있어서,
웨이퍼를 제1 면이 상측을 향하도록 배치하여 상기 제1 면에 보호 레이어를 적층하는 단계; 및
상기 제1 면의 반대면인 제2 면이 상측을 향하도록 상기 웨이퍼를 배치하여, 상기 제2 면 상에 기설정된 간격으로 배치되는 복수 개의 트렌치 또는 홈을 형성하는 에칭 단계를 포함하며,
상기 보호 레이어를 적층하는 단계에서는, 상기 웨이퍼의 상기 제2 면을 제외하고, 상기 제1 면 및 상기 제1 면과 상기 제2 면 사이의 에지(edge) 면에 상기 보호 레이어가 덮이도록 적층하는 것을 특징으로 하되,
상기 에칭 단계는 반응성 이온 에칭(reactive ion etching, RIE)에 의해 수행되고,
상기 반응성 이온 에칭시, 상기 보호 레이어에 의하여 상기 에지 면에 플라즈마가 노출되지 않고, 상기 제2 면 전체에 플라즈마가 노출되는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 보호 레이어를 적층하는 단계에서는, 물리 기상 증착법(physical vapor deposition, PVD)에 의하여 상기 에지 면에 상기 보호 레이어를 형성하는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 보호 레이어를 적층하는 단계에서는, 스퍼터링(sputtering)에 의하여 상기 에지 면에 상기 보호 레이어를 형성하는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 보호 레이어는 티타늄(Ti), 구리(Cu), 금(Au), 니켈(Ni) 및 백금(Pt)을 포함하는 군으로부터 선택되는 금속 재질로 이루어지는 것을 특징으로 하는, 트렌치 커패시터의 제조 방법.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200157891A KR102388206B1 (ko) | 2020-11-23 | 2020-11-23 | 트렌치 커패시터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102388206B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229531A (ja) * | 2002-02-05 | 2003-08-15 | Sanyo Electric Co Ltd | 混成集積回路装置およびその製造方法 |
| KR20040067012A (ko) * | 2003-01-21 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 엠아이엠 캐패시터 형성방법 |
| KR100954416B1 (ko) | 2002-11-12 | 2010-04-26 | 매그나칩 반도체 유한회사 | 트렌치형 커패시터의 제조방법 |
| KR20170099285A (ko) * | 2016-02-23 | 2017-08-31 | 국방과학연구소 | 선택적 도금방법 |
-
2020
- 2020-11-23 KR KR1020200157891A patent/KR102388206B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229531A (ja) * | 2002-02-05 | 2003-08-15 | Sanyo Electric Co Ltd | 混成集積回路装置およびその製造方法 |
| KR100954416B1 (ko) | 2002-11-12 | 2010-04-26 | 매그나칩 반도체 유한회사 | 트렌치형 커패시터의 제조방법 |
| KR20040067012A (ko) * | 2003-01-21 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 엠아이엠 캐패시터 형성방법 |
| KR20170099285A (ko) * | 2016-02-23 | 2017-08-31 | 국방과학연구소 | 선택적 도금방법 |
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