JP2003197844A - リードフレームストリップ及びこれを用いた半導体パッケージの製造方法 - Google Patents

リードフレームストリップ及びこれを用いた半導体パッケージの製造方法

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Abstract

(57)【要約】 【課題】 リードフレームストリップ及びこれを用い
た半導体パッケージの製造方法を提供する。 【解決手段】 半導体チップが装着されるダイパッド
と、前記ダイパッドに一端が連結されてダウンセット加
工されたタイバーと、前記タイバーの他端と同一平面上
に位置し、前記ダイパッドから所定距離離間して前記ダ
イパッドから延びた複数のリードと、前記リードを支持
するように前記リードを形成する部分を横切るように前
記リードと一体形成されたダムバーとを備えた複数の単
位リードフレームが互いに連結されてマトリックス状に
なった少なくとも1つのリードフレームパネルを含み、
前記リードフレームパネルの縁部に沿って緩衝用スロッ
トが形成され、前記リードフレームパネルを支持するた
めに前記スロットをその幅方向に横切って連結バーが形
成される半導体パッケージの製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体パッケージ製
造のためのリードフレームストリップ及び、これを用い
た半導体パッケージの製造方法に係り、特にパッケージ
モールディング時、いわゆるバリの生成を抑制可能なリ
ードフレームストリップ及びこれを用いた半導体パッケ
ージの製造方法に関する。
【0002】
【従来の技術】図1は、従来の半導体パッケージについ
ての概略的な断面図であり、図2はその製造に用いられ
る単位リードフレームについての概略的な斜視図であ
る。
【0003】図1に示されている半導体パッケージ10
は、いわゆるSMCSP(Smart Metal Chip Scale Pack
age)タイプの半導体パッケージである。半導体パッケー
ジ10のダイパッド12の下面には半導体チップ11が
接着されている。図2に示されているように、前記ダイ
パッド12を支持するタイバー15は、ダイパッド12
のコーナーから延び、ダウンセット加工されている。そ
れぞれのタイバー15間には複数のリード20が形成さ
れている。前記リード20及びダイパッド12はそれぞ
れのボンディングワイヤー21、22により半導体チッ
プ11と連結されている。また、前記半導体チップ1
1、ダイパッド12、タイバー15、及びリード20は
カプセル材料25により封じ込められる。図2の16及
び30は、各々リードフレームコーナーの通孔16及び
ダムバー30であって、それについては後述する。
【0004】このようなダイパッドを有するリードフレ
ームを用いた半導体パッケージを製造する方法として、
半導体チップが装着されたリードフレームを個別的にモ
ールディングする個別トリミング方式、及びマトリック
ス状のリードフレームストリップに多数の半導体チップ
を装着し、モールディングして切断するMAT(Matrix
Array Package)方式が公知されている。ところが、前記
個別トリミング方式による場合、単位半導体パッケージ
の生産コストが上昇するために、現在は大部分MAT方
式に依存している。
【0005】図3は、従来のMAT方式に用いられるリ
ードフレームストリップに関する一部抜すい平面図であ
る。図3は、連接されたリードフレームマトリックスの
角部を示した図面である。
【0006】図面を参照すれば、単位リードフレームは
ダイパッド12、タイバー15、リード20が一体形成
されており、あるリードフレームのリードと隣接する他
のリードフレームのリードとはダムバー30により区分
される。前記ダムバー30は格子状に形成されて前記リ
ード20を相互支持する役割を行う。
【0007】半導体パッケージの樹脂モールディング作
業において使われるモールドで空洞を形成するために上
部モールドと下部モールドとをクランピングする作業が
必要である。この際、上部モールドはダウンセット加工
されたリードフレームのダイパッド12を加圧する。前
記加圧力は矢印A1で表されたようにタイバー15に沿
って単位リードフレームの角部に伝えられる。タイバー
15の末端に該当する前記角部には通孔16が形成され
ているので、伝えられた加圧力が大部分吸収されうる。
しかし、単位リードフレームがリードフレームマトリッ
クスの縁部またはコーナーに存在する場合、前記伝えら
れた加圧力は十分に吸収されず、矢印A2で表されたよ
うに隣接したダムバーに伝達される。
【0008】前記ダムバー30は、一般にハーフエッチ
ングされるが、これはモールディング後、切断工程で切
断部位のバリ発生及び鋸刃の磨耗を最小化するためのも
のである。ダムバー30のハーフエッチングされた部位
は外部の力により変形されやすい。結局、前記矢印A2
で表された力は隣接したダムバー部位31を変形させう
る。このような変形は樹脂モールディングのためのクラ
ンピング時に上部モールドと下部モールドとの正確な噛
み合いを妨害する。これにより、図1に示されたように
モールディング時に樹脂がリードを覆ってしまい、いわ
ゆるバリ26が生じうる。
【0009】前記バリの生成を防止するためにリードフ
レームをモールド内に投入する時、リードフレームスト
リップの下面にフィルムを付着させる方法が公知されて
いる。しかし、その方法によっても、バリは減少する
が、フィルムの付着及び分離工程が追加されてコスト高
となる問題点が生じる。
【0010】
【発明が解決しようとする課題】本発明は前記問題点を
解決するために創案されたものであって、本発明の目的
は、MAT方式による半導体パッケージの製造時にバリ
の生成が抑制される半導体パッケージ用リードフレーム
ストリップ及びこれを用いた半導体パッケージの製造方
法を提供するところにある。
【0011】本発明の他の目的は、半導体パッケージの
製造コストを節減できる半導体パッケージ用リードフレ
ームストリップ及びこれを用いた半導体パッケージの製
造方法を提供するところにある。
【0012】
【課題を解決するための手段】前記目的を達成するため
に本発明に係るリードフレームストリップは、半導体チ
ップが装着されるダイパッドと、前記ダイパッドに一端
が連結されてダウンセット加工されたタイバーと、前記
タイバーの他端と同一平面上に位置し、前記ダイパッド
と離隔されて延びた複数のリード、及び前記リードを支
持するように前記リードを形成する部分を横切るように
前記リードと一体形成されたダムバーを備える複数の単
位リードフレームが連接してマトリックス状よりなる1
つ以上のリードフレームパネルを備え、前記リードフレ
ームパネルの縁部に沿って緩衝用スロットが形成され、
前記リードフレームパネルを支持するために前記スロッ
トをその幅方向に横切って連結バーが形成されることを
特徴とする。
【0013】本発明に係るリードフレームストリップの
前記ダイパッドは、一側に半導体チップが安着され、他
側が外部に露出さるべく形成されることを特徴とする。
【0014】本発明に係るリードフレームストリップの
前記連結バーは、前記ダムバーの延長線上に形成される
ことを特徴とする。
【0015】本発明に係るリードフレームストリップの
前記連結バーには、折曲部が形成されることを特徴とす
る。
【0016】本発明に係るリードフレームストリップの
前記ダムバーには、複数の凹部が一列に形成されること
を特徴とする。
【0017】本発明に係る半導体パッケージの製造方法
は、半導体チップが装着されるダイパッドと、前記ダイ
パッドに一端が連結されてダウンセット加工されたタイ
バーと、前記タイバーの他端と同一平面上に位置し、前
記ダイパッドと離隔されて延びた複数のリードと、前記
リードを支持するように前記リードを形成する部分を横
切るように前記リードと一体形成されたダムバーと、を
備えてなる複数の単位リードフレームが連接してマトリ
ックス状よりなる1つ以上のリードフレームパネルを備
え、前記リードフレームパネルの縁部に沿って緩衝用ス
ロットが形成され、前記リードフレームパネルを支持す
るために前記スロットをその幅方向に横切って連結バー
が形成されているリードフレームストリップを準備する
ストリップ準備工程と、前記ダイパッドに半導体チップ
を装着する半導体チップ装着工程と、前記半導体チップ
と前記リード、及び前記半導体チップと前記ダイパッド
とをワイヤボンディングで連結するワイヤボンディング
工程と、半導体チップが装着されてワイヤボンディング
された前記リードフレームストリップを樹脂でモールデ
ィングしてエンキャプシュレーションを形成するモール
ディング工程と、モールディングされた前記リードフレ
ームストリップを単位リードフレームで切断する切断工
程と、を備えてなることを特徴とする。
【0018】本発明に係る半導体パッケージの製造方法
において、前記ダイパッドは、一側に半導体チップが安
着され、他側が外部に露出さるべく形成されたことを特
徴とする。
【0019】本発明に係る半導体パッケージの製造方法
は、前記準備工程において、ダムバーに複数の凹部が一
列に形成さるべくリードフレームストリップをハーフエ
ッチングする工程をさらに備えてなることを特徴とす
る。
【0020】本発明に係る半導体パッケージの製造方法
は、前記モールディングされたリードフレームストリッ
プを単位パッケージに切断する切断工程は、前記複数の
凹部に沿って切断されることを特徴とする。
【0021】本発明に係る半導体パッケージの製造方法
は、前記ストリップ準備工程において、ダムバーに複数
の凹部が一列に形成さるべくリードフレームストリップ
をエッチングまたはパンチングする工程をさらに備えて
なることを特徴とする。
【0022】本発明に係る半導体パッケージの製造方法
は、前記モールディングされたリードフレームストリッ
プを単位パッケージに切断する切断工程は、前記複数の
貫通孔に沿って切断されることを特徴とする。
【0023】
【発明の実施の形態】以下、添付した図面に基づき、本
発明を詳細に説明する。
【0024】図4を参照すれば、本発明に従ったリード
フレームストリップ100は、複数の単位リードフレー
ム120が同一平面上に連接してマトリックス状に形成
されたリードフレームパネル110を備える。リードフ
レームストリップ100はMAT方式の半導体パッケー
ジ製造に用いられる。前記リードフレームパネル110
は、例えば4つが一列に配列されてリードフレームスト
リップをなすが、示された具現例ではその一部分のみ示
した。前記リードフレームストリップ100の両端のガ
イドレール部には位置を整合させるための位置整合孔1
01が形成される。
【0025】前記リードフレームパネル110の縁部に
は直線型の長いスロット200が形成されている。前記
スロット200は、前記リードフレームパネル110を
支持するために前記スロット200を横切って形成され
た連結バー210により断絶される。前記連結バー21
0は所定ダムバーの延長線上に形成される。図示された
実施例では、連結バー210がパネルの側面中央と角部
にあるダムバーの延長線上に形成されているが、その数
及び位置がこれに限定されるものではない。
【0026】図5は、図4のリードフレームパネルの角
部であるB部分を拡大した平面図である。
【0027】図4を参照すれば、リードフレームパネル
110を形成する単位リードフレームには、ダイパッド
130、前記ダイパッド130から対角線方向に下向き
に延在するようにダウンセット加工されたタイバー13
5、前記ダイパッド130から所定距離離間して放射状
に延びたリード140、及び前記リード140を支持す
るためにリード140を形成する部分を横切るように前
記リードと一体形成されたものであって、単位リードフ
レーム間の境界となるダムバー150が一体形成され
る。隣接する単位リードフレームは前記ダムバー150
を共有し、リードフレームパネル110全体を通じて前
記ダムバー150は格子状に形成される。
【0028】図6は、図5に示されたリードフレームス
トリップの単位リードフレームをダイパッド130の対
角線に沿って切断して示す断面図である。図6は、封止
するためにモールディング時の変化を概略的に示した図
面であるが、見やすくするために封止した単位リードフ
レームは図示しなかった。
【0029】半導体フレームを封止するために、まず半
導体チップ(図示せず)が装着された単位リードフレーム
120を上部モールド300及び下部モールド310間
にクランピングし、次に前記上下部モールドにより形成
されたキャビティにモールディング樹脂を充填する。図
6に示されたように、前記クランピング過程で上部モー
ルド300が下方に押圧されてダイパッド130が押圧
される。点線で表された部分は上部モールド300によ
り加圧される前のダイパッドの位置を示す。このような
加圧によりダイパッド130が下方に圧縮され、矢印A
10で表された力が、タイバー135を通じてリードフ
レームのダウンセットされた角部137に伝えられる。
【0030】図5を参照すれば、伝達されて集中した力
(C内の矢印A10で表される)がリードフレームパネル
110の縁部を除いた単位リードフレームの角部137
に加わるが、前記角部に形成された通孔136によりそ
の大部分が吸収されうる。また、リードフレームパネル
110の縁部に位置した単位リードフレームの角部13
7に集中された力は、前記境界に沿って形成されたスロ
ット200の変形により吸収されうる。連結バー210
がダムバー150の延長線上に形成されているので、こ
れを通じて矢印A20で表された力がリードフレームパ
ネル110の外部にも伝えられる。
【0031】前記連結バー210は、図5に示されたよ
うに折曲部を有する形状よりなることが望ましい。これ
は、連結バー210の折曲部が緩衝作用を果たしてスロ
ット200の変形による力の吸収を容易にするからであ
る。図5に示された一具現例では、前記折曲部がZ字状
をしているが、折曲部が前記形状に制限されるものでは
ない。
【0032】前述したような力の吸収を通じて図3の矢
印A2で表された反撥力の発生を予防することによっ
て、リードフレームパネル110の縁部と隣接したダム
バーの変形を抑制できる。
【0033】図7は、図5のC部分を拡大して示した平
面図であって、力を示す矢印は略した。
【0034】図7を参照すれば、ダムバー150には長
手方向に一列に形成された凹部155が備えられる。か
かる構造はダムバー全体がハーフエッチングされた従来
の構造と比較すれば、バリ発生及び鋸刃の磨耗問題を生
じず、かつ構造弱化によるダムバー150の変形を防止
しうる。前記凹部155はハーフエッチングにより形成
されうる。
【0035】一方、図示されていない実施例において、
凹部155の代りに貫通孔が形成されうる。貫通孔は凹
部155と同一な位置でダムバー150を貫通させるも
のである。貫通孔はエッチングまたはパンチングによっ
て形成されうる。前記リードフレームストリップ100
をモールディングした後に単位パッケージに切断する過
程では前記凹部155または貫通孔(図示せず)に沿っ
て切断が行われる。
【0036】図8は、本発明に従った半導体パッケージ
の製造方法を示すフローチャートである。図8を参照す
れば、半導体パッケージの製造方法は、リードフレーム
ストリップ準備工程(S1)、半導体チップ装着工程(S
2)、ワイヤボンディング工程(S3)、モールディング
工程(S4)、及び切断工程(S5)を備えて構成される。
【0037】リードフレームストリップ準備工程(S1)
では、半導体チップが装着されるダイパッド、前記ダイ
パッドから延びたダウンセット加工された複数のタイバ
ー、前記タイバーの端部と同一平面上に位置し、かつ所
定距離離間して前記ダイパッドから延びた複数のリー
ド、及び前記リードが支持さるべく前記リードを形成す
る部分を横切るように前記リードと一体形成されたダム
バーを備える複数の単位リードフレームがマトリックス
状をなしてなる1つ以上のリードフレームパネルを備え
るリードフレームストリップが準備される。前記リード
フレームパネルには、前記リードフレームパネルの縁部
に沿ってスロットが形成され、更に、前記リードフレー
ムパネルを支持するために前記スロットをその幅方向に
横切って連結バーが形成されている。前記リードフレー
ムストリップについては前述したので、その詳細な説明
は略す。前記リードフレームストリップはハーフエッチ
ング及びパンチングにより形成されうる。
【0038】前記リードフレーム準備工程で、前記ダム
バーには複数の凹部や貫通孔が形成される。凹部は前述
したようにダムバーに複数の凹部をハーフエッチングに
よって一列に形成したものである。これとは違って、複
数の貫通孔がエッチングやパンチングによってダムバー
に形成されうる。
【0039】半導体チップ装着工程(S2)では、ウェー
ハから個別的に切断された半導体チップがダイパッドの
装着面の下面に接着される。
【0040】ワイヤボンディング工程(S3)では、半導
体チップをワイヤボンディングによりリードまたはダイ
パッドに電気的に接続する。
【0041】モールディング工程(S4)では、前記半導
体チップとワイヤボンディングされたリードフレームと
をリードフレームパネル単位でモールディングして封止
する。この際、前述したようにダムバーの変形が防止さ
れているので、上部モールド及び下部モールドとがキャ
ビティを正確に形成しうる。したがって、バリの発生が
抑制されうる。
【0042】切断工程(S5)では、前記封止されたリー
ドフレームパネルを単位半導体パッケージ毎に切断す
る。前記工程を通じてバリの発生が抑制された半導体パ
ッケージが製造されうる。
【0043】前記切断工程(S5)において、切断はダム
バーに一列に形成された複数の凹部または貫通孔に沿っ
て行われる。凹部または貫通孔に沿ってモールディング
を切断することによってバリの発生が防止されうる。
【0044】本発明を適用した具体的な実験によれば、
従来のリードフレームを採用した製造方法に従って製造
された半導体パッケージの35%にバリが形成された
が、本発明の製造方法によれば、バリが形成されたのは
僅か4%の半導体パッケージであり、バリの発生が顕著
に減少した。
【0045】
【発明の効果】前述したように本発明に従ったリードフ
レーム及びこれを用いた半導体パッケージの製造方法を
適用することによって、MAT方式によりバリの生成が
低減された半導体パッケージを製造しうる。
【0046】また、バリの除去のためのさらなる工程及
びコストが節減されて半導体パッケージの製造コストが
節減されうる。
【0047】本発明は図面に示された実施例に基づいて
説明したが、これは例示的なものに過ぎず、当業者なら
ばこれより多様な変形及び均等な他の実施例が可能であ
ることを理解しうる。よって、本発明の真の保護範囲は
特許請求の範囲によってのみ決まるべきである。
【図面の簡単な説明】
【図1】従来の半導体パッケージの概略的な断面図であ
る。
【図2】図1の半導体パッケージ製造のために使われる
単位リードフレームの概略的な斜視図である。
【図3】図1の半導体パッケージ製造のために使われる
従来のリードフレームストリップを概略的に示す部分平
面図である。
【図4】本発明に従ったリードフレームストリップを概
略的に示す平面図である。
【図5】図4のB部分を示す平面図である。
【図6】図5の本発明に従ったリードフレームストリッ
プの単位リードフレームをダイパッドの対角線に沿って
切断して示す断面図である。
【図7】図5のC部分を示す拡大平面図である。
【図8】本発明に従った半導体パッケージの製造方法を
示すフローチャートである。
【符号の説明】
100 リードフレームストリップ 110 リードフレームパネル 120 単位リードフレーム 200 スロット 210 連結バー

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップが装着されるダイパッド
    と、前記ダイパッドに一端が連結されてダウンセット加
    工されたタイバーと、前記タイバーの他端と同一平面上
    に位置し、前記ダイパッドから所定距離離間して前記ダ
    イパッドから延びた複数のリードと、前記リードを支持
    するように前記リードを形成する部分を横切るように前
    記リードと一体形成されたダムバーとを備えた複数の単
    位リードフレームが互いに連結されてマトリックス状に
    なった少なくとも1つのリードフレームパネルを含み、 前記リードフレームパネルの縁部に沿って緩衝用スロッ
    トが形成され、 前記リードフレームパネルを支持するために前記スロッ
    トをその幅方向に横切って連結バーが形成されることを
    特徴とするリードフレームストリップ。
  2. 【請求項2】 前記ダイパッドは、一側に半導体チッ
    プが取着され、他側が外部に露出されるべく形成される
    ことを特徴とする請求項1に記載のリードフレームスト
    リップ。
  3. 【請求項3】 前記連結バーは、前記ダムバーの延長
    線上に形成されることを特徴とする請求項1に記載のリ
    ードフレームストリップ。
  4. 【請求項4】 前記連結バーには、折曲部が形成され
    ることを特徴とする請求項3に記載のリードフレームス
    トリップ。
  5. 【請求項5】 前記ダムバーには、複数の凹部が一列
    に形成されることを特徴とする請求項2乃至4の何れか
    に記載のリードフレームストリップ。
  6. 【請求項6】 半導体チップが装着されるダイパッド
    と、前記ダイパッドに一端が連結されてダウンセット加
    工されたタイバーと、前記タイバーの他端と同一平面上
    に位置し、前記ダイパッドと離隔されて延びた複数のリ
    ードと、前記リードを支持するように前記リードを形成
    する部分を横切るように前記リードと一体形成されたダ
    ムバーとを備えた複数の単位リードフレームが互いに連
    結されてマトリックス状になった少なくとも1つのリー
    ドフレームパネルを含み、前記リードフレームパネルの
    縁部に沿って緩衝用スロットが形成され、前記リードフ
    レームパネルを支持するために前記スロットをその幅方
    向に横切って連結バーが形成されているリードフレーム
    ストリップを準備するストリップ準備工程と、 前記ダイパッドに半導体チップを装着する半導体チップ
    装着工程と、 ワイヤボンディングにより前記半導体チップと前記リー
    ドとの間、並びに前記半導体チップと前記ダイパッドと
    の間を連結するワイヤボンディング工程と、 半導体チップが装着されてワイヤボンディングされた前
    記リードフレームストリップを樹脂でモールディングし
    て封止するモールディング工程と、 モールディングされた前記リードフレームストリップを
    単位リードフレームに切断する切断工程とを含むことを
    特徴とする半導体パッケージの製造方法。
  7. 【請求項7】 前記ダイパッドは、一側に半導体チッ
    プが取着され、他側が外部に露出されるべく形成された
    ことを特徴とする請求項6に記載の半導体パッケージの
    製造方法。
  8. 【請求項8】 前記ストリップ準備工程において、前
    記ダムバーに複数の凹部が一列に形成されるべく前記リ
    ードフレームストリップをハーフエッチングする工程を
    さらに含むことを特徴とする請求項6または7に記載の
    半導体パッケージの製造方法。
  9. 【請求項9】 モールディングされた前記リードフレ
    ームストリップを単位パッケージに切断する前記切断工
    程が、前記複数の凹部に沿って切断されることを特徴と
    する請求項8に記載の半導体パッケージの製造方法。
  10. 【請求項10】 前記ストリップ準備工程において、
    ダムバーに複数の凹部が一列に形成されるべくリードフ
    レームストリップをエッチングまたはパンチングする工
    程をさらに含むことを特徴とする請求項6に記載の半導
    体パッケージの製造方法。
  11. 【請求項11】 モールディングされた前記リードフ
    レームストリップを単位パッケージに切断する前記切断
    工程が、前記複数の貫通孔に沿って切断されることを特
    徴とする請求項10に記載の半導体パッケージの製造方
    法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919339A (zh) * 2016-10-11 2018-04-17 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架
US9966329B2 (en) * 2016-09-29 2018-05-08 Renesas Electronics Corporation Method for manufacturing semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132734B2 (en) * 2003-01-06 2006-11-07 Micron Technology, Inc. Microelectronic component assemblies and microelectronic component lead frame structures
US7183485B2 (en) * 2003-03-11 2007-02-27 Micron Technology, Inc. Microelectronic component assemblies having lead frames adapted to reduce package bow
KR20050083322A (ko) * 2004-02-23 2005-08-26 삼성테크윈 주식회사 반도체 패키지용 리이드 프레임과 이의 제조방법
WO2006077452A1 (en) * 2005-01-20 2006-07-27 Infineon Technologies Ag Leadframe, semiconductor package and methods of producing the same
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
US7714418B2 (en) * 2007-07-23 2010-05-11 National Semiconductor Corporation Leadframe panel
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
US8492887B2 (en) * 2010-03-25 2013-07-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
CN101814482B (zh) * 2010-04-30 2012-04-25 江苏长电科技股份有限公司 有基岛引线框结构及其生产方法
TW201417195A (zh) * 2012-10-23 2014-05-01 Wecon Automation Corp 圓形式晶粒置放方法
JP6087153B2 (ja) * 2013-01-10 2017-03-01 株式会社三井ハイテック リードフレーム
US9337130B2 (en) * 2014-07-28 2016-05-10 Texas Instruments Incorporated Leadframe strip and leadframes
US9741643B2 (en) 2016-01-22 2017-08-22 Texas Instruments Incorporated Leadframe strip with vertically offset die attach pads between adjacent vertical leadframe columns
KR102514564B1 (ko) * 2021-06-28 2023-03-29 해성디에스 주식회사 홈이 형성된 리드를 포함하는 리드 프레임

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
KR0140458B1 (ko) * 1994-12-14 1998-06-01 황인길 반도체 패키지 제조용 리드프레임
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
KR100369502B1 (ko) * 1999-12-14 2003-01-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 리드 프레임의 구조
BR0109069A (pt) * 2000-03-08 2004-12-07 Ntu Ventures Pte Ltd Processo para fabricar um circuito integrado fotÈnico
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
JP3634757B2 (ja) * 2001-02-02 2005-03-30 株式会社三井ハイテック リードフレーム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966329B2 (en) * 2016-09-29 2018-05-08 Renesas Electronics Corporation Method for manufacturing semiconductor device
CN107919339A (zh) * 2016-10-11 2018-04-17 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架
CN107919339B (zh) * 2016-10-11 2022-08-09 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架

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