KR100369502B1 - 반도체 패키지용 리드 프레임의 구조 - Google Patents

반도체 패키지용 리드 프레임의 구조 Download PDF

Info

Publication number
KR100369502B1
KR100369502B1 KR10-1999-0057600A KR19990057600A KR100369502B1 KR 100369502 B1 KR100369502 B1 KR 100369502B1 KR 19990057600 A KR19990057600 A KR 19990057600A KR 100369502 B1 KR100369502 B1 KR 100369502B1
Authority
KR
South Korea
Prior art keywords
mounting plate
chip mounting
lead frame
heat dissipation
semiconductor package
Prior art date
Application number
KR10-1999-0057600A
Other languages
English (en)
Other versions
KR20010056163A (ko
Inventor
이태헌
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-1999-0057600A priority Critical patent/KR100369502B1/ko
Publication of KR20010056163A publication Critical patent/KR20010056163A/ko
Application granted granted Critical
Publication of KR100369502B1 publication Critical patent/KR100369502B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지용 리드프레임의 구조에 관한 것으로, 칩탑재판 테두리에 경사부를 형성하고 타이바의 다운셋(down set)부를 더블 다운셋(double down set)부로 처리하여, 수지를 공급/충진하는 공정중에 칩탑재판과 히트 슬러그 또는 히트 스프레더 등과 같은 열방출수단 사이에 수지가 침투하는 것을 방지하여 반도체칩의 크랙(crack)을 방지하고 열방출수단의 열방출 성능을 향상시킬 수 있도록 한 반도체 패키지용 리드프레임의 구조를 제공하고자 한 것이다.

Description

반도체 패키지용 리드프레임의 구조{Structure of lead frame for semiconductor package}
본 발명은 반도체 패키지용 리드프레임의 구조에 관한 것으로, 좀 더 상세하게는 칩탑재판 테두리에 경사부를 형성하고 타이바의 다운셋(down set)부를 더블 다운셋(double down set)부로 처리하여, 몰딩시 수지를 공급/충진하는 공정중에 칩탑재판과 히트 슬러그 또는 히트 스프레더 등과 같은 열방출수단 사이로 수지가 침투하는 것을 방지하여 반도체칩의 크랙(crack)을 방지하고 열방출수단의 열방출 성능을 향상시킬 수 있도록 한 반도체 패키지용 리드프레임의 구조에 관한 것이다.
일반적으로 반도체 패키지용 리드프레임은 골격을 이루는 사이드레일과, 반도체칩이 실장될 수 있는 칩탑재판과, 칩탑재판과 간격을 두고 사이드레일에 일체 형성된 다수의 리드와, 칩탑재판을 잡아줄 수 있도록 칩탑재판의 각 모서리를 사이드레일에 연결시켜주는 타이바로 구성되어 있다.
첨부한 도 4은 종래의 칩탑재판을 적용한 리드프레임의 구조를 나타내는 반도체 패키지의 평면도, 도 5는 도 4의 'C-C' 단면도이고, 도 6는 도 4의 'D-D' 단면도이다.
이에 도시한 바와 같이, 반도체칩(12)이 접착수단(14)에 의해 리드 프레임의 칩탑재판(16)에 실장되고, 상기 반도체칩(12)의 본딩패드와 각 리드(20)간에는 와이어(26)에 의해 본딩되어 상기 반도체칩(12)과 각 리드(20) 사이에서 전기적 신호를 전달할 수 있게 된다.
또한, 상기 반도체칩(12)으로부터 발생하는 열을 외부로 방출하기 위하여 몰딩공정시 칩탑재판(16) 하면을 히트 슬러그 또는 히트 스프레더 등과 같은 열방출수단(18)에 올려놓은 후에 타이바(22)를 따라서 고압의 수지(24)를 공급/충진하여 상기 반도체칩(12), 와이어(12), 열방출수단(18)의 상면과 측면등이 몰딩되도록 함으로써, 반도체 패키지(10)가 완성된다.
따라서, 상기와 같이 열방출수단(18)을 이용한 반도체 패키지(10)는 반도체칩(12)으로부터 발생하는 열이 칩탑재판(16)을 통하여 수지(24)로 몰딩되지 않은채 외부로 노출되어진 열방출수단(18)의 저면을 통해 외부로 방출되어진다.
그러나, 상기 수지(24)를 이용하여 몰딩하는 공정중에 상기 수지(24)가 칩탑재판(16) 저면과 열방출수단(18) 상면 사이로 침투하여, 칩탑재판(16)을 들어올리게 되고, 칩탑재판(16)이 들러올려짐에 따라 반도체칩(12)에 균열이 발생하게 되며, 또한 침투된 수지는 반도체칩(12)의 열이 칩탑재판(16)을 경유하여 상기 열방출수단(18)으로 빠져나갈때 방해요소로 작용하여 열방출수단(18)의 열방출 성능을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로, 칩탑재판 테두리에 경사부를 형성하고 타이바의 다운셋부를 더블 다운셋부로 처리하여, 수지를 공급/충진하는 공정중에 칩탑재판과 히트 슬러그 또는 히트 스프레더 등과 같은 열방출수단 사이에 수지가 침투하는 것을 방지하여 반도체칩의 크랙을 방지하고 열방출수단의 열방출 성능을 향상시킬 수 있도록 한 반도체 패키지용 리드프레임의 구조를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 칩탑재판을 적용한 리드프레임의 구조를 나타내는 반도체 패키지의 평면도
도 2는 도 1의 'A-A' 단면도
도 3는 도 1의 'B-B' 단면도
도 4은 종래의 칩탑재판을 적용한 리드프레임의 구조를 나타내는 반도체 패키지의 평면도
도 5는 도 4의 'C-C' 단면도
도 6는 도 4의 'D-D' 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 패키지 12 : 반도체칩
14 : 접착수단 16 : 칩탑재판
18 : 열방출수단 20 : 리드
22 : 타이바 24 : 수지
26 : 와이어 28 : 경사부
30 : 다운셋부 32 : 더블 다운셋부
이하 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
본 발명은 반도체칩(12)이 실장될 수 있는 칩탑재판(16)과, 칩탑재판(16)에 인접 배열되는 다수의 리드(20)와, 칩탑재판(16)을 잡아주도록 칩탑재판과 사이드레일을 연결하는 타이바(22)로 구성되어 열방출수단(18)을 갖도록 제조되는 반도체 패키지에 적용되는 리드프레임의 구조에 있어서, 상기 칩탑재판(16)의 테두리는 경사진 경사부(28)로 형성된 것을 특징으로 한다.
또한, 본 발명은 반도체칩(12)이 실장될 수 있는 칩탑재판(16)과, 칩탑재판(16)에 인접 배열되는 다수의 리드(20)와, 칩탑재판(16)을 잡아주도록 칩탑재판과 사이드레일을 연결하는 타이바(22)로 구성되어 열방출수단(18)을 갖도록 제조되는 반도체 패키지에 적용되는 리드프레임의 구조에 있어서, 상기 칩탑재판(16)과 연결되는 타이바(22)의 경사진 다운셋부(30)는 액체의 수지(24)에의한 몰딩시 칩탑재판(16)의 편평성을 향상시키기 위하여 두번 경사진 더블 다운셋부(32)로 형성된 것을 특징으로 한다.
특히, 상기 더블 다운셋부(32)가 형성된 리드프레임의 칩탑재판(16) 테두리는 경사진 경사부(28)로 형성된 것을 특징으로 한다.
또한, 상기 경사부(28)는 15°내지 50°로 완만하게 형성된 것을 특징으로 한다.
본 발명을 좀 더 상세히 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 칩탑재판을 적용한 리드프레임의 구조를 나타내는 반도체 패키지의 평면도, 도 2는 도 1의 'A-A' 단면도이고, 도 3은 도 1의 'B-B' 단면도이다.
이에 도시한 바와 같이, 고압의 수지(24)를 주입하는 몰딩 공정중에 타이바(22)를 통하여 공급되는 수지(24)가 칩탑재판(16)과 열방출수단(18) 사이로 침투하는 것을 방지하기 위하여 상기 칩탑재판(16)의 사변 테두리에 경사진 경사부(28)가 형성된다.
특히, 상기 경사부(28)는 경사각이 15°내지 50°로 완만하게 형성되어 반도체 패키지(10) 몰딩시 공급되는 수지(24)가 칩탑재판(16)과 열방출수단(18) 사이로 침투되는 대신에 보다 많은 량의 수지가 경사부(28)를 따라 칩탑재판(16) 상면으로 흘러가도록 가이드 역할을 하게 된다.
이에 따라, 상기 칩탑재판(16) 상면으로 흘러가는 몰딩수지(24)는 상기 칩탑재판(16)을 위에서 아래쪽으로 눌러줄 수 있게 되어, 열방출수단(18)과의 밀착력을증대시켜 수지(24)가 칩탑재판(16)과 열방출수단(18) 사이로 침투되는 것을 더욱 방지할 수 있게 된다.
여기서, 상기 칩탑재판(16)과 연결되는 타이바(22)의 경사진 다운셋부(30)를 강성이 보강된 형태 즉, 두번 경사진 더블 다운셋부(32)로 형성하여 칩탑재판(16)은 더욱 견고하게 제위치에서 고정되어 편평성(flatness)이 향상되어진다.
특히, 상기 더블 다운셋부(32)는 종래의 다운셋부(30)보다 칩탑재판(16) 모서리에 근접하여 형성되므로 몰딩공정시 칩탑재판(16)이 들뜨는 박리현상 (delamination)을 방지할 수 있는 것이다.
이로 인하여, 수지(24)를 주입하는 몰딩 공정중에 상기 더블 다운셋부(32)가 형성된 칩탑재판(16)은 구조적으로 외부의 압력에 대하여 보다 안정적으로 편평성을 유지할 수 있으므로 칩탑재판(16) 저면은 종래에 수지(24)에 의하여 들어올려지는 현상을 방지할 수 있는 동시에 칩탑재판(16)과 열방출수단(18) 상면 사이로 수지(24)가 침투되는 것을 방지할 수 있는 것이다.
따라서, 열방출수단(18)을 갖는 반도체 패키지의 제조 공정중에 수지(24)를 주입하는 몰딩 공정중에 칩탑재판(16)과 열방출수단(18)사이로 수지(24)가 침투하는 것을 경사부(28)를 통하여 칩탑재판(16) 상면으로 흐르도록 가이드할 수 있고, 더블 다운셋부(32)에 의해 종래에 칩탑재판(16)이 수지(24)의 침투에 의해 들뜨게 되는 현상을 방지할 수 있는 것이다.
이상에서 서술한 바와 같이, 본 발명에 따른 반도체 패키지용 리드프레임의 구조에 의하면, 칩탑재판 테두리에 경사부를 형성하고 타이바의 다운셋부를 더블 다운셋부로 처리하여, 수지를 공급/충진하는 공정중에 칩탑재판과 히트 슬러그 또는 히트 스프레더 등과 같은 열방출수단 사이에 수지가 침투하는 것을 방지하여 반도체칩의 크랙을 방지하고 열방출수단의 열방출 성능을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체칩(12)이 실장될 수 있는 칩탑재판(16)과, 칩탑재판(16)에 인접 배열되는 다수의 리드(20)와, 칩탑재판(16)을 잡아주도록 칩탑재판과 사이드레일을 연결하는 타이바(22)로 구성되어 열방출수단(18)을 갖도록 제조되는 반도체 패키지에 적용되는 리드프레임의 구조에 있어서,
    상기 칩탑재판(16)의 테두리는 경사진 경사부(28)로 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임의 구조.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 경사부(28)는 15°내지 50°로 완만하게 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임의 구조.
KR10-1999-0057600A 1999-12-14 1999-12-14 반도체 패키지용 리드 프레임의 구조 KR100369502B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0057600A KR100369502B1 (ko) 1999-12-14 1999-12-14 반도체 패키지용 리드 프레임의 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0057600A KR100369502B1 (ko) 1999-12-14 1999-12-14 반도체 패키지용 리드 프레임의 구조

Publications (2)

Publication Number Publication Date
KR20010056163A KR20010056163A (ko) 2001-07-04
KR100369502B1 true KR100369502B1 (ko) 2003-01-30

Family

ID=19625771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0057600A KR100369502B1 (ko) 1999-12-14 1999-12-14 반도체 패키지용 리드 프레임의 구조

Country Status (1)

Country Link
KR (1) KR100369502B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781149B1 (ko) * 2001-12-21 2007-11-30 삼성테크윈 주식회사 리드프레임 스트립 및 이를 이용한 반도체 패키지 제조 방법
JP5863599B2 (ja) 2012-08-21 2016-02-16 三菱電機株式会社 パワーモジュール

Also Published As

Publication number Publication date
KR20010056163A (ko) 2001-07-04

Similar Documents

Publication Publication Date Title
US6177724B1 (en) Semiconductor device
US5195023A (en) Integrated circuit package with strain relief grooves
KR100298692B1 (ko) 반도체패키지제조용리드프레임구조
US6239487B1 (en) Lead frame with heat spreader and semiconductor package therewith
US20060263943A1 (en) Leadframe alteration to direct compound flow into package
WO2005067526A3 (en) Flipchip qfn package and method therefore
US10770377B2 (en) Leadframe die pad with partially-etched groove between through-hole slots
US5252783A (en) Semiconductor package
KR970067818A (ko) 비지에이 패키지
US5834837A (en) Semiconductor package having leads with step-shaped dimples
KR100369502B1 (ko) 반도체 패키지용 리드 프레임의 구조
US6316829B1 (en) Reinforced semiconductor package
JP3787131B2 (ja) Ｂｇａパッケージの製造に用いるモールド金型
KR970072361A (ko) Bga 반도체 패키지
KR100244721B1 (ko) 반도체패키지
KR950006232Y1 (ko) 반도체 패키지용 리드프레임 패들
KR950006442Y1 (ko) 반도체 패키지용 리드프레임
KR100191077B1 (ko) 반도체패키지용 히트 슬러그 구조
KR200169135Y1 (ko) 반도체 패키지(Semiconductor package)
KR100370841B1 (ko) 반도체패키지
KR100384079B1 (ko) 반도체 패키지
KR0129004Y1 (ko) 리드 프레임
KR100234351B1 (ko) 리드 프레임
KR0152943B1 (ko) 리드 프레임 및 반도체 패키지
KR200176241Y1 (ko) 반도체 패키지 구조

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130108

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140106

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150106

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160105

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170110

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180108

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190108

Year of fee payment: 17