KR950006442Y1 - 반도체 패키지용 리드프레임 - Google Patents

반도체 패키지용 리드프레임 Download PDF

Info

Publication number
KR950006442Y1
KR950006442Y1 KR92008257U KR920008257U KR950006442Y1 KR 950006442 Y1 KR950006442 Y1 KR 950006442Y1 KR 92008257 U KR92008257 U KR 92008257U KR 920008257 U KR920008257 U KR 920008257U KR 950006442 Y1 KR950006442 Y1 KR 950006442Y1
Authority
KR
South Korea
Prior art keywords
lead frame
paddle
semiconductor package
semiconductor chip
epoxy adhesive
Prior art date
Application number
KR92008257U
Other languages
English (en)
Other versions
KR930026525U (ko
Inventor
김진성
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR92008257U priority Critical patent/KR950006442Y1/ko
Publication of KR930026525U publication Critical patent/KR930026525U/ko
Application granted granted Critical
Publication of KR950006442Y1 publication Critical patent/KR950006442Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)

Abstract

내용 없음.

Description

반도체 패키지용 리드프레임
제 1 도는 일반적인 반도체 패키지용 리드프레임의 구조를 보인 평면도.
제 2 도 및 제 3 도는 종래 리드프레임의 패들구조를 보인 도면으로서, 제 2a, b 도는 일반적인 다이 패들의 구조를 보인 평면도.
제 3a, b 도는 신뢰성 확보를 위한 십자형 슬릿이 형성된 종래 기술에 의한 다이 패들의 구조를 보인 평면도 및 제 3a 도의 B-B선 단면도.
제 4 도 및 제 5 도는 본 고안에 의한 반도체 패키지용 리드프레임의 요부구조를 보이는 도면으로서, 제 4 도는 리드프레임의 패들위에 반도체 칩이 탑재된 상태의 평면도.
제 5 도는 제 4 도의 C-C선 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 패들(paddle) 7 : 반도체 칩(chip)
8 : 슬릿(slit) 9 : 에폭시 접착제
11 : 사각 요홈부
본 고안은 반도체 패키지용 리드프레임(Lead frame)에 관한 것으로, 특히 반도체 칩(chip)이 부착 고정되는 다이 패들(Die paddle)에 도포되는 에폭시(Epoxy) 접착제의 퍼짐을 방지하기 위한 수개의 사각 요홈부를 형성하여, 다이 본딩(Die Bonding)의 품질을 높임과 아울러 패키지의 신뢰성 향상에 적합하도록 한 반도체 패키지용 리드프레임에 관한 것이다.
일반적인 반도체 패키지용 리드프레임은 제 1 도에 도시한 바와 같이, 사이드 레일(side rail)(1)(1')의 내측에 반도체 칩이 부착 고정되는 패들(2)이 타이 바(Tie Bar)(3)(3')에 의하여 지지되고, 상기 반도체 칩에 와이어 본딩(Wire bonding)되는 다수개의 인너리드(Inner Lead)(4) 및 아웃 리드(Out Lead)(5)는 댐 바(Dam Bar)(6)에 의하여 지지된 구조로 되어 있다.
상기 패들(2)은 제 2 도 및 제 3 도에 도시한 바와 같이, 채용되는 반도체 칩(7)보다 좀 더 큰 외곽크기를 갖는 사각형의 금속판재로 형성되어 있고, 통상 제 2 도와 같은 표면이 매끄러운 일반적인 구조와, 제 3 도와 같이 신뢰성 보강을 위한 수개(도시예에서는 4개) 슬릿(slit)이 십자(+)형태로 구조가 알려지고 있으며, 일본공개실용신안 공보 소60-181051호는 제 2 도에 도시한 신뢰성 보강을 의한 리드 프레임의 다른 예를 보이고 있다.
상기한 바와 같은 리드프레임을 이용하여 반도체 패키지를 제조함에 있어서는 먼저 리드프레임의 패들(2)위에 반도체 칩(7)을 에폭시 접착제(9)를 이용하여 부착 고정하고, 다수개의 인너 리드(4)와 반도체 칩(7)을 금속 와이어로 접속하여 전기적으로 연결하며, 이후 외부환경으로 보호하기 위한 몰딩공정을 행하고, 소정시간 경화시킨 다음, 통상적인 트림 및 포밍공정과, 플래팅공정의 순으로 제조하게 된다.
그러나, 상기한 바와 같은 종래의 패들구조가 적용된 리드프레임을 이용하는 반도체 패키지 제조기술에 위하면, 리드프레임의 패들(2)에 바도체 칩(7)을 에폭시 접착제(9)로 접착하는 다이 본딩 공정시, 공정조건에 의한 에폭시 블리드 아웃(Epoxy Bleed Out) 및 에폭시 온 다이(Epoxy On Die)등의 불량이 발생되어, 패키지의 신뢰성 저하문제가 유발되는 결함이 있었고, 또한 신뢰성 강화를 위한 십자형 슬릿(8)이 형성된 패들(2) 구조에서는 저점도에 의한 불량과다로 상기한 일반적인 에폭시 접착제(9)를 사용할 수 없고 접착성능이 우수한 고가의 고점도 접착제를 이용해야만 하는 단점이 있었다.
본 고안은 상기한 바와 같은 종래의 결함을 해소하기 위하여 안출한 것으로 신뢰성 강화를 위한 십자형 슬릿이 형성된 패들에 에폭시 접착제의 과도한 퍼짐 현상을 방지하기 위한 수개의 사각요홈부를 형성하여 다이 본딩시의 에폭시 접착제 퍼짐 불량을 현저히 저감시키고, 저감도의 에폭시 접착제를 사용할 수 있도록 한 반도체 패키지용 리드프레임을 제공하는 데 목적이 있다.
이하, 상기한 바와 같은 본 고안에 의한 반도체 패키지용 리드프레임을 첨부한 도면에 의거하여 보다 상세히 설명한다.
제 4 도는 본 고안에 의한 반도체 패키지용 리드프레임의 패들에 반도체 칩이 탑재된 상태의 평면도이고, 제 5 도는 제 4 도의 C-C선 단면도로서 이에 도시한 바와 같이, 리드프레임의 패들(2) 상면에 반도체 칩(7)이 에폭시 접착제(9)의 개재하에 부착 고정되어 있으며, 상기 패들(2)에는 신뢰성 강화를 위한 십자형 슬릿(8)과, 에폭시 접착제(9)의 과도한 퍼짐을 방지하기 위한 수개(도시예에서는 4개)의 사각 요홈부(11)가 형성되어 있다.
즉, 본 고안에 의한 반도체 패키지용 리드프레임은 신뢰성 강화를 위한 수개(도시예에서는 4개)의 슬릿(8)이 십자형태로 배열된 패들(2)내에 에폭시 접착제(9)의 과도한 퍼짐을 방지하기 위한 적어도 한개 이상의 사각 요홈부(11)를 형성하여 구성한 것으로 도면에서 종래구성과 동일한 부분에 대해서는 동일부호를 부여하였다.
상기 사각 요홈부(11)는 십자형태로 배열된 슬릿(8)의 사이사이에 1~4개 정도로 분할 형성함이 바람직하고, 사각요홈부(11)의 깊이는 패들(2) 두께의 10~90% 이내로 형성함이 바람직하다.
이와 같이 구성된 본 안에 의한 반도체 패키지용 리드프레임을 이용하여 반도체 패키지를 제조하는 과정은 종래와 같이, 리드프레임의 패들(2)위에 반도체 칩(7)을 에폭시 접착제(9)를 이용하여 부착 고정하고, 와이어 본딩 공정과, 몰딩 공정과, 통상적인 트림 및 포밍 공정과, 플래팅 공정의 순으로 제조하게 되는데, 이때 본 고안에 의한 리드프레임을 이용함으로써, 다이 본딩 공정시, 다이 부착장치의 노즐(Nozzle)(도시되지 않음)로부터 분사된 에폭시 접착제(9)가 리드프레임의 사각 요홈부(11)에 의해 과도하게 퍼지는 현상을 방지할 수 있는 것이다.
이상에서 상세히 설명한 바와 같이 본 고안에 의한 반도체 패키지용 리드프레임은 반도체 칩이 부착 고정되는 패들내에 에폭시 접착제의 과도한 퍼짐 현상을 방지하기 위한 수개의 사각 요홈부를 형성함으로써, 이 사각 요홈부에 의하여 다이 본딩 에폭시 접착제의 퍼짐 불량이 현저히 감소되고, 이에 따라 에폭시 접착제가 반도체 칩의 상면으로 올라가는 에폭시 온 다이(Epoxy On Die) 불량을 방지할 수 있으며, 특히 신뢰성 확보를 위하여 십자형 슬릿을 채택한 다이 패드 경우에도 종래와는 달리 저점도의 에폭시 접착제를 사용할 수 있다는 효과가 있다.

Claims (2)

  1. 반도체 칩(7)이 부착 고정되는 패들(2)내에 신뢰성 강화를 위한 수개의 슬릿(8)을 형성한 것에 있어서, 상기 슬릿(8)에 의하여 구획된 패들(2)의 상면에 수개의 사각 요홈부(11)를 형성하여 구성함을 특징으로 하는 반도체 패키지용 리드프레임.
  2. 제 1 항에 있어서, 상기 사각 요홈부(11)의 깊이는 패들(2) 두께의 10~90% 이내로 형성됨을 특징으로 하는 반도체 패키지용 리드프레임.
KR92008257U 1992-05-14 1992-05-14 반도체 패키지용 리드프레임 KR950006442Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR92008257U KR950006442Y1 (ko) 1992-05-14 1992-05-14 반도체 패키지용 리드프레임

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR92008257U KR950006442Y1 (ko) 1992-05-14 1992-05-14 반도체 패키지용 리드프레임

Publications (2)

Publication Number Publication Date
KR930026525U KR930026525U (ko) 1993-12-28
KR950006442Y1 true KR950006442Y1 (ko) 1995-08-10

Family

ID=19333146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR92008257U KR950006442Y1 (ko) 1992-05-14 1992-05-14 반도체 패키지용 리드프레임

Country Status (1)

Country Link
KR (1) KR950006442Y1 (ko)

Also Published As

Publication number Publication date
KR930026525U (ko) 1993-12-28

Similar Documents

Publication Publication Date Title
US7262491B2 (en) Die pad for semiconductor packages and methods of making and using same
US5545922A (en) Dual sided integrated circuit chip package with offset wire bonds and support block cavities
US6617197B1 (en) Multi row leadless leadframe package
US7102209B1 (en) Substrate for use in semiconductor manufacturing and method of making same
KR20010018990A (ko) 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
US6441400B1 (en) Semiconductor device and method of fabricating the same
US5252783A (en) Semiconductor package
CN218241836U (zh) 半导体封装器件及引线框架
KR920008250B1 (ko) 수지밀봉형 반도체장치
KR950006442Y1 (ko) 반도체 패키지용 리드프레임
KR950021455A (ko) 수지 봉지형 반도체 장치
KR950006232Y1 (ko) 반도체 패키지용 리드프레임 패들
JPS5986251A (ja) 樹脂封止型半導体装置用リ−ドフレ−ム
KR0119764Y1 (ko) 반도체 패키지
KR0152913B1 (ko) 버텀 리드형 반도체 패키지의 리드 프레임
KR100187714B1 (ko) 십자형 타이바를 갖는 고방열 패키지용 리드프레임 및 그를 이용한 반도체 칩 패키지
JPS63131558A (ja) レジン封止型半導体装置用リ−ドフレ−ム
KR940002773Y1 (ko) 다이접착에 적합한 리드프레임 구조
KR970010675B1 (ko) 반도체 제조용 리드프레임 구조
KR0129004Y1 (ko) 리드 프레임
KR100370480B1 (ko) 반도체 패키지용 리드 프레임
KR0179922B1 (ko) 직립형 패키지
KR200141125Y1 (ko) 리드프레임의 구조
KR940002443B1 (ko) 반도체 패키지
KR100201062B1 (ko) 반도체패키지의 리드프레임 탑재판 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20040719

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee