JP4381677B2 - リードフレームストリップ及びこれを用いた半導体パッケージの製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体パッケージ製造のためのリードフレームストリップ及び、これを用いた半導体パッケージの製造方法に係り、特にパッケージモールディング時、いわゆるバリの生成を抑制可能なリードフレームストリップ及びこれを用いた半導体パッケージの製造方法に関する。
【０００２】
【従来の技術】
図１は、従来の半導体パッケージについての概略的な断面図であり、図２はその製造に用いられる単位リードフレームについての概略的な斜視図である。
【０００３】
図１に示されている半導体パッケージ１０は、いわゆるＳＭＣＳＰ(Smart Metal Chip Scale Package)タイプの半導体パッケージである。半導体パッケージ１０のダイパッド１２の下面には半導体チップ１１が接着されている。図２に示されているように、前記ダイパッド１２を支持するタイバー１５は、ダイパッド１２のコーナーから延び、ダウンセット加工されている。それぞれのタイバー１５間には複数のリード２０が形成されている。前記リード２０及びダイパッド１２はそれぞれのボンディングワイヤー２１、２２により半導体チップ１１と連結されている。また、前記半導体チップ１１、ダイパッド１２、タイバー１５、及びリード２０はカプセル材料２５により封じ込められる。図２の１６及び３０は、各々リードフレームコーナーの通孔１６及びダムバー３０であって、それについては後述する。
【０００４】
このようなダイパッドを有するリードフレームを用いた半導体パッケージを製造する方法として、半導体チップが装着されたリードフレームを個別的にモールディングする個別トリミング方式、及びマトリックス状のリードフレームストリップに多数の半導体チップを装着し、モールディングして切断するＭＡＴ(Matrix Array Package)方式が公知されている。ところが、前記個別トリミング方式による場合、単位半導体パッケージの生産コストが上昇するために、現在は大部分ＭＡＴ方式に依存している。
【０００５】
図３は、従来のＭＡＴ方式に用いられるリードフレームストリップに関する一部抜すい平面図である。図３は、連接されたリードフレームマトリックスの角部を示した図面である。
【０００６】
図面を参照すれば、単位リードフレームはダイパッド１２、タイバー１５、リード２０が一体形成されており、あるリードフレームのリードと隣接する他のリードフレームのリードとはダムバー３０により区分される。前記ダムバー３０は格子状に形成されて前記リード２０を相互支持する役割を行う。
【０００７】
半導体パッケージの樹脂モールディング作業において使われるモールドで空洞を形成するために上部モールドと下部モールドとをクランピングする作業が必要である。この際、上部モールドはダウンセット加工されたリードフレームのダイパッド１２を加圧する。前記加圧力は矢印Ａ１で表されたようにタイバー１５に沿って単位リードフレームの角部に伝えられる。タイバー１５の末端に該当する前記角部には通孔１６が形成されているので、伝えられた加圧力が大部分吸収されうる。しかし、単位リードフレームがリードフレームマトリックスの縁部またはコーナーに存在する場合、前記伝えられた加圧力は十分に吸収されず、矢印Ａ２で表されたように隣接したダムバーに伝達される。
【０００８】
前記ダムバー３０は、一般にハーフエッチングされるが、これはモールディング後、切断工程で切断部位のバリ発生及び鋸刃の磨耗を最小化するためのものである。ダムバー３０のハーフエッチングされた部位は外部の力により変形されやすい。結局、前記矢印Ａ２で表された力は隣接したダムバー部位３１を変形させうる。このような変形は樹脂モールディングのためのクランピング時に上部モールドと下部モールドとの正確な噛み合いを妨害する。これにより、図１に示されたようにモールディング時に樹脂がリードを覆ってしまい、いわゆるバリ２６が生じうる。
【０００９】
前記バリの生成を防止するためにリードフレームをモールド内に投入する時、リードフレームストリップの下面にフィルムを付着させる方法が公知されている。しかし、その方法によっても、バリは減少するが、フィルムの付着及び分離工程が追加されてコスト高となる問題点が生じる。
【００１０】
【発明が解決しようとする課題】
本発明は前記問題点を解決するために創案されたものであって、本発明の目的は、ＭＡＴ方式による半導体パッケージの製造時にバリの生成が抑制される半導体パッケージ用リードフレームストリップ及びこれを用いた半導体パッケージの製造方法を提供するところにある。
【００１１】
本発明の他の目的は、半導体パッケージの製造コストを節減できる半導体パッケージ用リードフレームストリップ及びこれを用いた半導体パッケージの製造方法を提供するところにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明に係るリードフレームストリップは、半導体チップが装着されるダイパッドと、前記ダイパッドに一端が連結されてダウンセット加工されたタイバーと、前記タイバーの他端と同一平面上に位置し、前記ダイパッドと離隔されて延びた複数のリード、及び前記リードを支持するように前記リードを形成する部分を横切るように前記リードと一体形成されたダムバーを備える複数の単位リードフレームが連接してマトリックス状よりなる１つ以上のリードフレームパネルを備え、前記リードフレームパネルの縁部に沿って緩衝用スロットが形成され、前記リードフレームパネルを支持するために、所定の前記ダムバーの延長線上に前記スロットをその幅方向に横切って連結バーが形成されることを特徴とする。
【００１７】
本発明に係る半導体パッケージの製造方法は、半導体チップが装着されるダイパッドと、前記ダイパッドに一端が連結されてダウンセット加工されたタイバーと、前記タイバーの他端と同一平面上に位置し、前記ダイパッドと離隔されて延びた複数のリードと、前記リードを支持するように前記リードを形成する部分を横切るように前記リードと一体形成されたダムバーと、を備えてなる複数の単位リードフレームが連接してマトリックス状よりなる１つ以上のリードフレームパネルを備え、前記リードフレームパネルの縁部に沿って緩衝用スロットが形成され、前記リードフレームパネルを支持するために、所定の前記ダムバーの延長線上に前記スロットをその幅方向に横切って連結バーが形成されているリードフレームストリップを準備するストリップ準備工程と、前記ダイパッドに半導体チップを装着する半導体チップ装着工程と、前記半導体チップと前記リード、及び前記半導体チップと前記ダイパッドとをワイヤボンディングで連結するワイヤボンディング工程と、半導体チップが装着されてワイヤボンディングされた前記リードフレームストリップを樹脂でモールディングしてエンキャプシュレーションを形成するモールディング工程と、モールディングされた前記リードフレームストリップを単位リードフレームで切断する切断工程と、を備えてなることを特徴とする。
【００２１】
本発明に係るリードフレームストリップは、前記連結バーが、前記ダムバーの延長線上にのみ形成されていることを特徴とする。特に、前記連結バーが、前記リードフレームパネルの側面中央と角部にあるダムバーの延長線上にのみ形成されていることを特徴とする
【００２２】
本発明に係る半導体パッケージの製造方法は、前記連結バーが、前記ダムバーの延長線上にのみ形成されていることを特徴とする。特に、前記連結バーが、前記リードフレームパネルの側面中央と角部にあるダムバーの延長線上にのみ形成されていることを特徴とする。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。
【００２４】
図４を参照すれば、本発明に従ったリードフレームストリップ１００は、複数の単位リードフレーム１２０が同一平面上に連接してマトリックス状に形成されたリードフレームパネル１１０を備える。リードフレームストリップ１００はＭＡＴ方式の半導体パッケージ製造に用いられる。前記リードフレームパネル１１０は、例えば４つが一列に配列されてリードフレームストリップをなすが、示された具現例ではその一部分のみ示した。前記リードフレームストリップ１００の両端のガイドレール部には位置を整合させるための位置整合孔１０１が形成される。
【００２５】
前記リードフレームパネル１１０の縁部には直線型の長いスロット２００が形成されている。前記スロット２００は、前記リードフレームパネル１１０を支持するために前記スロット２００を横切って形成された連結バー２１０により断絶される。前記連結バー２１０は所定ダムバーの延長線上に形成される。図示された実施例では、連結バー２１０がパネルの側面中央と角部にあるダムバーの延長線上に形成されているが、その数及び位置がこれに限定されるものではない。
【００２６】
図５は、図４のリードフレームパネルの角部であるＢ部分を拡大した平面図である。
【００２７】
図４を参照すれば、リードフレームパネル１１０を形成する単位リードフレームには、ダイパッド１３０、前記ダイパッド１３０から対角線方向に下向きに延在するようにダウンセット加工されたタイバー１３５、前記ダイパッド１３０から所定距離離間して放射状に延びたリード１４０、及び前記リード１４０を支持するためにリード１４０を形成する部分を横切るように前記リードと一体形成されたものであって、単位リードフレーム間の境界となるダムバー１５０が一体形成される。隣接する単位リードフレームは前記ダムバー１５０を共有し、リードフレームパネル１１０全体を通じて前記ダムバー１５０は格子状に形成される。
【００２８】
図６は、図５に示されたリードフレームストリップの単位リードフレームをダイパッド１３０の対角線に沿って切断して示す断面図である。図６は、封止するためにモールディング時の変化を概略的に示した図面であるが、見やすくするために封止した単位リードフレームは図示しなかった。
【００２９】
半導体フレームを封止するために、まず半導体チップ(図示せず)が装着された単位リードフレーム１２０を上部モールド３００及び下部モールド３１０間にクランピングし、次に前記上下部モールドにより形成されたキャビティにモールディング樹脂を充填する。図６に示されたように、前記クランピング過程で上部モールド３００が下方に押圧されてダイパッド１３０が押圧される。点線で表された部分は上部モールド３００により加圧される前のダイパッドの位置を示す。このような加圧によりダイパッド１３０が下方に圧縮され、矢印Ａ１０で表された力が、タイバー１３５を通じてリードフレームのダウンセットされた角部１３７に伝えられる。
【００３０】
図５を参照すれば、伝達されて集中した力(Ｃ内の矢印Ａ１０で表される)がリードフレームパネル１１０の縁部を除いた単位リードフレームの角部１３７に加わるが、前記角部に形成された通孔１３６によりその大部分が吸収されうる。また、リードフレームパネル１１０の縁部に位置した単位リードフレームの角部１３７に集中された力は、前記境界に沿って形成されたスロット２００の変形により吸収されうる。連結バー２１０がダムバー１５０の延長線上に形成されているので、これを通じて矢印Ａ２０で表された力がリードフレームパネル１１０の外部にも伝えられる。
【００３１】
前記連結バー２１０は、図５に示されたように折曲部を有する形状よりなることが望ましい。これは、連結バー２１０の折曲部が緩衝作用を果たしてスロット２００の変形による力の吸収を容易にするからである。図５に示された一具現例では、前記折曲部がＺ字状をしているが、折曲部が前記形状に制限されるものではない。
【００３２】
前述したような力の吸収を通じて図３の矢印Ａ２で表された反撥力の発生を予防することによって、リードフレームパネル１１０の縁部と隣接したダムバーの変形を抑制できる。
【００３３】
図７は、図５のＣ部分を拡大して示した平面図であって、力を示す矢印は略した。
【００３４】
図７を参照すれば、ダムバー１５０には長手方向に一列に形成された凹部１５５が備えられる。かかる構造はダムバー全体がハーフエッチングされた従来の構造と比較すれば、バリ発生及び鋸刃の磨耗問題を生じず、かつ構造弱化によるダムバー１５０の変形を防止しうる。前記凹部１５５はハーフエッチングにより形成されうる。
【００３５】
一方、図示されていない実施例において、凹部１５５の代りに貫通孔が形成されうる。貫通孔は凹部１５５と同一な位置でダムバー１５０を貫通させるものである。貫通孔はエッチングまたはパンチングによって形成されうる。前記リードフレームストリップ１００をモールディングした後に単位パッケージに切断する過程では前記凹部１５５または貫通孔（図示せず）に沿って切断が行われる。
【００３６】
図８は、本発明に従った半導体パッケージの製造方法を示すフローチャートである。図８を参照すれば、半導体パッケージの製造方法は、リードフレームストリップ準備工程(Ｓ１)、半導体チップ装着工程(Ｓ２)、ワイヤボンディング工程(Ｓ３)、モールディング工程(Ｓ４)、及び切断工程(Ｓ５)を備えて構成される。
【００３７】
リードフレームストリップ準備工程(Ｓ１)では、半導体チップが装着されるダイパッド、前記ダイパッドから延びたダウンセット加工された複数のタイバー、前記タイバーの端部と同一平面上に位置し、かつ所定距離離間して前記ダイパッドから延びた複数のリード、及び前記リードが支持さるべく前記リードを形成する部分を横切るように前記リードと一体形成されたダムバーを備える複数の単位リードフレームがマトリックス状をなしてなる１つ以上のリードフレームパネルを備えるリードフレームストリップが準備される。前記リードフレームパネルには、前記リードフレームパネルの縁部に沿ってスロットが形成され、更に、前記リードフレームパネルを支持するために前記スロットをその幅方向に横切って連結バーが形成されている。前記リードフレームストリップについては前述したので、その詳細な説明は略す。前記リードフレームストリップはハーフエッチング及びパンチングにより形成されうる。
【００３８】
前記リードフレーム準備工程で、前記ダムバーには複数の凹部や貫通孔が形成される。凹部は前述したようにダムバーに複数の凹部をハーフエッチングによって一列に形成したものである。これとは違って、複数の貫通孔がエッチングやパンチングによってダムバーに形成されうる。
【００３９】
半導体チップ装着工程(Ｓ２)では、ウェーハから個別的に切断された半導体チップがダイパッドの装着面の下面に接着される。
【００４０】
ワイヤボンディング工程(Ｓ３)では、半導体チップをワイヤボンディングによりリードまたはダイパッドに電気的に接続する。
【００４１】
モールディング工程(Ｓ４)では、前記半導体チップとワイヤボンディングされたリードフレームとをリードフレームパネル単位でモールディングして封止する。この際、前述したようにダムバーの変形が防止されているので、上部モールド及び下部モールドとがキャビティを正確に形成しうる。したがって、バリの発生が抑制されうる。
【００４２】
切断工程(Ｓ５)では、前記封止されたリードフレームパネルを単位半導体パッケージ毎に切断する。前記工程を通じてバリの発生が抑制された半導体パッケージが製造されうる。
【００４３】
前記切断工程(Ｓ５)において、切断はダムバーに一列に形成された複数の凹部または貫通孔に沿って行われる。凹部または貫通孔に沿ってモールディングを切断することによってバリの発生が防止されうる。
【００４４】
本発明を適用した具体的な実験によれば、従来のリードフレームを採用した製造方法に従って製造された半導体パッケージの３５％にバリが形成されたが、本発明の製造方法によれば、バリが形成されたのは僅か４％の半導体パッケージであり、バリの発生が顕著に減少した。
【００４５】
【発明の効果】
前述したように本発明に従ったリードフレーム及びこれを用いた半導体パッケージの製造方法を適用することによって、ＭＡＴ方式によりバリの生成が低減された半導体パッケージを製造しうる。
【００４６】
また、バリの除去のためのさらなる工程及びコストが節減されて半導体パッケージの製造コストが節減されうる。
【００４７】
本発明は図面に示された実施例に基づいて説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施例が可能であることを理解しうる。よって、本発明の真の保護範囲は特許請求の範囲によってのみ決まるべきである。
【図面の簡単な説明】
【図１】従来の半導体パッケージの概略的な断面図である。
【図２】図１の半導体パッケージ製造のために使われる単位リードフレームの概略的な斜視図である。
【図３】図１の半導体パッケージ製造のために使われる従来のリードフレームストリップを概略的に示す部分平面図である。
【図４】本発明に従ったリードフレームストリップを概略的に示す平面図である。
【図５】図４のＢ部分を示す平面図である。
【図６】図５の本発明に従ったリードフレームストリップの単位リードフレームをダイパッドの対角線に沿って切断して示す断面図である。
【図７】図５のＣ部分を示す拡大平面図である。
【図８】本発明に従った半導体パッケージの製造方法を示すフローチャートである。
【符号の説明】
１００ リードフレームストリップ
１１０ リードフレームパネル
１２０ 単位リードフレーム
２００ スロット
２１０ 連結バー

Claims (4)

  1. 半導体チップが装着されるダイパッドと、前記ダイパッドに一端が連結されてダウンセット加工されたタイバーと、前記タイバーの他端と同一平面上に位置し、前記ダイパッドから所定距離離間して前記ダイパッドから延びた複数のリードと、前記リードを支持するように前記リードを形成する部分を横切るように前記リードと一体形成されたダムバーとを備えた複数の単位リードフレームが互いに連結されてマトリックス状になった少なくとも１つのリードフレームパネルを含み、
    前記リードフレームパネルの縁部に沿って緩衝用スロットが形成され、
    前記リードフレームパネルを支持するために、所定の前記ダムバーの延長線上に前記スロットをその幅方向に横切って連結バーが形成され、
    前記連結バーが、前記ダムバーの延長線上にのみ形成されていることを特徴とするリードフレームストリップ。
  2. 前記連結バーが、前記リードフレームパネルの側面中央と角部にあるダムバーの延長線上にのみ形成されていることを特徴とする請求項１に記載のリードフレームストリップ。
  3. 半導体チップが装着されるダイパッドと、前記ダイパッドに一端が連結されてダウンセット加工されたタイバーと、前記タイバーの他端と同一平面上に位置し、前記ダイパッドと離隔されて延びた複数のリードと、前記リードを支持するように前記リードを形成する部分を横切るように前記リードと一体形成されたダムバーとを備えた複数の単位リードフレームが互いに連結されてマトリックス状になった少なくとも１つのリードフレームパネルを含み、前記リードフレームパネルの縁部に沿って緩衝用スロットが形成され、前記リードフレームパネルを支持するために、所定の前記ダムバーの延長線上に前記スロットをその幅方向に横切って連結バーが形成されているリードフレームストリップを準備するストリップ準備工程と、
    前記ダイパッドに半導体チップを装着する半導体チップ装着工程と、
    ワイヤボンディングにより前記半導体チップと前記リードとの間、並びに前記半導体チップと前記ダイパッドとの間を連結するワイヤボンディング工程と、
    半導体チップが装着されてワイヤボンディングされた前記リードフレームストリップを樹脂でモールディングして封止するモールディング工程と、
    モールディングされた前記リードフレームストリップを単位リードフレームに切断する切断工程とを含み、
    前記連結バーが、前記ダムバーの延長線上にのみ形成されていることを特徴とする半導体パッケージの製造方法。
  4. 前記連結バーが、前記リードフレームパネルの側面中央と角部にあるダムバーの延長線上にのみ形成されていることを特徴とする請求項３に記載の半導体パッケージの製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132734B2 (en) 2003-01-06 2006-11-07 Micron Technology, Inc. Microelectronic component assemblies and microelectronic component lead frame structures
US7183485B2 (en) * 2003-03-11 2007-02-27 Micron Technology, Inc. Microelectronic component assemblies having lead frames adapted to reduce package bow
KR20050083322A (ko) * 2004-02-23 2005-08-26 삼성테크윈 주식회사 반도체 패키지용 리이드 프레임과 이의 제조방법
US7635910B2 (en) * 2005-01-20 2009-12-22 Infineon Technologies Ag Semiconductor package and method
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
US7714418B2 (en) * 2007-07-23 2010-05-11 National Semiconductor Corporation Leadframe panel
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
US8492887B2 (en) * 2010-03-25 2013-07-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
CN101814482B (zh) * 2010-04-30 2012-04-25 江苏长电科技股份有限公司 有基岛引线框结构及其生产方法
TW201417195A (zh) * 2012-10-23 2014-05-01 Wecon Automation Corp 圓形式晶粒置放方法
JP6087153B2 (ja) * 2013-01-10 2017-03-01 株式会社三井ハイテック リードフレーム
US9337130B2 (en) * 2014-07-28 2016-05-10 Texas Instruments Incorporated Leadframe strip and leadframes
US9741643B2 (en) 2016-01-22 2017-08-22 Texas Instruments Incorporated Leadframe strip with vertically offset die attach pads between adjacent vertical leadframe columns
JP6677616B2 (ja) * 2016-09-29 2020-04-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107919339B (zh) * 2016-10-11 2022-08-09 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架
KR102514564B1 (ko) * 2021-06-28 2023-03-29 해성디에스 주식회사 홈이 형성된 리드를 포함하는 리드 프레임

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
KR0140458B1 (ko) * 1994-12-14 1998-06-01 황인길 반도체 패키지 제조용 리드프레임
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
KR100369502B1 (ko) * 1999-12-14 2003-01-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 리드 프레임의 구조
BR0109069A (pt) * 2000-03-08 2004-12-07 Ntu Ventures Pte Ltd Processo para fabricar um circuito integrado fotÈnico
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
JP3634757B2 (ja) * 2001-02-02 2005-03-30 株式会社三井ハイテック リードフレーム

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