JP2003174033A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 高周波バイポーラ型トランジスタのゲイン向
上を確実に達成する。 【解決手段】 トランジスタ領域上を全面覆うように第
２のエミッタ配線１６を形成する。全てのエミッタ領域
３において、配線の引き回しによるインダクタンス差が
無くなるためＲＦ信号の位相ズレを解消でき、ゲイン向
上を確実に達成できる。
上を確実に達成する。 【解決手段】 トランジスタ領域上を全面覆うように第
２のエミッタ配線１６を形成する。全てのエミッタ領域
３において、配線の引き回しによるインダクタンス差が
無くなるためＲＦ信号の位相ズレを解消でき、ゲイン向
上を確実に達成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造の半
導体装置に関し、特にエミッタ接地回路に使用されるシ
リコン系高周波バイポーラ型トランジスタに関する。
導体装置に関し、特にエミッタ接地回路に使用されるシ
リコン系高周波バイポーラ型トランジスタに関する。
【０００２】
【従来の技術】従来の高周波バイポーラ型トランジスタ
を図面を参照して説明する。図５（ａ）は高周波バイポ
ーラ型トランジスタの模式的な平面図、図５（ｂ）は図
５（ａ）の丸で囲ったＡ部を拡大した平面図、図５
（ｃ）はそのＸ−Ｘ′断面図である。Ｎ+／Ｎ型のコレ
クタ基板１上に複数個形成されたＰ型ベース領域２とそ
のベース領域２にそれぞれ形成されたＮ型エミッタ領域
３と、各ベース領域２を絶縁分離するコレクタ基板１に
形成された素子分離領域４とで複数個配設されたトラン
ジスタ領域１９が形成される。Ｎ型エミッタ領域３の上
にはＮ型多結晶シリコン膜６が形成されている。Ｐ型ベ
ース領域２上と素子分離領域４上に外部ベース層となる
Ｐ型多結晶シリコン膜５が形成されている。トランジス
タ領域１９上を絶縁膜７で被覆し、Ｎ型多結晶シリコン
膜６およびＰ型多結晶シリコン膜５をそれぞれ接続する
配線プラグが埋め込まれたスルーホール８を介してベー
ス配線９およびエミッタ配線１０がそれぞれくし型状に
共通接続される。ベース配線９およびエミッタ配線１０
は、トランジスタ領域１９の外にあるベースボンディン
グパッド１１およびエミッタボンディングパッド１２ま
でそれぞれ引き出される構造となっている。
を図面を参照して説明する。図５（ａ）は高周波バイポ
ーラ型トランジスタの模式的な平面図、図５（ｂ）は図
５（ａ）の丸で囲ったＡ部を拡大した平面図、図５
（ｃ）はそのＸ−Ｘ′断面図である。Ｎ+／Ｎ型のコレ
クタ基板１上に複数個形成されたＰ型ベース領域２とそ
のベース領域２にそれぞれ形成されたＮ型エミッタ領域
３と、各ベース領域２を絶縁分離するコレクタ基板１に
形成された素子分離領域４とで複数個配設されたトラン
ジスタ領域１９が形成される。Ｎ型エミッタ領域３の上
にはＮ型多結晶シリコン膜６が形成されている。Ｐ型ベ
ース領域２上と素子分離領域４上に外部ベース層となる
Ｐ型多結晶シリコン膜５が形成されている。トランジス
タ領域１９上を絶縁膜７で被覆し、Ｎ型多結晶シリコン
膜６およびＰ型多結晶シリコン膜５をそれぞれ接続する
配線プラグが埋め込まれたスルーホール８を介してベー
ス配線９およびエミッタ配線１０がそれぞれくし型状に
共通接続される。ベース配線９およびエミッタ配線１０
は、トランジスタ領域１９の外にあるベースボンディン
グパッド１１およびエミッタボンディングパッド１２ま
でそれぞれ引き出される構造となっている。
【０００３】これらの構成では、ベース領域２およびエ
ミッタ領域３を素子分離領域４によって小さく且つ複数
個配置することによって、コレクタ基板１とベース領域
２とで形成されるジャンクション容量Ｃjcを最適に減少
してゲインの向上を図っている。
ミッタ領域３を素子分離領域４によって小さく且つ複数
個配置することによって、コレクタ基板１とベース領域
２とで形成されるジャンクション容量Ｃjcを最適に減少
してゲインの向上を図っている。
【０００４】
【発明が解決しようとする課題】しかしながら、図５
（ｂ）に示すようにエミッタ配線１０がくし型状のた
め、エミッタボンディングパッド１２から近いエミッタ
配線１０ａとエミッタボンディングパッド１２から遠い
エミッタ配線１０ｂとでは配線インダクタンス差によっ
てＲＦ信号の位相ズレが生じゲインの低下を引き起こし
てしまう。エミッタ本数が多くなり、ボンディングパッ
ドからの距離差が増加するほどその影響は顕著になり、
ゲインは大きくロスする。つまり、全てのエミッタに対
する配線インダクタンス差を無くさなければ十分なゲイ
ンの向上は得られない。また、品質的な問題としても、
電流集中による熱暴走破壊を引き起こされる。
（ｂ）に示すようにエミッタ配線１０がくし型状のた
め、エミッタボンディングパッド１２から近いエミッタ
配線１０ａとエミッタボンディングパッド１２から遠い
エミッタ配線１０ｂとでは配線インダクタンス差によっ
てＲＦ信号の位相ズレが生じゲインの低下を引き起こし
てしまう。エミッタ本数が多くなり、ボンディングパッ
ドからの距離差が増加するほどその影響は顕著になり、
ゲインは大きくロスする。つまり、全てのエミッタに対
する配線インダクタンス差を無くさなければ十分なゲイ
ンの向上は得られない。また、品質的な問題としても、
電流集中による熱暴走破壊を引き起こされる。
【０００５】本発明の目的は、全てのエミッタに対する
配線インダクタンス差を無くし、ゲインの向上を確実に
達成できるバイポーラ型トランジスタを提供することで
ある。
配線インダクタンス差を無くし、ゲインの向上を確実に
達成できるバイポーラ型トランジスタを提供することで
ある。
【０００６】
【課題を解決するための手段】本発明の第１の半導体装
置においては、コレクタ基板上に複数個配設されたベー
ス領域とエミッタ領域とで形成されたトランジスタ領域
と、前記コレクタ基板を被覆する第１の絶縁膜と、前記
第１の絶縁膜に形成された第１のスルーホールを介して
前記ベース領域および前記エミッタ領域とにそれぞれ接
続する前記第１の絶縁膜上に形成された第１のベース配
線および第１のエミッタ配線と、前記第１のベース配線
および第１のエミッタ配線が形成された前記第１の絶縁
膜を被覆する第２の絶縁膜と、前記第２の絶縁膜に形成
された第２のスルーホールを介して前記第２の絶縁膜上
に形成され前記第１のエミッタ配線に接続される第２の
エミッタ配線とを有する半導体装置であって、前記第２
のエミッタ配線は共通接続され、且つ前記トランジスタ
領域を全面覆うように形成されることを特徴とする。
置においては、コレクタ基板上に複数個配設されたベー
ス領域とエミッタ領域とで形成されたトランジスタ領域
と、前記コレクタ基板を被覆する第１の絶縁膜と、前記
第１の絶縁膜に形成された第１のスルーホールを介して
前記ベース領域および前記エミッタ領域とにそれぞれ接
続する前記第１の絶縁膜上に形成された第１のベース配
線および第１のエミッタ配線と、前記第１のベース配線
および第１のエミッタ配線が形成された前記第１の絶縁
膜を被覆する第２の絶縁膜と、前記第２の絶縁膜に形成
された第２のスルーホールを介して前記第２の絶縁膜上
に形成され前記第１のエミッタ配線に接続される第２の
エミッタ配線とを有する半導体装置であって、前記第２
のエミッタ配線は共通接続され、且つ前記トランジスタ
領域を全面覆うように形成されることを特徴とする。
【０００７】かかる構成によれば、エミッタのボンディ
ングパッドから全エミッタまでの距離が等しくなり配線
インダクタンス差によるＲＦ信号の位相ズレが無くなる
ためゲインの向上が図れる。また、全体の電流バランス
改善により電流集中が起きにくくなるため、より高品質
なバイポーラ型トランジスタを提供することができる。
ングパッドから全エミッタまでの距離が等しくなり配線
インダクタンス差によるＲＦ信号の位相ズレが無くなる
ためゲインの向上が図れる。また、全体の電流バランス
改善により電流集中が起きにくくなるため、より高品質
なバイポーラ型トランジスタを提供することができる。
【０００８】さらに本発明の第２の半導体装置において
は、コレクタ基板上に複数個配設されたベース領域とエ
ミッタ領域とで形成されたトランジスタ領域と、前記コ
レクタ基板を被覆する第１の絶縁膜と、前記第１の絶縁
膜に形成された第１のスルーホールを介して前記ベース
領域に接続する前記第１の絶縁膜上に形成された第１の
ベース配線と、前記第１の絶縁膜と前記第１のベース配
線とを被覆する第２の絶縁膜と、前記第１の絶縁膜と前
記第２の絶縁膜に形成された第２のスルーホールを介し
て前記エミッタ領域に接続する第２のエミッタ配線とを
有する半導体装置であって、前記第２のエミッタ配線は
共通接続され、且つ前記トランジスタ領域を全面覆うよ
うに形成されることを特徴とし、第１の発明の構造に加
えて、エミッタ領域と第２のエミッタ配線を接続するエ
ミッタ接続孔が、第１の絶縁膜および第２の絶縁膜を貫
通して形成されていることを特徴とする。
は、コレクタ基板上に複数個配設されたベース領域とエ
ミッタ領域とで形成されたトランジスタ領域と、前記コ
レクタ基板を被覆する第１の絶縁膜と、前記第１の絶縁
膜に形成された第１のスルーホールを介して前記ベース
領域に接続する前記第１の絶縁膜上に形成された第１の
ベース配線と、前記第１の絶縁膜と前記第１のベース配
線とを被覆する第２の絶縁膜と、前記第１の絶縁膜と前
記第２の絶縁膜に形成された第２のスルーホールを介し
て前記エミッタ領域に接続する第２のエミッタ配線とを
有する半導体装置であって、前記第２のエミッタ配線は
共通接続され、且つ前記トランジスタ領域を全面覆うよ
うに形成されることを特徴とし、第１の発明の構造に加
えて、エミッタ領域と第２のエミッタ配線を接続するエ
ミッタ接続孔が、第１の絶縁膜および第２の絶縁膜を貫
通して形成されていることを特徴とする。
【０００９】かかる構成によれば、エミッタ接続用の第
２のスルーホールの開口幅がベース接続用の第１のスル
ーホールおよび第１のベース配線の形成工程による制限
を受けず、エミッタ接続用の第２のスルーホールの開口
幅を設計マージンが許す範囲で大きくできる。したがっ
て、第１の発明の効果に加えてエミッタ抵抗を低減でき
るため、更なるゲインの向上につながる。また、エミッ
タ接続孔で制限される電流容量を増加することができる
ため、より高性能なバイポーラ型トランジスタを提供す
ることができる。
２のスルーホールの開口幅がベース接続用の第１のスル
ーホールおよび第１のベース配線の形成工程による制限
を受けず、エミッタ接続用の第２のスルーホールの開口
幅を設計マージンが許す範囲で大きくできる。したがっ
て、第１の発明の効果に加えてエミッタ抵抗を低減でき
るため、更なるゲインの向上につながる。また、エミッ
タ接続孔で制限される電流容量を増加することができる
ため、より高性能なバイポーラ型トランジスタを提供す
ることができる。
【００１０】本発明の第３の半導体装置は、前記第２の
エミッタ配線が、前記トランジスタ領域上でエミッタボ
ンディングパッドとして使われることを特徴とする。
エミッタ配線が、前記トランジスタ領域上でエミッタボ
ンディングパッドとして使われることを特徴とする。
【００１１】かかる構成によれば、各エミッタ領域への
給電を最短且つ均等に行え、且つエミッタ配線レスによ
るインダクタンス成分の大幅な削減により、更なるゲイ
ンの向上が図れる。また、省スペース化によりチップサ
イズの縮小設計が可能となる。
給電を最短且つ均等に行え、且つエミッタ配線レスによ
るインダクタンス成分の大幅な削減により、更なるゲイ
ンの向上が図れる。また、省スペース化によりチップサ
イズの縮小設計が可能となる。
【００１２】本発明の第４の半導体装置は、前記第２の
エミッタ配線と前記第２の絶縁膜は、第３の絶縁膜に被
覆されており、前記第３の絶縁膜に形成された第３のス
ルーホールを介して前記第２のエミッタ配線と接続され
た前記第３の絶縁膜上に形成された第３のエミッタ配線
を有し、前記第３のエミッタ配線が前記トランジスタ領
域上でエミッタボンディングパッドとして使われ、且つ
前記第２のエミッタ配線の占有領域の大きさが少なくと
も前記トランジスタ領域以上、且つ前記エミッタボンデ
ィングパッド以下で形成されることを特徴とする。
エミッタ配線と前記第２の絶縁膜は、第３の絶縁膜に被
覆されており、前記第３の絶縁膜に形成された第３のス
ルーホールを介して前記第２のエミッタ配線と接続され
た前記第３の絶縁膜上に形成された第３のエミッタ配線
を有し、前記第３のエミッタ配線が前記トランジスタ領
域上でエミッタボンディングパッドとして使われ、且つ
前記第２のエミッタ配線の占有領域の大きさが少なくと
も前記トランジスタ領域以上、且つ前記エミッタボンデ
ィングパッド以下で形成されることを特徴とする。
【００１３】かかる構成によれば、第３の発明の効果に
加え、第２のエミッタ配線がワイヤーボンディングによ
るトランジスタ領域へのダメージを緩和することで、量
産性の高い高品質なバイポーラ型トランジスタを提供で
きる。
加え、第２のエミッタ配線がワイヤーボンディングによ
るトランジスタ領域へのダメージを緩和することで、量
産性の高い高品質なバイポーラ型トランジスタを提供で
きる。
【００１４】
【発明の実施の形態】本発明に係るバイポーラ型トラン
ジスタを図面を参照して説明する。
ジスタを図面を参照して説明する。
【００１５】（第１の実施の形態）第１の実施の形態に
ついて図１（ａ）〜（ｃ）を用いて説明する。
ついて図１（ａ）〜（ｃ）を用いて説明する。
【００１６】図１（ａ）は第１の実施形態の模式的な平
面図、図１（ｂ）は図１（ａ）の丸で囲ったＡ部を拡大
した平面図、図１（ｃ）はそのＸ−Ｘ′断面図である。
Ｎ+／Ｎ型のコレクタ基板１上に複数個形成されたＰ型
ベース領域２とそのベース領域２にそれぞれ形成された
Ｎ型エミッタ領域３と、各ベース領域２を絶縁分離する
コレクタ基板１に形成された素子分離領域４とで複数個
配設されたトランジスタ領域１９を形成する。Ｎ型エミ
ッタ領域３の上にはＮ型多結晶シリコン膜６が形成され
ている。Ｐ型ベース領域２上と素子分離領域４上に外部
ベース層となるＰ型多結晶シリコン膜５が形成されてい
る。さらにトランジスタ領域１９が形成された上を絶縁
膜７で被覆し、Ｎ型多結晶シリコン膜６およびＰ型多結
晶シリコン膜５をそれぞれ接続する配線プラグが埋め込
まれたスルーホール８を介して第１のベース配線９およ
び第１のエミッタ配線１０を形成する。第１のベース配
線９は図１（ｂ）に示されるようにくし形状に共通接続
されコンタクトホール１７を介してベース共通接続配線
１３からトランジスタ領域１９の外側に形成されたベー
スボンディングパッド１１に接続される。さらに、第１
のベース配線９および第１のエミッタ配線１０が形成さ
れた第１の絶縁膜７上を被覆する第２の絶縁膜１４を形
成する。次に第２の絶縁膜１４に形成された第２のスル
ーホール１５を介して第１のエミッタ配線１０と接続す
る第２のエミッタ配線１６を形成する。前記第２のエミ
ッタ配線１６は共通接続され、且つ前記トランジスタ領
域１９を全面覆うように形成される。第２のエミッタ配
線１６は、トランジスタ領域１９の外側に引き出されエ
ミッタボンディングパッド１２に接続される。
面図、図１（ｂ）は図１（ａ）の丸で囲ったＡ部を拡大
した平面図、図１（ｃ）はそのＸ−Ｘ′断面図である。
Ｎ+／Ｎ型のコレクタ基板１上に複数個形成されたＰ型
ベース領域２とそのベース領域２にそれぞれ形成された
Ｎ型エミッタ領域３と、各ベース領域２を絶縁分離する
コレクタ基板１に形成された素子分離領域４とで複数個
配設されたトランジスタ領域１９を形成する。Ｎ型エミ
ッタ領域３の上にはＮ型多結晶シリコン膜６が形成され
ている。Ｐ型ベース領域２上と素子分離領域４上に外部
ベース層となるＰ型多結晶シリコン膜５が形成されてい
る。さらにトランジスタ領域１９が形成された上を絶縁
膜７で被覆し、Ｎ型多結晶シリコン膜６およびＰ型多結
晶シリコン膜５をそれぞれ接続する配線プラグが埋め込
まれたスルーホール８を介して第１のベース配線９およ
び第１のエミッタ配線１０を形成する。第１のベース配
線９は図１（ｂ）に示されるようにくし形状に共通接続
されコンタクトホール１７を介してベース共通接続配線
１３からトランジスタ領域１９の外側に形成されたベー
スボンディングパッド１１に接続される。さらに、第１
のベース配線９および第１のエミッタ配線１０が形成さ
れた第１の絶縁膜７上を被覆する第２の絶縁膜１４を形
成する。次に第２の絶縁膜１４に形成された第２のスル
ーホール１５を介して第１のエミッタ配線１０と接続す
る第２のエミッタ配線１６を形成する。前記第２のエミ
ッタ配線１６は共通接続され、且つ前記トランジスタ領
域１９を全面覆うように形成される。第２のエミッタ配
線１６は、トランジスタ領域１９の外側に引き出されエ
ミッタボンディングパッド１２に接続される。
【００１７】第２のエミッタ配線１６がトランジスタ領
域１９を全面覆うように形成されるため、エミッタボン
ディングパッド１２から全てのエミッタ領域３への距離
が等しくでき、配線の引き回しによる配線インダクタン
ス差を無くすことができる。
域１９を全面覆うように形成されるため、エミッタボン
ディングパッド１２から全てのエミッタ領域３への距離
が等しくでき、配線の引き回しによる配線インダクタン
ス差を無くすことができる。
【００１８】これにより従来のエミッタ配線くし形構造
よりゲインを約１ｄＢ向上することができた。また、全
体の電流バランス改善により電流集中が起きにくくなる
ため、より高品質なバイポーラ型トランジスタを提供す
ることができた。
よりゲインを約１ｄＢ向上することができた。また、全
体の電流バランス改善により電流集中が起きにくくなる
ため、より高品質なバイポーラ型トランジスタを提供す
ることができた。
【００１９】（第２の実施の形態）第２の実施の形態に
ついて図２を用いて説明する。
ついて図２を用いて説明する。
【００２０】図２は図１（ｃ）と同様にトランジスタの
断面図、平面図は第１の実施の形態と同じため省略す
る。
断面図、平面図は第１の実施の形態と同じため省略す
る。
【００２１】Ｎ+／Ｎ型のコレクタ基板１上に複数個形
成されたＰ型ベース領域２とそのベース領域２にそれぞ
れ形成されたＮ型エミッタ領域３と、各ベース領域２を
絶縁分離するコレクタ基板１に形成された素子分離領域
４とで複数個配設されたトランジスタ領域１９を形成す
る。Ｎ型エミッタ領域３の上にはＮ型多結晶シリコン膜
６が形成されている。Ｐ型ベース領域２上と素子分離領
域４上に外部ベース層となるＰ型多結晶シリコン膜５が
形成されている。さらにトランジスタ領域１９が形成さ
れた上を第１の絶縁膜７で被覆し、Ｐ型多結晶シリコン
膜５を接続する配線プラグが埋め込まれた第１のスルー
ホール８を介して第１のベース配線９を形成する。第１
のベース配線９は第１の実施の形態と同様に図１（ａ）
（ｂ）の様にくし形に共通接続され、コンタクトホール
１７を介してベース共通接続配線１３からトランジスタ
領域１９の外側に形成されたベースボンディングパッド
１１に接続される。
成されたＰ型ベース領域２とそのベース領域２にそれぞ
れ形成されたＮ型エミッタ領域３と、各ベース領域２を
絶縁分離するコレクタ基板１に形成された素子分離領域
４とで複数個配設されたトランジスタ領域１９を形成す
る。Ｎ型エミッタ領域３の上にはＮ型多結晶シリコン膜
６が形成されている。Ｐ型ベース領域２上と素子分離領
域４上に外部ベース層となるＰ型多結晶シリコン膜５が
形成されている。さらにトランジスタ領域１９が形成さ
れた上を第１の絶縁膜７で被覆し、Ｐ型多結晶シリコン
膜５を接続する配線プラグが埋め込まれた第１のスルー
ホール８を介して第１のベース配線９を形成する。第１
のベース配線９は第１の実施の形態と同様に図１（ａ）
（ｂ）の様にくし形に共通接続され、コンタクトホール
１７を介してベース共通接続配線１３からトランジスタ
領域１９の外側に形成されたベースボンディングパッド
１１に接続される。
【００２２】第１のベース配線９が形成された第１の絶
縁膜７上を被覆する第２の絶縁膜１４をさらに形成し、
第１の絶縁膜７と第２の絶縁膜１４に形成されたエミッ
タ接続用の第２のスルーホール１５を介してＮ型多結晶
シリコン膜６と接続する第２のエミッタ配線１６を形成
する。第２のエミッタ配線１６は共通接続され、且つト
ランジスタ領域１９を全面覆うように形成され、トラン
ジスタ領域１９の外側に形成されたエミッタボンディン
グパッド１２まで引き出される構造となっている。基本
的には、第１の実施の形態と同様の効果が得られる。
縁膜７上を被覆する第２の絶縁膜１４をさらに形成し、
第１の絶縁膜７と第２の絶縁膜１４に形成されたエミッ
タ接続用の第２のスルーホール１５を介してＮ型多結晶
シリコン膜６と接続する第２のエミッタ配線１６を形成
する。第２のエミッタ配線１６は共通接続され、且つト
ランジスタ領域１９を全面覆うように形成され、トラン
ジスタ領域１９の外側に形成されたエミッタボンディン
グパッド１２まで引き出される構造となっている。基本
的には、第１の実施の形態と同様の効果が得られる。
【００２３】新たな構成として、エミッタ領域３と第２
のエミッタ配線１６とを接続するエミッタ接続用の第２
のスルーホール１５を第１の絶縁膜７および第２の絶縁
膜１４に貫通形成することで、ベース領域２と第１のベ
ース配線９とを接続する第１のスルーホール８および第
１のベース配線９の形成工程による制限を受けずに第２
のスルーホール１５の開口幅を設計マージンが許す範囲
で大きくすることができ、エミッタ抵抗の低減が達成さ
れゲインの向上を実現することができる。
のエミッタ配線１６とを接続するエミッタ接続用の第２
のスルーホール１５を第１の絶縁膜７および第２の絶縁
膜１４に貫通形成することで、ベース領域２と第１のベ
ース配線９とを接続する第１のスルーホール８および第
１のベース配線９の形成工程による制限を受けずに第２
のスルーホール１５の開口幅を設計マージンが許す範囲
で大きくすることができ、エミッタ抵抗の低減が達成さ
れゲインの向上を実現することができる。
【００２４】また、第２のスルーホール１５の開口幅が
大きくなると電流容量が増加するため、より高性能なバ
イポーラ型トランジスタを提供することができる。
大きくなると電流容量が増加するため、より高性能なバ
イポーラ型トランジスタを提供することができる。
【００２５】（第３の実施の形態）第３の実施の形態に
ついて図３（ａ）（ｂ）を用いて説明する。
ついて図３（ａ）（ｂ）を用いて説明する。
【００２６】図３（ａ）は第３の実施形態の模式的な平
面図、図３（ｂ）は図１（ｃ）と同様にトランジスタの
断面図である。第２の実施の形態と異なる点は、トラン
ジスタ領域１９上を全面覆うように形成した第２のエミ
ッタ配線１６をワイヤボンド１８で接続されるエミッタ
ボンディングパッド１２として使う構造である。全ての
エミッタ領域３への給電を最短且つ均等に行え、且つエ
ミッタ配線レスによるインダクタンス成分の大幅な削減
により、さらにゲインの向上が得られる。また、省スペ
ース化によりチップサイズの縮小設計が実現できる。
面図、図３（ｂ）は図１（ｃ）と同様にトランジスタの
断面図である。第２の実施の形態と異なる点は、トラン
ジスタ領域１９上を全面覆うように形成した第２のエミ
ッタ配線１６をワイヤボンド１８で接続されるエミッタ
ボンディングパッド１２として使う構造である。全ての
エミッタ領域３への給電を最短且つ均等に行え、且つエ
ミッタ配線レスによるインダクタンス成分の大幅な削減
により、さらにゲインの向上が得られる。また、省スペ
ース化によりチップサイズの縮小設計が実現できる。
【００２７】図３では第２の実施の形態の断面構造を適
用したが、第１の実施の形態の断面構造を適用しても同
様の効果が得られることは言うまでもない。
用したが、第１の実施の形態の断面構造を適用しても同
様の効果が得られることは言うまでもない。
【００２８】（第４の実施の形態）第４の実施の形態に
ついて図４を用いて説明する。
ついて図４を用いて説明する。
【００２９】図４は第４の実施形態の断面図である。な
お、平面図は第３の実施の形態の図３（ａ）と同様であ
る。第２のエミッタ配線１６が形成される構造までは第
１の実施形態と同様である。異なる点は第２の絶縁膜１
４上に更に第３の絶縁膜２０が形成され、第３のスルー
ホール２１を通じて第２のエミッタ配線１６と接続する
第３のエミッタ配線１５を形成し、第３のエミッタ配線
１５をトランジスタ領域１９上でエミッタボンディング
パッド１２として使う構造であり、更に第２のエミッタ
配線１６の占有領域の大きさがトランジスタ領域１９以
上、且つエミッタボンディングパッド１２以下であるこ
とを特徴とする。第２のエミッタ配線１６の占有領域の
大きさがトランジスタ領域１９よりも小さい場合はワイ
ヤーボンド１８で接続する際、トランジスタ領域１９へ
のダメージを緩和しきれない。また、第２のエミッタ配
線１６の占有領域の大きさがエミッタボンディングパッ
ド１２よりも大きい場合は、ダメージ緩和の効果は得ら
れるが無意味に寄生容量を増加することになり好ましく
ない。第２のエミッタ配線１６の占有領域の大きさをト
ランジスタ領域１９以上、且つエミッタボンディングパ
ッド１２以下の大きさに設定することによって、エミッ
タボンディングパッド１２にワイヤーボンド１８で接続
する際、トランジスタ領域１９へのダメージが緩和さ
れ、量産性が高く高品質なバイポーラトランジスタを提
供できる。
お、平面図は第３の実施の形態の図３（ａ）と同様であ
る。第２のエミッタ配線１６が形成される構造までは第
１の実施形態と同様である。異なる点は第２の絶縁膜１
４上に更に第３の絶縁膜２０が形成され、第３のスルー
ホール２１を通じて第２のエミッタ配線１６と接続する
第３のエミッタ配線１５を形成し、第３のエミッタ配線
１５をトランジスタ領域１９上でエミッタボンディング
パッド１２として使う構造であり、更に第２のエミッタ
配線１６の占有領域の大きさがトランジスタ領域１９以
上、且つエミッタボンディングパッド１２以下であるこ
とを特徴とする。第２のエミッタ配線１６の占有領域の
大きさがトランジスタ領域１９よりも小さい場合はワイ
ヤーボンド１８で接続する際、トランジスタ領域１９へ
のダメージを緩和しきれない。また、第２のエミッタ配
線１６の占有領域の大きさがエミッタボンディングパッ
ド１２よりも大きい場合は、ダメージ緩和の効果は得ら
れるが無意味に寄生容量を増加することになり好ましく
ない。第２のエミッタ配線１６の占有領域の大きさをト
ランジスタ領域１９以上、且つエミッタボンディングパ
ッド１２以下の大きさに設定することによって、エミッ
タボンディングパッド１２にワイヤーボンド１８で接続
する際、トランジスタ領域１９へのダメージが緩和さ
れ、量産性が高く高品質なバイポーラトランジスタを提
供できる。
【００３０】第４の実施の形態において、第２の実施の
形態を適用しても同様の効果が得られることは言うまで
もない。
形態を適用しても同様の効果が得られることは言うまで
もない。
【００３１】
【発明の効果】以上のように本発明によれば、ベース領
域およびエミッタ領域および素子分離領域が複数個配設
された半導体装置において、第２のエミッタ配線がトラ
ンジスタ領域を全面覆うように形成されるため、エミッ
タボンディングパッドから全てのエミッタ領域への距離
が等しくなることで配線インダクタンス差を無くすこと
ができた。これによりゲインを約１ｄＢ向上することが
できた。
域およびエミッタ領域および素子分離領域が複数個配設
された半導体装置において、第２のエミッタ配線がトラ
ンジスタ領域を全面覆うように形成されるため、エミッ
タボンディングパッドから全てのエミッタ領域への距離
が等しくなることで配線インダクタンス差を無くすこと
ができた。これによりゲインを約１ｄＢ向上することが
できた。
【００３２】また、エミッタ接続用のスルーホールを第
１の絶縁膜および第２の絶縁膜を貫通形成することによ
り、エミッタ接続用のスルーホールの開口幅を設計マー
ジンが許す範囲で大きくすることができるため、エミッ
タ抵抗の低減によるゲインの向上を実現できる。また、
前記エミッタ接続孔で制限される電流容量が増加するた
め、より高性能なバイポーラ型トランジスタを提供する
ことができる。
１の絶縁膜および第２の絶縁膜を貫通形成することによ
り、エミッタ接続用のスルーホールの開口幅を設計マー
ジンが許す範囲で大きくすることができるため、エミッ
タ抵抗の低減によるゲインの向上を実現できる。また、
前記エミッタ接続孔で制限される電流容量が増加するた
め、より高性能なバイポーラ型トランジスタを提供する
ことができる。
【００３３】さらに、トランジスタ領域上に第２のエミ
ッタ配線からなるエミッタボンディングパッドを形成す
ることによって、全てのエミッタ領域への給電を最短且
つ均等に行え、且つエミッタ配線レスによるインダクタ
ンス成分の大幅な削減により、ゲインロスがほとんど無
い高性能なバイポーラ型トランジスタを提供できる。ま
た、省スペース化によってチップサイズの縮小設計が実
現できる。
ッタ配線からなるエミッタボンディングパッドを形成す
ることによって、全てのエミッタ領域への給電を最短且
つ均等に行え、且つエミッタ配線レスによるインダクタ
ンス成分の大幅な削減により、ゲインロスがほとんど無
い高性能なバイポーラ型トランジスタを提供できる。ま
た、省スペース化によってチップサイズの縮小設計が実
現できる。
【００３４】さらに、第２のエミッタ配線上に更に第３
の絶縁膜を形成し第３のエミッタ配線をエミッタボンデ
ィングパッドとして、第２のエミッタ配線の占有領域の
大きさをトランジスタ領域以上、エミッタボンディング
パッド以下に設定することによって、ワイヤーボンディ
ングによるトランジスタ領域へのダメージを緩和でき、
量産性が高く高品質なバイポーラ型トランジスタを提供
できる。
の絶縁膜を形成し第３のエミッタ配線をエミッタボンデ
ィングパッドとして、第２のエミッタ配線の占有領域の
大きさをトランジスタ領域以上、エミッタボンディング
パッド以下に設定することによって、ワイヤーボンディ
ングによるトランジスタ領域へのダメージを緩和でき、
量産性が高く高品質なバイポーラ型トランジスタを提供
できる。
【図１】（ａ）本発明の第１の実施形態のバイポーラ型
トランジスタの模式的な平面図 （ｂ）一部を拡大した模式的な平面図 （ｃ）（ｂ）のＸ−Ｘ′断面図
トランジスタの模式的な平面図 （ｂ）一部を拡大した模式的な平面図 （ｃ）（ｂ）のＸ−Ｘ′断面図
【図２】本発明の第２の実施形態のバイポーラ型トラン
ジスタの模式的な断面図
ジスタの模式的な断面図
【図３】（ａ）本発明の第３の実施形態のバイポーラ型
トランジスタの模式的な平面図 （ｂ）同断面図
トランジスタの模式的な平面図 （ｂ）同断面図
【図４】本発明の第４の実施形態のバイポーラ型トラン
ジスタの模式的な断面図
ジスタの模式的な断面図
【図５】（ａ）従来のバイポーラ型トランジスタの模式
的な平面図 （ｂ）一部を拡大した模式的な平面図 （ｃ）（ｂ）のＸ−Ｘ′断面図
的な平面図 （ｂ）一部を拡大した模式的な平面図 （ｃ）（ｂ）のＸ−Ｘ′断面図
１ コレクタ基板
２ ベース領域
３ エミッタ領域
４ 素子分離領域
７ 第１の絶縁膜
８，１５，２１ スルーホール
９ 第１のベース配線、ベース配線
１０ 第１のエミッタ配線、エミッタ配線
１１ ベースボンディングパッド
１２ エミッタボンディングパッド
１４ 第２の絶縁膜
１５ 第３のエミッタ配線
１６ 第２のエミッタ配線
１９ トランジスタ領域
２０ 第３の絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/737
(72)発明者 松野 年伸
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 4M104 BB01 BB40 DD06 FF40 GG06
HH20
5F003 AP01 BA11 BB04 BB07 BE04
BE07 BE08 BF06 BH16 BH18
BH93 BM01 BP11
5F033 KK01 KK03 NN38 UU04 UU05
VV07 XX19 XX27
Claims (6)
- 【請求項１】コレクタ基板上に複数個配設されたベース
領域とエミッタ領域とで形成されたトランジスタ領域
と、前記コレクタ基板を被覆する第１の絶縁膜と、前記
第１の絶縁膜に形成された第１のスルーホールを介して
前記ベース領域および前記エミッタ領域とにそれぞれ接
続する前記第１の絶縁膜上に形成された第１のベース配
線および第１のエミッタ配線と、前記第１のベース配線
および第１のエミッタ配線が形成された前記第１の絶縁
膜を被覆する第２の絶縁膜と、前記第２の絶縁膜に形成
された第２のスルーホールを介して前記第２の絶縁膜上
に形成され前記第１のエミッタ配線に接続される第２の
エミッタ配線とを有する半導体装置において、 前記第２のエミッタ配線は共通接続され、且つ前記トラ
ンジスタ領域を全面覆うように形成されることを特徴と
する半導体装置。 - 【請求項２】コレクタ基板上に複数個配設されたベース
領域とエミッタ領域とで形成されたトランジスタ領域
と、前記コレクタ基板を被覆する第１の絶縁膜と、前記
第１の絶縁膜に形成された第１のスルーホールを介して
前記ベース領域に接続する前記第１の絶縁膜上に形成さ
れた第１のベース配線と、前記第１の絶縁膜と前記第１
のベース配線とを被覆する第２の絶縁膜と、前記第１の
絶縁膜と前記第２の絶縁膜に形成された第２のスルーホ
ールを介して前記エミッタ領域に接続する第２のエミッ
タ配線とを有する半導体装置において、 前記第２のエミッタ配線は共通接続され、且つ前記トラ
ンジスタ領域を全面覆うように形成されることを特徴と
する半導体装置。 - 【請求項３】前記第２のエミッタ配線が、前記トランジ
スタ領域上でエミッタボンディングパッドとして使われ
ることを特徴とする請求項１および２記載の半導体装
置。 - 【請求項４】前記第２のエミッタ配線と前記第２の絶縁
膜は、第３の絶縁膜に被覆されており、前記第３の絶縁
膜に形成された第３のスルーホールを介して前記第２の
エミッタ配線と接続された前記第３の絶縁膜上に形成さ
れた第３のエミッタ配線を有し、前記第３のエミッタ配
線が前記トランジスタ領域上でエミッタボンディングパ
ッドとして使われ、且つ前記第２のエミッタ配線の占有
領域の大きさが少なくとも前記トランジスタ領域以上、
且つ前記エミッタボンディングパッド以下で形成される
ことを特徴とする請求項１および請求項２記載の半導体
装置。 - 【請求項５】前記ベース領域がシリコンエピタキシャル
成長により選択形成されたことを特徴とする請求項１お
よび請求項２記載の半導体装置。 - 【請求項６】前記ベース領域がゲルマニウムを含有する
ことを特徴とする請求項１および請求項２記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373696A JP2003174033A (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373696A JP2003174033A (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174033A true JP2003174033A (ja) | 2003-06-20 |
Family
ID=19182370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373696A Pending JP2003174033A (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940357B2 (en) | 2002-08-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor, for voltage controlled oscillator using a capacitance adjustment line |
-
2001
- 2001-12-07 JP JP2001373696A patent/JP2003174033A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940357B2 (en) | 2002-08-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor, for voltage controlled oscillator using a capacitance adjustment line |
| US7081799B2 (en) | 2002-08-22 | 2006-07-25 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor, oscillation circuit, and voltage controlled oscillator |
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