JP2003158161A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置の特性に悪影響が及ばないよう
に、所定の部位の寸法を知ることができる半導体装置お
よびその製造方法を提供する。 【解決手段】 半導体装置は、有効パターン領域１０
と、少なくとも一つの測定マーク領域２０とを含む。測
定マーク領域２０は、測定対象部位を有する。測定対象
部位は、有効パターン領域１０の一部を構成する部位と
同一の形状を有する。
に、所定の部位の寸法を知ることができる半導体装置お
よびその製造方法を提供する。 【解決手段】 半導体装置は、有効パターン領域１０
と、少なくとも一つの測定マーク領域２０とを含む。測
定マーク領域２０は、測定対象部位を有する。測定対象
部位は、有効パターン領域１０の一部を構成する部位と
同一の形状を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、測定マーク領域を
有する半導体装置およびその製造方法に関する。
有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
装置を製造する際、製造工程中、所定の部位を測定する
ことがある。この測定は、一般に、電子線を用いて行わ
れる。この電子線が照射された部分は、電子線と反応し
て、その後の処理において悪影響が生じる場合がある。
装置を製造する際、製造工程中、所定の部位を測定する
ことがある。この測定は、一般に、電子線を用いて行わ
れる。この電子線が照射された部分は、電子線と反応し
て、その後の処理において悪影響が生じる場合がある。
【０００３】本発明の目的は、半導体装置の特性に悪影
響が及ばないように、所定の部位の寸法を知ることがで
きる半導体装置およびその製造方法を提供することにあ
る。
響が及ばないように、所定の部位の寸法を知ることがで
きる半導体装置およびその製造方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】（半導体装置）本発明の
半導体装置は、有効パターン領域と、少なくとも一つの
測定マーク領域とを含み、前記測定マーク領域は、測定
対象部位を含み、前記測定対象部位は、前記有効パター
ン領域の一部を構成する部位と同一の形状を有する。
半導体装置は、有効パターン領域と、少なくとも一つの
測定マーク領域とを含み、前記測定マーク領域は、測定
対象部位を含み、前記測定対象部位は、前記有効パター
ン領域の一部を構成する部位と同一の形状を有する。
【０００５】本発明の半導体装置によれば、測定マーク
領域に設けられた測定対象部位が、有効パターン領域の
一部と同一の形状を有する。このため、測定マーク領域
に設けられた測定対象部位の寸法を測定することによ
り、有効パターン領域の一部の寸法を測定することがで
きる。その結果、たとえば、寸法の測定の際、有効パタ
ーン領域に電子線が照射されないため、電子線による悪
影響が有効パターン領域に及ぶのを抑えることができ
る。
領域に設けられた測定対象部位が、有効パターン領域の
一部と同一の形状を有する。このため、測定マーク領域
に設けられた測定対象部位の寸法を測定することによ
り、有効パターン領域の一部の寸法を測定することがで
きる。その結果、たとえば、寸法の測定の際、有効パタ
ーン領域に電子線が照射されないため、電子線による悪
影響が有効パターン領域に及ぶのを抑えることができ
る。
【０００６】本発明の半導体装置は、半導体記憶領域を
有し、前記有効パターン領域は、メモリセルアレイ領域
を含み、前記測定マーク領域は、前記測定対象部位を有
するダミーメモリセルアレイ領域を含み、前記ダミーメ
モリセルアレイ領域のダミーメモリセルは、前記メモリ
セルアレイ領域のメモリセルと同一のパターンを有する
ことができる。
有し、前記有効パターン領域は、メモリセルアレイ領域
を含み、前記測定マーク領域は、前記測定対象部位を有
するダミーメモリセルアレイ領域を含み、前記ダミーメ
モリセルアレイ領域のダミーメモリセルは、前記メモリ
セルアレイ領域のメモリセルと同一のパターンを有する
ことができる。
【０００７】測定マーク領域に、測定対象部位のみなら
ず測定対象部位が一部を構成するダミーメモリセルアレ
イ領域を設けることにより、測定対象部位の周辺環境
と、測定対象部位に対応するメモリセルアレイ領域の部
位との周辺環境の同一性が高まる。このため、より正確
に、測定対象部位に対応するメモリセルアレイ領域の部
位の寸法を知ることができる。
ず測定対象部位が一部を構成するダミーメモリセルアレ
イ領域を設けることにより、測定対象部位の周辺環境
と、測定対象部位に対応するメモリセルアレイ領域の部
位との周辺環境の同一性が高まる。このため、より正確
に、測定対象部位に対応するメモリセルアレイ領域の部
位の寸法を知ることができる。
【０００８】また、前記メモリセルアレイは、ＳＲＡＭ
のアレイであることができる。
のアレイであることができる。
【０００９】本発明の半導体装置は、前記半導体装置の
平面形状は、方形状であり、２つの前記測定マーク領域
は、前記半導体装置の角部に設けられ、かつ、相互に対
角に位置するように設けられていることができる。
平面形状は、方形状であり、２つの前記測定マーク領域
は、前記半導体装置の角部に設けられ、かつ、相互に対
角に位置するように設けられていることができる。
【００１０】２つの測定マーク領域が相互に対角に位置
するように設けられることにより、Ｘ、Ｙ方向のアライ
メントずれがどの程度かを確認し易くなり、また、パタ
ーンが歪んでいないかを確認し易くなる。
するように設けられることにより、Ｘ、Ｙ方向のアライ
メントずれがどの程度かを確認し易くなり、また、パタ
ーンが歪んでいないかを確認し易くなる。
【００１１】前記測定対象部位は、複数のマスク層を用
いて形成されるスルーホールであることができる。
いて形成されるスルーホールであることができる。
【００１２】このスルーホールの例としては、第１のマ
スク層と、該第１のマスク層の開口部の側壁に設けられ
た第２のマスク層を用いて形成されるスルーホールを挙
げることができる。
スク層と、該第１のマスク層の開口部の側壁に設けられ
た第２のマスク層を用いて形成されるスルーホールを挙
げることができる。
【００１３】より具体的には、前記スルーホールが、開
口部を有する第１のマスク層を形成する工程、および、
前記第１のマスク層の開口部の側壁に第２のマスク層を
形成する工程により形成されたものを挙げることができ
る。
口部を有する第１のマスク層を形成する工程、および、
前記第１のマスク層の開口部の側壁に第２のマスク層を
形成する工程により形成されたものを挙げることができ
る。
【００１４】前記第１のマスク層は、レジスト層であ
り、前記第２のマスク層は、レジストパターン調整層で
あることができる。
り、前記第２のマスク層は、レジストパターン調整層で
あることができる。
【００１５】（半導体装置の製造方法）
（Ａ）本発明の第１の半導体装置の製造方法は、有効パ
ターン領域と、少なくとも一つの測定マーク領域とを含
む半導体装置の製造方法であって、前記測定マーク領域
は、測定対象部位を含み、前記測定対象部位は、前記有
効パターン領域の一部を構成する部位と同一の形状を有
し、前記有効パターン領域に前記有効パターン領域の一
部を構成する部位を形成するとともに、前記測定マーク
領域に該部位と同一の形状を有する前記測定対象部位と
を形成する工程（ａ）、および前記測定対象部位を測定
する工程（ｂ）を含む。
ターン領域と、少なくとも一つの測定マーク領域とを含
む半導体装置の製造方法であって、前記測定マーク領域
は、測定対象部位を含み、前記測定対象部位は、前記有
効パターン領域の一部を構成する部位と同一の形状を有
し、前記有効パターン領域に前記有効パターン領域の一
部を構成する部位を形成するとともに、前記測定マーク
領域に該部位と同一の形状を有する前記測定対象部位と
を形成する工程（ａ）、および前記測定対象部位を測定
する工程（ｂ）を含む。
【００１６】本発明においては、測定マーク領域に測定
対象部位を形成している。そして、測定対象部位は、有
効パターン領域の一部を構成する部位と同一の形状を有
している。このため、工程（ｂ）で、測定対象部位を測
定することにより、測定対象部位に対応する有効パター
ン領域の一部の寸法を知ることができる。その結果、た
とえば、寸法の測定の際、有効パターン領域に電子線が
照射されないため、電子線による悪影響が有効パターン
領域に及ぶのを抑えることができる。
対象部位を形成している。そして、測定対象部位は、有
効パターン領域の一部を構成する部位と同一の形状を有
している。このため、工程（ｂ）で、測定対象部位を測
定することにより、測定対象部位に対応する有効パター
ン領域の一部の寸法を知ることができる。その結果、た
とえば、寸法の測定の際、有効パターン領域に電子線が
照射されないため、電子線による悪影響が有効パターン
領域に及ぶのを抑えることができる。
【００１７】（Ｂ）本発明の第２の半導体装置の製造方
法は、有効パターン領域と、少なくとも一つの測定マー
ク領域とを含む半導体装置の製造方法であって、前記測
定マーク領域は、前記有効パターン領域の一部を構成す
る第１の部位と対応する第２の部位を含み、前記有効パ
ターン領域に前記第１の部位を形成するために必要な第
３の部位を形成するとともに、前記測定マーク領域に前
記第２の部位を形成するために必要な第４の部位とを形
成する工程（ｃ）であって、前記第３の部位と前記第４
の部位とは、同一の形状を有し、および前記第４の部位
を測定する工程（ｄ）を含む。
法は、有効パターン領域と、少なくとも一つの測定マー
ク領域とを含む半導体装置の製造方法であって、前記測
定マーク領域は、前記有効パターン領域の一部を構成す
る第１の部位と対応する第２の部位を含み、前記有効パ
ターン領域に前記第１の部位を形成するために必要な第
３の部位を形成するとともに、前記測定マーク領域に前
記第２の部位を形成するために必要な第４の部位とを形
成する工程（ｃ）であって、前記第３の部位と前記第４
の部位とは、同一の形状を有し、および前記第４の部位
を測定する工程（ｄ）を含む。
【００１８】本発明においては、有効パターン領域に設
けられた第４の部位は、測定マーク領域に設けられた第
３の部位と同一の形状を有している。そして、工程
（ｄ）で第４の部位を測定している。このため、第４の
部位の測定を通じて、第３の部位の寸法を知ることがで
きる。したがって、その結果、たとえば、寸法の測定の
際、有効パターン領域に電子線が照射されないため、電
子線による悪影響が有効パターン領域に及ぶのを抑える
ことができる。
けられた第４の部位は、測定マーク領域に設けられた第
３の部位と同一の形状を有している。そして、工程
（ｄ）で第４の部位を測定している。このため、第４の
部位の測定を通じて、第３の部位の寸法を知ることがで
きる。したがって、その結果、たとえば、寸法の測定の
際、有効パターン領域に電子線が照射されないため、電
子線による悪影響が有効パターン領域に及ぶのを抑える
ことができる。
【００１９】また、前記工程（ｃ）は、所定のパターン
を有する第１のマスク層を形成する工程であって、前記
第１のマスク層は、前記有効パターン領域に前記第３の
部位としての第１の開口部を有し、かつ、前記測定マー
ク領域に前記第４の部位としての第２の開口部を有し、
前記工程（ｄ）は、前記第２の開口部の径を測定する工
程であることができる。
を有する第１のマスク層を形成する工程であって、前記
第１のマスク層は、前記有効パターン領域に前記第３の
部位としての第１の開口部を有し、かつ、前記測定マー
ク領域に前記第４の部位としての第２の開口部を有し、
前記工程（ｄ）は、前記第２の開口部の径を測定する工
程であることができる。
【００２０】また、前記工程（ｄ）の後、前記第１の開
口部および前記第２の開口部における第１のマスク層の
側壁に、第２のマスク層を形成する工程（ｅ）を含むこ
とができる。
口部および前記第２の開口部における第１のマスク層の
側壁に、第２のマスク層を形成する工程（ｅ）を含むこ
とができる。
【００２１】また、前記工程（ｅ）の後に、前記第２の
開口部の径を測定する工程（ｆ）を含むことができる。
開口部の径を測定する工程（ｆ）を含むことができる。
【００２２】また、前記第１のマスク層および前記第２
のマスク層をマスクとして、スルーホールを形成する工
程（ｇ）を含むことができる。
のマスク層をマスクとして、スルーホールを形成する工
程（ｇ）を含むことができる。
【００２３】また、前記第１のマスク層は、レジスト層
であり、前記第２のマスク層は、レジストパターン調整
層であることができる。
であり、前記第２のマスク層は、レジストパターン調整
層であることができる。
【００２４】本発明の第１および第２の半導体装置の製
造方法は、少なくとも次のいずれかの態様をとることが
できる。
造方法は、少なくとも次のいずれかの態様をとることが
できる。
【００２５】（ａ）前記半導体装置は、半導体記憶領域
を有し、前記有効パターン領域は、メモリセルアレイ領
域を含み、前記測定マーク領域は、ダミーメモリセルア
レイ領域を含み、前記ダミーメモリセルアレイ領域のメ
モリセルは、前記メモリセルアレイ領域のメモリセルと
同一のパターンを有する態様。
を有し、前記有効パターン領域は、メモリセルアレイ領
域を含み、前記測定マーク領域は、ダミーメモリセルア
レイ領域を含み、前記ダミーメモリセルアレイ領域のメ
モリセルは、前記メモリセルアレイ領域のメモリセルと
同一のパターンを有する態様。
【００２６】この態様の場合、前記メモリセルアレイ
は、ＳＲＡＭのアレイであることができる。
は、ＳＲＡＭのアレイであることができる。
【００２７】（ｂ）前記半導体装置の平面形状は、方形
状であり、２つの測定マーク領域は、前記半導体装置の
角部に設けられ、かつ、相互に対角に位置するように設
けられている態様。
状であり、２つの測定マーク領域は、前記半導体装置の
角部に設けられ、かつ、相互に対角に位置するように設
けられている態様。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２９】（半導体装置の構成）半導体装置が半導体
記憶メモリ領域を有する場合を例にとって、半導体装置
の構成を説明する。図１は、半導体装置の平面を模式的
に示す平面図である。図２は、図１における測定マーク
領域２０を拡大した平面図である。
記憶メモリ領域を有する場合を例にとって、半導体装置
の構成を説明する。図１は、半導体装置の平面を模式的
に示す平面図である。図２は、図１における測定マーク
領域２０を拡大した平面図である。
【００３０】半導体装置１００は、有効パターン領域１
０と、測定マーク領域２０とを有する。
０と、測定マーク領域２０とを有する。
【００３１】有効パターン領域１０は、半導体装置の機
能を発揮するための機能部が形成された領域である。本
実施の形態の例では、有効パターン領域１０は、メモリ
セルアレイ領域１２を有する。メモリセルアレイ領域１
２のメモリセルは、特に限定されないが、たとえばＳＲ
ＡＭのメモリセルであることができる。
能を発揮するための機能部が形成された領域である。本
実施の形態の例では、有効パターン領域１０は、メモリ
セルアレイ領域１２を有する。メモリセルアレイ領域１
２のメモリセルは、特に限定されないが、たとえばＳＲ
ＡＭのメモリセルであることができる。
【００３２】測定マーク領域２０には、図２に示すよう
に、ダミーメモリセルアレイ領域２２が設けられてい
る。ダミーメモリセルアレイ領域２２のメモリセルのパ
ターンおよび形状は、有効パターン領域１０におけるメ
モリセルアレイ領域のメモリセルのパターンおよび形状
と同様である。このため、ダミーメモリセルアレイ領域
２２における部位（測定対象部位）の寸法を測定するこ
とにより、その部位に対応したメモリセルアレイ領域の
部位の寸法を測定することができる。ダミーメモリセル
アレイ領域２２におけるメモリセルは、たとえば行方向
に１６個、列方向に１６個配置されることができる。
に、ダミーメモリセルアレイ領域２２が設けられてい
る。ダミーメモリセルアレイ領域２２のメモリセルのパ
ターンおよび形状は、有効パターン領域１０におけるメ
モリセルアレイ領域のメモリセルのパターンおよび形状
と同様である。このため、ダミーメモリセルアレイ領域
２２における部位（測定対象部位）の寸法を測定するこ
とにより、その部位に対応したメモリセルアレイ領域の
部位の寸法を測定することができる。ダミーメモリセル
アレイ領域２２におけるメモリセルは、たとえば行方向
に１６個、列方向に１６個配置されることができる。
【００３３】測定マーク領域２０の個数は、一つであっ
ても、複数であってもよい。測定マーク領域２０の位置
は特に限定されないが、測定マーク領域２０が複数ある
場合には、２つの測定マーク領域２０は、半導体装置１
００の角部に設けられ、かつ、相互に対角に位置するよ
うに設けることが好ましい。
ても、複数であってもよい。測定マーク領域２０の位置
は特に限定されないが、測定マーク領域２０が複数ある
場合には、２つの測定マーク領域２０は、半導体装置１
００の角部に設けられ、かつ、相互に対角に位置するよ
うに設けることが好ましい。
【００３４】ダミーメモリセルアレイ領域２２における
測定される部位としては、たとえば、スルーホール、チ
ャネル幅、チャネル長、配線幅を挙げることができる。
測定される部位としては、たとえば、スルーホール、チ
ャネル幅、チャネル長、配線幅を挙げることができる。
【００３５】測定マーク領域２０において、必要に応じ
て、粗の配線パターンと密の配線パターンとが、所望の
形状で形成されているか調べるための配線パターン２４
を有していてもよい。
て、粗の配線パターンと密の配線パターンとが、所望の
形状で形成されているか調べるための配線パターン２４
を有していてもよい。
【００３６】以下、本実施の形態に係る半導体装置の作
用効果を説明する。
用効果を説明する。
【００３７】（１）半導体装置の製造工程中、一般に、
有効パターン領域１０のメモリセルアレイ領域における
所定の部位（たとえば、メモリセルの構成部位、レジス
トの開口部）の寸法を測定している。この寸法測定は、
一般的に、電子線を用いて行っている。このため、電子
線により、メモリセルアレイ領域における所定の部位に
悪影響が及ぶ場合がある。
有効パターン領域１０のメモリセルアレイ領域における
所定の部位（たとえば、メモリセルの構成部位、レジス
トの開口部）の寸法を測定している。この寸法測定は、
一般的に、電子線を用いて行っている。このため、電子
線により、メモリセルアレイ領域における所定の部位に
悪影響が及ぶ場合がある。
【００３８】しかし、本実施の形態では、測定マーク領
域２０にダミーメモリセルアレイ領域２２を設けてい
る。そして、ダミーメモリセルアレイ領域２２のメモリ
セルは、メモリセルアレイ領域１２のメモリセルと同様
のパターンおよび形状を有する。このため、ダミーメモ
リセルアレイ領域２２における部位の寸法を測定するこ
とにより、メモリセルアレイ領域１２の部位の寸法を知
ることができる。その結果、メモリセルアレイ領域１２
における部位に悪影響が及ぶのを抑えることができる。
域２０にダミーメモリセルアレイ領域２２を設けてい
る。そして、ダミーメモリセルアレイ領域２２のメモリ
セルは、メモリセルアレイ領域１２のメモリセルと同様
のパターンおよび形状を有する。このため、ダミーメモ
リセルアレイ領域２２における部位の寸法を測定するこ
とにより、メモリセルアレイ領域１２の部位の寸法を知
ることができる。その結果、メモリセルアレイ領域１２
における部位に悪影響が及ぶのを抑えることができる。
【００３９】（２）測定マーク領域２０、特にダミーメ
モリセルアレイ領域２２を、対角の関係にある２つの角
部に設けることにより、Ｘ、Ｙ方向のアライメントずれ
がどの程度かを確認し易くなり、また、パターンが歪ん
でいないかを確認し易くなる。
モリセルアレイ領域２２を、対角の関係にある２つの角
部に設けることにより、Ｘ、Ｙ方向のアライメントずれ
がどの程度かを確認し易くなり、また、パターンが歪ん
でいないかを確認し易くなる。
【００４０】（３）１つの半導体装置、すなわち１つの
チップ内の測定マーク領域２０にダミーメモリセルアレ
イ領域２２を設けることにより、測定対象部位の周辺環
境と、測定対象部位に対応するメモリセルアレイ領域１
２の部位との周辺環境の同一性が高まる。このため、よ
り正確に、測定対象部位に対応するメモリセルアレイ領
域の部位の寸法を知ることができる。
チップ内の測定マーク領域２０にダミーメモリセルアレ
イ領域２２を設けることにより、測定対象部位の周辺環
境と、測定対象部位に対応するメモリセルアレイ領域１
２の部位との周辺環境の同一性が高まる。このため、よ
り正確に、測定対象部位に対応するメモリセルアレイ領
域の部位の寸法を知ることができる。
【００４１】（４）測定される部位がスルーホールの場
合には、スルーホールの径が０．５μｍ以下の場合に、
本実施の形態は特に有用である。具体的には、レジスト
パターン調整技術を利用したスルーホールの寸法を測定
したい場合に、本実施の形態は特に有用である。
合には、スルーホールの径が０．５μｍ以下の場合に、
本実施の形態は特に有用である。具体的には、レジスト
パターン調整技術を利用したスルーホールの寸法を測定
したい場合に、本実施の形態は特に有用である。
【００４２】（変形例）
（１）有効パターン領域１２に含まれるものは、メモリ
セルアレイ領域に限定されず、半導体装置の機能を発揮
するための機能領域であれば特に限定されない。
セルアレイ領域に限定されず、半導体装置の機能を発揮
するための機能領域であれば特に限定されない。
【００４３】（２）上述の例では、有効パターン領域１
２の一部と同様の構成を有するものとして、測定マーク
領域２０に、ダミーメモリセルアレイ領域２２を設けて
いる。しかし、ダミーメモリセルアレイ領域２２に限定
されず、有効パターン領域１２における寸法を知りたい
部位と同一の形状を有する測定対象部位が測定マーク領
域２０に設けられていればよい。
２の一部と同様の構成を有するものとして、測定マーク
領域２０に、ダミーメモリセルアレイ領域２２を設けて
いる。しかし、ダミーメモリセルアレイ領域２２に限定
されず、有効パターン領域１２における寸法を知りたい
部位と同一の形状を有する測定対象部位が測定マーク領
域２０に設けられていればよい。
【００４４】（半導体装置の製造方法）実施の形態に係
る半導体装置の製造方法について説明する。本実施の形
態においては、スルーホールの製造方法を例にとり説明
する。図３は、スルーホールの製造工程を模式的に示す
断面図である。なお、図３においては、有効パターン領
域の一部の領域であるスルーホールが形成される領域
と、測定マーク領域の一部の領域であるスルーホールが
形成される領域とを示す。
る半導体装置の製造方法について説明する。本実施の形
態においては、スルーホールの製造方法を例にとり説明
する。図３は、スルーホールの製造工程を模式的に示す
断面図である。なお、図３においては、有効パターン領
域の一部の領域であるスルーホールが形成される領域
と、測定マーク領域の一部の領域であるスルーホールが
形成される領域とを示す。
【００４５】図３（Ａ）に示すように、配線層５０，５
２の上に形成された層間絶縁層６０の上に、所定のパタ
ーンを有するレジスト層７０を形成する。レジスト層７
０は、有効パターン領域に設けられた第１の開口部７２
と、測定マーク領域に設けられた第２の開口部７４とを
有する。第１の開口部７２と第２の開口部７４とは、同
一の形状を有している。第１および第２の開口部７２，
７４の径は、得ようとするスルーホールの径より大きめ
に設定される。
２の上に形成された層間絶縁層６０の上に、所定のパタ
ーンを有するレジスト層７０を形成する。レジスト層７
０は、有効パターン領域に設けられた第１の開口部７２
と、測定マーク領域に設けられた第２の開口部７４とを
有する。第１の開口部７２と第２の開口部７４とは、同
一の形状を有している。第１および第２の開口部７２，
７４の径は、得ようとするスルーホールの径より大きめ
に設定される。
【００４６】次に、第２の開口部７４の径を測定する。
第２の開口部７４の径の測定は、たとえば電子線を用い
た方法により行うことができる。第１の開口部７２と第
２の開口部７４とは同一の形状であるため、第２の開口
部７４の径の測定を通じて、第１の開口部７２の径を測
定することができる。このため、第１の開口部７２の径
を直接測定しなくてもよい。
第２の開口部７４の径の測定は、たとえば電子線を用い
た方法により行うことができる。第１の開口部７２と第
２の開口部７４とは同一の形状であるため、第２の開口
部７４の径の測定を通じて、第１の開口部７２の径を測
定することができる。このため、第１の開口部７２の径
を直接測定しなくてもよい。
【００４７】次に、図３（Ｂ）に示すように、第１およ
び第２の開口部７２，７４におけるレジスト層７０の側
壁に、レジストパターン調整層８０を形成する。レジス
トパターン調整層８０が形成されることにより、開口部
７２，７４の径は、その分だけ狭くなり、得ようとする
スルーホールの径に対応することとなる。
び第２の開口部７２，７４におけるレジスト層７０の側
壁に、レジストパターン調整層８０を形成する。レジス
トパターン調整層８０が形成されることにより、開口部
７２，７４の径は、その分だけ狭くなり、得ようとする
スルーホールの径に対応することとなる。
【００４８】次に、必要に応じて、第１の開口部７２お
よび第２の開口部７４の径を測定する。
よび第２の開口部７４の径を測定する。
【００４９】次に、レジスト層７０とレジストパターン
調整層８０とをマスクとして、層間絶縁層６０をエッチ
ングし、図３（Ｃ）に示すように、スルーホール６２，
６４が形成される。
調整層８０とをマスクとして、層間絶縁層６０をエッチ
ングし、図３（Ｃ）に示すように、スルーホール６２，
６４が形成される。
【００５０】以下、本実施の形態に係る半導体装置の製
造方法における作用効果を説明する。
造方法における作用効果を説明する。
【００５１】本実施の形態においては、次の効果を有す
る。
る。
【００５２】レジスト層７０の開口部の径の測定は、一
般的に、電子線を放射することにより行われる。レジス
ト層７０に電子線が放射されると、レジスト層７０が変
化するため、レジスト層７０の側壁にレジストパターン
調整層８０が形成され難くなる。レジストパターン調整
層８０が形成されないと、所望の径より大きいスルーホ
ールが形成されることとなるため、ショートなどの不具
合が生じることとなる。
般的に、電子線を放射することにより行われる。レジス
ト層７０に電子線が放射されると、レジスト層７０が変
化するため、レジスト層７０の側壁にレジストパターン
調整層８０が形成され難くなる。レジストパターン調整
層８０が形成されないと、所望の径より大きいスルーホ
ールが形成されることとなるため、ショートなどの不具
合が生じることとなる。
【００５３】しかし、本実施の形態においては、第２の
開口部７４の径を測定することにより、間接的に、第１
の開口部７２の径を測定している。このため、第１の開
口部７２におけるレジスト層７０に電子線が照射されな
い。すなわち、有効パターン領域におけるレジスト層７
０に電子線が照射されない。その結果、有効パターン領
域における開口部のレジスト層７０の側壁にレジストパ
ターン調整層８０を確実に形成することができる。した
がって、有効パターン領域において、所望の径を有する
スルーホール６２を確実に形成することができる。
開口部７４の径を測定することにより、間接的に、第１
の開口部７２の径を測定している。このため、第１の開
口部７２におけるレジスト層７０に電子線が照射されな
い。すなわち、有効パターン領域におけるレジスト層７
０に電子線が照射されない。その結果、有効パターン領
域における開口部のレジスト層７０の側壁にレジストパ
ターン調整層８０を確実に形成することができる。した
がって、有効パターン領域において、所望の径を有する
スルーホール６２を確実に形成することができる。
【００５４】なお、レジストパターン調整層を用いて、
スルーホールを形成することにより、レジスト層のみで
は形成し難かった微細なスルーホールを容易に形成する
ことができる。
スルーホールを形成することにより、レジスト層のみで
は形成し難かった微細なスルーホールを容易に形成する
ことができる。
【００５５】（有効パターン領域の構成例）有効パター
ン領域が半導体記憶領域を有する場合の例を説明する。
ン領域が半導体記憶領域を有する場合の例を説明する。
【００５６】有効パターン領域１０は、メモリセルアレ
イ領域１２、Ｘプリデコーダ１１０、Ｘデコーダ（図示
せず）、Ｙプリデコーダ１１２、Ｙデコーダ（図示せ
ず）、Ｚプリデコーダ１１４、Ｚデコーダ（図示せず）
を有する。
イ領域１２、Ｘプリデコーダ１１０、Ｘデコーダ（図示
せず）、Ｙプリデコーダ１１２、Ｙデコーダ（図示せ
ず）、Ｚプリデコーダ１１４、Ｚデコーダ（図示せず）
を有する。
【００５７】各メモリセルアレイ領域１２は、たとえ
ば、３２ブロック分割されている。メモリセルアレイ領
域１２は、たとえば、ＳＲＡＭから構成される。
ば、３２ブロック分割されている。メモリセルアレイ領
域１２は、たとえば、ＳＲＡＭから構成される。
【００５８】Ｘプリデコーダ１１０およびＸデコーダ
は、入力されたアドレス信号に基づいて、所定のワード
線を選択する。Ｙプリデコーダ１１２およびＹデコーダ
は、入力されたアドレス信号に基づいて、所定のビット
線（ビット線対）を選択する。ＺプリデコーダおよびＺ
デコーダは、入力されたアドレス信号に基づいて、メモ
リセルアレイ領域の所定のブロックを選択する。
は、入力されたアドレス信号に基づいて、所定のワード
線を選択する。Ｙプリデコーダ１１２およびＹデコーダ
は、入力されたアドレス信号に基づいて、所定のビット
線（ビット線対）を選択する。ＺプリデコーダおよびＺ
デコーダは、入力されたアドレス信号に基づいて、メモ
リセルアレイ領域の所定のブロックを選択する。
【００５９】また、必要に応じて、不良メモリセルブロ
ックと、冗長メモリセルブロックとを切り換えるための
ヒューズ回路１２０を設けることができる。
ックと、冗長メモリセルブロックとを切り換えるための
ヒューズ回路１２０を設けることができる。
【００６０】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】半導体装置の平面を模式的に示す平面図であ
る。
る。
【図２】測定マーク領域を拡大して示す拡大図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】有効パターン領域の一例を示す平面図である。
１０ 有効パターン領域
１２ メモリセルアレイ領域
２０ 測定マーク領域
２２ ダミーメモリセルアレイ領域
２４ 配線パターン
５０ 配線層
５２ 配線層
６０ 層間絶縁層
６２ スルーホール
７２ 第１の開口部
７４ 第２の開口部
７０ レジスト層
８０ レジストパターン調整層
１００ 半導体装置
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/82 Ｔ
Ｆターム(参考） 2H096 AA25 HA11 HA30 JA04
4M106 AA01 AB07 BA02 CA39
5F033 QQ09 QQ37 VV01 VV12 XX37
5F046 AA20 EA01 EA14 EB01 EB07
EB08 EC05 FA08 FC03
5F064 DD47
Claims (18)
- 【請求項１】 有効パターン領域と、少なくとも一つの
測定マーク領域とを含み、 前記測定マーク領域は、測定対象部位を含み、 前記測定対象部位は、前記有効パターン領域の一部を構
成する部位と同一の形状を有する、半導体装置。 - 【請求項２】 請求項１において、 前記半導体装置は、半導体記憶領域を有し、 前記有効パターン領域は、メモリセルアレイ領域を含
み、 前記測定マーク領域は、前記測定対象部位を有するダミ
ーメモリセルアレイ領域を含み、 前記ダミーメモリセルアレイ領域のダミーメモリセル
は、前記メモリセルアレイ領域のメモリセルと同一のパ
ターンを有する、半導体装置。 - 【請求項３】 請求項２において、 前記メモリセルアレイは、ＳＲＡＭのアレイである、半
導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記半導体装置の平面形状は、方形状であり、 ２つの前記測定マーク領域は、前記半導体装置の角部に
設けられ、かつ、相互に対角に位置するように設けられ
ている、半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記測定対象部位は、複数のマスク層を用いて形成され
るスルーホールである、半導体装置。 - 【請求項６】 請求項５において、 前記スルーホールは、第１のマスク層と、該第１のマス
ク層の開口部の側壁に設けられた第２のマスク層を用い
て形成されるスルーホールである、半導体装置。 - 【請求項７】 請求項５において、 前記スルーホールは、開口部を有する第１のマスク層を
形成する工程、および、前記第１のマスク層の開口部の
側壁に第２のマスク層を形成する工程により形成され
る、半導体装置。 - 【請求項８】 請求項６または７において、 前記第１のマスク層は、レジスト層であり、 前記第２のマスク層は、レジストパターン調整層であ
る、半導体装置。 - 【請求項９】 有効パターン領域と、少なくとも一つの
測定マーク領域とを含む半導体装置の製造方法であっ
て、 前記測定マーク領域は、測定対象部位を含み、 前記測定対象部位は、前記有効パターン領域の一部を構
成する部位と同一の形状を有し、 前記有効パターン領域に前記有効パターン領域の一部を
構成する部位を形成するとともに、前記測定マーク領域
に該部位と同一の形状を有する前記測定対象部位とを形
成する工程（ａ）、および前記測定対象部位を測定する
工程（ｂ）を含む、半導体装置の製造方法。 - 【請求項１０】 有効パターン領域と、少なくとも一つ
の測定マーク領域とを含む半導体装置の製造方法であっ
て、 前記測定マーク領域は、前記有効パターン領域の一部を
構成する第１の部位と対応する第２の部位を含み、 前記有効パターン領域に前記第１の部位を形成するため
に必要な第３の部位を形成するとともに、前記測定マー
ク領域に前記第２の部位を形成するために必要な第４の
部位とを形成する工程（ｃ）であって、 前記第３の部位と前記第４の部位とは、同一の形状を有
し、および前記第４の部位を測定する工程（ｄ）を含
む、半導体装置の製造方法。 - 【請求項１１】 請求項１０において、 前記工程（ｃ）は、所定のパターンを有する第１のマス
ク層を形成する工程であって、 前記第１のマスク層は、前記有効パターン領域に前記第
３の部位としての第１の開口部を有し、かつ、前記測定
マーク領域に前記第４の部位としての第２の開口部を有
し、 前記工程（ｄ）は、前記第２の開口部の径を測定する工
程である、半導体装置の製造方法。 - 【請求項１２】 請求項１１において、 前記工程（ｄ）の後、前記第１の開口部および前記第２
の開口部における第１のマスク層の側壁に、第２のマス
ク層を形成する工程（ｅ）を含む、半導体装置の製造方
法。 - 【請求項１３】 請求項１２において、 前記工程（ｅ）の後に、前記第２の開口部の径を測定す
る工程（ｆ）を含む、半導体装置の製造方法。 - 【請求項１４】 請求項１２または１３において、 前記第１のマスク層および前記第２のマスク層をマスク
として、スルーホールを形成する工程（ｇ）を含む、半
導体装置の製造方法。 - 【請求項１５】 請求項１２〜１４のいずれかにおい
て、 前記第１のマスク層は、レジスト層であり、 前記第２のマスク層は、レジストパターン調整層であ
る、半導体装置の製造方法。 - 【請求項１６】 請求項９〜１５のいずれかにおいて、 前記半導体装置は、半導体記憶領域を有し、 前記有効パターン領域は、メモリセルアレイ領域を含
み、 前記測定マーク領域は、ダミーメモリセルアレイ領域を
含み、 前記ダミーメモリセルアレイ領域のメモリセルは、前記
メモリセルアレイ領域のメモリセルと同一のパターンを
有する、半導体装置の製造方法。 - 【請求項１７】 請求項１６において、 前記メモリセルアレイは、ＳＲＡＭのアレイである、半
導体装置の製造方法。 - 【請求項１８】 請求項９〜１７のいずれかにおいて、 前記半導体装置の平面形状は、方形状であり、 ２つの測定マーク領域は、前記半導体装置の角部に設け
られ、かつ、相互に対角に位置するように設けられてい
る、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355070A JP2003158161A (ja) | 2001-11-20 | 2001-11-20 | 半導体装置およびその製造方法 |
| US10/290,091 US6794763B2 (en) | 2001-11-20 | 2002-11-06 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355070A JP2003158161A (ja) | 2001-11-20 | 2001-11-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158161A true JP2003158161A (ja) | 2003-05-30 |
Family
ID=19166828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001355070A Withdrawn JP2003158161A (ja) | 2001-11-20 | 2001-11-20 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6794763B2 (ja) |
| JP (1) | JP2003158161A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472411B1 (ko) * | 2002-08-09 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치의 제조방법 및 오버레이 검사마크를 가진반도체 장치 |
| CN101510497B (zh) * | 2008-02-15 | 2010-07-07 | 华邦电子股份有限公司 | 迭合标记及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770575B2 (ja) | 1987-05-25 | 1995-07-31 | 松下電子工業株式会社 | 半導体装置 |
| JPH03107845A (ja) | 1989-09-21 | 1991-05-08 | Fujitsu Ltd | レジストパターンの検査方法 |
| JPH05119467A (ja) | 1991-10-25 | 1993-05-18 | Seiko Epson Corp | フオトマスク及びフオトマスクの欠陥検査方法 |
| JPH07153667A (ja) | 1993-11-30 | 1995-06-16 | Toray Ind Inc | 複合レジストパターンを有する基材の製造方法 |
| JP2975843B2 (ja) | 1994-04-26 | 1999-11-10 | 三洋電機株式会社 | 測長用モニター |
| JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
| JP3196813B2 (ja) | 1996-01-30 | 2001-08-06 | 日本電気株式会社 | 半導体メモリ |
| JP3757482B2 (ja) | 1996-08-09 | 2006-03-22 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4301584B2 (ja) * | 1998-01-14 | 2009-07-22 | 株式会社ルネサステクノロジ | レチクル、それを用いた露光装置、露光方法および半導体装置の製造方法 |
| JP3472120B2 (ja) * | 1998-01-30 | 2003-12-02 | 株式会社東芝 | 測定マークの配置方法 |
-
2001
- 2001-11-20 JP JP2001355070A patent/JP2003158161A/ja not_active Withdrawn
-
2002
- 2002-11-06 US US10/290,091 patent/US6794763B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030094705A1 (en) | 2003-05-22 |
| US6794763B2 (en) | 2004-09-21 |
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