JP2003142952A - 半導体集積回路の設計方法および半導体装置 - Google Patents
半導体集積回路の設計方法および半導体装置Info
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Abstract
(57)【要約】
【課題】 広帯域で安定して動作する半導体集積回路
を、設計者に負担をかけずに簡単に設計できるようにし
て、広帯域で動作する高質かつ低コストの半導体装置を
提供する。 【解決手段】 トランジスタに抵抗、キャパシタ、イン
ダクタなどの受動素子を組み合わせたトランジスタセル
２２を設計する。受動素子はトランジスタセル２２の所
望の周波数帯域における最大有能利得特性が周波数に対
して平坦な特性となるように定める。また、そのトラン
ジスタセルの入出力インピーダンスを整合させるための
整合回路を、その整合回路において発生する損失が周波
数に対して平坦な特性を有するように設計する。そのよ
うに設計したトランジスタセルと整合回路を組み合わせ
ることによって半導体集積回路を設計する。
を、設計者に負担をかけずに簡単に設計できるようにし
て、広帯域で動作する高質かつ低コストの半導体装置を
提供する。 【解決手段】 トランジスタに抵抗、キャパシタ、イン
ダクタなどの受動素子を組み合わせたトランジスタセル
２２を設計する。受動素子はトランジスタセル２２の所
望の周波数帯域における最大有能利得特性が周波数に対
して平坦な特性となるように定める。また、そのトラン
ジスタセルの入出力インピーダンスを整合させるための
整合回路を、その整合回路において発生する損失が周波
数に対して平坦な特性を有するように設計する。そのよ
うに設計したトランジスタセルと整合回路を組み合わせ
ることによって半導体集積回路を設計する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＭＩＣ（Microw
ave Monolithic Integrated Circuit）など高周波数帯
域で動作する半導体集積回路の設計方法と、その設計方
法により設計された半導体装置に関する。
ave Monolithic Integrated Circuit）など高周波数帯
域で動作する半導体集積回路の設計方法と、その設計方
法により設計された半導体装置に関する。
【０００２】
【従来の技術】はじめに、図８（ａ）、（ｂ）、（ｃ）
を参照して、従来の半導体装置の設計方法について説明
する。図８（ａ）は増幅器の設計図である。図におい
て、１０１はトランジスタ、１０２は整合回路、１０３
は増幅器の入力端子、１０４は増幅器の出力端子を表
す。増幅器の入力端子１０３に供給された電力は、複数
のトランジスタ１０１によって段階的に増幅されて出力
端子１０４から出力される。整合回路１０２は、トラン
ジスタの入出力インピーダンスの整合をとる。
を参照して、従来の半導体装置の設計方法について説明
する。図８（ａ）は増幅器の設計図である。図におい
て、１０１はトランジスタ、１０２は整合回路、１０３
は増幅器の入力端子、１０４は増幅器の出力端子を表
す。増幅器の入力端子１０３に供給された電力は、複数
のトランジスタ１０１によって段階的に増幅されて出力
端子１０４から出力される。整合回路１０２は、トラン
ジスタの入出力インピーダンスの整合をとる。
【０００３】増幅器を設計する場合には、通常トランジ
スタの特性に合わせて、そのトランジスタの能力を十分
に引き出せるように整合回路１０２の回路構成を決定
し、望ましくは回路面積を小さくするために整合回路を
構成する各素子の基板上のレイアウトを工夫する。
スタの特性に合わせて、そのトランジスタの能力を十分
に引き出せるように整合回路１０２の回路構成を決定
し、望ましくは回路面積を小さくするために整合回路を
構成する各素子の基板上のレイアウトを工夫する。
【０００４】図８（ｂ）はトランジスタ１０１の最大有
能利得（ＭＡＧ：Maximum Available Gain）特性の一例
を、周波数を横軸として示したグラフである。但し、ト
ランジスタ１０１が安定条件（安定化係数Ｋ＞１）を満
たさない低周波数帯については、最大有能利得を定義で
きないため、目安として最大安定化利得（ＭＳＧ：Maxi
mum Stable Gain）特性を示している。
能利得（ＭＡＧ：Maximum Available Gain）特性の一例
を、周波数を横軸として示したグラフである。但し、ト
ランジスタ１０１が安定条件（安定化係数Ｋ＞１）を満
たさない低周波数帯については、最大有能利得を定義で
きないため、目安として最大安定化利得（ＭＳＧ：Maxi
mum Stable Gain）特性を示している。
【０００５】図８(ａ)のような設計図に基づいて増幅器
を設計する場合、安定化係数Ｋ＜１となる低周波数帯で
は、整合回路１０２で損失を発生させて安定化係数Ｋ＝
１となるように整合回路１０２を設計して、増幅器が発
振しないようにする。トランジスタ１０１の特性が図８
（ｂ）に示すような特性である場合には、整合回路１０
２は、例えば図８（ｃ）のグラフに示すような特性とな
るように設計する。これにより、所望の周波数帯域にお
いて、トランジスタ１０１の特性が整合回路１０２の特
性により打ち消され、増幅器全体として平坦な利得特性
を達成することができる。
を設計する場合、安定化係数Ｋ＜１となる低周波数帯で
は、整合回路１０２で損失を発生させて安定化係数Ｋ＝
１となるように整合回路１０２を設計して、増幅器が発
振しないようにする。トランジスタ１０１の特性が図８
（ｂ）に示すような特性である場合には、整合回路１０
２は、例えば図８（ｃ）のグラフに示すような特性とな
るように設計する。これにより、所望の周波数帯域にお
いて、トランジスタ１０１の特性が整合回路１０２の特
性により打ち消され、増幅器全体として平坦な利得特性
を達成することができる。
【０００６】
【発明が解決しようとする課題】しかし、入出力インピ
ーダンスの整合という整合回路本来の目的と、トランジ
スタの特性を打ち消して利得を平坦化するという上述の
目的を、同時に達成しようとすると、整合回路の設計は
極めて困難になる。また、トランジスタの利得は周波数
に応じて変化するが、トランジスタの出力電力は周波数
に拘わらずほぼ一定であるため、整合回路で発生する損
失が周波数に応じて変わるように整合回路を設計してし
まうと、増幅器の利得は一定に保てても、出力電力を一
定に保つことができなくなるという問題もある。このよ
うに、増幅器が安定かつ一定の利得および出力電力を得
られるように整合回路１０２の特性を制御することは極
めて難しい。
ーダンスの整合という整合回路本来の目的と、トランジ
スタの特性を打ち消して利得を平坦化するという上述の
目的を、同時に達成しようとすると、整合回路の設計は
極めて困難になる。また、トランジスタの利得は周波数
に応じて変化するが、トランジスタの出力電力は周波数
に拘わらずほぼ一定であるため、整合回路で発生する損
失が周波数に応じて変わるように整合回路を設計してし
まうと、増幅器の利得は一定に保てても、出力電力を一
定に保つことができなくなるという問題もある。このよ
うに、増幅器が安定かつ一定の利得および出力電力を得
られるように整合回路１０２の特性を制御することは極
めて難しい。
【０００７】一方、近年、ＬＭＤＳ（Local Multipoint
Distribution Service）を中心とする通信需要の増加
に伴い、低コストのＭＭＩＣのニーズが高まっている。
コストを下げるためには、安定して動作する周波数帯域
を広げ、またチップ面積ができるだけ小さくなるように
レイアウトを工夫することが必要である。
Distribution Service）を中心とする通信需要の増加
に伴い、低コストのＭＭＩＣのニーズが高まっている。
コストを下げるためには、安定して動作する周波数帯域
を広げ、またチップ面積ができるだけ小さくなるように
レイアウトを工夫することが必要である。
【０００８】そこで本発明は、広帯域で安定かつ一定の
利得を得られるように動作する半導体集積回路を、設計
者に負担をかけずに簡単に設計する方法を提案し、広帯
域で動作する高質かつ低コストの半導体装置を提供する
ことを目的とする。
利得を得られるように動作する半導体集積回路を、設計
者に負担をかけずに簡単に設計する方法を提案し、広帯
域で動作する高質かつ低コストの半導体装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明は、広周波数帯域
で動作する半導体集積回路の設計方法であって、トラン
ジスタと所定の素子とを組み合わせたトランジスタセル
を、そのトランジスタセルの所望の周波数帯域における
最大有能利得特性が周波数に対して平坦な特性となるよ
うに前記所定の素子を定めることによって設計し、その
トランジスタセルの入出力インピーダンスを整合させる
ための整合回路を、その整合回路において発生する損失
が周波数に対して平坦な特性を有するように設計し、前
記トランジスタセルを前記整合回路と組み合わせること
によって半導体集積回路を設計することを特徴とする方
法を提案する。
で動作する半導体集積回路の設計方法であって、トラン
ジスタと所定の素子とを組み合わせたトランジスタセル
を、そのトランジスタセルの所望の周波数帯域における
最大有能利得特性が周波数に対して平坦な特性となるよ
うに前記所定の素子を定めることによって設計し、その
トランジスタセルの入出力インピーダンスを整合させる
ための整合回路を、その整合回路において発生する損失
が周波数に対して平坦な特性を有するように設計し、前
記トランジスタセルを前記整合回路と組み合わせること
によって半導体集積回路を設計することを特徴とする方
法を提案する。
【００１０】また、本発明の半導体装置は、このような
設計方法により回路設計されたものである。すなわち、
広周波数帯域で動作する半導体集積回路を備えた半導体
装置であって、前記半導体集積回路は、トランジスタと
所定の素子とを組み合わせたトランジスタセルと、その
トランジスタセルの入出力インピーダンスを整合させる
ための整合回路を備え、前記所定の素子は、トランジス
タセルの所望の周波数帯域における最大有能利得特性が
周波数に対して平坦な特性となるように定められた素子
であり、前記整合回路は、その整合回路において発生す
る損失が周波数に対して平坦な特性を有するように設計
された整合回路であることを特徴とする。
設計方法により回路設計されたものである。すなわち、
広周波数帯域で動作する半導体集積回路を備えた半導体
装置であって、前記半導体集積回路は、トランジスタと
所定の素子とを組み合わせたトランジスタセルと、その
トランジスタセルの入出力インピーダンスを整合させる
ための整合回路を備え、前記所定の素子は、トランジス
タセルの所望の周波数帯域における最大有能利得特性が
周波数に対して平坦な特性となるように定められた素子
であり、前記整合回路は、その整合回路において発生す
る損失が周波数に対して平坦な特性を有するように設計
された整合回路であることを特徴とする。
【００１１】トランジスタセルは、所望の周波数帯域に
おける最大有能利得特性が、偏差１デシベル以内の平坦
な特性となるように設計することが好ましい。
おける最大有能利得特性が、偏差１デシベル以内の平坦
な特性となるように設計することが好ましい。
【００１２】また、トランジスタセルは、そのトランジ
スタセルの安定化係数Ｋが１以上となるように設計する
ことが好ましい。
スタセルの安定化係数Ｋが１以上となるように設計する
ことが好ましい。
【００１３】「トランジスタセルの所望の周波数帯域に
おける最大有能利得特性が周波数に対して平坦な特性と
なるように」するためのトランジスタセルの回路構成と
しては、例えば、トランジスタに所定の素子からなる帰
還回路を付加した回路構成が考えられる。この際、トラ
ンジスタセルの基板上のレイアウトを、その帰還回路を
構成する素子の少なくとも１つをトランジスタのドレイ
ン電極に隣接させたレイアウトとすることが好ましい。
あるいは、その帰還回路を構成する素子の少なくとも１
つをトランジスタのゲート電極に隣接させたレイアウト
としてもよい。
おける最大有能利得特性が周波数に対して平坦な特性と
なるように」するためのトランジスタセルの回路構成と
しては、例えば、トランジスタに所定の素子からなる帰
還回路を付加した回路構成が考えられる。この際、トラ
ンジスタセルの基板上のレイアウトを、その帰還回路を
構成する素子の少なくとも１つをトランジスタのドレイ
ン電極に隣接させたレイアウトとすることが好ましい。
あるいは、その帰還回路を構成する素子の少なくとも１
つをトランジスタのゲート電極に隣接させたレイアウト
としてもよい。
【００１４】また、「トランジスタセルの所望の周波数
帯域における最大有能利得特性が周波数に対して平坦な
特性となるように」するためのトランジスタセルの他の
回路構成としては、トランジスタのゲート電極側に所定
の素子からなる回路を付加する回路構成が考えられる。
ゲート電極側に付加する回路の回路構成は、例えば、直
列接続されたインダクタと抵抗に、キャパシタを並列接
続した構成とする。あるいは、そのような構成で、さら
にゲート電極に、接地された第２のキャパシタを接続し
てもよい。
帯域における最大有能利得特性が周波数に対して平坦な
特性となるように」するためのトランジスタセルの他の
回路構成としては、トランジスタのゲート電極側に所定
の素子からなる回路を付加する回路構成が考えられる。
ゲート電極側に付加する回路の回路構成は、例えば、直
列接続されたインダクタと抵抗に、キャパシタを並列接
続した構成とする。あるいは、そのような構成で、さら
にゲート電極に、接地された第２のキャパシタを接続し
てもよい。
【００１５】「トランジスタセルの所望の周波数帯域に
おける最大有能利得特性が周波数に対して平坦な特性と
なるように」するためのトランジスタセルの、さらに他
の回路構成としては、トランジスタのドレイン電極側に
前記所定の素子からなる回路を付加する回路構成が考え
られる。ドレイン電極側に付加する回路の回路構成を、
例えば、直列接続されたインダクタと抵抗に、キャパシ
タを並列接続した構成などが考えられる。
おける最大有能利得特性が周波数に対して平坦な特性と
なるように」するためのトランジスタセルの、さらに他
の回路構成としては、トランジスタのドレイン電極側に
前記所定の素子からなる回路を付加する回路構成が考え
られる。ドレイン電極側に付加する回路の回路構成を、
例えば、直列接続されたインダクタと抵抗に、キャパシ
タを並列接続した構成などが考えられる。
【００１６】トランジスタセルを複数組み合わせること
により電力増幅器として動作する半導体装置を設計者に
負担をかけずに設計することができる。
により電力増幅器として動作する半導体装置を設計者に
負担をかけずに設計することができる。
【００１７】
【発明の実施の形態】以下、図面を参照して、本発明の
好適な実施の形態について説明する。
好適な実施の形態について説明する。
【００１８】実施の形態１．図１は、本発明の方法によ
り増幅器を設計する場合の回路設計図である。図におい
て、２１は整合回路、２２はトランジスタセル、２３は
増幅器の入力端子、２４は増幅器の出力端子を表す。従
来と異なる点は、トランジスタ単体の特性を考慮しなが
ら増幅器を設計するのではなく、まずトランジスタに抵
抗、キャパシタ、インダクタなどの受動素子を組み合わ
せたトランジスタセル２２を設計してから、そのトラン
ジスタセル２２にあわせて整合回路２１を設計するとい
う点にある。
り増幅器を設計する場合の回路設計図である。図におい
て、２１は整合回路、２２はトランジスタセル、２３は
増幅器の入力端子、２４は増幅器の出力端子を表す。従
来と異なる点は、トランジスタ単体の特性を考慮しなが
ら増幅器を設計するのではなく、まずトランジスタに抵
抗、キャパシタ、インダクタなどの受動素子を組み合わ
せたトランジスタセル２２を設計してから、そのトラン
ジスタセル２２にあわせて整合回路２１を設計するとい
う点にある。
【００１９】トランジスタセル２２の回路構成、すなわ
ち受動素子の種類、特性値（Ｒ、Ｃ、Ｌなど）、数、接
続形態などは、そのトランジスタセル２２が所望の周波
数帯域において平坦なＭＡＧ特性を有するように決定す
る。平坦なＭＡＧ特性とは、所望の周波数帯域において
偏差が数デシベルである特性であり、できれば偏差が１
デシベル以内になるように設計する。図２は、本実施の
形態におけるトランジスタセル２２のＭＡＧ特性の一例
を示す図である。また、トランジスタセル２２の回路構
成は、トランジスタセル２２の安定化係数Ｋが、所望の
周波数帯域において１以上となるように設計する。すな
わち、発振を起さないように設計する。
ち受動素子の種類、特性値（Ｒ、Ｃ、Ｌなど）、数、接
続形態などは、そのトランジスタセル２２が所望の周波
数帯域において平坦なＭＡＧ特性を有するように決定す
る。平坦なＭＡＧ特性とは、所望の周波数帯域において
偏差が数デシベルである特性であり、できれば偏差が１
デシベル以内になるように設計する。図２は、本実施の
形態におけるトランジスタセル２２のＭＡＧ特性の一例
を示す図である。また、トランジスタセル２２の回路構
成は、トランジスタセル２２の安定化係数Ｋが、所望の
周波数帯域において１以上となるように設計する。すな
わち、発振を起さないように設計する。
【００２０】また、トランジスタセル２２の基板上のレ
イアウトは、抵抗、容量、インダクタなどをトランジス
タの近傍に配置して、トランジスタセル２２の面積がで
きるだけ小さくなるように設計する。
イアウトは、抵抗、容量、インダクタなどをトランジス
タの近傍に配置して、トランジスタセル２２の面積がで
きるだけ小さくなるように設計する。
【００２１】以下、上述の方法により設計したトランジ
スタセル２２の具体例を示す。図３（ａ）、（ｂ）、
（ｃ）は、本実施の形態におけるトランジスタセル２２
の回路構成と基板上のレイアウトを示す図である。図２
に示したＭＡＧ特性は、この図３（ａ）の回路構成およ
び図３（ｂ）または（ｃ）のレイアウトにより実現する
ことができる。
スタセル２２の具体例を示す。図３（ａ）、（ｂ）、
（ｃ）は、本実施の形態におけるトランジスタセル２２
の回路構成と基板上のレイアウトを示す図である。図２
に示したＭＡＧ特性は、この図３（ａ）の回路構成およ
び図３（ｂ）または（ｃ）のレイアウトにより実現する
ことができる。
【００２２】図３において、１はトランジスタセルの入
力端子、２はトランジスタセルの出力端子、３はトラン
ジスタ、５はキャパシタ、６は抵抗、７はインダクタで
ある。この回路は、トランジスタ３に対し、そのトラン
ジスタ３のドレイン出力をゲート入力にフィードバック
する帰還回路を付加したものである。帰還回路は、抵抗
６、キャパシタ５、インダクタ７により構成されてお
り、これらを最適化することによって、図２に示した広
帯域にわたって平坦なＭＡＧ特性を得ることができる。
力端子、２はトランジスタセルの出力端子、３はトラン
ジスタ、５はキャパシタ、６は抵抗、７はインダクタで
ある。この回路は、トランジスタ３に対し、そのトラン
ジスタ３のドレイン出力をゲート入力にフィードバック
する帰還回路を付加したものである。帰還回路は、抵抗
６、キャパシタ５、インダクタ７により構成されてお
り、これらを最適化することによって、図２に示した広
帯域にわたって平坦なＭＡＧ特性を得ることができる。
【００２３】図３（ｂ）は基板上に形成された図３
（ａ）の回路を上から見た平面図であり、トランジスタ
３（図示せず）の上層に帰還回路や配線を形成する場合
のレイアウトが示されている。８はトランジスタ３のゲ
ート電極、９はトランジスタ３のドレイン電極である。
また、図示されていないトランジスタ３のソース電極は
バイアホール１０により基板裏面へ接続される。１１は
ゲート電極をトランジスタセルの外部の回路と接続する
ためのエアブリッジ配線、１２はソース電極をトランジ
スタセルの外部の回路と接続するエアブリッジ配線であ
る。また、キャパシタ５、抵抗６、インダクタ７は、ト
ランジスタ３の近傍に互いに隣接して配置され、トラン
ジスタ３の帰還回路として機能する。
（ａ）の回路を上から見た平面図であり、トランジスタ
３（図示せず）の上層に帰還回路や配線を形成する場合
のレイアウトが示されている。８はトランジスタ３のゲ
ート電極、９はトランジスタ３のドレイン電極である。
また、図示されていないトランジスタ３のソース電極は
バイアホール１０により基板裏面へ接続される。１１は
ゲート電極をトランジスタセルの外部の回路と接続する
ためのエアブリッジ配線、１２はソース電極をトランジ
スタセルの外部の回路と接続するエアブリッジ配線であ
る。また、キャパシタ５、抵抗６、インダクタ７は、ト
ランジスタ３の近傍に互いに隣接して配置され、トラン
ジスタ３の帰還回路として機能する。
【００２４】このトランジスタセルは、トランジスタセ
ル単体として安定条件を満たしており、また所望周波数
帯域全体にわたって平坦なＭＡＧ特性を有している。し
たがって、整合回路によってトランジスタセルを安定化
させる必要はなく、またその整合回路によってトランジ
スタの周波数特性を打ち消す必要もない。整合回路はト
ランジスタセルのインピーダンス整合のみを目的として
設計すればよいため、トランジスタセルのＳパラメータ
から計算される最適インピーダンスに整合する低損失の
回路とすればよい。このように、トランジスタと帰還回
路により平坦な利得を有するトランジスタセルを設計し
た後に、他の回路と組み合わせることとすれば、複数の
トランジスタを段階的に組み合わせた多段増幅器を設計
するような場合であっても、簡単に広帯域で平坦な利得
を有する増幅器を設計することができる。またこの設計
方法は、増幅器に限らずトランジスタを含む他の半導体
集積回路の設計時にも有効である。
ル単体として安定条件を満たしており、また所望周波数
帯域全体にわたって平坦なＭＡＧ特性を有している。し
たがって、整合回路によってトランジスタセルを安定化
させる必要はなく、またその整合回路によってトランジ
スタの周波数特性を打ち消す必要もない。整合回路はト
ランジスタセルのインピーダンス整合のみを目的として
設計すればよいため、トランジスタセルのＳパラメータ
から計算される最適インピーダンスに整合する低損失の
回路とすればよい。このように、トランジスタと帰還回
路により平坦な利得を有するトランジスタセルを設計し
た後に、他の回路と組み合わせることとすれば、複数の
トランジスタを段階的に組み合わせた多段増幅器を設計
するような場合であっても、簡単に広帯域で平坦な利得
を有する増幅器を設計することができる。またこの設計
方法は、増幅器に限らずトランジスタを含む他の半導体
集積回路の設計時にも有効である。
【００２５】実施の形態２．次に、上述の方法により設
計したトランジスタセル２２の他の例を示す。図３
（ｃ）は、図３（ｂ）と同じく、基板上に形成された図
３（ａ）の回路を上から見た平面図である。図３（ｃ）
のレイアウトと前述の図３（ｂ）のレイアウトの相違点
は、帰還回路の配置にある。
計したトランジスタセル２２の他の例を示す。図３
（ｃ）は、図３（ｂ）と同じく、基板上に形成された図
３（ａ）の回路を上から見た平面図である。図３（ｃ）
のレイアウトと前述の図３（ｂ）のレイアウトの相違点
は、帰還回路の配置にある。
【００２６】図３（ｃ）のレイアウトでは、帰還回路を
構成するキャパシタ５はゲート電極８の左側に近接して
配置され、キャパシタ５とドレイン電極９とが抵抗６に
よって接続され、キャパシタ５とゲート電極８とがイン
ダクタ７によって接続されている。
構成するキャパシタ５はゲート電極８の左側に近接して
配置され、キャパシタ５とドレイン電極９とが抵抗６に
よって接続され、キャパシタ５とゲート電極８とがイン
ダクタ７によって接続されている。
【００２７】本実施の形態のトランジスタセルは、帰還
回路を構成する各素子を最適化することによって、実施
の形態１と同様、狭い回路面積で、広帯域にわたって平
坦なＭＡＧ特性を得ることができる。また、ドレイン電
極９と抵抗６を隣接するように配置し、帰還回路の配線
をドレイン電極９で兼用しているので、実施の形態１と
比較して、より小さい面積でトランジスタセルを形成す
ることができる。
回路を構成する各素子を最適化することによって、実施
の形態１と同様、狭い回路面積で、広帯域にわたって平
坦なＭＡＧ特性を得ることができる。また、ドレイン電
極９と抵抗６を隣接するように配置し、帰還回路の配線
をドレイン電極９で兼用しているので、実施の形態１と
比較して、より小さい面積でトランジスタセルを形成す
ることができる。
【００２８】実施の形態３．次に、上述の方法により設
計したトランジスタセル２２のさらに他の例を示す。本
実施の形態のトランジスタセルは、実施の形態１および
２と同様、トランジスタ３に帰還回路を付加したもので
あるが、帰還回路の主要部分をドレイン電極側に偏らせ
て配置した回路である。図４（ａ）はこのトランジスタ
セルの回路構成を示す図であり、図４（ｂ）はその基板
上のレイアウトを示す図である。
計したトランジスタセル２２のさらに他の例を示す。本
実施の形態のトランジスタセルは、実施の形態１および
２と同様、トランジスタ３に帰還回路を付加したもので
あるが、帰還回路の主要部分をドレイン電極側に偏らせ
て配置した回路である。図４（ａ）はこのトランジスタ
セルの回路構成を示す図であり、図４（ｂ）はその基板
上のレイアウトを示す図である。
【００２９】本実施の形態では、帰還回路が、抵抗６、
キャパシタ５、インダクタ７により構成されている点は
実施の形態２と同様であるが、図４（ａ）に示すよう
に、インダクタ７をトランジスタ３のドレイン電極側に
接続する。レイアウト上は、図４（ｂ）に示すように、
抵抗６、キャパシタ５、インダクタ７ともにトランジス
タ３のドレイン電極側に偏らせて配置する。
キャパシタ５、インダクタ７により構成されている点は
実施の形態２と同様であるが、図４（ａ）に示すよう
に、インダクタ７をトランジスタ３のドレイン電極側に
接続する。レイアウト上は、図４（ｂ）に示すように、
抵抗６、キャパシタ５、インダクタ７ともにトランジス
タ３のドレイン電極側に偏らせて配置する。
【００３０】本実施の形態のトランジスタセルは、帰還
回路を構成する各素子を最適化することによって、実施
の形態２と同様、狭い回路面積で、広帯域にわたって平
坦なＭＡＧ特性を得ることができる。また、帰還回路を
トランジスタ３のドレイン電極側に偏って配置するた
め、トランジスタセルと組み合わせる回路をトランジス
タセルのゲート電極側に配置したい場合にはレイアウト
が容易であり都合がよい。
回路を構成する各素子を最適化することによって、実施
の形態２と同様、狭い回路面積で、広帯域にわたって平
坦なＭＡＧ特性を得ることができる。また、帰還回路を
トランジスタ３のドレイン電極側に偏って配置するた
め、トランジスタセルと組み合わせる回路をトランジス
タセルのゲート電極側に配置したい場合にはレイアウト
が容易であり都合がよい。
【００３１】実施の形態４．上記各実施の形態のトラン
ジスタセルは、トランジスタ３に帰還回路を付加したも
のであったが、安定かつ平坦なＭＡＧ特性を有するトラ
ンジスタセルは、次に示す構成の回路としても設計する
ことができる。
ジスタセルは、トランジスタ３に帰還回路を付加したも
のであったが、安定かつ平坦なＭＡＧ特性を有するトラ
ンジスタセルは、次に示す構成の回路としても設計する
ことができる。
【００３２】図５（ａ）は、本実施の形態のトランジス
タセルの回路構成図であり、直列接続された抵抗とイン
ダクタに対し、キャパシタ５を並列に接続した回路を、
トランジスタ３のゲート電極側に接続したものである。
図５（ｂ）はこのトランジスタセルの基板上のレイアウ
トを示す図であり、ゲート電極８に対し、キャパシタ５
と抵抗６とインダクタ７を隣接させるように形成した様
子が示されている。この回路では、周波数が高くなるほ
どキャパシタ５を通過する信号が多くなり、抵抗６を通
過する信号が少なくなるため、これによりトランジスタ
セルのＭＡＧ特性が平坦化される。
タセルの回路構成図であり、直列接続された抵抗とイン
ダクタに対し、キャパシタ５を並列に接続した回路を、
トランジスタ３のゲート電極側に接続したものである。
図５（ｂ）はこのトランジスタセルの基板上のレイアウ
トを示す図であり、ゲート電極８に対し、キャパシタ５
と抵抗６とインダクタ７を隣接させるように形成した様
子が示されている。この回路では、周波数が高くなるほ
どキャパシタ５を通過する信号が多くなり、抵抗６を通
過する信号が少なくなるため、これによりトランジスタ
セルのＭＡＧ特性が平坦化される。
【００３３】本実施の形態のトランジスタセルは、安定
かつ平坦なＭＡＧ特性を実現できるだけでなく、トラン
ジスタ３に付加する素子を全てゲート電極８近傍にまと
めて配置することができるため、レイアウトが簡単で回
路面積を小さくすることができる。また、損失を誘発す
る抵抗などの素子がトランジスタ３の出力側に配置され
ないため、効率よくトランジスタの出力を取り出すこと
ができる。
かつ平坦なＭＡＧ特性を実現できるだけでなく、トラン
ジスタ３に付加する素子を全てゲート電極８近傍にまと
めて配置することができるため、レイアウトが簡単で回
路面積を小さくすることができる。また、損失を誘発す
る抵抗などの素子がトランジスタ３の出力側に配置され
ないため、効率よくトランジスタの出力を取り出すこと
ができる。
【００３４】実施の形態５．図６（ａ）は本実施の形態
のトランジスタセルの回路構成図である。図に示すよう
に、このトランジスタセルは、実施の形態４のトランジ
スタセルの構成要素として、第２のキャパシタ１３を追
加したものである。キャパシタ１３は図に示すようにト
ランジスタ３のゲート電極側に、一方を接地した状態で
接続する。図６（ｂ）はこのトランジスタセルの基板上
のレイアウトを示す図であり、ゲート電極８に対し、第
２のキャパシタ１３が配置され、そのキャパシタ１３は
バイアホールにより基板裏面に接続されている。
のトランジスタセルの回路構成図である。図に示すよう
に、このトランジスタセルは、実施の形態４のトランジ
スタセルの構成要素として、第２のキャパシタ１３を追
加したものである。キャパシタ１３は図に示すようにト
ランジスタ３のゲート電極側に、一方を接地した状態で
接続する。図６（ｂ）はこのトランジスタセルの基板上
のレイアウトを示す図であり、ゲート電極８に対し、第
２のキャパシタ１３が配置され、そのキャパシタ１３は
バイアホールにより基板裏面に接続されている。
【００３５】本実施の形態のトランジスタセルの動作は
実施の形態４と同様であるが、第２のキャパシタの付加
により広帯域にわたってほぼ一定の入力側最適インピー
ダンスを得ることができるという利点がある。
実施の形態４と同様であるが、第２のキャパシタの付加
により広帯域にわたってほぼ一定の入力側最適インピー
ダンスを得ることができるという利点がある。
【００３６】実施の形態６．図７（ａ）は、本実施の形
態のトランジスタセルの回路構成図であり、直列接続さ
れた抵抗とインダクタに対し、キャパシタ５を並列に接
続した回路を、トランジスタ３のドレイン電極側に接続
したものである。図５（ｂ）はこのトランジスタセルの
基板上のレイアウトを示す図であり、ドレイン電極９に
対し、キャパシタ５と抵抗６とインダクタ７を隣接させ
るように形成した様子が示されている。
態のトランジスタセルの回路構成図であり、直列接続さ
れた抵抗とインダクタに対し、キャパシタ５を並列に接
続した回路を、トランジスタ３のドレイン電極側に接続
したものである。図５（ｂ）はこのトランジスタセルの
基板上のレイアウトを示す図であり、ドレイン電極９に
対し、キャパシタ５と抵抗６とインダクタ７を隣接させ
るように形成した様子が示されている。
【００３７】本実施の形態のトランジスタセルは、安定
かつ平坦なＭＡＧ特性を実現できるだけでなく、ゲート
電極側に抵抗などの損失のある素子が配置されないた
め、雑音が小さくなるという利点がある。
かつ平坦なＭＡＧ特性を実現できるだけでなく、ゲート
電極側に抵抗などの損失のある素子が配置されないた
め、雑音が小さくなるという利点がある。
【００３８】なお、本発明の特徴は、前述のように、ま
ずトランジスタに抵抗、キャパシタ、インダクタなどの
受動素子を組み合わせたトランジスタセル２２を設計し
てから、そのトランジスタセルと整合回路など他の回路
を組み合わせることによって半導体集積回路を設計する
という点にあり、各実施の形態において示したトランジ
スタセルの回路構成およびレイアウトは一例にすぎな
い。すなわち、安定して動作し（発振しない）、かつ平
坦なＭＡＧ特性を有するように設計されたトランジスタ
セルを含む半導体集積装置はすべて、本発明の範囲に含
まれる。
ずトランジスタに抵抗、キャパシタ、インダクタなどの
受動素子を組み合わせたトランジスタセル２２を設計し
てから、そのトランジスタセルと整合回路など他の回路
を組み合わせることによって半導体集積回路を設計する
という点にあり、各実施の形態において示したトランジ
スタセルの回路構成およびレイアウトは一例にすぎな
い。すなわち、安定して動作し（発振しない）、かつ平
坦なＭＡＧ特性を有するように設計されたトランジスタ
セルを含む半導体集積装置はすべて、本発明の範囲に含
まれる。
【００３９】
【発明の効果】本発明の半導体集積回路の設計方法は、
トランジスタに所定の素子を組み合わせたトランジスタ
セルを設計し、さらにそのトランジスタセルの整合回路
を設計し、トランジスタセルと整合回路を組み合わせる
ことによって全体の回路設計を行う方法である。トラン
ジスタセルは、それ自体で安定して動作するように、か
つ所望の周波数帯域で平坦なＭＡＧ特性を有するように
設計するので、従来のようにトランジスタセルの特性を
打ち消すように整合回路の特性を制御する必要はなくな
る。整合回路を設計する際に、その整合回路において発
生する損失が周波数に対して平坦な特性を有するように
設計すれば、半導体集積回路全体の利得特性のみならず
出力電圧特性も周波数に対して平坦な特性となる。この
ように、本発明の方法によれば、少ない設計負担で簡単
に、広帯域で安定かつ平坦な利得特性を有する半導体集
積回路を設計することができる。
トランジスタに所定の素子を組み合わせたトランジスタ
セルを設計し、さらにそのトランジスタセルの整合回路
を設計し、トランジスタセルと整合回路を組み合わせる
ことによって全体の回路設計を行う方法である。トラン
ジスタセルは、それ自体で安定して動作するように、か
つ所望の周波数帯域で平坦なＭＡＧ特性を有するように
設計するので、従来のようにトランジスタセルの特性を
打ち消すように整合回路の特性を制御する必要はなくな
る。整合回路を設計する際に、その整合回路において発
生する損失が周波数に対して平坦な特性を有するように
設計すれば、半導体集積回路全体の利得特性のみならず
出力電圧特性も周波数に対して平坦な特性となる。この
ように、本発明の方法によれば、少ない設計負担で簡単
に、広帯域で安定かつ平坦な利得特性を有する半導体集
積回路を設計することができる。
【００４０】上記設計方法により設計された本発明の半
導体装置は、トランジスタセルと他の回路を組み合わせ
ることによって、比較的簡単に設計することができ、製
造コストを抑え、低価格な半導体装置を提供できるよう
になる。
導体装置は、トランジスタセルと他の回路を組み合わせ
ることによって、比較的簡単に設計することができ、製
造コストを抑え、低価格な半導体装置を提供できるよう
になる。
【００４１】特に、トランジスタセルを、所望の周波数
帯域における最大有能利得特性が、偏差１デシベル以内
の平坦な特性となるように設計しておけば、他の回路と
の組み合わせが容易になる。
帯域における最大有能利得特性が、偏差１デシベル以内
の平坦な特性となるように設計しておけば、他の回路と
の組み合わせが容易になる。
【図１】 本発明の方法により設計する増幅器を示す図
【図２】 トランジスタセルのＭＡＧ特性を示すグラフ
【図３】 実施の形態１および２におけるトランジスタ
セルの回路構成およびレイアウトを示す図
セルの回路構成およびレイアウトを示す図
【図４】 実施の形態３におけるトランジスタセルの回
路構成およびレイアウトを示す図
路構成およびレイアウトを示す図
【図５】 実施の形態４におけるトランジスタセルの回
路構成およびレイアウトを示す図
路構成およびレイアウトを示す図
【図６】 実施の形態５におけるトランジスタセルの回
路構成およびレイアウトを示す図
路構成およびレイアウトを示す図
【図７】 実施の形態６におけるトランジスタセルの回
路構成およびレイアウトを示す図
路構成およびレイアウトを示す図
【図８】 従来の増幅器の設計方法を示す図
１ トランジスタセルの入力端子、 ２ トランジス
タセルの出力端子、３ トランジスタ、 ５、１３
キャパシタ、 ６ 抵抗、 ７ インダクタ、
８ ゲート電極、 ９ ドレイン電極、 １０ バ
イアホール、 ２２ トランジスタセル、 １０１
トランジスタ、 ２１、１０２整合回路、 ２
３、１０３ 増幅器の入力端子、 ２４、１０４ 増
幅器の出力端子。
タセルの出力端子、３ トランジスタ、 ５、１３
キャパシタ、 ６ 抵抗、 ７ インダクタ、
８ ゲート電極、 ９ ドレイン電極、 １０ バ
イアホール、 ２２ トランジスタセル、 １０１
トランジスタ、 ２１、１０２整合回路、 ２
３、１０３ 増幅器の入力端子、 ２４、１０４ 増
幅器の出力端子。
フロントページの続き
Ｆターム(参考） 5F038 AZ04 CA02 CD20 DF01 DF02
EZ20
5J091 AA01 CA62 CA87 FA00 HA09
HA25 HA29 HA33 KA29 MA08
MA11 QA03 SA13 TA01 TA03
5J500 AA01 AC62 AC87 AF00 AH09
AH25 AH29 AH33 AK29 AM08
AM11 AQ03 AS13 AT01 AT03
Claims (13)
- 【請求項１】 広周波数帯域で動作する半導体集積回路
の設計方法において、 トランジスタと所定の素子とを組み合わせたトランジス
タセルを、該トランジスタセルの所望の周波数帯域にお
ける最大有能利得特性が周波数に対して平坦な特性とな
るように前記所定の素子を定めることによって設計し、 前記トランジスタセルの入出力インピーダンスを整合さ
せるための整合回路を、該整合回路において発生する損
失が周波数に対して平坦な特性を有するように設計し、 前記トランジスタセルを前記整合回路と組み合わせるこ
とによって半導体集積回路を設計することを特徴とする
半導体集積回路の設計方法。 - 【請求項２】 広周波数帯域で動作する半導体集積回路
を備えた半導体装置であって、 前記半導体集積回路は、トランジスタと所定の素子とを
組み合わせたトランジスタセルと、該トランジスタセル
の入出力インピーダンスを整合させるための整合回路を
備え、 前記所定の素子は、トランジスタセルの所望の周波数帯
域における最大有能利得特性が周波数に対して平坦な特
性となるように定められた素子であり、 前記整合回路は、該整合回路において発生する損失が周
波数に対して平坦な特性を有するように設計された整合
回路であることを特徴とする半導体装置。 - 【請求項３】 前記トランジスタセルは、所望の周波数
帯域における最大有能利得特性が、偏差１デシベル以内
の平坦な特性となるように設計されたトランジスタセル
であることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記トランジスタセルは、該トランジス
タセルの安定化係数Ｋが１以上となるように設計された
トランジスタセルであることを特徴とする請求項２また
は３記載の半導体装置。 - 【請求項５】 前記トランジスタセルの回路構成を、前
記トランジスタに前記所定の素子からなる帰還回路を付
加した回路構成とすることを特徴とする請求項２から４
のいずれかに記載の半導体装置。 - 【請求項６】 前記トランジスタセルの基板上のレイア
ウトを、前記帰還回路を構成する素子の少なくとも１つ
を前記トランジスタのドレイン電極に隣接させたレイア
ウトとすることを特徴とする請求項５記載の半導体装
置。 - 【請求項７】 前記トランジスタセルの基板上のレイア
ウトを、前記帰還回路を構成する素子の少なくとも１つ
を前記トランジスタのゲート電極に隣接させたレイアウ
トとすることを特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記トランジスタセルの回路構成を、前
記トランジスタのゲート電極側に前記所定の素子からな
る回路を付加する回路構成とすることを特徴とする請求
項２から４のいずれかに記載の半導体装置。 - 【請求項９】 前記ゲート電極側に付加された回路の回
路構成を、直列接続されたインダクタと抵抗に、キャパ
シタを並列接続した構成とすることを特徴とする請求項
８記載の半導体装置。 - 【請求項１０】 前記ゲート電極側に付加された回路の
回路構成を、直列接続されたインダクタと抵抗に、第１
のキャパシタを並列接続し、さらに前記ゲート電極に、
接地された第２のキャパシタを接続した構成とすること
を特徴とする請求項８記載の半導体装置。 - 【請求項１１】 前記トランジスタセルの回路構成を、
前記トランジスタのドレイン電極側に前記所定の素子か
らなる回路を付加する回路構成とすることを特徴とする
請求項２から４のいずれかに記載の半導体装置。 - 【請求項１２】 前記ドレイン電極側に付加された回路
の回路構成を、直列接続されたインダクタと抵抗に、キ
ャパシタを並列接続した構成とすることを特徴とする請
求項１１記載の半導体装置。 - 【請求項１３】 前記トランジスタセルを複数組み合わ
せることにより電力増幅機能を実現することを特徴とす
る請求項２から１２のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332994A JP3793069B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置 |
| US10/098,441 US6842880B2 (en) | 2001-10-30 | 2002-03-18 | Semiconductor integrated circuit designing method and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332994A JP3793069B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003142952A true JP2003142952A (ja) | 2003-05-16 |
| JP2003142952A5 JP2003142952A5 (ja) | 2004-12-09 |
| JP3793069B2 JP3793069B2 (ja) | 2006-07-05 |
Family
ID=19148334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332994A Expired - Lifetime JP3793069B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6842880B2 (ja) |
| JP (1) | JP3793069B2 (ja) |
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