JP2003122810A - シミュレーション方法 - Google Patents
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Abstract
(57)【要約】
【課題】 インダクタンス１０を含むアナログ回路の回
路計算を行うシミュレーション方法において、入力電流
が微小ゆらぎを持つものである場合に、入力電流値Ｉ10
の微分計算に起因する出力電圧値Ｖ10の解の収束性のわ
るさによるミュレーション時間の増大を抑えてシミュレ
ーション時間の短縮化が図れるようにする。 【解決手段】 インダクタンス１０を、積分要素４１を
有する等価回路２０に置き換えることで、回路計算から
入力電流値Ｉ10の微分計算を取り除くようにする。
路計算を行うシミュレーション方法において、入力電流
が微小ゆらぎを持つものである場合に、入力電流値Ｉ10
の微分計算に起因する出力電圧値Ｖ10の解の収束性のわ
るさによるミュレーション時間の増大を抑えてシミュレ
ーション時間の短縮化が図れるようにする。 【解決手段】 インダクタンス１０を、積分要素４１を
有する等価回路２０に置き換えることで、回路計算から
入力電流値Ｉ10の微分計算を取り除くようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいてインダクタンスを備えたアナログ回路の回路計算
を行うためのシミュレーション方法に関し、特に回路計
算のやり直し回数を少なくする対策に関する。
おいてインダクタンスを備えたアナログ回路の回路計算
を行うためのシミュレーション方法に関し、特に回路計
算のやり直し回数を少なくする対策に関する。
【０００２】
【従来の技術】一般に、インダクタンスを備えたアナロ
グ回路の回路計算を行うシミュレーションでは、図５に
示すように、インダクタンス１０の両接続端間にかかる
電圧の値をＶ10、インダクタンス１０を流れる電流の値
をＩ10とすると、それら電圧値Ｖ10と電流値Ｉ10との間
には、次式〔１〕で示される関係がある。なお、Ｌはイ
ンダクタンス１０の自己インダクタンスである。
グ回路の回路計算を行うシミュレーションでは、図５に
示すように、インダクタンス１０の両接続端間にかかる
電圧の値をＶ10、インダクタンス１０を流れる電流の値
をＩ10とすると、それら電圧値Ｖ10と電流値Ｉ10との間
には、次式〔１〕で示される関係がある。なお、Ｌはイ
ンダクタンス１０の自己インダクタンスである。
【０００３】
Ｖ10＝Ｌ・ｄＩ10／ｄｔ ....〔１〕
すなわち、回路シミュレーションのインダクタンス１０
について、その電圧値Ｖ10を計算するには、従来の場合
には、電流値Ｉ10を時間微分する必要がある。
について、その電圧値Ｖ10を計算するには、従来の場合
には、電流値Ｉ10を時間微分する必要がある。
【０００４】その後、一般には、図６（ａ）に示すよう
に、シミュレーションの所定の時刻ｔ0 における解を用
いて、次の時刻ｔ1 における値を計算し、この計算結果
が妥当か否かを判断し、妥当であれば次の時刻ｔ2 に進
む。一方、妥当と判断されなかったときには、時刻ｔ1
をより時刻ｔ0 に近くとり、すなわちタイムステップ
（ｔ1−ｔ0）を小さくして、再計算を行い解を求めてい
く。
に、シミュレーションの所定の時刻ｔ0 における解を用
いて、次の時刻ｔ1 における値を計算し、この計算結果
が妥当か否かを判断し、妥当であれば次の時刻ｔ2 に進
む。一方、妥当と判断されなかったときには、時刻ｔ1
をより時刻ｔ0 に近くとり、すなわちタイムステップ
（ｔ1−ｔ0）を小さくして、再計算を行い解を求めてい
く。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の場合には、図６（ｂ）に誇張して示すように、入力
電流が微小なゆらぎを持つときには、たとえ電流波形の
ゆらぎの絶対値が微小であっても、式〔１〕に示される
微分演算子によって増幅されることになり、そのため
に、同図（ｃ）に示すように、電圧波形が大きく変動す
るといった計算結果となる。
来の場合には、図６（ｂ）に誇張して示すように、入力
電流が微小なゆらぎを持つときには、たとえ電流波形の
ゆらぎの絶対値が微小であっても、式〔１〕に示される
微分演算子によって増幅されることになり、そのため
に、同図（ｃ）に示すように、電圧波形が大きく変動す
るといった計算結果となる。
【０００６】したがって、アナログ回路のシミュレーシ
ョン時に、計算されるべき未知数分の方程式が立てられ
るときに、回路内の一つのノードが前述のようなインダ
クタンスを含んでいると、ノード電圧の計算結果が大き
く変動することになり、その結果、回路計算の誤差の許
容範囲を超える可能性が高くなる。すなわち、シミュレ
ーションの収束性がわるくなる。よって、前記タイムス
テップを細かく再設定して再度回路計算を行う必要があ
る。
ョン時に、計算されるべき未知数分の方程式が立てられ
るときに、回路内の一つのノードが前述のようなインダ
クタンスを含んでいると、ノード電圧の計算結果が大き
く変動することになり、その結果、回路計算の誤差の許
容範囲を超える可能性が高くなる。すなわち、シミュレ
ーションの収束性がわるくなる。よって、前記タイムス
テップを細かく再設定して再度回路計算を行う必要があ
る。
【０００７】しかも、一般のシミュレーションでは、電
圧値が優先されることから、そこで計算される電流値の
精度はわるい。したがって、精度のわるい電流値を用い
た式〔１〕の計算結果である電圧値Ｖ10は、前述した以
上に大きな誤差を含むことになり、そのために、頻繁な
再計算を要する。
圧値が優先されることから、そこで計算される電流値の
精度はわるい。したがって、精度のわるい電流値を用い
た式〔１〕の計算結果である電圧値Ｖ10は、前述した以
上に大きな誤差を含むことになり、そのために、頻繁な
再計算を要する。
【０００８】すなわち、従来のシミュレーション方法で
は、インダクタンスを備えたアナログ回路の回路計算に
おいて、上述したように、予測値と計算値との誤差が大
きくなる傾向を示していて、誤差が許容範囲を超えやす
いために、再計算が必要であり、その結果、回路シミュ
レーションに要する時間が大きくなるという問題があ
る。
は、インダクタンスを備えたアナログ回路の回路計算に
おいて、上述したように、予測値と計算値との誤差が大
きくなる傾向を示していて、誤差が許容範囲を超えやす
いために、再計算が必要であり、その結果、回路シミュ
レーションに要する時間が大きくなるという問題があ
る。
【０００９】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、インダクタンスを備えたアナ
ログ回路の回路計算を行うためのシミュレーション方法
として、誤差を増幅する微分演算を行わなくて済むよう
にすることで、回路計算のやり直し回数を少なくし、も
って、シミュレーション時間の短縮化が図れるようにす
ることにある。
であり、その主な目的は、インダクタンスを備えたアナ
ログ回路の回路計算を行うためのシミュレーション方法
として、誤差を増幅する微分演算を行わなくて済むよう
にすることで、回路計算のやり直し回数を少なくし、も
って、シミュレーション時間の短縮化が図れるようにす
ることにある。
【００１０】
【課題を解決するための手段】上記の目的を達成すべ
く、本発明では、インダクタンスの回路計算上の微分項
を積分項に変換することで、微分計算に起因する誤差の
増幅を回避するようにした。
く、本発明では、インダクタンスの回路計算上の微分項
を積分項に変換することで、微分計算に起因する誤差の
増幅を回避するようにした。
【００１１】具体的には、請求項１の発明では、インダ
クタンスを備えたアナログ回路の回路計算を行うための
シミュレーション方法を前提としている。
クタンスを備えたアナログ回路の回路計算を行うための
シミュレーション方法を前提としている。
【００１２】そして、前記インダクタンスを、該インダ
クタンスと等価でありかつ該インダクタンスの回路計算
上の微分項が積分項に変換された回路計算式を有する等
価回路に置き換えて前記アナログ回路の回路計算を行う
ようにする。
クタンスと等価でありかつ該インダクタンスの回路計算
上の微分項が積分項に変換された回路計算式を有する等
価回路に置き換えて前記アナログ回路の回路計算を行う
ようにする。
【００１３】上記の構成では、インダクタンスの回路計
算は、該インダクタンスの回路計算上の微分項が積分項
に変換された回路計算式を用いて行われる。よって、イ
ンダクタンスの回路計算において、従来の場合のような
微分計算に起因する誤差の増幅は生じない。
算は、該インダクタンスの回路計算上の微分項が積分項
に変換された回路計算式を用いて行われる。よって、イ
ンダクタンスの回路計算において、従来の場合のような
微分計算に起因する誤差の増幅は生じない。
【００１４】請求項２の発明では、請求項１の発明にお
いて、インダクタンスが、第一の接続端および第二の接
続端を有するものである場合に、等価回路は、第一の入
力端子，第二の入力端子および出力端子を有する二入力
増幅器と、入力端子および出力端子を有していて、前記
入力端子が二入力増幅器の出力端子に接続されている一
方、前記出力端子が二入力増幅器の第一入力端子に接続
された積分要素とを備えてなるものとする。そして、等
価回路の二入力増幅器の第一入力端子がインダクタンス
の第一接続端になり、かつ等価回路の二入力増幅器の出
力端子がインダクタンスの第二接続端になるように、該
インダクタンスを等価回路に置き換えることとする。
いて、インダクタンスが、第一の接続端および第二の接
続端を有するものである場合に、等価回路は、第一の入
力端子，第二の入力端子および出力端子を有する二入力
増幅器と、入力端子および出力端子を有していて、前記
入力端子が二入力増幅器の出力端子に接続されている一
方、前記出力端子が二入力増幅器の第一入力端子に接続
された積分要素とを備えてなるものとする。そして、等
価回路の二入力増幅器の第一入力端子がインダクタンス
の第一接続端になり、かつ等価回路の二入力増幅器の出
力端子がインダクタンスの第二接続端になるように、該
インダクタンスを等価回路に置き換えることとする。
【００１５】請求項３の発明では、請求項１の発明にお
いて、インダクタンスが、グランド電位に接続される第
一の接続端と、入力端子とされる第二の接続端とを有す
るものである場合に、等価回路は、各々、入力された電
圧値を電流値に変換して出力する第一〜第四の変換素子
と、第一および第二接続端子を有するキャパシタとを備
え、第一変換素子の出力端子が第二変換素子の入力端子
とキャパシタの第一接続端子とに接続されている一方、
第二変換素子の出力端子が第一変換素子の入力端子に接
続されているとともに、キャパシタの第二接続端子がグ
ランド電位に接続されてなるものとする。そして、等価
回路のキャパシタの第二接続端子がインダクタンスの第
一接続端になり、かつ等価回路の第一変換素子の入力端
子がインダクタンスの第二接続端になるように、該イン
ダクタンスを等価回路に置き換えることとする。
いて、インダクタンスが、グランド電位に接続される第
一の接続端と、入力端子とされる第二の接続端とを有す
るものである場合に、等価回路は、各々、入力された電
圧値を電流値に変換して出力する第一〜第四の変換素子
と、第一および第二接続端子を有するキャパシタとを備
え、第一変換素子の出力端子が第二変換素子の入力端子
とキャパシタの第一接続端子とに接続されている一方、
第二変換素子の出力端子が第一変換素子の入力端子に接
続されているとともに、キャパシタの第二接続端子がグ
ランド電位に接続されてなるものとする。そして、等価
回路のキャパシタの第二接続端子がインダクタンスの第
一接続端になり、かつ等価回路の第一変換素子の入力端
子がインダクタンスの第二接続端になるように、該イン
ダクタンスを等価回路に置き換えることとする。
【００１６】請求項４の発明では、請求項１の発明にお
いて、請求項２の発明の場合と同じく、インダクタンス
が、第一の接続端および第二の接続端を有するものであ
る場合に、等価回路は、各々、入力された電圧値を電流
値に変換して出力する第一〜第四の変換素子と、第一の
接続端子および第二の接続端子を有するキャパシタとを
備え、第一および第二変換素子の両出力端子が互いに接
続され、第三および第四変換素子の両入力端子が互いに
接続され、第一および第二変換素子の両出力端子が第三
および第四変換素子の両入力端子に接続され、第三変換
素子の出力端子が第一変換素子の入力端子に接続され、
第四変換素子の出力端子が第二変換素子の入力端子に接
続され、キャパシタの第一接続端子が第一および第二変
換素子の両出力端子に接続され、キャパシタの第二接続
端子がグランド電位に接続されてなるものとする。そし
て、等価回路の第一変換素子の入力端子がインダクタン
スの第一接続端になり、かつ等価回路の第二変換素子の
入力端子がインダクタンスの第二接続端になるように、
該インダクタンスを等価回路に置き換えることとする。
いて、請求項２の発明の場合と同じく、インダクタンス
が、第一の接続端および第二の接続端を有するものであ
る場合に、等価回路は、各々、入力された電圧値を電流
値に変換して出力する第一〜第四の変換素子と、第一の
接続端子および第二の接続端子を有するキャパシタとを
備え、第一および第二変換素子の両出力端子が互いに接
続され、第三および第四変換素子の両入力端子が互いに
接続され、第一および第二変換素子の両出力端子が第三
および第四変換素子の両入力端子に接続され、第三変換
素子の出力端子が第一変換素子の入力端子に接続され、
第四変換素子の出力端子が第二変換素子の入力端子に接
続され、キャパシタの第一接続端子が第一および第二変
換素子の両出力端子に接続され、キャパシタの第二接続
端子がグランド電位に接続されてなるものとする。そし
て、等価回路の第一変換素子の入力端子がインダクタン
スの第一接続端になり、かつ等価回路の第二変換素子の
入力端子がインダクタンスの第二接続端になるように、
該インダクタンスを等価回路に置き換えることとする。
【００１７】
【発明の実施の形態】以下、本発明の実施形態１〜３
を、図１〜図４に基づいて説明する。
を、図１〜図４に基づいて説明する。
【００１８】（実施形態１）図１は、本発明の実施形態
１に係るシミュレーション方法におけるアナログ回路内
のインダクタンス（同図（ａ））と、その等価回路（同
図（ｂ））とを示しており、この等価回路２０は、前記
アナログ回路の回路計算を行うために用いられる。
１に係るシミュレーション方法におけるアナログ回路内
のインダクタンス（同図（ａ））と、その等価回路（同
図（ｂ））とを示しており、この等価回路２０は、前記
アナログ回路の回路計算を行うために用いられる。
【００１９】インダクタンス１０は、第一接続端１０ａ
と第二接続端１０ｂとを有する。一方、等価回路２０
は、第一入力端子３１ａ，第二入力端子３１ｂおよび出
力端子３１ｃを有する二入力増幅器３１と、入力端子４
１ａおよび出力端子４１ｂを有する積分要素４１とを備
えている。二入力増幅器３１の出力端子３１ｃと、積分
要素４１の入力端子４１ａとは、ノードＮ3 において接
続されており、積分要素４１の出力端子４１ｂと、二入
力増幅器３１の第二入力端子３１ｂとは、ノードＮ2 に
おいて接続されている。
と第二接続端１０ｂとを有する。一方、等価回路２０
は、第一入力端子３１ａ，第二入力端子３１ｂおよび出
力端子３１ｃを有する二入力増幅器３１と、入力端子４
１ａおよび出力端子４１ｂを有する積分要素４１とを備
えている。二入力増幅器３１の出力端子３１ｃと、積分
要素４１の入力端子４１ａとは、ノードＮ3 において接
続されており、積分要素４１の出力端子４１ｂと、二入
力増幅器３１の第二入力端子３１ｂとは、ノードＮ2 に
おいて接続されている。
【００２０】そして、本実施形態では、二入力増幅器３
１の第一入力端子３１ａがインダクタンス１０の第一接
続端１０ａになり、かつ二入力増幅器３１の出力端子３
１ｃがインダクタンス１０の第二接続端１０ｂになるよ
うにインダクタンス１０を等価回路２０に置き換えて、
前記アナログ回路の回路計算が行われる。
１の第一入力端子３１ａがインダクタンス１０の第一接
続端１０ａになり、かつ二入力増幅器３１の出力端子３
１ｃがインダクタンス１０の第二接続端１０ｂになるよ
うにインダクタンス１０を等価回路２０に置き換えて、
前記アナログ回路の回路計算が行われる。
【００２１】ここで、インダクタンス１０及び等価回路
２０の各回路計算式について説明する。まず、インダク
タンス１０の両端子１０ａ，１０ｂ間にかかる電圧の値
をＶ 10とし、インダクタンス１０を流れる電流の値をＩ
10とすると、これら電圧値Ｖ 10と電流値Ｉ10との間に
は、次式〔２〕で示される関係がある。なお、Ｌはイン
ダクタンス１０の自己インダクタンス定数を示してお
り、ｓはラプラス変数を示す。
２０の各回路計算式について説明する。まず、インダク
タンス１０の両端子１０ａ，１０ｂ間にかかる電圧の値
をＶ 10とし、インダクタンス１０を流れる電流の値をＩ
10とすると、これら電圧値Ｖ 10と電流値Ｉ10との間に
は、次式〔２〕で示される関係がある。なお、Ｌはイン
ダクタンス１０の自己インダクタンス定数を示してお
り、ｓはラプラス変数を示す。
【００２２】
Ｖ10＝Ｌ・ｄＩ10／ｄｔ＝ｓＬ・Ｉ10 ....〔２〕
次に、等価回路２０の伝達関数表記について説明する。
等価回路２０の各ノードＮ1 ，Ｎ2 ，Ｎ3 における信号
をそれぞれａ，ｂ，ｃで示すと、各ノード間の伝達関数
表記は、次式〔３〕および次式〔４〕で示される。な
お、Ｘは二入力増幅器３１の増幅率を示しており、Ｌは
積分要素４１の積分定数を示している。
等価回路２０の各ノードＮ1 ，Ｎ2 ，Ｎ3 における信号
をそれぞれａ，ｂ，ｃで示すと、各ノード間の伝達関数
表記は、次式〔３〕および次式〔４〕で示される。な
お、Ｘは二入力増幅器３１の増幅率を示しており、Ｌは
積分要素４１の積分定数を示している。
【００２３】
Ｘ（ａ−ｂ）＝ｃ ....〔３〕
ｂ＝（１／ｓＬ）ｃ ....〔４〕
式〔３〕および式〔４〕をまとめて変換すると、次式
〔５〕を得る。
〔５〕を得る。
【００２４】
ｃ＝Ｘ・ａ／（１＋Ｘ／ｓＬ） ....〔５〕
そして、本実施形態では、この式〔５〕を用いて、イン
ダクタンス１０の回路計算を行う。その際に、回路計算
式に積分項（１／ｓ）を含む回路のシミュレーションで
は、微分項（ｓ）を含む回路計算を行う従来の場合のよ
うな、電流値Ｉ 10の微小ゆらぎが微分項で増大される
（図６参照）といったことはなく、図２に模式的に示す
ように、電流値Ｉ10のゆらぎ分は、積分項の作用ではわ
ずかな誤差としてしか現れない。よって、出力電圧値Ｖ
10の解が誤差の許容範囲を超えるといったことは起こり
にくく、シミュレーションのタイムステップ（ｔ1−
ｔ0）を細かくして再計算を行うという必要は生じにく
い。
ダクタンス１０の回路計算を行う。その際に、回路計算
式に積分項（１／ｓ）を含む回路のシミュレーションで
は、微分項（ｓ）を含む回路計算を行う従来の場合のよ
うな、電流値Ｉ 10の微小ゆらぎが微分項で増大される
（図６参照）といったことはなく、図２に模式的に示す
ように、電流値Ｉ10のゆらぎ分は、積分項の作用ではわ
ずかな誤差としてしか現れない。よって、出力電圧値Ｖ
10の解が誤差の許容範囲を超えるといったことは起こり
にくく、シミュレーションのタイムステップ（ｔ1−
ｔ0）を細かくして再計算を行うという必要は生じにく
い。
【００２５】ここで、インダクタンス１０を等価回路２
０に等価交換できることを説明する。まず、式〔５〕に
おいて、二入力増幅器３１の増幅率Ｘを無限大（Ｘ＝
∞）と考えると、この式〔５〕は、次式〔６〕に変換で
きる。
０に等価交換できることを説明する。まず、式〔５〕に
おいて、二入力増幅器３１の増幅率Ｘを無限大（Ｘ＝
∞）と考えると、この式〔５〕は、次式〔６〕に変換で
きる。
【００２６】
ｃ＝ｓＬａ ....〔６〕
式〔２〕と式〔６〕との比較から、等価回路２０のノー
ドＮ1 を、インダクタンス１０に流れる電流の入力端子
１０ａとすれば、等価回路２０のノードＮ3 における信
号ｃはインダクタンス１０にかかる電圧値Ｖ10と読み取
ることが可能である。これにより、等価回路２０はイン
ダクタンス１０と等価であることが証明される。
ドＮ1 を、インダクタンス１０に流れる電流の入力端子
１０ａとすれば、等価回路２０のノードＮ3 における信
号ｃはインダクタンス１０にかかる電圧値Ｖ10と読み取
ることが可能である。これにより、等価回路２０はイン
ダクタンス１０と等価であることが証明される。
【００２７】したがって、本実施形態によれば、インダ
クタンス１０を備えたアナログ回路のシミュレーション
において、インダクタンス１０を、該インダクタンス１
０と等価であり、かつ該インダクタンス１０の回路計算
上の微分項が積分項に変換された回路計算式を有する等
価回路２０に置き換えることにより、インダクタンス１
０の回路計算から微分項を取り除くことができ、よっ
て、シミュレーション時間の短縮が可能になる。
クタンス１０を備えたアナログ回路のシミュレーション
において、インダクタンス１０を、該インダクタンス１
０と等価であり、かつ該インダクタンス１０の回路計算
上の微分項が積分項に変換された回路計算式を有する等
価回路２０に置き換えることにより、インダクタンス１
０の回路計算から微分項を取り除くことができ、よっ
て、シミュレーション時間の短縮が可能になる。
【００２８】（実施形態２）図３は、本発明の実施形態
２に係るシミュレーション方法におけるアナログ回路内
のインダクタンス（同図（ａ））と、その等価回路（同
図（ｂ））とを示している。なお、実施形態１の場合と
同じ部分には同じ符号を付して示す。
２に係るシミュレーション方法におけるアナログ回路内
のインダクタンス（同図（ａ））と、その等価回路（同
図（ｂ））とを示している。なお、実施形態１の場合と
同じ部分には同じ符号を付して示す。
【００２９】インダクタンス１０は、グランド電位に接
続される第一の接続端１０ａと、入力端子とされる第二
の接続端１０ｂとを有している。
続される第一の接続端１０ａと、入力端子とされる第二
の接続端１０ｂとを有している。
【００３０】本実施形態において用いられる等価回路２
０は、各々、入力端子５１ａ，５２ａおよび出力端子５
１ｂ，５２ｂを有する第一および第二の２つの変換素子
５１，５２と、第一接続端子６１ａおよび第二接続端子
６１ｂを有するキャパシタ６１とを備えている。第一変
換素子５１の出力端子５１ｂは、第二変換素子５２の入
力端子５２ａと、キャパシタ６１の第一接続端子６１ａ
とに接続されており、第二変換素子５２の出力端子５２
ｂは、第一変換素子５１の入力端子５１ａに接続されて
いる。また、キャパシタ６１の第二接続端子６１ｂは、
グランド電位に接続されている。ここで、第一および第
二変換素子５１，５２は、次式〔７〕を満足する電圧電
流変換回路である。なお、Ｉは出力電流であり、Ｖは入
力電圧であり、gmは増幅率である。
０は、各々、入力端子５１ａ，５２ａおよび出力端子５
１ｂ，５２ｂを有する第一および第二の２つの変換素子
５１，５２と、第一接続端子６１ａおよび第二接続端子
６１ｂを有するキャパシタ６１とを備えている。第一変
換素子５１の出力端子５１ｂは、第二変換素子５２の入
力端子５２ａと、キャパシタ６１の第一接続端子６１ａ
とに接続されており、第二変換素子５２の出力端子５２
ｂは、第一変換素子５１の入力端子５１ａに接続されて
いる。また、キャパシタ６１の第二接続端子６１ｂは、
グランド電位に接続されている。ここで、第一および第
二変換素子５１，５２は、次式〔７〕を満足する電圧電
流変換回路である。なお、Ｉは出力電流であり、Ｖは入
力電圧であり、gmは増幅率である。
【００３１】
Ｉ＝gm・Ｖ ....〔７〕
そして、本実施形態では、キャパシタ６１の第二接続端
子６１ｂがインダクタンス１０の第一接続端１０ａにな
り、かつ第一変換素子５１の入力端子５１ａがインダク
タンス１０の第二接続端１０ｂになるように、該インダ
クタンス１０を等価回路２０に置き換えて、前記アナロ
グ回路の回路計算が行われる。
子６１ｂがインダクタンス１０の第一接続端１０ａにな
り、かつ第一変換素子５１の入力端子５１ａがインダク
タンス１０の第二接続端１０ｂになるように、該インダ
クタンス１０を等価回路２０に置き換えて、前記アナロ
グ回路の回路計算が行われる。
【００３２】次に、等価回路２０の伝達関数表記につい
て説明する。まず、第一変換素子５１の出力端子５１ｂ
と第二変換素子５２の入力端子５２ａとの間のノードＮ
2 において、第一変換素子５１の出力電流がキャパシタ
６１に蓄積されることで得られる電位Ｖ２は、次式
〔８〕で与えられる。なお、Ｖ1 は、第二変換素子５２
の出力端子５２ｂと第一変換素子５１の入力端子５１ａ
との間のノードＮ1 の電位を示しており、Ｃはキャパシ
タ６１の容量値を示している。
て説明する。まず、第一変換素子５１の出力端子５１ｂ
と第二変換素子５２の入力端子５２ａとの間のノードＮ
2 において、第一変換素子５１の出力電流がキャパシタ
６１に蓄積されることで得られる電位Ｖ２は、次式
〔８〕で与えられる。なお、Ｖ1 は、第二変換素子５２
の出力端子５２ｂと第一変換素子５１の入力端子５１ａ
との間のノードＮ1 の電位を示しており、Ｃはキャパシ
タ６１の容量値を示している。
【００３３】
Ｖ2＝gm・Ｖ1／ｓＣ ....〔８〕
この電位Ｖ2 は、第二変換素子５２の入力電圧でもある
ので、ノードＮ1 の電流Ｉ1 は、次式
ので、ノードＮ1 の電流Ｉ1 は、次式
〔９〕によって計
算可能となる。
算可能となる。
【００３４】
Ｉ1＝gm・Ｖ2＝gm2・Ｖ1／ｓＣ ....
〔９〕
そして、本実施形態では、これらの式〔８〕および式
〔９〕を用いて、インダクタンス１０の回路計算を行
う。
う。
【００３５】ここで、インダクタンス１０を等価回路２
０に等価交換できることを説明する。まず、等価回路２
０に関する前記の式
０に等価交換できることを説明する。まず、等価回路２
０に関する前記の式
〔９〕は、次式〔10〕と等価であ
る。
る。
【００３６】
Ｖ1＝ｓ（Ｃ／gm2）I1 ....〔10〕
一方、インダクタンス１０の回路特性は、式〔２〕（Ｖ
10＝Ｌ・ｄＩ10／ｄｔ＝ｓＬ・Ｉ10）で与えられる。よ
って、式〔２〕と式〔10〕との比較により、等価回路２
０はインダクタンス１０と等価であることが判る。
10＝Ｌ・ｄＩ10／ｄｔ＝ｓＬ・Ｉ10）で与えられる。よ
って、式〔２〕と式〔10〕との比較により、等価回路２
０はインダクタンス１０と等価であることが判る。
【００３７】以下、本実施形態における、インダクタン
スを含むアナログ回路のシミュレーションにおけるシミ
ュレーション時間短縮の効果について説明する。式〔1
0〕が式〔２〕と同じ形式であることから、等価回路２
０はインダクタンス１０を表すものであることが判る
が、式〔10〕には、微分項（ｓ）が含まれている。しか
しながら、シミュレータによる実際の回路計算は、積分
項（１／ｓ）を含む式〔８〕および式
スを含むアナログ回路のシミュレーションにおけるシミ
ュレーション時間短縮の効果について説明する。式〔1
0〕が式〔２〕と同じ形式であることから、等価回路２
０はインダクタンス１０を表すものであることが判る
が、式〔10〕には、微分項（ｓ）が含まれている。しか
しながら、シミュレータによる実際の回路計算は、積分
項（１／ｓ）を含む式〔８〕および式
〔９〕を用いて行
われるので、微分演算結果が回路計算上評価されること
はない。よって、回路計算からインダクタンス１０の持
つ微分要素の計算を取り除くことが可能になる。
われるので、微分演算結果が回路計算上評価されること
はない。よって、回路計算からインダクタンス１０の持
つ微分要素の計算を取り除くことが可能になる。
【００３８】したがって、本実施形態によっても、実施
形態１の場合と同じく、シミュレーション時間を短縮で
きるという効果を得ることができる。
形態１の場合と同じく、シミュレーション時間を短縮で
きるという効果を得ることができる。
【００３９】（実施形態３）図４は、本発明の実施形態
３に係るシミュレーション方法におけるアナログ回路内
のインダクタンス（同図（ａ）と、その等価回路（同図
（ｂ））とを示している。なお、実施形態１および実施
形態２の場合と同じ部分には同じ符号を付して示す。
３に係るシミュレーション方法におけるアナログ回路内
のインダクタンス（同図（ａ）と、その等価回路（同図
（ｂ））とを示している。なお、実施形態１および実施
形態２の場合と同じ部分には同じ符号を付して示す。
【００４０】インダクタンス１０は、実施形態１の場合
と同様に、第一の接続端１０ａと、第二の接続端１０ｂ
とを有する。
と同様に、第一の接続端１０ａと、第二の接続端１０ｂ
とを有する。
【００４１】本実施形態で用いられる等価回路２０は、
各々、入力端子５１ａ〜５４ａおよび出力端子５１ｂ〜
５４ｂを有する第一〜第四の４つの変換素子５１〜５４
と、第一接続端子６１ａおよび第二接続端子６１ｂを有
するキャパシタ６１とを備えている。第一および第二変
換素子５１，５２の両出力端子５１ｂ，５２ｂは、ノー
ドＮ2 において互いに接続されているとともに、第三お
よび第四変換素子５３，５４の両入力端子５３ａ，５４
ａに接続されている。第三変換素子５３の出力端子５３
ｂは、第一変換素子５１の入力端子５１ａにノードＮ1
において接続されている。第四変換素子５４の出力端子
５４ｂは、第二変換素子５２の入力端子５２ａにノード
Ｎ3 において接続されている。キャパシタ６１の第一接
続端子６１ａは、第一および第二変換素子５１，５２の
両出力端子５１ｂ，５２ｂ間のノードＮ2 に、また第二
接続端子６１ｂは、グランド電位にそれぞれ接続されて
いる。なお、第一〜第四変換素子５１〜５４は、実施形
態２の場合と同じく、所定の増幅率gmを持つ電圧電流変
換回路（式〔７〕参照）である。
各々、入力端子５１ａ〜５４ａおよび出力端子５１ｂ〜
５４ｂを有する第一〜第四の４つの変換素子５１〜５４
と、第一接続端子６１ａおよび第二接続端子６１ｂを有
するキャパシタ６１とを備えている。第一および第二変
換素子５１，５２の両出力端子５１ｂ，５２ｂは、ノー
ドＮ2 において互いに接続されているとともに、第三お
よび第四変換素子５３，５４の両入力端子５３ａ，５４
ａに接続されている。第三変換素子５３の出力端子５３
ｂは、第一変換素子５１の入力端子５１ａにノードＮ1
において接続されている。第四変換素子５４の出力端子
５４ｂは、第二変換素子５２の入力端子５２ａにノード
Ｎ3 において接続されている。キャパシタ６１の第一接
続端子６１ａは、第一および第二変換素子５１，５２の
両出力端子５１ｂ，５２ｂ間のノードＮ2 に、また第二
接続端子６１ｂは、グランド電位にそれぞれ接続されて
いる。なお、第一〜第四変換素子５１〜５４は、実施形
態２の場合と同じく、所定の増幅率gmを持つ電圧電流変
換回路（式〔７〕参照）である。
【００４２】そして、本実施形態では、第一変換素子５
１の入力端子５１ａがインダクタンス１０の第一接続端
１０ａになり、かつ第二変換素子５２の入力端子５２ａ
がインダクタンス１０の第二接続端１０ｂになるよう
に、該インダクタンス１０が等価回路２０に置き換えら
れて、前記アナログ回路の回路計算が行われる。
１の入力端子５１ａがインダクタンス１０の第一接続端
１０ａになり、かつ第二変換素子５２の入力端子５２ａ
がインダクタンス１０の第二接続端１０ｂになるよう
に、該インダクタンス１０が等価回路２０に置き換えら
れて、前記アナログ回路の回路計算が行われる。
【００４３】ここで、等価回路２０がインダクタンス１
０と等価であることを説明する。等価回路２０のノード
Ｎ1 ，Ｎ3 の各電位をそれぞれＶ1 ，Ｖ3 とすると、ノ
ードＮ2 の電位Ｖ2 は、次式〔11〕で示される。
０と等価であることを説明する。等価回路２０のノード
Ｎ1 ，Ｎ3 の各電位をそれぞれＶ1 ，Ｖ3 とすると、ノ
ードＮ2 の電位Ｖ2 は、次式〔11〕で示される。
【００４４】
Ｖ2＝gm・（Ｖ1−Ｖ3）／ｓＣ ....〔11〕
したがって、ノードＮ1 ，Ｎ3 を流れる電流の各値
Ｉ1 ，Ｉ3 は、それぞれ、次式〔12〕および次式〔13〕
で与えられる。
Ｉ1 ，Ｉ3 は、それぞれ、次式〔12〕および次式〔13〕
で与えられる。
【００４５】
Ｉ1＝gm・Ｖ2＝gm2・（Ｖ3−Ｖ1）／ｓＣ ....〔12〕
Ｉ3＝gm・Ｖ2＝gm2・（Ｖ3−Ｖ1）／ｓＣ ....〔13〕
すなわち、式〔12〕および式〔13〕から、等価回路２０
は電流損失がなく、また、式〔２〕との比較により、イ
ンダクタンス１０と等価であることが判る。
は電流損失がなく、また、式〔２〕との比較により、イ
ンダクタンス１０と等価であることが判る。
【００４６】そして、本実施形態におけるインダクタン
ス１０の回路計算では、式〔11〕〜式〔13〕が用いられ
るので、実施形態１および２の場合と同様に、微分計算
が現れることはない。
ス１０の回路計算では、式〔11〕〜式〔13〕が用いられ
るので、実施形態１および２の場合と同様に、微分計算
が現れることはない。
【００４７】したがって、本実施形態によっても、イン
ダクタンス１０を等価回路２０に置き換えて回路計算す
ることで、インダクタンス１０の回路計算から微分項を
取り除くことができ、よって、実施形態１および２の場
合と同じく、シミュレーション時間を短縮することがで
きる。
ダクタンス１０を等価回路２０に置き換えて回路計算す
ることで、インダクタンス１０の回路計算から微分項を
取り除くことができ、よって、実施形態１および２の場
合と同じく、シミュレーション時間を短縮することがで
きる。
【００４８】なお、上記の実施形態１〜３では、インダ
クタンス１０の等価回路２０の３つの例を示している
が、等価回路２０の具体的な構成は、必要に応じて任意
に設定することができる。
クタンス１０の等価回路２０の３つの例を示している
が、等価回路２０の具体的な構成は、必要に応じて任意
に設定することができる。
【００４９】
【発明の効果】以上説明したように、本発明では、イン
ダクタンスを備えたアナログ回路の回路計算を行うシミ
ュレーション方法として、インダクタンスを、該インダ
クタンスの回路計算上の微分項が積分項に変換された回
路計算式を有する等価回路に置き換えるようにしたの
で、インダクタンスの回路計算から微分計算を削除する
ことができ、よって、回路計算の収束性を向上させて反
復計算回数を少なくすることができる結果、シミュレー
ションの高速化を図ることができる。
ダクタンスを備えたアナログ回路の回路計算を行うシミ
ュレーション方法として、インダクタンスを、該インダ
クタンスの回路計算上の微分項が積分項に変換された回
路計算式を有する等価回路に置き換えるようにしたの
で、インダクタンスの回路計算から微分計算を削除する
ことができ、よって、回路計算の収束性を向上させて反
復計算回数を少なくすることができる結果、シミュレー
ションの高速化を図ることができる。
【図１】本発明の実施形態１に係るシミュレーション方
法におけるアナログ回路内のインダクタンス（ａ）とそ
の等価回路（ｂ）とを併せて示す回路図である。
法におけるアナログ回路内のインダクタンス（ａ）とそ
の等価回路（ｂ）とを併せて示す回路図である。
【図２】シミュレーションの進行に伴って変化する入力
電流（ａ）と、その入力電流が微小ゆらぎを持つときの
拡大波形（ｂ）と、その微小ゆらぎを持つ入力電流に対
する積分計算結果の波形（ｃ）とを模式的に示す波形図
である。
電流（ａ）と、その入力電流が微小ゆらぎを持つときの
拡大波形（ｂ）と、その微小ゆらぎを持つ入力電流に対
する積分計算結果の波形（ｃ）とを模式的に示す波形図
である。
【図３】本発明の実施形態２に係るシミュレーション方
法におけるアナログ回路内のインダクタンス（ａ）とそ
の等価回路（ｂ）とを併せて示す図１相当図である。
法におけるアナログ回路内のインダクタンス（ａ）とそ
の等価回路（ｂ）とを併せて示す図１相当図である。
【図４】本発明の実施形態３に係るシミュレーション方
法におけるアナログ回路内のインダクタンス（ａ）とそ
の等価回路（ｂ）とを併せて示す図１相当図である。
法におけるアナログ回路内のインダクタンス（ａ）とそ
の等価回路（ｂ）とを併せて示す図１相当図である。
【図５】アナログ回路内のインダクタンスを示す回路図
である。
である。
【図６】シミュレーションの進行に伴って変化する入力
電流（ａ）と、その入力電流が微小ゆらぎを持つときの
拡大波形（ｂ）と、その微小ゆらぎを持つ入力電流に対
する微分計算結果の波形（ｃ）とを模式的に示す図２相
当図である。
電流（ａ）と、その入力電流が微小ゆらぎを持つときの
拡大波形（ｂ）と、その微小ゆらぎを持つ入力電流に対
する微分計算結果の波形（ｃ）とを模式的に示す図２相
当図である。
１０ インダクタンス
１０ａ 第一接続端
１０ｂ 第二接続端
２０ 等価回路
３１ 二入力増幅器
３１ａ 第一入力端子
３１ｂ 第二入力端子
４１ 積分要素
４１ａ 入力端子
４１ｂ 出力端子
５１ 第一変換素子
５１ａ 入力端子
５１ｂ 出力端子
５２ 第二変換素子
５２ａ 入力端子
５２ｂ 出力端子
５３ 第三変換素子
５３ａ 入力端子
５３ｂ 出力端子
５４ 第四変換素子
５４ａ 入力端子
５４ｂ 出力端子
６１ キャパシタ
６１ａ 第一接続端子
６１ｂ 第二接続端子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森江 隆史
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 外山 正臣
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 梅原 啓二朗
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 徳永 祐介
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2G132 AA12 AC09 AL09
5B046 AA08 BA03 JA04
Claims (4)
- 【請求項１】 インダクタンスを備えたアナログ回路の
回路計算を行うためのシミュレーション方法であって、 前記インダクタンスを、該インダクタンスと等価であり
かつ該インダクタンスの回路計算上の微分項が積分項に
変換された回路計算式を有する等価回路に置き換えて前
記アナログ回路の回路計算を行うことを特徴とするシミ
ュレーション方法。 - 【請求項２】 請求項１記載のシミュレーション方法に
おいて、 インダクタンスは、第一の接続端および第二の接続端を
有し、 等価回路は、 第一の入力端子，第二の入力端子および出力端子を有
し、入力信号を増幅して出力信号を出力する二入力増幅
器と、入力端子および出力端子を有し、前記入力端子が
前記二入力増幅器の出力端子に接続されている一方、前
記出力端子が二入力増幅器の第一入力端子に接続された
積分要素とを備えてなり、 前記二入力増幅器の第一入力端子が前記インダクタンス
の第一接続端になり、かつ前記二入力増幅器の出力端子
が前記インダクタンスの第二接続端になるように該イン
ダクタンスを前記等価回路に置き換えることを特徴とす
るシミュレーション方法。 - 【請求項３】 請求項１記載のシミュレーション方法に
おいて、 インダクタンスは、グランド電位に接続される第一の接
続端と、入力端とされる第二の接続端とを有し、 等価回路は、 各々、入力端子および出力端子を有し、入力された電圧
値を電流値に変換して出力する第一，第二，第三および
第四の変換素子と、第一接続端子および第二接続端子を
有するキャパシタとを備え、第一変換素子の出力端子が
第二変換素子の入力端子と前記キャパシタの第一接続端
子とに接続されている一方、第二変換素子の出力端子が
第一変換素子の入力端子に接続されているとともに、前
記キャパシタの第二接続端子がグランド電位に接続され
てなり、 前記キャパシタの第二接続端子が前記インダクタンスの
第一接続端になり、かつ前記第一変換素子の入力端子が
前記インダクタンスの第二接続端になるように該インダ
クタンスを前記等価回路に置き換えることを特徴とする
シミュレーション方法。 - 【請求項４】 請求項１記載のシミュレーション方法に
おいて、 インダクタンスは、第一の接続端および第二の接続端を
有し、 等価回路は、 各々、入力端子および出力端子を有し、入力された電圧
値を電流値に変換して出力する第一，第二，第三および
第四の変換素子と、第一の接続端子および第二の接続端
子を有するキャパシタとを備え、第一および第二変換素
子の両出力端子が互いに接続されるとともに第三および
第四変換素子の両入力端子に接続され、第三変換素子の
出力端子が第一変換素子の入力端子に接続されている一
方、第四変換素子の出力端子が第二変換素子の入力端子
に接続されているとともに、キャパシタの第一接続端子
が第一および第二変換素子の両出力端子に接続されてい
る一方、キャパシタの第二接続端子がグランド電位に接
続されてなり、 前記第一変換素子の入力端子が前記インダクタンスの第
一接続端になり、かつ前記第二変換素子の入力端子が前
記インダクタンスの第二接続端になるように該インダク
タンスを前記等価回路に置き換えることを特徴とするシ
ミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314668A JP2003122810A (ja) | 2001-10-12 | 2001-10-12 | シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314668A JP2003122810A (ja) | 2001-10-12 | 2001-10-12 | シミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003122810A true JP2003122810A (ja) | 2003-04-25 |
Family
ID=19132940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001314668A Pending JP2003122810A (ja) | 2001-10-12 | 2001-10-12 | シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003122810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10521533B2 (en) | 2013-05-14 | 2019-12-31 | Murata Manufacturing Co., Ltd. | Inductor simulation method and inductor nonlinear equivalent circuit model |
-
2001
- 2001-10-12 JP JP2001314668A patent/JP2003122810A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10521533B2 (en) | 2013-05-14 | 2019-12-31 | Murata Manufacturing Co., Ltd. | Inductor simulation method and inductor nonlinear equivalent circuit model |
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