KR20000013815A - 적분기 입력회로 - Google Patents

적분기 입력회로 Download PDF

Info

Publication number
KR20000013815A
KR20000013815A KR1019980032900A KR19980032900A KR20000013815A KR 20000013815 A KR20000013815 A KR 20000013815A KR 1019980032900 A KR1019980032900 A KR 1019980032900A KR 19980032900 A KR19980032900 A KR 19980032900A KR 20000013815 A KR20000013815 A KR 20000013815A
Authority
KR
South Korea
Prior art keywords
current
input
integrator
voltage
node
Prior art date
Application number
KR1019980032900A
Other languages
English (en)
Other versions
KR100280492B1 (ko
Inventor
김민규
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980032900A priority Critical patent/KR100280492B1/ko
Priority to US09/237,227 priority patent/US6160435A/en
Publication of KR20000013815A publication Critical patent/KR20000013815A/ko
Application granted granted Critical
Publication of KR100280492B1 publication Critical patent/KR100280492B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Networks Using Active Elements (AREA)

Abstract

본 발명은 적분기(integrator)에 관한 것으로, 특히 적분기의 입력전압을 전류로 바꾸어 주는 전압-전류 변환수단의 출력단에 소정 비율로 전류가 나뉘어져 출력되는 전류경로를 형성하여 그 일부분의 전류만이 적분기로 입력되도록 함으로써 저항 또는 커패시턴스를 조절하지 않고도 특정 주파수 대역폭을 갖는 적분기를 구현할 수 있도록 하는 적분기 입력회로에 관한 것이다.
본 발명은 입력된 전압을 증폭 및 전압강하에 의해 전류로 변환하여 출력시키는 전압-전류 변환수단과, 상기 전압-전류 변환수단으로부터 출력된 전류를 입력으로 받아들여 소정비율로 단일 또는 복수개의 전류를 분배하는 전류분배수단과, 상기 분배된 단일 또는 복수개의 전류를 입력하여 단일 입출력이나 차동 입출력을 가지는 적분기로 구성된다.
이와 같은 본 발명은 전류분배수단의 전류비만 적절히 조정하면 원하는 특정 대역폭을 가지는 적분기를 구현할 수 있고, 특정 대역폭에서 커패시턴스를 1/A+1 만큼 줄일 수 있으므로, 저주파수 대역폭을 가지는 적분기 구현시 전체회로 면적의 대부분을 커패시터가 차지하거나 심지어는 집적회로 상에 직접 구현하지 못하고 외부단자로 빼내어 외부 커패시터를 사용해야 했던 불편함을 극복할 수 있다.

Description

적분기 입력회로
본 발명은 적분기(integrator)에 관한 것으로, 특히 입력 전압을 전류로 변환함에 있어서 전류량을 일정 비율로 분리하여 그 일부분만을 적분기로 입력시킴으로써 그 적분기의 주파수 대역폭을 조절할 수 있도록 하는 적분기 입력회로에 관한 것이다.
제 1도는 종래의 일반적인 적분기 구조를 도시한 회로도이다.
이에 도시한 바와 같이, 일반적인 적분기는 입력 전압값을 증폭하여 출력시키는 연산증폭기(A), 상기 연산증폭기(A)의 입력단과 출력단 사이에 연결되는 궤환 커패시터(C), 및 전압 입력단과 상기 연산증폭기(A)사이에 연결된 저항(R)으로 구성된다.
그리고, 제 2 도는 상기 적분기의 주파수 응답 특성을 도시한 파형도이다.
이와 같이 구성된 적분기의 동작 특성을 설명하면 다음과 같다.
먼저, 입력전압(Vs)이 인가되는 상기 적분기의 입력단으로부터 저항(R)을 거쳐 연산증폭기(A)측으로 흐르는 입력 전류 i1=Vs/ R 가 되고, 상기 연산증폭기(A)의 출력단으로부터 커패시터(C)측으로 흐르는 전류 ic=C(d Vo/ dt ) 으로 표현할 수 있다. 여기서, 연산증폭기(A)의 입력단자에는 전류가 흐르지 않기 때문에 i1= - ic 가 된다. 따라서,
--------(식 1)
상기 (식 1)의 양변을 적분하여 출력전압 Vo 에 대해 풀어 쓰면,
---------(식 2)
즉, 상기 적분기의 출력전압(Vo)은, 상기 (식 2)와 같이, 입력전압(Vs)에 대하여 수학적인 적분의 형태로 변환되어 출력된다.
이와 같이 종래의 일반적인 적분기는 적분계수가 1/RC 이 되어, 적분기의 가장 중요한 특성중의 하나인 주파수 대역폭(bandwidth)은, 제 2도에 도시한 바와 같이, 적분기에 사용되는 저항(R) 또는 커패시터(C)의 크기에 반비례한다.
따라서, 특정 주파수 대역폭을 원하는 경우에는 저항(R) 또는 커패시터(C)의 크기를 적절히 조절하여 이를 수행할 수 있는데, 만약 매우 낮은 주파수 대역폭을 필요로 하는 경우라면 상기 저항(R) 또는 커패시터(C)의 크기가 매우 커져야 한다.
그러나, 상기 저항값이 너무 커지면 노이즈에 대한 면역성이 떨어지는 문제점이 있으며 집적회로(IC)내에 구현하는데 어려움이 생기고, 또한 커패시턴스를 크게 하는데도 집적회로 안에 직접 구현하는데 에는 한계가 있으므로, 외부단자로 빼내어 외부 커패시터를 사용해야 하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 극복하기 위하여 적분기의 입력전압을 전류로 바꾸어 주는 전압-전류 변환수단의 출력단에 일정 비율로 전류가 나뉘어져 출력되는 전류경로를 형성하여 그 일부분의 전류만이 적분기로 입력되도록 함으로써 저항 또는 커패시턴스를 조절하지 않고도 특정 주파수 대역폭을 갖는 적분기를 구현할 수 있도록 하는 적분기 입력회로를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 수단은 입력된 전압을 증폭 및 전압강하에 의해 전류로 변환하여 출력시키는 전압-전류 변환수단과, 상기 전압-전류 변환수단으로부터 출력된 전류를 입력으로 받아들여 소정비율로 단일 또는 복수개의 전류를 분배하는 전류분배수단과, 상기 분배된 단일 또는 복수개의 전류를 입력하여 단일 입출력이나 차동 입출력을 가지는 적분기로 구성된다.
도 1은 일반적인 적분기의 회로도.
도 2는 종래 적분기의 주파수 응답을 보인 그래프.
도 3은 본 발명의 일실시예에 따른 단일 입출력을 가지는 적분기 입력 회로도.
도 4는 본 발명에 따른 적분기의 주파수 응답을 보인 그래프.
도 5는 본 발명의 다른 실시예에 따른 차동 입출력을 가지는 적분기 입력 회로도.
***** 도면의주요부분에대한부호설명*****
10, 40 : 전압-전류 변환기
20, 50 : 전류 분배수단
30, 70 : 적분기
11, 31, 41, 42, 71 : 연산증폭기
12, 22, 23, 43, 44, 53, 54, 55, 56 : 앤모스 트랜지스터
13, 21, 24, 25, 46, 47, 51, 52, 57, 58, 59, 60 : 전류원
14, 45 : 저항
32, 72, 73 : 커패시터
제 3도는 본 발명의 일실시예에 따른 단일(single) 입출력을 가지는 적분기를 도시한 회로도이다.
이에 도시한 바와 같이, 본 발명의 일실시예는 전압-전류 변환부(10), 전류분배수단(20), 적분기(30)로 구성된다.
여기서, 상기 전압-전류 변환부(10)는 양(+)극 입력단자의 전압과 크기 및 부호가 동일한 전압이 음(-)극 입력단자와 연결된 제 1 노드(N1)에 걸리는 연산증폭기(11), 상기 제 1 노드(N1)와 커먼 레벨(common level:CML, 일반적으로 VDD/2) 사이에 연결되는 저항(14), 상기 제 1 노드(N1)와 접지전압(Vss) 사이에 연결되는 제 1 전류원(current source)(13), 및 게이트는 상기 연산증폭기(11)의 출력단에 연결되고, 소스는 상기 제 1 노드(N1)에 연결되며, 드레인은 후단의 전류분배수단(20)측에 연결되는 제 1 앤모스 트랜지스터(12)로 구성된다.
또한, 상기 전류분배수단(20)은 시스템 전압(VDD)에 연결된 제 2 전류원(21), 드레인은 상기 제 2 전류원(21)에 각각 연결되고, 게이트에는 바이어스 전압이 각각 인가되는 제 2 및 제 3 앤모스 트랜지스터(22, 23), 및 상기 제 2 및 제 3 앤모스 트랜지스터(22, 23)의 소스 측과 접지전압(Vss) 사이에 각각 연결되는 제 3 및 제 4 전류원(24, 25)으로 구성된다.
그리고, 상기 적분기(30)는 상기 전류분배수단(20)의 제 3 앤모스 트랜지스터(23)의 소스측 노드로부터 입력되는 전류를 증폭시켜 출력하는 연산증폭기(31), 및 궤환 커패시터(32)로 구성된다.
이와 같이 구성된 본 발명의 일실시예에 따른 적분기의 동작특성을 설명하면 다음과 같다.
먼저, 정적(static)상태의 전류는, 상기 도면에 도시한 바와 같이 각 전류원(13, 21, 24, 25) 내부의 화살표 방향과 같고, 그 전류량은 다음과 같이 표현할 수 있다.(전류분배수단(20)의 분배비율을 A:1 이라 가정함)
제 1 전류원(13)의 전류 I = I1
제 2 전류원(21)의 전류 I = I1+ (A+1)I2
제 3 전류원(24)의 전류 I = A·I2
제 4 전류원(25)의 전류 I = I2
한편, 전압-전류 변환부(10)의 연산증폭기(11)에 입력전압(Vin)이 인가되면, 상기 입력전압(Vin)과 동일한 크기의 전압이 제 1 노드(N1)에 걸리게 되고, 이에 따라 저항(14)양단에 전압강하가 생기므로 전류 i1 가 발생된다.
그리고, 제 1 앤모스 트랜지스터(12)는 소스 폴로워(source follower)로서 상기 소스로부터의 출력전류 i1 를 전류분배수단(20)측에 인가한다.
상기 전류분배수단(20)에 인가된 전류 i1 는 제 2 노드(N2)에서 소정비율, 예를 들어 A:1 로 나뉘어져 다음단에 형성되어 있는 전류경로를 통해 각각 흘러간다. 즉, 이때 두 전류 i2, i3 값은 다음의 (식 3)과 같이 나타낼 수 있다.
------(식 3)
상기 나뉘어진 두 전류 i2, i3 는 제 2 및 제 3 앤모스 트랜지스터(22, 23)의 드레인측에 각각 인가되고, 상기 제 3 앤모스 트랜지스터(23)의 소스측 노드에 연결된 적분기(30)의 입력단자에는 결국 입력전류 i1 의 1/A+1 만이 흘러들어 가게 된다.
따라서, 이 적분기의 변환함수는 다음의 (식 4)와 같이 되고, 제 4도와 같은 주파수 대역폭을 가지는 적분기를 구현할 수 있게 된다.
-------(식 4)
제 5 도는 본 발명의 다른 실시예에 따른 차동(differential) 입출력을 가지는 적분기를 도시한 것이다.
이에 도시한 바와 같이, 상기 다른 실시예는 전압-전류 변환부(40), 전류분배수단(50), 및 적분기(70)로 구성된다.
여기서, 상기 전압-전류 변환부(40)는 양(+)극 입력단자에 입력전압(Vin)이 각각 걸리고 , 상기 입력전압과 크기 및 부호가 동일한 전압이 음(-)극 입력단자와 연결된 제 1 및 제 2 노드(n1, n2)에 각각 걸리는 제 1 및 제 2 연산증폭기(41, 42), 상기 제 1 노드(n1)와 제 2 노드(n2) 사이에 연결되는 저항(45), 상기 제 1 및 제 2 노드(n1, n2)와 접지전압(Vss) 사이에 각각 연결되는 제 1 및 제 2 전류원(46, 47), 및 게이트는 상기 제 1 및 제 2 연산증폭기(41, 42)의 출력단에 각각 연결되고, 소스는 상기 제 1 및 제 2 노드(n1, n2)에 각각 연결되며, 드레인은 후단의 전류분배수단(50)측에 연결되는 제 1 및 제 2 앤모스 트랜지스터(43, 44)로 구성된다.
또한, 상기 전류분배수단(50)은 시스템 전압(VDD)에 각각 연결된 제 3 및 제 4 전류원(51, 52), 드레인은 상기 제 3 전류원(51)에 각각 연결되고, 게이트에는 바이어스 전압이 인가되는 제 3 및 제 5 앤모스 트랜지스터(53, 55), 드레인은 상기 제 4 전류원(52)에 각각 연결되고, 게이트에는 바이어스 전압이 인가되는 제 4 및 제 6 앤모스 트랜지스터(54, 56), 및 상기 제 3 내지 제 6 앤모스 트랜지스터(53, 54, 55, 56)의 소스측과 접지전압(Vss) 사이에 각각 연결되는 제 5 내지 제 8 전류원(57, 58, 59, 60)으로 구성된다.
그리고, 상기 적분기(70)는 상기 전류분배수단(50)의 제 5 및 제 6 앤모스 트랜지스터(55, 56)의 소스측 노드로부터 입력되는 전류를 증폭시켜 출력하는 연산증폭기(71), 및 궤환 커패시터(72, 73)로 구성된다.
이와 같이 구성된 차동 입출력을 가지는 적분기의 동작과정을 설명하면 다음과 같다.
먼저, 정적(static)상태의 전류는, 상기 도 5에 도시한 바와 같이 각 전류원 내부의 화살표 방향과 같고, 그 전류량은 다음과 같이 표현할 수 있다.(전류분배수단(50)의 분배비율을 A:1 이라 가정함)
제 1, 제 2 전류원(46, 47)의 전류 I = I1
제 3, 제 4 전류원(51, 52)의 전류 I = I1+ (A+1)I2
제 5, 제 6 전류원(53, 54)의 전류 I = A·I2
제 7, 제 8 전류원(55. 56)의 전류 I = I2
한편, 전압-전류 변환부(40)의 제 1 및 제 2 연산증폭기(41, 42)에 입력전압(Vin)이 각각 인가되면, 상기 입력전압과 동일한 크기의 전압이 제 1 및 제 2 노드(n1, n2)에 각각 걸리게 되고, 이에 따라 저항(45)양단에 전압강하가 생기므로 전류 i1 가 발생된다.
이때, 제 1 앤모스 트랜지스터(43)는 소스 폴로워(source follower)로서 상기 소스로부터의 출력전류 i1 를 전류분배수단(50)측에 인가한다.
상기 전류분배수단(50)에 인가된 전류 i1 는 제 3 노드(n3)에서 소정 비율, 예를 들어 A:1 로 나뉘어져 다음단에 형성되어 있는 전류경로를 통해 각각 흘러간다. 즉, 이때 두 전류 i2, i3 값은, 도 3의 경우와 같이, 상기 (식 3)과 같이 나타낼 수 있다.
------(식 3)
상기 나뉘어진 두 전류 i2, i3 는 제 3 및 제 5 앤모스 트랜지스터(53,55)의 드레인측에 각각 인가되고, 상기 제 5 앤모스 트랜지스터(55)의 소스측 노드에 연결된 적분기(70)의 입력단자에는 결국 입력전류 i1 의 1/A+1 만이 흘러들어 가게 된다.
따라서, 이 적분기의 변환함수는, 도 3의 싱글 입출력을 가지는 적분기와 마찬가지로, 상기 (식 4)와 같이 되어 제 4도와 동일한 주파수 대역폭을 가지게 된다.
------(식 4)
그러므로, 이와 같은 적분기는 저항(R) 또는 커패시턴스(C) 외에 입력되는 전류량의 비율을 적절히 조절하므로써 그 주파수 대역폭이 결정될 수 있다.
상술한 바와 같이, 본 발명은 전류분배수단의 전류비만 적절히 조정하면 원하는 특정 대역폭을 가지는 적분기를 구현할 수 있고, 특정 대역폭에서 커패시턴스를 1/A+1 만큼 줄일 수 있으므로, 저주파수 대역폭을 가지는 적분기 구현시 전체회로 면적의 대부분을 커패시터가 차지하거나 심지어는 집적회로상에 직접 구현하지 못하고 외부단자로 빼내어 외부 커패시터를 사용해야 했던 불편함을 극복할 수 있다.

Claims (8)

  1. 입력된 전압을 증폭 및 전압강하에 의해 전류로 변환하여 출력하는 전압-전류 변환수단;
    상기 전압-전류 변환수단으로부터의 출력전류를 입력으로 받아들여 소정 비율로 단일 또는 복수개의 전류를 분배하는 구성을 가진 전류분배수단;
    상기 분배된 소정량의 단일 또는 복수개의 전류를 입력받아 적분을 수행하는 단일 입출력 또는 차동 입출력을 가지는 적분기를 포함하여 구성되는 것을 특징으로 하는 적분기 입력회로.
  2. 제 1항에 있어서, 상기 소정 비율이 A:1 일 때, 적분기로 입력되는 소정량의 전류는 입력전류의 1/A+1 인 것을 특징으로 하는 적분기 입력회로.
  3. 제 1 항에 있어서,
    상기 전압-전류 변환수단은
    양(+)극 입력단자의 전압과 크기 및 부호가 동일한 전압이 음(-)극 입력단자와 연결된 제 1 노드에 걸리는 연산증폭기;
    상기 제 1 노드와 커먼 레벨(common level : 일반적으로 VDD/2) 사이에 연결되는 저항;
    상기 제 1 노드와 접지전압 사이에 연결되는 전류원; 및
    게이트는 상기 연산증폭기의 출력단에 연결되고, 소스는 상기 제 1 노드에 연결되며, 드레인은 후단의 전류분배수단측에 연결되는 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 단일 입출력을 가지는 적분기 입력회로.
  4. 제 1 항에 있어서,
    상기 전류분배수단은
    시스템 전압에 연결된 제 1 전류원;
    상기 제 1 전류원에 드레인이 각각 연결되고, 게이트에는 바이어스 전압이 각각 인가되어, 소정 비율로 나뉘어진 전류가 각각 인가되는 병렬 연결된 제 1 및 제 2 앤모스 트랜지스터; 및
    상기 제 1 및 제 2 앤모스 트랜지스터의 소스측과 접지전압 사이에 각각 연결되는 제 2 및 제 3 전류원으로 구성되어 소정량의 전류만을 후단의 적분기로 입력시키는 것을 특징으로 하는 단일 입출력을 가지는 적분기 입력 회로.
  5. 제 4항에 있어서, 상기 소정 비율이 A:1 일 때 적분기로 입력되는 소정량의 전류는 입력전류량의 1/A+1 인 것을 특징으로 하는 싱글 입출력을 가지는 적분기 입력회로.
  6. 제 1 항에 있어서,
    상기 전압-전류 변환수단은
    양(+)극 입력단자에 입력전압이 각각 걸리고 , 상기 입력전압과 크기 및 부호가 동일한 전압이 음(-)극 입력단자와 연결된 제 1 노드 및 제 2 노드에 각각 걸리는 제 1 및 제 2 연산증폭기;
    상기 제 1 노드와 제 2 노드 사이에 연결되는 저항;
    상기 제 1 및 제 2 노드와 접지전압 사이에 각각 연결되는 제 1 및 제 2 전류원; 및
    게이트는 상기 제 1 및 제 2 연산증폭기의 출력단에 각각 연결되고, 소스는 상기 제 1 및 제 2 노드에 각각 연결되며, 드레인은 후단의 전류분배수단측에 연결되는 제 1 및 제 2 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 차동 입출력을 가지는 적분기 입력회로.
  7. 제 1 항에 있어서,
    상기 전류분배수단은
    시스템 전압에 각각 연결된 제 1 및 제 2 전류원;
    상기 제 1 전류원에 드레인이 각각 연결되고, 게이트에는 바이어스 전압이 각각 인가되어, 소정 비율로 나뉘어진 전류가 각각 인가되는 병렬 연결된 제 1 및 제 2 앤모스 트랜지스터;
    상기 제 2 전류원에 드레인이 각각 연결되고, 게이트에는 바이어스 전압이 각각 인가되어, 소정 비율로 나뉘어진 전류가 각각 인가되는 병렬 연결된 제 3 및 제 4 앤모스 트랜지스터; 및
    상기 제 1 내지 제 4 앤모스 트랜지스터의 소스측과 접지전압 사이에 각각 연결되는 제 3 내지 제 6 전류원으로 구성되어 소정량의 전류만을 적분기로 입력시키는 전류분배수단을 포함하여 구성되는 것을 특징으로 하는 차동(differential) 입출력을 가지는 적분기 입력 회로.
  8. 제 7항에 있어서, 상기 소정 비율이 A:1 일 때 적분기로 입력되는 소정량의 전류는 입력전류의 1/A+1 인 것을 특징으로 하는 차동 입출력을 가지는 적분기 입력회로.
KR1019980032900A 1998-08-13 1998-08-13 적분기 입력회로 KR100280492B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980032900A KR100280492B1 (ko) 1998-08-13 1998-08-13 적분기 입력회로
US09/237,227 US6160435A (en) 1998-08-13 1999-01-26 Integrator input circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980032900A KR100280492B1 (ko) 1998-08-13 1998-08-13 적분기 입력회로

Publications (2)

Publication Number Publication Date
KR20000013815A true KR20000013815A (ko) 2000-03-06
KR100280492B1 KR100280492B1 (ko) 2001-02-01

Family

ID=19547158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980032900A KR100280492B1 (ko) 1998-08-13 1998-08-13 적분기 입력회로

Country Status (2)

Country Link
US (1) US6160435A (ko)
KR (1) KR100280492B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19931879A1 (de) * 1999-07-09 2001-01-18 Micronas Gmbh Integrator
TW591357B (en) * 2002-10-11 2004-06-11 Delta Electronics Inc A circuit for generating a linear current control signal and method thereof
US7224193B2 (en) * 2004-05-12 2007-05-29 Seiko Instruments Inc. Current-voltage conversion circuit
CN100523835C (zh) * 2004-05-12 2009-08-05 精工电子有限公司 电容-电压转换电路
JP4464418B2 (ja) * 2007-03-20 2010-05-19 株式会社日立製作所 ランプ波形発生回路及びそれを用いた回路パターン検査装置
US8310310B2 (en) * 2010-03-05 2012-11-13 Gtran Inc. Burst mode amplifier

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574678A (en) * 1995-03-01 1996-11-12 Lattice Semiconductor Corp. Continuous time programmable analog block architecture
WO1997002540A2 (en) * 1995-07-05 1997-01-23 Philips Electronics N.V. Current integrator

Also Published As

Publication number Publication date
KR100280492B1 (ko) 2001-02-01
US6160435A (en) 2000-12-12

Similar Documents

Publication Publication Date Title
US3947778A (en) Differential amplifier
US7576610B2 (en) Operational amplifier of class AB
US4038607A (en) Complementary field effect transistor amplifier
EP0663719A2 (en) Analog filter circuit and semiconductor integrated circuit device using the same
US7436240B2 (en) Capacitance multiplier
KR101018950B1 (ko) 정전압 출력 회로
EP1914887B1 (en) Differential amplifier with current source controlled through differential feedback
US3961279A (en) CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors
US4573020A (en) Fully differential operational amplifier with D.C. common-mode feedback
KR100210174B1 (ko) 부동 동작점을 갖는 cmos 상호 컨덕턴스 증폭기
US3956708A (en) MOSFET comparator
US6414552B1 (en) Operational transconductance amplifier with a non-linear current mirror for improved slew rate
US6545502B1 (en) High frequency MOS fixed and variable gain amplifiers
KR100280492B1 (ko) 적분기 입력회로
EP0720300B1 (en) Digital/analog (D/A) converting device with unit current generating circuit having differential switching and reference voltage generating circuits
US6906588B2 (en) Variable-gain differential input and output amplifier
US6496066B2 (en) Fully differential operational amplifier of the folded cascode type
US11199564B2 (en) Current sensing circuit
US4333025A (en) N-Channel MOS comparator
JPH08107317A (ja) 電圧バッファ回路及びこれを用いた回路
US6411132B2 (en) Matched current differential amplifier
US6542034B2 (en) Operational amplifier with high gain and symmetrical output-current capability
US11025213B2 (en) Output pole-compensated operational amplifier
JPH0345577B2 (ko)
KR940011025B1 (ko) 푸시-풀 트랜스 콘덕턴스 연산증폭기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 18

EXPY Expiration of term