JP2003075476A - 誘導性負荷の電流検出装置 - Google Patents
誘導性負荷の電流検出装置Info
- Publication number
- JP2003075476A JP2003075476A JP2001271987A JP2001271987A JP2003075476A JP 2003075476 A JP2003075476 A JP 2003075476A JP 2001271987 A JP2001271987 A JP 2001271987A JP 2001271987 A JP2001271987 A JP 2001271987A JP 2003075476 A JP2003075476 A JP 2003075476A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current detection
- common terminal
- inductive load
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Combined Controls Of Internal Combustion Engines (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 複数の誘導性負荷の電流制御に用いられる電
流検出装置において、各誘導性負荷に流れる電流値を検
出する検出処理部の入力端子数を少なくする。 【解決手段】 4個のリニアソレノイドS1〜S4に流
れる電流を制御するECU10は、各ソレノイドS1〜
S4の通電経路に夫々直列に接続された電流検出抵抗R
1〜R4と、制御IC12とを備えている。そして、E
CU10では、抵抗R1〜R4のソレノイドS1〜S4
側とは反対側の端子が、制御IC12の外部で共通接続
されていると共に、その共通接続された端子(共通端
子)の電圧VLと、各抵抗R1〜R4の上記共通端子と
は反対側の端子の各電圧V1H〜V4Hとが、ソレノイ
ドS1〜S4の電流値検出用信号として制御IC12に
入力されており、制御IC12は、V1H〜V4Hの各
A/D変換値とVLのA/D変換値との各差分を、ソレ
ノイドS1〜S4の実電流値として検出する。
流検出装置において、各誘導性負荷に流れる電流値を検
出する検出処理部の入力端子数を少なくする。 【解決手段】 4個のリニアソレノイドS1〜S4に流
れる電流を制御するECU10は、各ソレノイドS1〜
S4の通電経路に夫々直列に接続された電流検出抵抗R
1〜R4と、制御IC12とを備えている。そして、E
CU10では、抵抗R1〜R4のソレノイドS1〜S4
側とは反対側の端子が、制御IC12の外部で共通接続
されていると共に、その共通接続された端子(共通端
子)の電圧VLと、各抵抗R1〜R4の上記共通端子と
は反対側の端子の各電圧V1H〜V4Hとが、ソレノイ
ドS1〜S4の電流値検出用信号として制御IC12に
入力されており、制御IC12は、V1H〜V4Hの各
A/D変換値とVLのA/D変換値との各差分を、ソレ
ノイドS1〜S4の実電流値として検出する。
Description
【0001】
【発明の属する技術分野】本発明は、誘導性負荷の電流
検出装置に関するものである。
検出装置に関するものである。
【0002】
【従来の技術】リニアソレノイド等の誘導性負荷に流れ
る電流をフィードバック(F/B)制御する装置が、例
えば特開2000−114038号公報等に記載されて
いる。ここで、特開2000−114038号公報に記
載の装置の具体例を、図10を用いて説明する。
る電流をフィードバック(F/B)制御する装置が、例
えば特開2000−114038号公報等に記載されて
いる。ここで、特開2000−114038号公報に記
載の装置の具体例を、図10を用いて説明する。
【0003】図10に示すように、リニアソレノイドS
に流れる電流を制御する制御装置100は、リニアソレ
ノイドSへの通電経路においてリニアソレノイドSに対
し直列に接続されたスイッチング素子Trと、上記通電
経路においてリニアソレノイドS及びスイッチング素子
Trに対し直列に接続された電流検出抵抗Rと、電流検
出抵抗Rの高圧側の端子電圧VHを入力し、その入力電
圧VHよりも所定の一定電圧Vsだけ高い電圧VsH
(=VH+Vs)を出力するレベルシフト回路102
と、電流検出抵抗Rの低圧側の端子電圧VLを入力し、
その入力電圧VLよりも上記一定電圧Vsだけ高い電圧
VsL(=VL+Vs)を出力するレベルシフト回路1
03と、レベルシフト回路102,103の各出力Vs
H,VsLが入力され、そのうちの1つを選択して出力
するマルチプレクサ(MPX)104と、レベルシフト
回路102,103の各出力VsH,VsLを、上記マ
ルチプレクサ104を介して択一的に取り込み、その取
り込んだ電圧をデジタル値に変換(A/D変換)するA
/D変換器105と、CPU106と、CPU106か
らのデータに応じたデューティ比のPWM(パルス幅変
調)信号を、スイッチング素子Trへ駆動信号として出
力するPWM信号出力回路107とを備えている。
に流れる電流を制御する制御装置100は、リニアソレ
ノイドSへの通電経路においてリニアソレノイドSに対
し直列に接続されたスイッチング素子Trと、上記通電
経路においてリニアソレノイドS及びスイッチング素子
Trに対し直列に接続された電流検出抵抗Rと、電流検
出抵抗Rの高圧側の端子電圧VHを入力し、その入力電
圧VHよりも所定の一定電圧Vsだけ高い電圧VsH
(=VH+Vs)を出力するレベルシフト回路102
と、電流検出抵抗Rの低圧側の端子電圧VLを入力し、
その入力電圧VLよりも上記一定電圧Vsだけ高い電圧
VsL(=VL+Vs)を出力するレベルシフト回路1
03と、レベルシフト回路102,103の各出力Vs
H,VsLが入力され、そのうちの1つを選択して出力
するマルチプレクサ(MPX)104と、レベルシフト
回路102,103の各出力VsH,VsLを、上記マ
ルチプレクサ104を介して択一的に取り込み、その取
り込んだ電圧をデジタル値に変換(A/D変換)するA
/D変換器105と、CPU106と、CPU106か
らのデータに応じたデューティ比のPWM(パルス幅変
調)信号を、スイッチング素子Trへ駆動信号として出
力するPWM信号出力回路107とを備えている。
【0004】また、この制御装置100において、電流
検出抵抗Rの低圧側の端子は、当該装置100のパワー
系接地端子(即ち、リニアソレノイドSの電流が流れる
接地端子)Jpに接続されており、レベルシフト回路1
02,103、マルチプレクサ104、A/D変換器1
05、CPU106、及びPWM信号出力回路107等
を集積して1パッケージ化した制御ICの接地端子は、
当該装置100の信号系接地端子Jsに接続されてい
る。そして、パワー系接地端子Jpと信号系接地端子J
sとの各々は、当該装置100の外部に配設された別々
のグランド線を介してバッテリ(図示省略)のマイナス
端子に接続されている。
検出抵抗Rの低圧側の端子は、当該装置100のパワー
系接地端子(即ち、リニアソレノイドSの電流が流れる
接地端子)Jpに接続されており、レベルシフト回路1
02,103、マルチプレクサ104、A/D変換器1
05、CPU106、及びPWM信号出力回路107等
を集積して1パッケージ化した制御ICの接地端子は、
当該装置100の信号系接地端子Jsに接続されてい
る。そして、パワー系接地端子Jpと信号系接地端子J
sとの各々は、当該装置100の外部に配設された別々
のグランド線を介してバッテリ(図示省略)のマイナス
端子に接続されている。
【0005】このような制御装置100においては、C
PU106が、マルチプレクサ104とA/D変換器1
05とを制御して、所定周期毎に、各レベルシフト回路
102,103の出力VsH,VsLをA/D変換器1
05に順次A/D変換させ、その両A/D変換値の差分
(=VsH−VsLであり、理想的には=VH−VL)
を、電流検出抵抗Rの両端の電圧差であって、リニアソ
レノイドSに実際に流れている電流値として検出する。
そして、その検出値を目標値にするためのPWM信号の
デューティ比を計算し、その計算したデューティ比を示
すデータをPWM信号出力回路107へ出力する。
PU106が、マルチプレクサ104とA/D変換器1
05とを制御して、所定周期毎に、各レベルシフト回路
102,103の出力VsH,VsLをA/D変換器1
05に順次A/D変換させ、その両A/D変換値の差分
(=VsH−VsLであり、理想的には=VH−VL)
を、電流検出抵抗Rの両端の電圧差であって、リニアソ
レノイドSに実際に流れている電流値として検出する。
そして、その検出値を目標値にするためのPWM信号の
デューティ比を計算し、その計算したデューティ比を示
すデータをPWM信号出力回路107へ出力する。
【0006】すると、PWM信号出力回路107は、C
PU106からのデータに対応したデューティ比のPW
M信号をスイッチング素子Trに出力することとなり、
これにより、スイッチング素子Trがデューティ駆動さ
れ、リニアソレノイドSに流れる電流が目標値と一致す
るように制御される。
PU106からのデータに対応したデューティ比のPW
M信号をスイッチング素子Trに出力することとなり、
これにより、スイッチング素子Trがデューティ駆動さ
れ、リニアソレノイドSに流れる電流が目標値と一致す
るように制御される。
【0007】尚、レベルシフト回路102,103を設
けている理由は、信号系接地端子Jsの電位(信号系グ
ランド電位)Esがパワー系接地端子Jpの電位(パワ
ー系グランド電位)Epより大きくなった場合(Es>
Ep)でも、A/D変換器105に正の電圧(即ち、E
s以上の電圧)が入力されるようにして、電流検出抵抗
Rの高圧側の端子電圧VHと低圧側の端子電圧VLとの
差分(=VH−VL)を確実に検出できるようにするた
めと、A/D変換器には、一般に、0V付近の入力電圧
では正確なA/D変換値を出さない性質(いわゆる0点
誤差)があり、その0点誤差の影響を回避するためであ
る。
けている理由は、信号系接地端子Jsの電位(信号系グ
ランド電位)Esがパワー系接地端子Jpの電位(パワ
ー系グランド電位)Epより大きくなった場合(Es>
Ep)でも、A/D変換器105に正の電圧(即ち、E
s以上の電圧)が入力されるようにして、電流検出抵抗
Rの高圧側の端子電圧VHと低圧側の端子電圧VLとの
差分(=VH−VL)を確実に検出できるようにするた
めと、A/D変換器には、一般に、0V付近の入力電圧
では正確なA/D変換値を出さない性質(いわゆる0点
誤差)があり、その0点誤差の影響を回避するためであ
る。
【0008】
【発明が解決しようとする課題】ところで、図10で
は、リニアソレノイドSを1つだけ示しているが、上記
公報に記載の装置において、例えば、制御対象のリニア
ソレノイドSが4個ある場合には、各リニアソレノイド
Sに夫々対応して、4個の電流検出抵抗Rが設けられ、
その4個の電流検出抵抗Rの両端の各電圧(即ち、8
(=2×4)個の電圧)が、制御ICへ、各リニアソレ
ノイドSに流れる電流値を検出するための信号として入
力されることとなる。このため、制御ICに必要な入力
端子数が非常に多くなってしまい、コストアップの原因
となる。
は、リニアソレノイドSを1つだけ示しているが、上記
公報に記載の装置において、例えば、制御対象のリニア
ソレノイドSが4個ある場合には、各リニアソレノイド
Sに夫々対応して、4個の電流検出抵抗Rが設けられ、
その4個の電流検出抵抗Rの両端の各電圧(即ち、8
(=2×4)個の電圧)が、制御ICへ、各リニアソレ
ノイドSに流れる電流値を検出するための信号として入
力されることとなる。このため、制御ICに必要な入力
端子数が非常に多くなってしまい、コストアップの原因
となる。
【0009】そして更に、この場合、制御ICのCPU
106は、所定周期毎に、4個の電流検出抵抗Rの両端
の各電圧(詳しくは、その各電圧を夫々入力とする8個
のレベルシフト回路の各出力)をA/D変換器105に
A/D変換させることとなる。よって、合計8(=2×
4)回ものA/D変換が必要となり、そのA/D変換の
ための処理負荷が大きくなってしまう。
106は、所定周期毎に、4個の電流検出抵抗Rの両端
の各電圧(詳しくは、その各電圧を夫々入力とする8個
のレベルシフト回路の各出力)をA/D変換器105に
A/D変換させることとなる。よって、合計8(=2×
4)回ものA/D変換が必要となり、そのA/D変換の
ための処理負荷が大きくなってしまう。
【0010】尚、リニアソレノイドSの電流値検出を行
う検出処理部としての制御ICの入力端子数が多くなっ
てしまう問題は、電流検出抵抗Rの両端の各電圧を夫々
A/D変換する上記公報の構成以外にも、例えば、制御
IC内に、電流検出抵抗Rの数(換言すればリニアソレ
ノイドSの数)だけ差動増幅回路を設けると共に、各電
流検出抵抗Rの両端の一対電圧を、その制御IC内の各
差動増幅回路に夫々入力させ、該各差動増幅回路の出力
をA/D変換したA/D変換値を、各リニアソレノイド
Sの電流値として処理する、といった構成の場合でも同
様に生じる。
う検出処理部としての制御ICの入力端子数が多くなっ
てしまう問題は、電流検出抵抗Rの両端の各電圧を夫々
A/D変換する上記公報の構成以外にも、例えば、制御
IC内に、電流検出抵抗Rの数(換言すればリニアソレ
ノイドSの数)だけ差動増幅回路を設けると共に、各電
流検出抵抗Rの両端の一対電圧を、その制御IC内の各
差動増幅回路に夫々入力させ、該各差動増幅回路の出力
をA/D変換したA/D変換値を、各リニアソレノイド
Sの電流値として処理する、といった構成の場合でも同
様に生じる。
【0011】本発明は、こうした問題に鑑みなされたも
のであり、複数の誘導性負荷の電流制御に用いられる電
流検出装置において、各誘導性負荷に流れる電流値を検
出する検出処理部の入力端子数を少なくすることを第1
の目的とし、更に、電流値検出のためのA/D変換回数
を少なくすることを第2の目的としている。
のであり、複数の誘導性負荷の電流制御に用いられる電
流検出装置において、各誘導性負荷に流れる電流値を検
出する検出処理部の入力端子数を少なくすることを第1
の目的とし、更に、電流値検出のためのA/D変換回数
を少なくすることを第2の目的としている。
【0012】
【課題を解決するための手段及び発明の効果】上記目的
を達成するためになされた請求項1に記載の誘導性負荷
の電流検出装置は、N個(但し、Nは2以上の整数)の
各誘導性負荷に電流を夫々流すための各通電経路におい
て誘導性負荷に対し直列に接続されたN個の電流検出抵
抗と、上記N個の各誘導性負荷について、それに対応す
る電流検出抵抗(即ち、その誘導性負荷に直列の電流検
出抵抗)の両端の電圧差を、その誘導性負荷に流れる電
流値として検出する検出処理部とを備えている。
を達成するためになされた請求項1に記載の誘導性負荷
の電流検出装置は、N個(但し、Nは2以上の整数)の
各誘導性負荷に電流を夫々流すための各通電経路におい
て誘導性負荷に対し直列に接続されたN個の電流検出抵
抗と、上記N個の各誘導性負荷について、それに対応す
る電流検出抵抗(即ち、その誘導性負荷に直列の電流検
出抵抗)の両端の電圧差を、その誘導性負荷に流れる電
流値として検出する検出処理部とを備えている。
【0013】そして特に、この電流検出装置では、上記
各電流検出抵抗の両端のうちで誘導性負荷に接続されて
いない側の端子が、検出処理部の外部で共通接続されて
いると共に、その共通接続された各電流検出抵抗の端子
(以下、共通端子という)の電圧と、各電流検出抵抗の
上記共通端子とは反対側の端子(以下、独立端子とい
う)の各電圧とが、各誘導性負荷に流れる電流値を検出
するための信号として検出処理部の「N+1」個の端子
に入力されている。そして、検出処理部は、上記共通端
子の電圧を基準にして上記各独立端子の電圧を夫々測定
することにより、各電流検出抵抗の両端の電圧差を検出
するように構成されている。
各電流検出抵抗の両端のうちで誘導性負荷に接続されて
いない側の端子が、検出処理部の外部で共通接続されて
いると共に、その共通接続された各電流検出抵抗の端子
(以下、共通端子という)の電圧と、各電流検出抵抗の
上記共通端子とは反対側の端子(以下、独立端子とい
う)の各電圧とが、各誘導性負荷に流れる電流値を検出
するための信号として検出処理部の「N+1」個の端子
に入力されている。そして、検出処理部は、上記共通端
子の電圧を基準にして上記各独立端子の電圧を夫々測定
することにより、各電流検出抵抗の両端の電圧差を検出
するように構成されている。
【0014】このような請求項1の電流検出装置によれ
ば、N個の各誘導性負荷に流れる電流値を検出するため
に検出処理部が入力する信号数を、「N+1」にするこ
とができ、その信号数が「2×N」であった従来装置と
比べて、検出処理部の入力端子数を少なくすることがで
きる。また、図10に示したようなレベルシフト回路を
設ける場合には、そのレベルシフト回路の数も、「2×
N」個から「N+1」個に減らすことができる。
ば、N個の各誘導性負荷に流れる電流値を検出するため
に検出処理部が入力する信号数を、「N+1」にするこ
とができ、その信号数が「2×N」であった従来装置と
比べて、検出処理部の入力端子数を少なくすることがで
きる。また、図10に示したようなレベルシフト回路を
設ける場合には、そのレベルシフト回路の数も、「2×
N」個から「N+1」個に減らすことができる。
【0015】尚、本発明は、M個(但しM>N)の各誘
導性負荷に流れる電流値を夫々検出する装置において、
そのM個のうちのN個の各誘導性負荷に流れる電流値を
夫々検出する部分についてのみ適用することも可能であ
る。つまり、M個のうちの「M−N」個の各誘導性負荷
については、従来装置と同様に、その誘導性負荷に対応
する電流検出抵抗の両端の各電圧が検出処理部に入力さ
れるように構成することも可能である。
導性負荷に流れる電流値を夫々検出する装置において、
そのM個のうちのN個の各誘導性負荷に流れる電流値を
夫々検出する部分についてのみ適用することも可能であ
る。つまり、M個のうちの「M−N」個の各誘導性負荷
については、従来装置と同様に、その誘導性負荷に対応
する電流検出抵抗の両端の各電圧が検出処理部に入力さ
れるように構成することも可能である。
【0016】次に、請求項2に記載の誘導性負荷の電流
検出装置では、請求項1の電流検出装置において、検出
処理部は、A/D変換器を備えていると共に、所定周期
T毎に、前記共通端子の電圧と前記各独立端子の電圧と
を前記A/D変換器にA/D変換させ、前記共通端子の
電圧のA/D変換値と、前記各独立端子の電圧のA/D
変換値との各差分を、各電流検出抵抗の両端の電圧差と
して夫々検出する。
検出装置では、請求項1の電流検出装置において、検出
処理部は、A/D変換器を備えていると共に、所定周期
T毎に、前記共通端子の電圧と前記各独立端子の電圧と
を前記A/D変換器にA/D変換させ、前記共通端子の
電圧のA/D変換値と、前記各独立端子の電圧のA/D
変換値との各差分を、各電流検出抵抗の両端の電圧差と
して夫々検出する。
【0017】この請求項2の電流検出装置によれば、差
動増幅回路のようなアナログ回路を設けなくても、上記
共通端子の電圧を基準にして上記各独立端子の電圧を夫
々測定することができ、その結果、各電流検出抵抗の両
端の電圧差を簡単な構成で検出することができる。
動増幅回路のようなアナログ回路を設けなくても、上記
共通端子の電圧を基準にして上記各独立端子の電圧を夫
々測定することができ、その結果、各電流検出抵抗の両
端の電圧差を簡単な構成で検出することができる。
【0018】ところで、この請求項2の電流検出装置に
おいて、検出処理部は、上記所定周期T毎に、共通端子
の電圧と各独立端子の電圧とをA/D変換器に交互にA
/D変換させ、その各組のA/D変換値の差分を、各電
流検出抵抗の両端の電圧差として夫々検出するようにし
ても良いが、この場合には、図10を用いて説明した従
来装置と同様に、所定周期T毎に「2×N」回のA/D
変換が必要となってしまう。
おいて、検出処理部は、上記所定周期T毎に、共通端子
の電圧と各独立端子の電圧とをA/D変換器に交互にA
/D変換させ、その各組のA/D変換値の差分を、各電
流検出抵抗の両端の電圧差として夫々検出するようにし
ても良いが、この場合には、図10を用いて説明した従
来装置と同様に、所定周期T毎に「2×N」回のA/D
変換が必要となってしまう。
【0019】そこで、請求項2の電流検出装置におい
て、検出処理部は、請求項3に記載の如く、所定周期T
毎に、各独立端子の電圧を1回ずつA/D変換器にA/
D変換させると共に、共通端子の電圧を1回以上且つN
回未満である所定回数だけA/D変換器にA/D変換さ
せるように構成すれば、電流値検出のためのA/D変換
回数を「2×N」回未満に低減することができる。
て、検出処理部は、請求項3に記載の如く、所定周期T
毎に、各独立端子の電圧を1回ずつA/D変換器にA/
D変換させると共に、共通端子の電圧を1回以上且つN
回未満である所定回数だけA/D変換器にA/D変換さ
せるように構成すれば、電流値検出のためのA/D変換
回数を「2×N」回未満に低減することができる。
【0020】そして、この場合、請求項4に記載の如
く、検出処理部が所定周期T毎に共通端子の電圧と各独
立端子の電圧とをA/D変換器に夫々A/D変換させる
順番を、共通端子の電圧のA/D変換タイミングと、各
独立端子の電圧の各A/D変換タイミングとの時間差
が、最小となるように設定すれば、電圧差測定の基準値
である共通端子の電圧を所定周期T毎にA/D変換する
回数が仮に1回であっても、その共通端子の電圧のA/
D変換タイミングと、各独立端子の電圧のA/D変換タ
イミングとの時間差を最小にして、各誘導性負荷につい
ての電流値検出精度を良好にすることができる。
く、検出処理部が所定周期T毎に共通端子の電圧と各独
立端子の電圧とをA/D変換器に夫々A/D変換させる
順番を、共通端子の電圧のA/D変換タイミングと、各
独立端子の電圧の各A/D変換タイミングとの時間差
が、最小となるように設定すれば、電圧差測定の基準値
である共通端子の電圧を所定周期T毎にA/D変換する
回数が仮に1回であっても、その共通端子の電圧のA/
D変換タイミングと、各独立端子の電圧のA/D変換タ
イミングとの時間差を最小にして、各誘導性負荷につい
ての電流値検出精度を良好にすることができる。
【0021】また、請求項3の電流検出装置において、
上記Nが3以上の場合に、電流値の検出精度に一層重点
を置くのであれば、請求項5に記載の如く、検出処理部
は、所定周期T毎に、共通端子の電圧を非連続の順番
(連続しない順番)で2回以上A/D変換器にA/D変
換させるように構成すれば良い。つまり、共通端子の電
圧をA/D変換する2回以上の各A/D変換タイミング
の間に、何れかの独立端子の電圧のA/D変換タイミン
グを挿入するのである。このようにすれば、共通端子の
電圧のA/D変換タイミングと、各独立端子の電圧のA
/D変換タイミングとの時間差を極力小さくすることが
でき、その結果、各誘導性負荷についての電流値検出精
度を更に良好にすることができる。
上記Nが3以上の場合に、電流値の検出精度に一層重点
を置くのであれば、請求項5に記載の如く、検出処理部
は、所定周期T毎に、共通端子の電圧を非連続の順番
(連続しない順番)で2回以上A/D変換器にA/D変
換させるように構成すれば良い。つまり、共通端子の電
圧をA/D変換する2回以上の各A/D変換タイミング
の間に、何れかの独立端子の電圧のA/D変換タイミン
グを挿入するのである。このようにすれば、共通端子の
電圧のA/D変換タイミングと、各独立端子の電圧のA
/D変換タイミングとの時間差を極力小さくすることが
でき、その結果、各誘導性負荷についての電流値検出精
度を更に良好にすることができる。
【0022】次に、請求項6に記載の誘導性負荷の電流
検出装置では、請求項1〜5の電流検出装置において、
前記共通端子及び前記各独立端子の各々と、検出処理部
のA/D変換器との間には、前記各独立端子及び共通端
子の各電圧を夫々入力して、その入力電圧よりも所定の
一定電圧だけ高い電圧を出力するレベルシフト回路が夫
々設けられているが、特に、その各レベルシフト回路
は、前記共通端子の電圧が入力されるレベルシフト回路
と他のレベルシフト回路との距離が、最小となるように
配置されている。
検出装置では、請求項1〜5の電流検出装置において、
前記共通端子及び前記各独立端子の各々と、検出処理部
のA/D変換器との間には、前記各独立端子及び共通端
子の各電圧を夫々入力して、その入力電圧よりも所定の
一定電圧だけ高い電圧を出力するレベルシフト回路が夫
々設けられているが、特に、その各レベルシフト回路
は、前記共通端子の電圧が入力されるレベルシフト回路
と他のレベルシフト回路との距離が、最小となるように
配置されている。
【0023】このような請求項6の電流検出装置によれ
ば、レベルシフト回路を設けることによる前述の利点が
得られる上に、共通端子の電圧が入力されるレベルシフ
ト回路Aと他の各レベルシフト回路Bとの間に温度差に
よる出力特性差が生じるのを抑制して、電流値の検出精
度を良好にすることができる。
ば、レベルシフト回路を設けることによる前述の利点が
得られる上に、共通端子の電圧が入力されるレベルシフ
ト回路Aと他の各レベルシフト回路Bとの間に温度差に
よる出力特性差が生じるのを抑制して、電流値の検出精
度を良好にすることができる。
【0024】つまり、共通端子の電圧が入力されるレベ
ルシフト回路Aと他のレベルシフト回路Bとの間に温度
差が生じて、そのレベルシフト回路Aと他のレベルシフ
ト回路Bとでレベルシフト量(上記一定電圧)に違いが
生じた場合には、レベルシフト回路Aの出力のA/D変
換値と、他のレベルシフト回路Bの出力のA/D変換値
との差分が、電流検出抵抗の両端の電圧差に一致しなく
なり、その結果、電流値の検出精度が低下してしまう
が、請求項6の如く構成することにより、こうした温度
差の影響を防止することができる。
ルシフト回路Aと他のレベルシフト回路Bとの間に温度
差が生じて、そのレベルシフト回路Aと他のレベルシフ
ト回路Bとでレベルシフト量(上記一定電圧)に違いが
生じた場合には、レベルシフト回路Aの出力のA/D変
換値と、他のレベルシフト回路Bの出力のA/D変換値
との差分が、電流検出抵抗の両端の電圧差に一致しなく
なり、その結果、電流値の検出精度が低下してしまう
が、請求項6の如く構成することにより、こうした温度
差の影響を防止することができる。
【0025】次に、請求項7に記載の誘導性負荷の電流
検出装置では、請求項1〜6の電流検出装置において、
前記共通端子と検出処理部とを結ぶ配線パターンPA、
又は、前記共通端子を当該電流検出装置の外部の電位に
接続させるための当該装置のコネクタ端子と前記共通端
子とを結ぶ配線パターンPBを、並列に2系統設けるよ
うにしている。
検出装置では、請求項1〜6の電流検出装置において、
前記共通端子と検出処理部とを結ぶ配線パターンPA、
又は、前記共通端子を当該電流検出装置の外部の電位に
接続させるための当該装置のコネクタ端子と前記共通端
子とを結ぶ配線パターンPBを、並列に2系統設けるよ
うにしている。
【0026】このような請求項7の電流検出装置によれ
ば、配線パターンPAの一方、又は、配線パターンPB
の一方が、何等かの原因で切れてしまっても、正常に機
能することができ、信頼性を向上させることができる。
ば、配線パターンPAの一方、又は、配線パターンPB
の一方が、何等かの原因で切れてしまっても、正常に機
能することができ、信頼性を向上させることができる。
【0027】
【発明の実施の形態】以下、本発明が適用された実施形
態の電子制御装置について、図面を用いて説明する。ま
ず図1は、第1実施形態の電子制御装置(以下、ECU
という)10の構成を表すブロック図である。
態の電子制御装置について、図面を用いて説明する。ま
ず図1は、第1実施形態の電子制御装置(以下、ECU
という)10の構成を表すブロック図である。
【0028】このECU10は、自動車に搭載されたエ
ンジンを目標状態に制御するものであり、そのために、
エンジンに設けられた複数(本実施形態ではN=4個)
のリニアソレノイドS1〜S4を各々に通電制御する。
尚、以下の説明において、各リニアソレノイドS1〜S
4を特に区別しない場合には、そのリニアソレノイドの
符号として、1〜4の番号を除いた“S”、或いは、n
を1〜4の何れかとした“Sn”を用いる。そして、こ
のことは、各リニアソレノイドS1〜S4毎の後述の各
構成要素や信号等についても同様である。
ンジンを目標状態に制御するものであり、そのために、
エンジンに設けられた複数(本実施形態ではN=4個)
のリニアソレノイドS1〜S4を各々に通電制御する。
尚、以下の説明において、各リニアソレノイドS1〜S
4を特に区別しない場合には、そのリニアソレノイドの
符号として、1〜4の番号を除いた“S”、或いは、n
を1〜4の何れかとした“Sn”を用いる。そして、こ
のことは、各リニアソレノイドS1〜S4毎の後述の各
構成要素や信号等についても同様である。
【0029】そして、本ECU10には、リニアソレノ
イドS1〜S4の通電制御を目的として構成された制御
IC12と、エンジンコントロール用のホストCPU1
3とが備えられており、制御IC12は、ホストCPU
13にて演算された各リニアソレノイドS1〜S4に流
すべき電流を表すデータ(目標電流値)に従って、各リ
ニアソレノイドS1〜S4に流れる電流をフィードバッ
ク制御する。
イドS1〜S4の通電制御を目的として構成された制御
IC12と、エンジンコントロール用のホストCPU1
3とが備えられており、制御IC12は、ホストCPU
13にて演算された各リニアソレノイドS1〜S4に流
すべき電流を表すデータ(目標電流値)に従って、各リ
ニアソレノイドS1〜S4に流れる電流をフィードバッ
ク制御する。
【0030】また、本ECU10には、各リニアソレノ
イドS1〜S4をデューティ制御するために制御IC1
2から出力されるリニアソレノイドS1〜S4毎のPW
M信号PWM1〜PWM4に従って、該当するリニアソ
レノイドS1〜S4に電流を流す駆動回路D1〜D4が
備えられている。
イドS1〜S4をデューティ制御するために制御IC1
2から出力されるリニアソレノイドS1〜S4毎のPW
M信号PWM1〜PWM4に従って、該当するリニアソ
レノイドS1〜S4に電流を流す駆動回路D1〜D4が
備えられている。
【0031】そして、各駆動回路Dn(D1〜D4)
は、車両のバッテリ(図示省略)のプラス端子の電圧
(バッテリ電圧)VBにソースが接続され、ドレインが
通電対象のリニアソレノイドSnに接続されたスイッチ
ング素子としてのPチャンネルMOSFET(以下単に
FETという)14と、そのFET14のゲートにコレ
クタが接続され、エミッタがグランド電位に接続された
NPNトランジスタ15と、FET14のドレインとグ
ランド電位との間に、アノードをグランド電位側にして
接続されたフライバックエネルギー吸収用のダイオード
16とから構成されており、上記NPNトランジスタ1
5のベースに、制御IC12からのPWM信号PWMn
(例えば、駆動回路D1ならばPWM1)が供給される
ようになっている。
は、車両のバッテリ(図示省略)のプラス端子の電圧
(バッテリ電圧)VBにソースが接続され、ドレインが
通電対象のリニアソレノイドSnに接続されたスイッチ
ング素子としてのPチャンネルMOSFET(以下単に
FETという)14と、そのFET14のゲートにコレ
クタが接続され、エミッタがグランド電位に接続された
NPNトランジスタ15と、FET14のドレインとグ
ランド電位との間に、アノードをグランド電位側にして
接続されたフライバックエネルギー吸収用のダイオード
16とから構成されており、上記NPNトランジスタ1
5のベースに、制御IC12からのPWM信号PWMn
(例えば、駆動回路D1ならばPWM1)が供給される
ようになっている。
【0032】尚、ダイオード16のアノードは、本EC
U10内の2系統のグランド電位のうち、本ECU10
にて全リニアソレノイドS1〜S4の電流が流れるコネ
クタ端子であるパワー系接地端子Jpによりバッテリの
マイナス端子に接続されるパワー系グランド電位Epに
接続されている。また、NPNトランジスタ15のエミ
ッタは、本ECU10にてパワー系接地端子Jpとは異
なるコネクタ端子である信号系接地端子Jsによりバッ
テリのマイナス端子に接続される信号系グランド電位E
sに接続されている。そして、パワー系接地端子Jpと
信号系接地端子Jsとの各々は、本ECU10の外部に
配設された別々のグランド線を介してバッテリのマイナ
ス端子に接続されている。
U10内の2系統のグランド電位のうち、本ECU10
にて全リニアソレノイドS1〜S4の電流が流れるコネ
クタ端子であるパワー系接地端子Jpによりバッテリの
マイナス端子に接続されるパワー系グランド電位Epに
接続されている。また、NPNトランジスタ15のエミ
ッタは、本ECU10にてパワー系接地端子Jpとは異
なるコネクタ端子である信号系接地端子Jsによりバッ
テリのマイナス端子に接続される信号系グランド電位E
sに接続されている。そして、パワー系接地端子Jpと
信号系接地端子Jsとの各々は、本ECU10の外部に
配設された別々のグランド線を介してバッテリのマイナ
ス端子に接続されている。
【0033】更に、本ECU10には、各リニアソレノ
イドS1〜S4毎に、電流検出抵抗R1〜R4が備えら
れている。そして、その各電流検出抵抗Rn(R1〜R
4)の一端は、該当するリニアソレノイドSnの駆動回
路Dn側とは反対側の端部に、本ECU10のコネクタ
端子Jn(J1〜J4)を介して夫々独立に接続されて
おり、また、各電流検出抵抗Rnの他端は、パワー系接
地端子Jp(パワー系グランド電位Ep)に共通接続さ
れている。つまり、バッテリ電圧VBだけ電位差のある
通電経路中に、駆動回路Dn(D1〜D4)のFET1
4と、誘導性負荷としてのリニアソレノイドSn(S1
〜S4)と、電流検出抵抗Rn(R1〜R4)とが、直
列に接続されている。
イドS1〜S4毎に、電流検出抵抗R1〜R4が備えら
れている。そして、その各電流検出抵抗Rn(R1〜R
4)の一端は、該当するリニアソレノイドSnの駆動回
路Dn側とは反対側の端部に、本ECU10のコネクタ
端子Jn(J1〜J4)を介して夫々独立に接続されて
おり、また、各電流検出抵抗Rnの他端は、パワー系接
地端子Jp(パワー系グランド電位Ep)に共通接続さ
れている。つまり、バッテリ電圧VBだけ電位差のある
通電経路中に、駆動回路Dn(D1〜D4)のFET1
4と、誘導性負荷としてのリニアソレノイドSn(S1
〜S4)と、電流検出抵抗Rn(R1〜R4)とが、直
列に接続されている。
【0034】そして、本ECU10では、例えばリニア
ソレノイドS1について説明すると、制御IC12から
のPWM信号PWM1がハイレベルであるときに、駆動
回路D1のNPNトランジスタ15がオンし、それに伴
いFET14がオンして、バッテリからリニアソレノイ
ドS1への通電経路が導通され、逆に、PWM信号PW
M1がローレベルであるときに、駆動回路D1のNPN
トランジスタ15及びFET14がオフ状態となり、リ
ニアソレノイドS1への通電経路が遮断される。このよ
うに、制御IC12から出力されるPWM信号PWM1
〜PWM4に従い、各駆動回路D1〜D4のFET14
がオン・オフすることにより、各リニアソレノイドS1
〜S4に流れる電流がデューティ制御される。
ソレノイドS1について説明すると、制御IC12から
のPWM信号PWM1がハイレベルであるときに、駆動
回路D1のNPNトランジスタ15がオンし、それに伴
いFET14がオンして、バッテリからリニアソレノイ
ドS1への通電経路が導通され、逆に、PWM信号PW
M1がローレベルであるときに、駆動回路D1のNPN
トランジスタ15及びFET14がオフ状態となり、リ
ニアソレノイドS1への通電経路が遮断される。このよ
うに、制御IC12から出力されるPWM信号PWM1
〜PWM4に従い、各駆動回路D1〜D4のFET14
がオン・オフすることにより、各リニアソレノイドS1
〜S4に流れる電流がデューティ制御される。
【0035】また、本ECU10において、各電流検出
抵抗R1〜R4の高圧側の端子(即ち、リニアソレノイ
ドS1〜S4に接続される方の端部)は、入力保護用の
抵抗Ri1H,Ri2H,Ri3H,Ri4Hを介し
て、制御IC12の4つの各入力端子に夫々接続されて
おり、同様に、電流検出抵抗R1〜R4の共通接続され
た低圧側の端子(即ち、パワー系接地端子Jpに接続さ
れる方の端部であり、以下、共通端子という)も、入力
保護用の抵抗RiLを介して、制御IC12の他の1つ
の入力端子に接続されている。尚、本実施形態では、各
電流検出抵抗R1〜R4の高圧側の端子が、独立端子に
相当している。
抵抗R1〜R4の高圧側の端子(即ち、リニアソレノイ
ドS1〜S4に接続される方の端部)は、入力保護用の
抵抗Ri1H,Ri2H,Ri3H,Ri4Hを介し
て、制御IC12の4つの各入力端子に夫々接続されて
おり、同様に、電流検出抵抗R1〜R4の共通接続され
た低圧側の端子(即ち、パワー系接地端子Jpに接続さ
れる方の端部であり、以下、共通端子という)も、入力
保護用の抵抗RiLを介して、制御IC12の他の1つ
の入力端子に接続されている。尚、本実施形態では、各
電流検出抵抗R1〜R4の高圧側の端子が、独立端子に
相当している。
【0036】次に、制御IC12は、電流検出抵抗R1
〜R4の高圧側の各端子電圧V1H,V2H,V3H,
V4Hが上記抵抗Ri1H〜Ri4Hを介して夫々入力
され、その入力電圧よりも一定電圧Vs(例えば1.5
V)だけ高い電圧を出力する4つのレベルシフト回路2
1−1H,21−2H,21−3H,21−4Hと、電
流検出抵抗R1〜R4の低圧側の共通端子の電圧VLが
上記抵抗RiLを介して入力され、その入力電圧よりも
上記一定電圧Vsだけ高い電圧を出力するレベルシフト
回路21−Lとを備えている。
〜R4の高圧側の各端子電圧V1H,V2H,V3H,
V4Hが上記抵抗Ri1H〜Ri4Hを介して夫々入力
され、その入力電圧よりも一定電圧Vs(例えば1.5
V)だけ高い電圧を出力する4つのレベルシフト回路2
1−1H,21−2H,21−3H,21−4Hと、電
流検出抵抗R1〜R4の低圧側の共通端子の電圧VLが
上記抵抗RiLを介して入力され、その入力電圧よりも
上記一定電圧Vsだけ高い電圧を出力するレベルシフト
回路21−Lとを備えている。
【0037】尚、上記5つのレベルシフト回路21−1
H〜21−4H,21−Lは、全く同じ回路構成のもの
である。また、nを1〜4の何れかであるとすると、各
図及び以下の説明において、“VnH”とは、抵抗Ri
nHを介して制御IC12に入力される電流検出抵抗R
nの高圧側の端子電圧のことであり、“VsnH”と
は、VnHを入力としたレベルシフト回路21−nHの
出力電圧のことである。一方、“VsL”は、レベルシ
フト回路21−Lの出力電圧のことである。
H〜21−4H,21−Lは、全く同じ回路構成のもの
である。また、nを1〜4の何れかであるとすると、各
図及び以下の説明において、“VnH”とは、抵抗Ri
nHを介して制御IC12に入力される電流検出抵抗R
nの高圧側の端子電圧のことであり、“VsnH”と
は、VnHを入力としたレベルシフト回路21−nHの
出力電圧のことである。一方、“VsL”は、レベルシ
フト回路21−Lの出力電圧のことである。
【0038】そして更に、制御IC12は、上記5個の
レベルシフト回路21−1H〜21−4H,21−Lの
各出力電圧Vs1H〜Vs4H,VsLが入力され、そ
のうちの1つを選択して出力するマルチプレクサ(MP
X)22と、マルチプレクサ22によって選択された電
圧をA/D変換するA/D変換器23と、マルチプレク
サ22及びA/D変換器23を制御するCPU24と、
CPU24が実行するプログラムなどが格納されたRO
M25と、CPU24が処理の実行に用いるRAM26
と、CPU24によってセットされる各リニアソレノイ
ドS1〜S4毎のPWMデータに従って、そのPWMデ
ータが表すデューティ比のPWM信号PWM1〜PWM
4を各駆動回路D1〜D4に出力するPWM信号出力回
路27とを内蔵している。
レベルシフト回路21−1H〜21−4H,21−Lの
各出力電圧Vs1H〜Vs4H,VsLが入力され、そ
のうちの1つを選択して出力するマルチプレクサ(MP
X)22と、マルチプレクサ22によって選択された電
圧をA/D変換するA/D変換器23と、マルチプレク
サ22及びA/D変換器23を制御するCPU24と、
CPU24が実行するプログラムなどが格納されたRO
M25と、CPU24が処理の実行に用いるRAM26
と、CPU24によってセットされる各リニアソレノイ
ドS1〜S4毎のPWMデータに従って、そのPWMデ
ータが表すデューティ比のPWM信号PWM1〜PWM
4を各駆動回路D1〜D4に出力するPWM信号出力回
路27とを内蔵している。
【0039】ここで、上記PWMデータは、PWM信号
の1周期時間を表す周期データと、PWM信号の1周期
内に該PWM信号をアクティブレベル(即ち、リニアソ
レノイドSに通電する方のレベルであり、本実施形態で
はハイレベル)に保持すべきオン時間を表すオン時間デ
ータとからなっている。
の1周期時間を表す周期データと、PWM信号の1周期
内に該PWM信号をアクティブレベル(即ち、リニアソ
レノイドSに通電する方のレベルであり、本実施形態で
はハイレベル)に保持すべきオン時間を表すオン時間デ
ータとからなっている。
【0040】そして、PWM信号出力回路27は、出力
する各PWM信号PWM1〜PWM4について、そのP
WM信号の周期を、該当するPWMデータの周期データ
が示す周期に設定すると共に、その周期中に、該当する
PWMデータのオン時間データが示す時間だけ、そのP
WM信号の出力レベルをアクティブレベル(ハイレベ
ル)にすることにより、各PWM信号PWM1〜PWM
4を、該当するPWMデータが示すデューティ比の信号
にする。尚、このようなPWM信号出力回路について
は、例えば特開平11−308107号公報や特開20
00−116182号公報に詳しく記載されている。ま
た、本実施形態において、PWM信号PWM1〜PWM
4の周期は一定であり、PWMデータ中の周期データは
変更されないため、以下の説明において、PWMデータ
とは、上記オン時間データのことを指すものとする。
する各PWM信号PWM1〜PWM4について、そのP
WM信号の周期を、該当するPWMデータの周期データ
が示す周期に設定すると共に、その周期中に、該当する
PWMデータのオン時間データが示す時間だけ、そのP
WM信号の出力レベルをアクティブレベル(ハイレベ
ル)にすることにより、各PWM信号PWM1〜PWM
4を、該当するPWMデータが示すデューティ比の信号
にする。尚、このようなPWM信号出力回路について
は、例えば特開平11−308107号公報や特開20
00−116182号公報に詳しく記載されている。ま
た、本実施形態において、PWM信号PWM1〜PWM
4の周期は一定であり、PWMデータ中の周期データは
変更されないため、以下の説明において、PWMデータ
とは、上記オン時間データのことを指すものとする。
【0041】このようなECU10においては、制御I
C12のPWM信号出力回路27から出力されるPWM
信号PWM1〜PWM4に従い、各駆動回路D1〜D4
のFET14がオン・オフして、各リニアソレノイドS
1〜S4に流れる電流がデューティ制御され、図2に示
すように、各電流検出抵抗R1〜R4の両端には、該当
するリニアソレノイドS1〜S4に流れる電流に比例し
た電圧が発生する。
C12のPWM信号出力回路27から出力されるPWM
信号PWM1〜PWM4に従い、各駆動回路D1〜D4
のFET14がオン・オフして、各リニアソレノイドS
1〜S4に流れる電流がデューティ制御され、図2に示
すように、各電流検出抵抗R1〜R4の両端には、該当
するリニアソレノイドS1〜S4に流れる電流に比例し
た電圧が発生する。
【0042】そこで、制御IC12において、CPU2
4は、各リニアソレノイドS1〜S4に実際に流れてい
る電流値(実電流値)を、所定周期T毎に、以下の手順
で検出する。まず、CPU24は、図2の一点鎖線で囲
んだ部分に該当する図3に示す如く、マルチプレクサ2
2に、レベルシフト回路21−1H〜21−4H,21
−Lの各出力電圧Vs1H〜Vs4H,VsLを、Vs
1H→Vs2H→VsL→Vs3H→Vs4H、という
順に切り替えて出力させることで、A/D変換器23
に、電流検出抵抗R1〜R4の共通端子の電圧VLに相
当するVsLと、電流検出抵抗R1〜R4の各独立端子
の電圧V1H〜V4Hに相当するVs1H〜Vs4Hと
を、Vs1H→Vs2H→VsL→Vs3H→Vs4H
の順にA/D変換させ、その各A/D変換値を、RAM
26又は他のバッファ等に一時保存する。
4は、各リニアソレノイドS1〜S4に実際に流れてい
る電流値(実電流値)を、所定周期T毎に、以下の手順
で検出する。まず、CPU24は、図2の一点鎖線で囲
んだ部分に該当する図3に示す如く、マルチプレクサ2
2に、レベルシフト回路21−1H〜21−4H,21
−Lの各出力電圧Vs1H〜Vs4H,VsLを、Vs
1H→Vs2H→VsL→Vs3H→Vs4H、という
順に切り替えて出力させることで、A/D変換器23
に、電流検出抵抗R1〜R4の共通端子の電圧VLに相
当するVsLと、電流検出抵抗R1〜R4の各独立端子
の電圧V1H〜V4Hに相当するVs1H〜Vs4Hと
を、Vs1H→Vs2H→VsL→Vs3H→Vs4H
の順にA/D変換させ、その各A/D変換値を、RAM
26又は他のバッファ等に一時保存する。
【0043】尚、図3及び後述する図4,5の「A/D
タイミング」と記した段において、「1H」は、電流検
出抵抗R1の高圧側の端子電圧についてのA/D変換タ
イミング(即ち、Vs1HのA/D変換タイミング)を
表しており、同様に、「2H」,「3H」,「4H」の
各々は、電流検出抵抗R2〜R4の高圧側の端子電圧に
ついての各A/D変換タイミングを表している。また、
「L」は、電流検出抵抗R1〜R4の低圧側である共通
端子の電圧についてのA/D変換タイミング(即ち、V
sLのA/D変換タイミング)を表している。一方、こ
うした各電圧のA/D変換を実施する所定周期Tは、P
WM信号PWM1〜PWM4の周期(PWM周期)に比
べて十分に短い時間となっている。
タイミング」と記した段において、「1H」は、電流検
出抵抗R1の高圧側の端子電圧についてのA/D変換タ
イミング(即ち、Vs1HのA/D変換タイミング)を
表しており、同様に、「2H」,「3H」,「4H」の
各々は、電流検出抵抗R2〜R4の高圧側の端子電圧に
ついての各A/D変換タイミングを表している。また、
「L」は、電流検出抵抗R1〜R4の低圧側である共通
端子の電圧についてのA/D変換タイミング(即ち、V
sLのA/D変換タイミング)を表している。一方、こ
うした各電圧のA/D変換を実施する所定周期Tは、P
WM信号PWM1〜PWM4の周期(PWM周期)に比
べて十分に短い時間となっている。
【0044】そして、CPU24は、図3にて「F/B
計算タイミング」と記した最下段に示すように、Vs1
H〜Vs4H,VsLのA/D変換を終えると、各リニ
アソレノイドSn(n=1〜4)について、VsLのA
/D変換値(共通端子の電圧のA/D変換値に相当)
と、VsnHのA/D変換値との差分(=VsnH−V
sL)を、そのリニアソレノイドSnに流れている実電
流値として検出する。尚、この差分(=VsnH−Vs
L)は、VLを基準にしてVnHを測定した値であると
共に、リニアソレノイドSnに対応する電流検出抵抗R
nの両端の電圧差である。
計算タイミング」と記した最下段に示すように、Vs1
H〜Vs4H,VsLのA/D変換を終えると、各リニ
アソレノイドSn(n=1〜4)について、VsLのA
/D変換値(共通端子の電圧のA/D変換値に相当)
と、VsnHのA/D変換値との差分(=VsnH−V
sL)を、そのリニアソレノイドSnに流れている実電
流値として検出する。尚、この差分(=VsnH−Vs
L)は、VLを基準にしてVnHを測定した値であると
共に、リニアソレノイドSnに対応する電流検出抵抗R
nの両端の電圧差である。
【0045】つまり、CPU24は、「Vs1HのA/
D変換値−VsLのA/D変換値」の値をリニアソレノ
イドS1の実電流値として検出し、「Vs2HのA/D
変換値−VsLのA/D変換値」の値をリニアソレノイ
ドS2の実電流値として検出し、「Vs3HのA/D変
換値−VsLのA/D変換値」の値をリニアソレノイド
S3の実電流値として検出し、「Vs4HのA/D変換
値−VsLのA/D変換値」の値をリニアソレノイドS
4の実電流値として検出する。
D変換値−VsLのA/D変換値」の値をリニアソレノ
イドS1の実電流値として検出し、「Vs2HのA/D
変換値−VsLのA/D変換値」の値をリニアソレノイ
ドS2の実電流値として検出し、「Vs3HのA/D変
換値−VsLのA/D変換値」の値をリニアソレノイド
S3の実電流値として検出し、「Vs4HのA/D変換
値−VsLのA/D変換値」の値をリニアソレノイドS
4の実電流値として検出する。
【0046】そして更に、CPU24は、各リニアソレ
ノイドSn(n=1〜4)について、上記の手順で検出
した電流値をホストCPU13からの目標電流値と一致
させるためのPWM信号PWMnのデューティ比を夫々
計算し、その計算結果に応じた各リニアソレノイドSn
毎のPWMデータをPWM信号出力回路27にセットす
る。尚、CPU24は、ホストCPU13との定期通信
により、そのホストCPU13から各リニアソレノイド
S1〜S4の目標電流値を取り込んでいる。
ノイドSn(n=1〜4)について、上記の手順で検出
した電流値をホストCPU13からの目標電流値と一致
させるためのPWM信号PWMnのデューティ比を夫々
計算し、その計算結果に応じた各リニアソレノイドSn
毎のPWMデータをPWM信号出力回路27にセットす
る。尚、CPU24は、ホストCPU13との定期通信
により、そのホストCPU13から各リニアソレノイド
S1〜S4の目標電流値を取り込んでいる。
【0047】すると、PWM信号出力回路27にて、C
PU24からの各PWMデータに対応したデューティ比
のPWM信号PWM1〜PWM4が生成され、そのPW
M信号PWM1〜PWM4が該当する駆動回路D1〜D
4のNPNトランジスタ15に出力される。そして、こ
のPWM信号PWM1〜PWM4により、各駆動回路D
1〜D4のNPNトランジスタ15及びFET14がデ
ューティ駆動され、リニアソレノイドS1〜S4の電流
が制御される。
PU24からの各PWMデータに対応したデューティ比
のPWM信号PWM1〜PWM4が生成され、そのPW
M信号PWM1〜PWM4が該当する駆動回路D1〜D
4のNPNトランジスタ15に出力される。そして、こ
のPWM信号PWM1〜PWM4により、各駆動回路D
1〜D4のNPNトランジスタ15及びFET14がデ
ューティ駆動され、リニアソレノイドS1〜S4の電流
が制御される。
【0048】尚、レベルシフト回路21−1H〜21−
4H,21−Lを設けている理由は、図10の従来装置
100について述べた理由と同じである。つまり、本E
CU10においても、電流検出抵抗R1〜R4の低圧側
の端子は、当該ECU10のパワー系グランド電位Ep
に接続されており、A/D変換器23やCPU24等を
内蔵する制御IC12の接地端子は、当該ECU10の
信号系グランド電位Esに接続されている。このため、
両グランド電位Es,Epの変動によりEs>Epとな
っても、A/D変換器23にEs以上の正の電圧が入力
されるように、レベルシフト回路21−1H〜21−4
H,21−Lを設けている。更に、レベルシフト回路2
1−1H〜21−4H,21−Lを設けることで、A/
D変換器23を、前述の0点誤差の影響が無い領域で動
作させることもできる。
4H,21−Lを設けている理由は、図10の従来装置
100について述べた理由と同じである。つまり、本E
CU10においても、電流検出抵抗R1〜R4の低圧側
の端子は、当該ECU10のパワー系グランド電位Ep
に接続されており、A/D変換器23やCPU24等を
内蔵する制御IC12の接地端子は、当該ECU10の
信号系グランド電位Esに接続されている。このため、
両グランド電位Es,Epの変動によりEs>Epとな
っても、A/D変換器23にEs以上の正の電圧が入力
されるように、レベルシフト回路21−1H〜21−4
H,21−Lを設けている。更に、レベルシフト回路2
1−1H〜21−4H,21−Lを設けることで、A/
D変換器23を、前述の0点誤差の影響が無い領域で動
作させることもできる。
【0049】以上のように本実施形態のECU10で
は、各電流検出抵抗R1〜R4の両端のうちでリニアソ
レノイドS1〜S4側とは反対の低圧側の端子が、検出
処理部としての制御IC12の外部で共通接続されてお
り、その電流検出抵抗R1〜R4の共通接続された端子
(共通端子)の電圧VLと、各電流検出抵抗R1〜R4
の高圧側の端子である独立端子の各電圧V1H〜V4H
とが、各リニアソレノイドS1〜S4に流れる電流値を
検出するための信号として、制御IC12の5個の入力
端子に入力されている。
は、各電流検出抵抗R1〜R4の両端のうちでリニアソ
レノイドS1〜S4側とは反対の低圧側の端子が、検出
処理部としての制御IC12の外部で共通接続されてお
り、その電流検出抵抗R1〜R4の共通接続された端子
(共通端子)の電圧VLと、各電流検出抵抗R1〜R4
の高圧側の端子である独立端子の各電圧V1H〜V4H
とが、各リニアソレノイドS1〜S4に流れる電流値を
検出するための信号として、制御IC12の5個の入力
端子に入力されている。
【0050】そして、制御IC12は、上記共通端子の
電圧VLを基準にして上記各独立端子の電圧V1H〜V
4Hを夫々測定することにより、各リニアソレノイドS
1〜S4の実電流値に相当する各電流検出抵抗R1〜R
4の両端電圧差を検出するようになっている。具体的に
は、所定周期T毎に、VLを入力としたレベルシフト回
路21−Lの出力VsLと、V1H〜V4Hの各々を入
力とした各レベルシフト回路21−1H〜21−4Hの
出力Vs1H〜Vs4Hとを、夫々A/D変換し、上記
共通端子の電圧のA/D変換値に相当するVsLのA/
D変換値と、上記各独立端子の電圧のA/D変換値に相
当するVs1H〜Vs4HのA/D変換値との各差分
(=VsnH−VsL;n=1〜4)を、各電流検出抵
抗R1〜R4の両端電圧差として夫々検出している。
電圧VLを基準にして上記各独立端子の電圧V1H〜V
4Hを夫々測定することにより、各リニアソレノイドS
1〜S4の実電流値に相当する各電流検出抵抗R1〜R
4の両端電圧差を検出するようになっている。具体的に
は、所定周期T毎に、VLを入力としたレベルシフト回
路21−Lの出力VsLと、V1H〜V4Hの各々を入
力とした各レベルシフト回路21−1H〜21−4Hの
出力Vs1H〜Vs4Hとを、夫々A/D変換し、上記
共通端子の電圧のA/D変換値に相当するVsLのA/
D変換値と、上記各独立端子の電圧のA/D変換値に相
当するVs1H〜Vs4HのA/D変換値との各差分
(=VsnH−VsL;n=1〜4)を、各電流検出抵
抗R1〜R4の両端電圧差として夫々検出している。
【0051】このため本実施形態のECU10によれ
ば、4個の各リニアソレノイドS1〜S4の実電流値を
検出するために制御IC12が入力する信号数を、「4
+1」の5つにすることができ、その信号数が8(=2
×4)であった従来装置と比べて、制御IC12の入力
端子数を少なくすることができる。また、レベルシフト
回路の数も、従来8個必要であったのを、5個に減らす
ことができる。
ば、4個の各リニアソレノイドS1〜S4の実電流値を
検出するために制御IC12が入力する信号数を、「4
+1」の5つにすることができ、その信号数が8(=2
×4)であった従来装置と比べて、制御IC12の入力
端子数を少なくすることができる。また、レベルシフト
回路の数も、従来8個必要であったのを、5個に減らす
ことができる。
【0052】そして更に、本実施形態のECU10にお
いて、制御IC12は、所定周期T毎に、VLに対応し
たレベルシフト回路21−Lの出力VsLを1回だけA
/D変換するようにしているため、各リニアソレノイド
S1〜S4の電流値検出のためのA/D変換回数を、
「4+1」の5回にまで低減することができる。
いて、制御IC12は、所定周期T毎に、VLに対応し
たレベルシフト回路21−Lの出力VsLを1回だけA
/D変換するようにしているため、各リニアソレノイド
S1〜S4の電流値検出のためのA/D変換回数を、
「4+1」の5回にまで低減することができる。
【0053】しかも、制御IC12は、レベルシフト回
路21−1H〜21−4H,21−Lの各出力電圧Vs
1H〜Vs4H,VsLを、図3に示したように、Vs
1H→Vs2H→VsL→Vs3H→Vs4Hの順番で
A/D変換するようにしており、この順番により、電流
検出抵抗R1〜R4の共通端子の電圧についてのA/D
変換タイミング(VsLのA/D変換タイミング)と、
各独立端子の電圧についての各A/D変換タイミング
(Vs1H〜Vs4Hの各A/D変換タイミング)との
時間差(より詳しくは、その各時間差の総和)が最小と
なるため、各リニアソレノイドS1〜S4についての電
流値検出精度を良好にすることができる。
路21−1H〜21−4H,21−Lの各出力電圧Vs
1H〜Vs4H,VsLを、図3に示したように、Vs
1H→Vs2H→VsL→Vs3H→Vs4Hの順番で
A/D変換するようにしており、この順番により、電流
検出抵抗R1〜R4の共通端子の電圧についてのA/D
変換タイミング(VsLのA/D変換タイミング)と、
各独立端子の電圧についての各A/D変換タイミング
(Vs1H〜Vs4Hの各A/D変換タイミング)との
時間差(より詳しくは、その各時間差の総和)が最小と
なるため、各リニアソレノイドS1〜S4についての電
流値検出精度を良好にすることができる。
【0054】つまり、例えば図4に示すように、レベル
シフト回路21−1H〜21−4H,21−Lの各出力
電圧Vs1H〜Vs4H,VsLを、Vs1H→Vs2
H→Vs3H→Vs4H→VsLの順番でA/D変換す
るようにしたならば、Vs1HのA/D変換タイミング
とVsLのA/D変換タイミングとの時間差は、A/D
変換器23がA/D変換を4回実施する分の時間にまで
長くなり(換言すれば、VsLのA/D変換タイミング
がVs1HのA/変換タイミングから最短の1回分より
も更に3回分遅れてしまい)、その結果、Vs1Hに該
当する電流検出抵抗R1の両端電圧差の検出精度が悪化
してしまう。特に、1チャンネル当たりのA/D変換時
間(A/D変換1回分の時間)が長い場合、影響度が大
きい。
シフト回路21−1H〜21−4H,21−Lの各出力
電圧Vs1H〜Vs4H,VsLを、Vs1H→Vs2
H→Vs3H→Vs4H→VsLの順番でA/D変換す
るようにしたならば、Vs1HのA/D変換タイミング
とVsLのA/D変換タイミングとの時間差は、A/D
変換器23がA/D変換を4回実施する分の時間にまで
長くなり(換言すれば、VsLのA/D変換タイミング
がVs1HのA/変換タイミングから最短の1回分より
も更に3回分遅れてしまい)、その結果、Vs1Hに該
当する電流検出抵抗R1の両端電圧差の検出精度が悪化
してしまう。特に、1チャンネル当たりのA/D変換時
間(A/D変換1回分の時間)が長い場合、影響度が大
きい。
【0055】これに対して、図3のA/D変換順序を採
用すれば、VsLのA/D変換の順番が真ん中であり、
そのVsLのA/D変換タイミングと、Vs1H〜Vs
4HのA/D変換タイミングとの各時間差が、A/D変
換2回分の時間よりも長くならなず、その各時間差の総
和が最小となるため、各電流検出抵抗R1〜R4の両端
電圧差の検出精度を良好にすることができる。尚、リニ
アソレノイドSの数Nが奇数である場合、VsLのA/
D変換の順番を厳密に真ん中に設定することはできない
が、考え方は同様である。つまり、リニアソレノイドS
の数Nが奇数の場合、VsLのA/D変換の順番は、1
番目から数えて「(N+1)/2」番目又は「(N+
1)/2+1」番目にすれば良い。
用すれば、VsLのA/D変換の順番が真ん中であり、
そのVsLのA/D変換タイミングと、Vs1H〜Vs
4HのA/D変換タイミングとの各時間差が、A/D変
換2回分の時間よりも長くならなず、その各時間差の総
和が最小となるため、各電流検出抵抗R1〜R4の両端
電圧差の検出精度を良好にすることができる。尚、リニ
アソレノイドSの数Nが奇数である場合、VsLのA/
D変換の順番を厳密に真ん中に設定することはできない
が、考え方は同様である。つまり、リニアソレノイドS
の数Nが奇数の場合、VsLのA/D変換の順番は、1
番目から数えて「(N+1)/2」番目又は「(N+
1)/2+1」番目にすれば良い。
【0056】一方、本実施形態のECU10において、
電流値の検出精度に一層重点を置くのであれば、図5に
示す如く、所定周期T毎に、VsLを、連続しない順番
で複数回(この例では2回)A/D変換するようにして
も良い。具体的には、Vs1H〜Vs4H,VsLを、
Vs1H→VsL→Vs2H→Vs3H→VsL→Vs
4Hの順番でA/D変換するのである。
電流値の検出精度に一層重点を置くのであれば、図5に
示す如く、所定周期T毎に、VsLを、連続しない順番
で複数回(この例では2回)A/D変換するようにして
も良い。具体的には、Vs1H〜Vs4H,VsLを、
Vs1H→VsL→Vs2H→Vs3H→VsL→Vs
4Hの順番でA/D変換するのである。
【0057】そして、図5のA/D変換順序を採用すれ
ば、同図にて「F/B計算タイミング」と記した最下段
に示すように、Vs1HとVs2Hとの各A/D変換値
については、VsLの1回目のA/D変換値に対する差
分を求め、また、Vs3HとVs4Hとの各A/D変換
値については、VsLの2回目のA/D変換値に対する
差分を求めることにより、差分算出対象の両A/D変換
値のA/D変換タイミング差を、最短のA/D変換1回
分にすることができる。尚、リニアソレノイドSの数N
が4個より多くても考え方は同様であり、VsLが2,
5,8,11,…といった「2+3y;y=0以上の整
数」の各順番でA/D変換されるようにすれば良い。
ば、同図にて「F/B計算タイミング」と記した最下段
に示すように、Vs1HとVs2Hとの各A/D変換値
については、VsLの1回目のA/D変換値に対する差
分を求め、また、Vs3HとVs4Hとの各A/D変換
値については、VsLの2回目のA/D変換値に対する
差分を求めることにより、差分算出対象の両A/D変換
値のA/D変換タイミング差を、最短のA/D変換1回
分にすることができる。尚、リニアソレノイドSの数N
が4個より多くても考え方は同様であり、VsLが2,
5,8,11,…といった「2+3y;y=0以上の整
数」の各順番でA/D変換されるようにすれば良い。
【0058】ところで、本実施形態のECU10におい
て、制御IC12内の各レベルシフト回路21−1H〜
21−4H,21−Lは、図6(b)に示すように、電
流検出抵抗R1〜R4の共通端子の電圧VLが入力され
るレベルシフト回路21−Lと、電流検出抵抗R1〜R
4の独立端子の電圧V1H〜V4Hの各々が入力される
各レベルシフト回路21−1H〜21−4Hとの距離
が、最小となるように配置されている。具体的には、各
レベルシフト回路21−1H〜21−4H,21−L
を、レベルシフト回路21−Lが中央付近となり、他の
レベルシフト回路21−1H〜21−4Hがそのレベル
シフト回路21−Lを囲むように配置している。
て、制御IC12内の各レベルシフト回路21−1H〜
21−4H,21−Lは、図6(b)に示すように、電
流検出抵抗R1〜R4の共通端子の電圧VLが入力され
るレベルシフト回路21−Lと、電流検出抵抗R1〜R
4の独立端子の電圧V1H〜V4Hの各々が入力される
各レベルシフト回路21−1H〜21−4Hとの距離
が、最小となるように配置されている。具体的には、各
レベルシフト回路21−1H〜21−4H,21−L
を、レベルシフト回路21−Lが中央付近となり、他の
レベルシフト回路21−1H〜21−4Hがそのレベル
シフト回路21−Lを囲むように配置している。
【0059】このため、共通端子の電圧VLが入力され
るレベルシフト回路21−Lと他の各レベルシフト回路
21−1H〜21−4Hとの間に温度差による出力特性
差が生じるのを抑制して、電流値の検出精度を良好にす
ることができる。例えば、各レベルシフト回路21−1
H〜21−4H,21−Lを、図6(a)の如く直列の
並びで配置したとすると、レベルシフト回路21−Lと
他のレベルシフト回路21−1H〜21−4Hのうちの
何れか(ここではレベルシフト回路21−1Hとする)
との距離が大きくなる。すると、そのレベルシフト回路
21−1Hとレベルシフト回路21−Lとの間に温度差
が生じて、その両レベルシフト回路21−1H,21−
Lにレベルシフト量Vsの相違が生じる可能性がある。
そして、レベルシフト回路21−1Hとレベルシフト回
路21−Lとでレベルシフト量Vsに違いが生じた場合
には、レベルシフト回路21−1Hの出力Vs1HのA
/D変換値と、レベルシフト回路21−Lの出力VsL
のA/D変換値との差分(Vs1H−VsL)が、電流
検出抵抗R1の両端電圧差(V1H−VL)に一致しな
くなり、その結果、電流値の検出精度が低下してしま
う。
るレベルシフト回路21−Lと他の各レベルシフト回路
21−1H〜21−4Hとの間に温度差による出力特性
差が生じるのを抑制して、電流値の検出精度を良好にす
ることができる。例えば、各レベルシフト回路21−1
H〜21−4H,21−Lを、図6(a)の如く直列の
並びで配置したとすると、レベルシフト回路21−Lと
他のレベルシフト回路21−1H〜21−4Hのうちの
何れか(ここではレベルシフト回路21−1Hとする)
との距離が大きくなる。すると、そのレベルシフト回路
21−1Hとレベルシフト回路21−Lとの間に温度差
が生じて、その両レベルシフト回路21−1H,21−
Lにレベルシフト量Vsの相違が生じる可能性がある。
そして、レベルシフト回路21−1Hとレベルシフト回
路21−Lとでレベルシフト量Vsに違いが生じた場合
には、レベルシフト回路21−1Hの出力Vs1HのA
/D変換値と、レベルシフト回路21−Lの出力VsL
のA/D変換値との差分(Vs1H−VsL)が、電流
検出抵抗R1の両端電圧差(V1H−VL)に一致しな
くなり、その結果、電流値の検出精度が低下してしま
う。
【0060】これに対して、本実施形態では、各レベル
シフト回路21−1H〜21−4H,21−Lを図6
(b)のように配置しているため、上記温度差による問
題を回避できるのである。一方、本ECU10におい
て、コネクタ端子Jp,J1〜J4の各々と制御IC1
2との間の部品配置及び配線パターンは、例えば図7
(a)のようにすることが考えられるが、図7(a)の
ようにすると、電流検出抵抗R1からコネクタ端子Jp
(パワー系接地端子Jp)までの配線パターンが他の配
線パターンに比べて非常に長くなってしまうため、電流
検出精度の悪化を招いてしまう。また、図7において、
二重丸(◎)印はバイアホール(スルーホール)を示し
ているが、バイアホールには若干なりとも抵抗分等があ
るため、大電流の流れる経路(即ち、リニアソレノイド
S1〜S4の電流が流れる経路)はバイアホールを通さ
ない配線パターンにする方が好ましい。尚、図7(a)
では、抵抗RiLの図示を省略している。また、図7に
おける「CN」は、本ECU10のコネクタの符号であ
る。
シフト回路21−1H〜21−4H,21−Lを図6
(b)のように配置しているため、上記温度差による問
題を回避できるのである。一方、本ECU10におい
て、コネクタ端子Jp,J1〜J4の各々と制御IC1
2との間の部品配置及び配線パターンは、例えば図7
(a)のようにすることが考えられるが、図7(a)の
ようにすると、電流検出抵抗R1からコネクタ端子Jp
(パワー系接地端子Jp)までの配線パターンが他の配
線パターンに比べて非常に長くなってしまうため、電流
検出精度の悪化を招いてしまう。また、図7において、
二重丸(◎)印はバイアホール(スルーホール)を示し
ているが、バイアホールには若干なりとも抵抗分等があ
るため、大電流の流れる経路(即ち、リニアソレノイド
S1〜S4の電流が流れる経路)はバイアホールを通さ
ない配線パターンにする方が好ましい。尚、図7(a)
では、抵抗RiLの図示を省略している。また、図7に
おける「CN」は、本ECU10のコネクタの符号であ
る。
【0061】そこで、本実施形態のECU10では、コ
ネクタ端子Jp,J1〜J4の各々と制御IC12との
間の部品配置及び配線パターンを、図7(b)のように
して、上記図7(a)の欠点を解決している。つまり、
パワー系接地端子Jpを他のコネクタ端子J1〜J4の
真ん中の位置に配置すると共に、制御IC12において
も、VLを入力する入力端子(以下、VL入力端子とい
う)を、他の電圧V1H〜V4Hの各々を入力する入力
端子の真ん中の位置に配置し、更に、パワー系接地端子
Jpと制御IC12のVL入力端子とを結ぶ配線パター
ンを中心にして、他の配線パターンを設けると共に、コ
ネクタ端子J1〜J4の各々から電流検出抵抗R1〜R
4の各々を介してパワー系接地端子Jpへ至る各配線パ
ターンは、バイアホール無しでつなぐようにしている。
このため、電流検出抵抗R1〜R4の各々からパワー系
接地端子Jpまでの配線パターンを全て短くすることが
でき、しかも、コネクタ端子J1〜J4の各々から電流
検出抵抗R1〜R4の各々を介してパワー系接地端子J
pへ至る各配線パターンの抵抗分を、無視できる程度に
小さく抑えることができる。
ネクタ端子Jp,J1〜J4の各々と制御IC12との
間の部品配置及び配線パターンを、図7(b)のように
して、上記図7(a)の欠点を解決している。つまり、
パワー系接地端子Jpを他のコネクタ端子J1〜J4の
真ん中の位置に配置すると共に、制御IC12において
も、VLを入力する入力端子(以下、VL入力端子とい
う)を、他の電圧V1H〜V4Hの各々を入力する入力
端子の真ん中の位置に配置し、更に、パワー系接地端子
Jpと制御IC12のVL入力端子とを結ぶ配線パター
ンを中心にして、他の配線パターンを設けると共に、コ
ネクタ端子J1〜J4の各々から電流検出抵抗R1〜R
4の各々を介してパワー系接地端子Jpへ至る各配線パ
ターンは、バイアホール無しでつなぐようにしている。
このため、電流検出抵抗R1〜R4の各々からパワー系
接地端子Jpまでの配線パターンを全て短くすることが
でき、しかも、コネクタ端子J1〜J4の各々から電流
検出抵抗R1〜R4の各々を介してパワー系接地端子J
pへ至る各配線パターンの抵抗分を、無視できる程度に
小さく抑えることができる。
【0062】ところで、図7(b)にてパワー系接地端
子Jpと制御IC12のVL入力端子とを結ぶ配線パタ
ーンの部分は、図8(a)のようにしても良い。つま
り、図8(a)の点線で囲んだ部分に示すように、電流
検出抵抗R1〜R4の共通端子と制御IC12のVL入
力端子とを結ぶ配線パターンPAを、並列に2系統設け
ると共に、図8(a)の一点鎖線で囲んだ部分に示すよ
うに、電流検出抵抗R1〜R4の共通端子とパワー系接
地端子Jp(共通端子をECU10の外部の電位に接続
させるためのコネクタ端子に相当)とを結ぶ配線パター
ンPBを、並列に2系統設けるのである。そして、この
ようにすれば、配線パターンPAの一方或いは配線パタ
ーンPBの一方が何等かの原因で切れてしまっても、E
CU10が正常に機能することができ、信頼性を向上さ
せることができる。
子Jpと制御IC12のVL入力端子とを結ぶ配線パタ
ーンの部分は、図8(a)のようにしても良い。つま
り、図8(a)の点線で囲んだ部分に示すように、電流
検出抵抗R1〜R4の共通端子と制御IC12のVL入
力端子とを結ぶ配線パターンPAを、並列に2系統設け
ると共に、図8(a)の一点鎖線で囲んだ部分に示すよ
うに、電流検出抵抗R1〜R4の共通端子とパワー系接
地端子Jp(共通端子をECU10の外部の電位に接続
させるためのコネクタ端子に相当)とを結ぶ配線パター
ンPBを、並列に2系統設けるのである。そして、この
ようにすれば、配線パターンPAの一方或いは配線パタ
ーンPBの一方が何等かの原因で切れてしまっても、E
CU10が正常に機能することができ、信頼性を向上さ
せることができる。
【0063】また、図8(a)の一点鎖線で囲んだ部分
は、図8(b)のように変形しても良い。つまり、パワ
ー系接地端子Jpを、Jp1とJp2との2つにし、そ
の各パワー系接地端子Jp1,Jp2と電流検出抵抗R
1〜R4の共通端子とを、2系統の配線パターンPBで
夫々接続するのである。そして、このようにすれば、パ
ワー系接地端子Jp1,Jp2の何れか一方に端子抜け
(コネクタ端子がECU10の外部配線から外れてしま
うこと)が生じても、ECU10が正常に機能すること
ができ、信頼性を更に向上させることができる。
は、図8(b)のように変形しても良い。つまり、パワ
ー系接地端子Jpを、Jp1とJp2との2つにし、そ
の各パワー系接地端子Jp1,Jp2と電流検出抵抗R
1〜R4の共通端子とを、2系統の配線パターンPBで
夫々接続するのである。そして、このようにすれば、パ
ワー系接地端子Jp1,Jp2の何れか一方に端子抜け
(コネクタ端子がECU10の外部配線から外れてしま
うこと)が生じても、ECU10が正常に機能すること
ができ、信頼性を更に向上させることができる。
【0064】一方、図8(a)の点線で囲んだ部分は、
図8(c)〜(e)の各々のように変形しても良い。図
8(c)では、電流検出抵抗R1〜R4の共通端子と制
御IC12のVL入力端子とを結ぶ配線パターンPAの
うち、入力保護用抵抗RiLと制御IC12のVL入力
端子とを結ぶ部分も、2系統にしている。このようにす
れば、信頼性を更に向上させることができる。
図8(c)〜(e)の各々のように変形しても良い。図
8(c)では、電流検出抵抗R1〜R4の共通端子と制
御IC12のVL入力端子とを結ぶ配線パターンPAの
うち、入力保護用抵抗RiLと制御IC12のVL入力
端子とを結ぶ部分も、2系統にしている。このようにす
れば、信頼性を更に向上させることができる。
【0065】図8(d)では、図8(c)の構成に加
え、更に、制御IC12のVL入力端子を2つにし、そ
の各VL入力端子と入力保護用抵抗RiLの一端とを、
2系統の配線パターンPAで夫々接続するようにしてい
る。このようにすれば、制御IC12の入力端子数が1
つ増加するものの、信頼性を更に上げることができる。
え、更に、制御IC12のVL入力端子を2つにし、そ
の各VL入力端子と入力保護用抵抗RiLの一端とを、
2系統の配線パターンPAで夫々接続するようにしてい
る。このようにすれば、制御IC12の入力端子数が1
つ増加するものの、信頼性を更に上げることができる。
【0066】図8(e)では、図8(d)の構成に加
え、更に、入力保護用抵抗RiLを、RiL1とRiL
2との2個にし、その2個の入力保護用抵抗RiL1,
RiL2の各端部と、制御IC12の2つのVL入力端
子の各々とを、2系統の配線パターンPAで夫々接続す
るようにしている。このようにすれば、入力保護用抵抗
RiL1,RiL2の何れか一方が開放故障しても、E
CU10が正常に機能することができ、更に信頼性を向
上させることができる。
え、更に、入力保護用抵抗RiLを、RiL1とRiL
2との2個にし、その2個の入力保護用抵抗RiL1,
RiL2の各端部と、制御IC12の2つのVL入力端
子の各々とを、2系統の配線パターンPAで夫々接続す
るようにしている。このようにすれば、入力保護用抵抗
RiL1,RiL2の何れか一方が開放故障しても、E
CU10が正常に機能することができ、更に信頼性を向
上させることができる。
【0067】次に、第2実施形態のECUについて、図
9を用い説明する。尚、本第2実施形態のECU30
も、第1実施形態のECU10と同様のものであるた
め、各部の符号としては、第1実施形態と同じものを用
いる。図9に示すように、第2実施形態のECU30
は、第1実施形態のECU10に対して、以下の点が異
なっている。
9を用い説明する。尚、本第2実施形態のECU30
も、第1実施形態のECU10と同様のものであるた
め、各部の符号としては、第1実施形態と同じものを用
いる。図9に示すように、第2実施形態のECU30
は、第1実施形態のECU10に対して、以下の点が異
なっている。
【0068】まず、本第2実施形態のECU30では、
制御IC12内において、V1H〜V4H,VLの各々
がマルチプレクサ22に入力されている。そして、マル
チプレクサ22の出力が、1つのレベルシフト回路21
の入力となっており、そのレベルシフト回路21の出力
が、A/D変換器23によりA/D変換されて、そのA
/D変換値がCPU24に読み取られる。
制御IC12内において、V1H〜V4H,VLの各々
がマルチプレクサ22に入力されている。そして、マル
チプレクサ22の出力が、1つのレベルシフト回路21
の入力となっており、そのレベルシフト回路21の出力
が、A/D変換器23によりA/D変換されて、そのA
/D変換値がCPU24に読み取られる。
【0069】つまり、本第2実施形態では、電流検出抵
抗R1〜R4の独立端子の各電圧V1H〜V4Hと共通
端子の電圧VLとを別々のレベルシフト回路によりレベ
ルシフトするのではなく、5つの各電圧V1H〜V4
H,VLをマルチプレクサ22により択一的に選択して
1つのレベルシフト回路21へ入力させ、その1つのレ
ベルシフト回路21の出力をA/D変換器23によりA
/D変換するようにしている。
抗R1〜R4の独立端子の各電圧V1H〜V4Hと共通
端子の電圧VLとを別々のレベルシフト回路によりレベ
ルシフトするのではなく、5つの各電圧V1H〜V4
H,VLをマルチプレクサ22により択一的に選択して
1つのレベルシフト回路21へ入力させ、その1つのレ
ベルシフト回路21の出力をA/D変換器23によりA
/D変換するようにしている。
【0070】尚、本第2実施形態のECU30において
も、各電圧のA/D変換順序や実電流値の検出手順は、
図3又は図5で説明したものと同様である。即ち、V1
H〜V4H,VLの各々がレベルシフト回路21に入力
された場合の該レベルシフト回路21の出力を、改め
て、Vs1H,Vs2H,Vs3H,Vs4H,VsL
とすると、例えば図3と同じ要領でリニアソレノイドS
1〜S4の電流値検出を行う場合、CPU24は、マル
チプレクサ22に、V1H〜V4H,VLを、V1H→
V2H→VL→V3H→V4Hという順に切り替えて出
力させることで、A/D変換器23に、電流検出抵抗R
1〜R4の共通端子の電圧VLに相当するVsLと、電
流検出抵抗R1〜R4の各独立端子の電圧V1H〜V4
Hに相当するVs1H〜Vs4Hとを、Vs1H→Vs
2H→VsL→Vs3H→Vs4Hの順にA/D変換さ
せる。そして、CPU24は、Vs1H〜Vs4H,V
sLのA/D変換を終えると、各リニアソレノイドSn
(n=1〜4)について、VsLのA/D変換値と、V
snHのA/D変換値との差分(=VsnH−VsL)
を、そのリニアソレノイドSnに流れている実電流値と
して検出する。
も、各電圧のA/D変換順序や実電流値の検出手順は、
図3又は図5で説明したものと同様である。即ち、V1
H〜V4H,VLの各々がレベルシフト回路21に入力
された場合の該レベルシフト回路21の出力を、改め
て、Vs1H,Vs2H,Vs3H,Vs4H,VsL
とすると、例えば図3と同じ要領でリニアソレノイドS
1〜S4の電流値検出を行う場合、CPU24は、マル
チプレクサ22に、V1H〜V4H,VLを、V1H→
V2H→VL→V3H→V4Hという順に切り替えて出
力させることで、A/D変換器23に、電流検出抵抗R
1〜R4の共通端子の電圧VLに相当するVsLと、電
流検出抵抗R1〜R4の各独立端子の電圧V1H〜V4
Hに相当するVs1H〜Vs4Hとを、Vs1H→Vs
2H→VsL→Vs3H→Vs4Hの順にA/D変換さ
せる。そして、CPU24は、Vs1H〜Vs4H,V
sLのA/D変換を終えると、各リニアソレノイドSn
(n=1〜4)について、VsLのA/D変換値と、V
snHのA/D変換値との差分(=VsnH−VsL)
を、そのリニアソレノイドSnに流れている実電流値と
して検出する。
【0071】また、例えば図5と同じ要領でリニアソレ
ノイドS1〜S4の電流値検出を行う場合、CPU24
は、マルチプレクサ22に、V1H〜V4H,VLを、
V1H→VL→V2H→V3H→VL→V4Hという順
に切り替えて出力させることで、Vs1H〜Vs4H,
VsLを、A/D変換器23にVs1H→VsL→Vs
2H→Vs3H→VsL→Vs4Hの順番でA/D変換
させる。そして、CPU24は、Vs1HとVs2Hと
の各A/D変換値については、VsLの1回目のA/D
変換値に対する差分を求め、また、Vs3HとVs4H
との各A/D変換値については、VsLの2回目のA/
D変換値に対する差分を求めることにより、各リニアソ
レノイドS1〜S4の実電流値を検出する。
ノイドS1〜S4の電流値検出を行う場合、CPU24
は、マルチプレクサ22に、V1H〜V4H,VLを、
V1H→VL→V2H→V3H→VL→V4Hという順
に切り替えて出力させることで、Vs1H〜Vs4H,
VsLを、A/D変換器23にVs1H→VsL→Vs
2H→Vs3H→VsL→Vs4Hの順番でA/D変換
させる。そして、CPU24は、Vs1HとVs2Hと
の各A/D変換値については、VsLの1回目のA/D
変換値に対する差分を求め、また、Vs3HとVs4H
との各A/D変換値については、VsLの2回目のA/
D変換値に対する差分を求めることにより、各リニアソ
レノイドS1〜S4の実電流値を検出する。
【0072】このような第2実施形態のECU30によ
れば、レベルシフト回路21を1つ設けるだけで済み、
小型化及び低コスト化を達成することができる。しか
も、電流検出抵抗R1〜R4の独立端子の各電圧V1H
〜V4Hと共通端子の電圧VLとを1つのレベルシフト
回路21でレベルシフトさせるため、図6(a)に関し
て述べたようなレベルシフト回路同士の出力特性差によ
る問題が無くなる。
れば、レベルシフト回路21を1つ設けるだけで済み、
小型化及び低コスト化を達成することができる。しか
も、電流検出抵抗R1〜R4の独立端子の各電圧V1H
〜V4Hと共通端子の電圧VLとを1つのレベルシフト
回路21でレベルシフトさせるため、図6(a)に関し
て述べたようなレベルシフト回路同士の出力特性差によ
る問題が無くなる。
【0073】以上、本発明の一実施形態について説明し
たが、本発明は、種々の形態を採り得ることは言うまで
もない。例えば、 上記各実施形態のECU10,30
は、電流検出抵抗Rの両端の各電圧のA/D変換値の差
分を求めるものであったが、制御IC12内に、電流検
出抵抗Rの数(換言すればリニアソレノイドSの数)だ
け差動増幅回路を設けると共に、各電流検出抵抗Rの両
端の一対電圧を、その各差動増幅回路の反転入力端子と
非反転入力端子とに夫々入力させ、該各差動増幅回路の
出力のA/D変換値を、各リニアソレノイドSの電流値
として処理する、といった構成の装置でも、図1,9と
同様に、制御IC12の外部で各電流検出抵抗Rの低圧
側の端子を共通接続するように構成すれば、制御IC1
2の入力端子数を少なくすることができる。
たが、本発明は、種々の形態を採り得ることは言うまで
もない。例えば、 上記各実施形態のECU10,30
は、電流検出抵抗Rの両端の各電圧のA/D変換値の差
分を求めるものであったが、制御IC12内に、電流検
出抵抗Rの数(換言すればリニアソレノイドSの数)だ
け差動増幅回路を設けると共に、各電流検出抵抗Rの両
端の一対電圧を、その各差動増幅回路の反転入力端子と
非反転入力端子とに夫々入力させ、該各差動増幅回路の
出力のA/D変換値を、各リニアソレノイドSの電流値
として処理する、といった構成の装置でも、図1,9と
同様に、制御IC12の外部で各電流検出抵抗Rの低圧
側の端子を共通接続するように構成すれば、制御IC1
2の入力端子数を少なくすることができる。
【図1】 第1実施形態の電子制御装置(ECU)の構
成を表すブロック図である。
成を表すブロック図である。
【図2】 PWM信号及び電流検出抵抗の両端の電圧波
形を表すタイムチャートである。
形を表すタイムチャートである。
【図3】 第1実施形態の制御ICの作用を表すタイム
チャートである。
チャートである。
【図4】 第1実施形態の効果を説明するためにA/D
変換順序の比較例を表すタイムチャートである。
変換順序の比較例を表すタイムチャートである。
【図5】 A/D変換順序の変形例を表すタイムチャー
トである。
トである。
【図6】 制御IC内のレベルシフト回路の配置を表す
説明図である。
説明図である。
【図7】 電流検出抵抗及び入力保護用抵抗の配置と、
それらを接続する配線パターンとを表す説明図である。
それらを接続する配線パターンとを表す説明図である。
【図8】 図7(b)の変形例を表す図である。
【図9】 第2実施形態の電子制御装置(ECU)の構
成を表すブロック図である。
成を表すブロック図である。
【図10】 従来装置の構成を表すブロック図である。
10,30…電子制御装置(ECU)、12…制御I
C、13…ホストCPU、14…PチャンネルMOSF
ET、15…NPNトランジスタ、16…ダイオード、
21,21−1H〜21−4H,21−L…レベルシフ
ト回路、22…マルチプレクサ、23…A/D変換器、
24…CPU、25…ROM、26…RAM、27…P
WM信号出力回路、D1〜D4…駆動回路、R1〜R4
…電流検出抵抗、Ri1H〜Ri4H,RiL,RiL
1,RiL2…入力保護用抵抗、S1〜S4…リニアソ
レノイド(誘導性負荷)、J1〜J4,Jp,Jp1,
Jp2,Js…コネクタ端子(Jp,Jp1,Jp2…
パワー系接地端子、Js…信号系接地端子)
C、13…ホストCPU、14…PチャンネルMOSF
ET、15…NPNトランジスタ、16…ダイオード、
21,21−1H〜21−4H,21−L…レベルシフ
ト回路、22…マルチプレクサ、23…A/D変換器、
24…CPU、25…ROM、26…RAM、27…P
WM信号出力回路、D1〜D4…駆動回路、R1〜R4
…電流検出抵抗、Ri1H〜Ri4H,RiL,RiL
1,RiL2…入力保護用抵抗、S1〜S4…リニアソ
レノイド(誘導性負荷)、J1〜J4,Jp,Jp1,
Jp2,Js…コネクタ端子(Jp,Jp1,Jp2…
パワー系接地端子、Js…信号系接地端子)
Claims (7)
- 【請求項1】 N個(Nは2以上の整数)の各誘導性負
荷に電流を夫々流すための各通電経路において前記誘導
性負荷に対し直列に接続されたN個の電流検出抵抗と、 前記各誘導性負荷について、それに対応する前記電流検
出抵抗の両端の電圧差を、その誘導性負荷に流れる電流
値として検出する検出処理部と、 を備えた誘導性負荷の電流検出装置において、 前記各電流検出抵抗の両端のうちで前記誘導性負荷に接
続されていない側の端子が、前記検出処理部の外部で共
通接続されていると共に、その共通接続された各電流検
出抵抗の端子(以下、共通端子という)の電圧と、前記
各電流検出抵抗の前記共通端子とは反対側の端子(以
下、独立端子という)の各電圧とが、前記各誘導性負荷
に流れる電流値を検出するための信号として前記検出処
理部の「N+1」個の端子に入力されており、 前記検出処理部は、前記共通端子の電圧を基準にして前
記各独立端子の電圧を夫々測定することにより、前記各
電流検出抵抗の両端の電圧差を検出するように構成され
ていること、 を特徴とする誘導性負荷の電流検出装置。 - 【請求項2】 請求項1に記載の誘導性負荷の電流検出
装置において、 前記検出処理部は、A/D変換器を備えていると共に、
所定周期毎に、前記共通端子の電圧と前記各独立端子の
電圧とを前記A/D変換器にA/D変換させ、前記共通
端子の電圧のA/D変換値と、前記各独立端子の電圧の
A/D変換値との各差分を、前記各電流検出抵抗の両端
の電圧差として夫々検出すること、 を特徴とする誘導性負荷の電流検出装置。 - 【請求項3】 請求項2に記載の誘導性負荷の電流検出
装置において、 前記検出処理部は、前記所定周期毎に、前記各独立端子
の電圧を1回ずつ前記A/D変換器にA/D変換させる
と共に、前記共通端子の電圧を1回以上且つN回未満で
ある所定回数だけ前記A/D変換器にA/D変換させる
ように構成されていること、 を特徴とする誘導性負荷の電流検出装置。 - 【請求項4】 請求項3に記載の誘導性負荷の電流検出
装置において、 前記検出処理部が、前記所定周期毎に前記共通端子の電
圧と前記各独立端子の電圧とを前記A/D変換器に夫々
A/D変換させる順番は、前記共通端子の電圧のA/D
変換タイミングと、前記各独立端子の電圧の各A/D変
換タイミングとの時間差が、最小となるように設定され
ていること、 を特徴とする誘導性負荷の電流検出装置。 - 【請求項5】 請求項3に記載の誘導性負荷の電流検出
装置において、 前記Nが3以上であると共に、 前記検出処理部は、前記所定周期毎に前記共通端子の電
圧を非連続の順番で2回以上前記A/D変換器にA/D
変換させること、 を特徴とする誘導性負荷の電流検出装置。 - 【請求項6】 請求項1ないし請求項5の何れかに記載
の誘導性負荷の電流検出装置において、 前記共通端子及び前記各独立端子の各々と、前記検出処
理部のA/D変換器との間には、前記各端子の電圧を夫
々入力して、その入力電圧よりも所定の一定電圧だけ高
い電圧を出力するレベルシフト回路が夫々設けられてい
ると共に、 その各レベルシフト回路は、前記共通端子の電圧が入力
されるレベルシフト回路と他のレベルシフト回路との距
離が、最小となるように配置されていること、を特徴と
する誘導性負荷の電流検出装置。 - 【請求項7】 請求項1ないし請求項6の何れかに記載
の誘導性負荷の電流検出装置において、 前記共通端子と前記検出処理部とを結ぶ配線パターン、
又は、前記共通端子を当該電流検出装置の外部の電位に
接続させるための当該装置のコネクタ端子と前記共通端
子とを結ぶ配線パターンは、並列に2系統設けられてい
ること、 を特徴とする誘導性負荷の電流検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001271987A JP2003075476A (ja) | 2001-09-07 | 2001-09-07 | 誘導性負荷の電流検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001271987A JP2003075476A (ja) | 2001-09-07 | 2001-09-07 | 誘導性負荷の電流検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003075476A true JP2003075476A (ja) | 2003-03-12 |
Family
ID=19097423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001271987A Pending JP2003075476A (ja) | 2001-09-07 | 2001-09-07 | 誘導性負荷の電流検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003075476A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006301976A (ja) * | 2005-04-20 | 2006-11-02 | Denso Corp | 誘導性負荷の駆動装置 |
US7504743B2 (en) | 2006-10-24 | 2009-03-17 | Mitsubishi Electric Corporation | Power supply control device for on-vehicle electrical loads |
JP2017195331A (ja) * | 2016-04-22 | 2017-10-26 | 株式会社アドヴィックス | 制御装置 |
JPWO2017057682A1 (ja) * | 2015-09-30 | 2018-04-19 | アイシン・エィ・ダブリュ株式会社 | 駆動装置 |
CN110383088A (zh) * | 2016-12-16 | 2019-10-25 | Abb瑞士股份有限公司 | 对接地返回差异的补偿 |
-
2001
- 2001-09-07 JP JP2001271987A patent/JP2003075476A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006301976A (ja) * | 2005-04-20 | 2006-11-02 | Denso Corp | 誘導性負荷の駆動装置 |
JP4556754B2 (ja) * | 2005-04-20 | 2010-10-06 | 株式会社デンソー | 誘導性負荷の駆動装置 |
US7504743B2 (en) | 2006-10-24 | 2009-03-17 | Mitsubishi Electric Corporation | Power supply control device for on-vehicle electrical loads |
JPWO2017057682A1 (ja) * | 2015-09-30 | 2018-04-19 | アイシン・エィ・ダブリュ株式会社 | 駆動装置 |
JP2017195331A (ja) * | 2016-04-22 | 2017-10-26 | 株式会社アドヴィックス | 制御装置 |
CN110383088A (zh) * | 2016-12-16 | 2019-10-25 | Abb瑞士股份有限公司 | 对接地返回差异的补偿 |
JP2020514768A (ja) * | 2016-12-16 | 2020-05-21 | アーベーベー・シュバイツ・アーゲー | グランドリターンの差異についての補償 |
JP2022133430A (ja) * | 2016-12-16 | 2022-09-13 | アーベーベー・シュバイツ・アーゲー | グランドリターンの差異についての補償 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2014034237A1 (ja) | 電流検出回路及びそれを用いた電流制御装置 | |
JP5395127B2 (ja) | 電流制御用半導体素子およびそれを用いた制御装置 | |
US20160105130A1 (en) | Semiconductor device and inverter system | |
JP2007006566A (ja) | モータ制御装置 | |
US8878516B2 (en) | Inverter current measurement using a shunt resistor | |
JP2008216262A (ja) | 電流検出回路 | |
JP5456171B2 (ja) | 多相直流電圧変換器、および多相直流電圧変換器の制御方法 | |
JP2012191821A (ja) | 電流方向検出回路及びdc−dcコンバータ | |
JP2008042975A (ja) | モータ駆動回路およびそれを用いた電子機器 | |
US7304525B2 (en) | Level converter | |
JP2003075476A (ja) | 誘導性負荷の電流検出装置 | |
JP5130835B2 (ja) | 差動増幅回路とそれを用いた電流制御装置 | |
JP2002257869A (ja) | 電流検出回路 | |
JP4792933B2 (ja) | 電流制御回路およびled駆動用半導体集積回路 | |
JP2003068525A (ja) | 誘導性負荷の電流検出装置 | |
JP5706502B2 (ja) | 電子制御装置 | |
JP6761651B2 (ja) | 電源装置および電源システム | |
US7148741B2 (en) | Current supply circuit and method for supplying current to a load | |
JP2012109659A (ja) | 負荷駆動回路 | |
JP2003031415A (ja) | 誘導性負荷制御装置,誘導性負荷制御装置の出荷検査方法,及びa/d変換器選別方法 | |
WO2019207980A1 (ja) | アナログマルチプレクサ付き増幅回路 | |
JP4640559B2 (ja) | インバータ装置 | |
JP4888714B2 (ja) | 電圧印加電流測定回路 | |
CN112649712A (zh) | 半导体设备 | |
US11923770B2 (en) | Current sensing in switched electronic devices |