JP2003075476A - 誘導性負荷の電流検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の誘導性負荷の電流制御に用いられる電
流検出装置において、各誘導性負荷に流れる電流値を検
出する検出処理部の入力端子数を少なくする。 【解決手段】 ４個のリニアソレノイドＳ１〜Ｓ４に流
れる電流を制御するＥＣＵ１０は、各ソレノイドＳ１〜
Ｓ４の通電経路に夫々直列に接続された電流検出抵抗Ｒ
１〜Ｒ４と、制御ＩＣ１２とを備えている。そして、Ｅ
ＣＵ１０では、抵抗Ｒ１〜Ｒ４のソレノイドＳ１〜Ｓ４
側とは反対側の端子が、制御ＩＣ１２の外部で共通接続
されていると共に、その共通接続された端子（共通端
子）の電圧ＶＬと、各抵抗Ｒ１〜Ｒ４の上記共通端子と
は反対側の端子の各電圧Ｖ１Ｈ〜Ｖ４Ｈとが、ソレノイ
ドＳ１〜Ｓ４の電流値検出用信号として制御ＩＣ１２に
入力されており、制御ＩＣ１２は、Ｖ１Ｈ〜Ｖ４Ｈの各
Ａ／Ｄ変換値とＶＬのＡ／Ｄ変換値との各差分を、ソレ
ノイドＳ１〜Ｓ４の実電流値として検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘導性負荷の電流
検出装置に関するものである。

【０００２】

【従来の技術】リニアソレノイド等の誘導性負荷に流れ
る電流をフィードバック（Ｆ／Ｂ）制御する装置が、例
えば特開２０００−１１４０３８号公報等に記載されて
いる。ここで、特開２０００−１１４０３８号公報に記
載の装置の具体例を、図１０を用いて説明する。

【０００３】図１０に示すように、リニアソレノイドＳ
に流れる電流を制御する制御装置１００は、リニアソレ
ノイドＳへの通電経路においてリニアソレノイドＳに対
し直列に接続されたスイッチング素子Ｔｒと、上記通電
経路においてリニアソレノイドＳ及びスイッチング素子
Ｔｒに対し直列に接続された電流検出抵抗Ｒと、電流検
出抵抗Ｒの高圧側の端子電圧ＶＨを入力し、その入力電
圧ＶＨよりも所定の一定電圧Ｖｓだけ高い電圧ＶｓＨ
（＝ＶＨ＋Ｖｓ）を出力するレベルシフト回路１０２
と、電流検出抵抗Ｒの低圧側の端子電圧ＶＬを入力し、
その入力電圧ＶＬよりも上記一定電圧Ｖｓだけ高い電圧
ＶｓＬ（＝ＶＬ＋Ｖｓ）を出力するレベルシフト回路１
０３と、レベルシフト回路１０２，１０３の各出力Ｖｓ
Ｈ，ＶｓＬが入力され、そのうちの１つを選択して出力
するマルチプレクサ（ＭＰＸ）１０４と、レベルシフト
回路１０２，１０３の各出力ＶｓＨ，ＶｓＬを、上記マ
ルチプレクサ１０４を介して択一的に取り込み、その取
り込んだ電圧をデジタル値に変換（Ａ／Ｄ変換）するＡ
／Ｄ変換器１０５と、ＣＰＵ１０６と、ＣＰＵ１０６か
らのデータに応じたデューティ比のＰＷＭ（パルス幅変
調）信号を、スイッチング素子Ｔｒへ駆動信号として出
力するＰＷＭ信号出力回路１０７とを備えている。

【０００４】また、この制御装置１００において、電流
検出抵抗Ｒの低圧側の端子は、当該装置１００のパワー
系接地端子（即ち、リニアソレノイドＳの電流が流れる
接地端子）Ｊｐに接続されており、レベルシフト回路１
０２，１０３、マルチプレクサ１０４、Ａ／Ｄ変換器１
０５、ＣＰＵ１０６、及びＰＷＭ信号出力回路１０７等
を集積して１パッケージ化した制御ＩＣの接地端子は、
当該装置１００の信号系接地端子Ｊｓに接続されてい
る。そして、パワー系接地端子Ｊｐと信号系接地端子Ｊ
ｓとの各々は、当該装置１００の外部に配設された別々
のグランド線を介してバッテリ（図示省略）のマイナス
端子に接続されている。

【０００５】このような制御装置１００においては、Ｃ
ＰＵ１０６が、マルチプレクサ１０４とＡ／Ｄ変換器１
０５とを制御して、所定周期毎に、各レベルシフト回路
１０２，１０３の出力ＶｓＨ，ＶｓＬをＡ／Ｄ変換器１
０５に順次Ａ／Ｄ変換させ、その両Ａ／Ｄ変換値の差分
（＝ＶｓＨ−ＶｓＬであり、理想的には＝ＶＨ−ＶＬ）
を、電流検出抵抗Ｒの両端の電圧差であって、リニアソ
レノイドＳに実際に流れている電流値として検出する。
そして、その検出値を目標値にするためのＰＷＭ信号の
デューティ比を計算し、その計算したデューティ比を示
すデータをＰＷＭ信号出力回路１０７へ出力する。

【０００６】すると、ＰＷＭ信号出力回路１０７は、Ｃ
ＰＵ１０６からのデータに対応したデューティ比のＰＷ
Ｍ信号をスイッチング素子Ｔｒに出力することとなり、
これにより、スイッチング素子Ｔｒがデューティ駆動さ
れ、リニアソレノイドＳに流れる電流が目標値と一致す
るように制御される。

【０００７】尚、レベルシフト回路１０２，１０３を設
けている理由は、信号系接地端子Ｊｓの電位（信号系グ
ランド電位）Ｅｓがパワー系接地端子Ｊｐの電位（パワ
ー系グランド電位）Ｅｐより大きくなった場合（Ｅｓ＞
Ｅｐ）でも、Ａ／Ｄ変換器１０５に正の電圧（即ち、Ｅ
ｓ以上の電圧）が入力されるようにして、電流検出抵抗
Ｒの高圧側の端子電圧ＶＨと低圧側の端子電圧ＶＬとの
差分（＝ＶＨ−ＶＬ）を確実に検出できるようにするた
めと、Ａ／Ｄ変換器には、一般に、０Ｖ付近の入力電圧
では正確なＡ／Ｄ変換値を出さない性質（いわゆる０点
誤差）があり、その０点誤差の影響を回避するためであ
る。

【０００８】

【発明が解決しようとする課題】ところで、図１０で
は、リニアソレノイドＳを１つだけ示しているが、上記
公報に記載の装置において、例えば、制御対象のリニア
ソレノイドＳが４個ある場合には、各リニアソレノイド
Ｓに夫々対応して、４個の電流検出抵抗Ｒが設けられ、
その４個の電流検出抵抗Ｒの両端の各電圧（即ち、８
（＝２×４）個の電圧）が、制御ＩＣへ、各リニアソレ
ノイドＳに流れる電流値を検出するための信号として入
力されることとなる。このため、制御ＩＣに必要な入力
端子数が非常に多くなってしまい、コストアップの原因
となる。

【０００９】そして更に、この場合、制御ＩＣのＣＰＵ
１０６は、所定周期毎に、４個の電流検出抵抗Ｒの両端
の各電圧（詳しくは、その各電圧を夫々入力とする８個
のレベルシフト回路の各出力）をＡ／Ｄ変換器１０５に
Ａ／Ｄ変換させることとなる。よって、合計８（＝２×
４）回ものＡ／Ｄ変換が必要となり、そのＡ／Ｄ変換の
ための処理負荷が大きくなってしまう。

【００１０】尚、リニアソレノイドＳの電流値検出を行
う検出処理部としての制御ＩＣの入力端子数が多くなっ
てしまう問題は、電流検出抵抗Ｒの両端の各電圧を夫々
Ａ／Ｄ変換する上記公報の構成以外にも、例えば、制御
ＩＣ内に、電流検出抵抗Ｒの数（換言すればリニアソレ
ノイドＳの数）だけ差動増幅回路を設けると共に、各電
流検出抵抗Ｒの両端の一対電圧を、その制御ＩＣ内の各
差動増幅回路に夫々入力させ、該各差動増幅回路の出力
をＡ／Ｄ変換したＡ／Ｄ変換値を、各リニアソレノイド
Ｓの電流値として処理する、といった構成の場合でも同
様に生じる。

【００１１】本発明は、こうした問題に鑑みなされたも
のであり、複数の誘導性負荷の電流制御に用いられる電
流検出装置において、各誘導性負荷に流れる電流値を検
出する検出処理部の入力端子数を少なくすることを第１
の目的とし、更に、電流値検出のためのＡ／Ｄ変換回数
を少なくすることを第２の目的としている。

【００１２】

【課題を解決するための手段及び発明の効果】上記目的
を達成するためになされた請求項１に記載の誘導性負荷
の電流検出装置は、Ｎ個（但し、Ｎは２以上の整数）の
各誘導性負荷に電流を夫々流すための各通電経路におい
て誘導性負荷に対し直列に接続されたＮ個の電流検出抵
抗と、上記Ｎ個の各誘導性負荷について、それに対応す
る電流検出抵抗（即ち、その誘導性負荷に直列の電流検
出抵抗）の両端の電圧差を、その誘導性負荷に流れる電
流値として検出する検出処理部とを備えている。

【００１３】そして特に、この電流検出装置では、上記
各電流検出抵抗の両端のうちで誘導性負荷に接続されて
いない側の端子が、検出処理部の外部で共通接続されて
いると共に、その共通接続された各電流検出抵抗の端子
（以下、共通端子という）の電圧と、各電流検出抵抗の
上記共通端子とは反対側の端子（以下、独立端子とい
う）の各電圧とが、各誘導性負荷に流れる電流値を検出
するための信号として検出処理部の「Ｎ＋１」個の端子
に入力されている。そして、検出処理部は、上記共通端
子の電圧を基準にして上記各独立端子の電圧を夫々測定
することにより、各電流検出抵抗の両端の電圧差を検出
するように構成されている。

【００１４】このような請求項１の電流検出装置によれ
ば、Ｎ個の各誘導性負荷に流れる電流値を検出するため
に検出処理部が入力する信号数を、「Ｎ＋１」にするこ
とができ、その信号数が「２×Ｎ」であった従来装置と
比べて、検出処理部の入力端子数を少なくすることがで
きる。また、図１０に示したようなレベルシフト回路を
設ける場合には、そのレベルシフト回路の数も、「２×
Ｎ」個から「Ｎ＋１」個に減らすことができる。

【００１５】尚、本発明は、Ｍ個（但しＭ＞Ｎ）の各誘
導性負荷に流れる電流値を夫々検出する装置において、
そのＭ個のうちのＮ個の各誘導性負荷に流れる電流値を
夫々検出する部分についてのみ適用することも可能であ
る。つまり、Ｍ個のうちの「Ｍ−Ｎ」個の各誘導性負荷
については、従来装置と同様に、その誘導性負荷に対応
する電流検出抵抗の両端の各電圧が検出処理部に入力さ
れるように構成することも可能である。

【００１６】次に、請求項２に記載の誘導性負荷の電流
検出装置では、請求項１の電流検出装置において、検出
処理部は、Ａ／Ｄ変換器を備えていると共に、所定周期
Ｔ毎に、前記共通端子の電圧と前記各独立端子の電圧と
を前記Ａ／Ｄ変換器にＡ／Ｄ変換させ、前記共通端子の
電圧のＡ／Ｄ変換値と、前記各独立端子の電圧のＡ／Ｄ
変換値との各差分を、各電流検出抵抗の両端の電圧差と
して夫々検出する。

【００１７】この請求項２の電流検出装置によれば、差
動増幅回路のようなアナログ回路を設けなくても、上記
共通端子の電圧を基準にして上記各独立端子の電圧を夫
々測定することができ、その結果、各電流検出抵抗の両
端の電圧差を簡単な構成で検出することができる。

【００１８】ところで、この請求項２の電流検出装置に
おいて、検出処理部は、上記所定周期Ｔ毎に、共通端子
の電圧と各独立端子の電圧とをＡ／Ｄ変換器に交互にＡ
／Ｄ変換させ、その各組のＡ／Ｄ変換値の差分を、各電
流検出抵抗の両端の電圧差として夫々検出するようにし
ても良いが、この場合には、図１０を用いて説明した従
来装置と同様に、所定周期Ｔ毎に「２×Ｎ」回のＡ／Ｄ
変換が必要となってしまう。

【００１９】そこで、請求項２の電流検出装置におい
て、検出処理部は、請求項３に記載の如く、所定周期Ｔ
毎に、各独立端子の電圧を１回ずつＡ／Ｄ変換器にＡ／
Ｄ変換させると共に、共通端子の電圧を１回以上且つＮ
回未満である所定回数だけＡ／Ｄ変換器にＡ／Ｄ変換さ
せるように構成すれば、電流値検出のためのＡ／Ｄ変換
回数を「２×Ｎ」回未満に低減することができる。

【００２０】そして、この場合、請求項４に記載の如
く、検出処理部が所定周期Ｔ毎に共通端子の電圧と各独
立端子の電圧とをＡ／Ｄ変換器に夫々Ａ／Ｄ変換させる
順番を、共通端子の電圧のＡ／Ｄ変換タイミングと、各
独立端子の電圧の各Ａ／Ｄ変換タイミングとの時間差
が、最小となるように設定すれば、電圧差測定の基準値
である共通端子の電圧を所定周期Ｔ毎にＡ／Ｄ変換する
回数が仮に１回であっても、その共通端子の電圧のＡ／
Ｄ変換タイミングと、各独立端子の電圧のＡ／Ｄ変換タ
イミングとの時間差を最小にして、各誘導性負荷につい
ての電流値検出精度を良好にすることができる。

【００２１】また、請求項３の電流検出装置において、
上記Ｎが３以上の場合に、電流値の検出精度に一層重点
を置くのであれば、請求項５に記載の如く、検出処理部
は、所定周期Ｔ毎に、共通端子の電圧を非連続の順番
（連続しない順番）で２回以上Ａ／Ｄ変換器にＡ／Ｄ変
換させるように構成すれば良い。つまり、共通端子の電
圧をＡ／Ｄ変換する２回以上の各Ａ／Ｄ変換タイミング
の間に、何れかの独立端子の電圧のＡ／Ｄ変換タイミン
グを挿入するのである。このようにすれば、共通端子の
電圧のＡ／Ｄ変換タイミングと、各独立端子の電圧のＡ
／Ｄ変換タイミングとの時間差を極力小さくすることが
でき、その結果、各誘導性負荷についての電流値検出精
度を更に良好にすることができる。

【００２２】次に、請求項６に記載の誘導性負荷の電流
検出装置では、請求項１〜５の電流検出装置において、
前記共通端子及び前記各独立端子の各々と、検出処理部
のＡ／Ｄ変換器との間には、前記各独立端子及び共通端
子の各電圧を夫々入力して、その入力電圧よりも所定の
一定電圧だけ高い電圧を出力するレベルシフト回路が夫
々設けられているが、特に、その各レベルシフト回路
は、前記共通端子の電圧が入力されるレベルシフト回路
と他のレベルシフト回路との距離が、最小となるように
配置されている。

【００２３】このような請求項６の電流検出装置によれ
ば、レベルシフト回路を設けることによる前述の利点が
得られる上に、共通端子の電圧が入力されるレベルシフ
ト回路Ａと他の各レベルシフト回路Ｂとの間に温度差に
よる出力特性差が生じるのを抑制して、電流値の検出精
度を良好にすることができる。

【００２４】つまり、共通端子の電圧が入力されるレベ
ルシフト回路Ａと他のレベルシフト回路Ｂとの間に温度
差が生じて、そのレベルシフト回路Ａと他のレベルシフ
ト回路Ｂとでレベルシフト量（上記一定電圧）に違いが
生じた場合には、レベルシフト回路Ａの出力のＡ／Ｄ変
換値と、他のレベルシフト回路Ｂの出力のＡ／Ｄ変換値
との差分が、電流検出抵抗の両端の電圧差に一致しなく
なり、その結果、電流値の検出精度が低下してしまう
が、請求項６の如く構成することにより、こうした温度
差の影響を防止することができる。

【００２５】次に、請求項７に記載の誘導性負荷の電流
検出装置では、請求項１〜６の電流検出装置において、
前記共通端子と検出処理部とを結ぶ配線パターンＰＡ、
又は、前記共通端子を当該電流検出装置の外部の電位に
接続させるための当該装置のコネクタ端子と前記共通端
子とを結ぶ配線パターンＰＢを、並列に２系統設けるよ
うにしている。

【００２６】このような請求項７の電流検出装置によれ
ば、配線パターンＰＡの一方、又は、配線パターンＰＢ
の一方が、何等かの原因で切れてしまっても、正常に機
能することができ、信頼性を向上させることができる。

【００２７】

【発明の実施の形態】以下、本発明が適用された実施形
態の電子制御装置について、図面を用いて説明する。ま
ず図１は、第１実施形態の電子制御装置（以下、ＥＣＵ
という）１０の構成を表すブロック図である。

【００２８】このＥＣＵ１０は、自動車に搭載されたエ
ンジンを目標状態に制御するものであり、そのために、
エンジンに設けられた複数（本実施形態ではＮ＝４個）
のリニアソレノイドＳ１〜Ｓ４を各々に通電制御する。
尚、以下の説明において、各リニアソレノイドＳ１〜Ｓ
４を特に区別しない場合には、そのリニアソレノイドの
符号として、１〜４の番号を除いた“Ｓ”、或いは、ｎ
を１〜４の何れかとした“Ｓｎ”を用いる。そして、こ
のことは、各リニアソレノイドＳ１〜Ｓ４毎の後述の各
構成要素や信号等についても同様である。

【００２９】そして、本ＥＣＵ１０には、リニアソレノ
イドＳ１〜Ｓ４の通電制御を目的として構成された制御
ＩＣ１２と、エンジンコントロール用のホストＣＰＵ１
３とが備えられており、制御ＩＣ１２は、ホストＣＰＵ
１３にて演算された各リニアソレノイドＳ１〜Ｓ４に流
すべき電流を表すデータ（目標電流値）に従って、各リ
ニアソレノイドＳ１〜Ｓ４に流れる電流をフィードバッ
ク制御する。

【００３０】また、本ＥＣＵ１０には、各リニアソレノ
イドＳ１〜Ｓ４をデューティ制御するために制御ＩＣ１
２から出力されるリニアソレノイドＳ１〜Ｓ４毎のＰＷ
Ｍ信号ＰＷＭ１〜ＰＷＭ４に従って、該当するリニアソ
レノイドＳ１〜Ｓ４に電流を流す駆動回路Ｄ１〜Ｄ４が
備えられている。

【００３１】そして、各駆動回路Ｄｎ（Ｄ１〜Ｄ４）
は、車両のバッテリ（図示省略）のプラス端子の電圧
（バッテリ電圧）ＶＢにソースが接続され、ドレインが
通電対象のリニアソレノイドＳｎに接続されたスイッチ
ング素子としてのＰチャンネルＭＯＳＦＥＴ（以下単に
ＦＥＴという）１４と、そのＦＥＴ１４のゲートにコレ
クタが接続され、エミッタがグランド電位に接続された
ＮＰＮトランジスタ１５と、ＦＥＴ１４のドレインとグ
ランド電位との間に、アノードをグランド電位側にして
接続されたフライバックエネルギー吸収用のダイオード
１６とから構成されており、上記ＮＰＮトランジスタ１
５のベースに、制御ＩＣ１２からのＰＷＭ信号ＰＷＭｎ
（例えば、駆動回路Ｄ１ならばＰＷＭ１）が供給される
ようになっている。

【００３２】尚、ダイオード１６のアノードは、本ＥＣ
Ｕ１０内の２系統のグランド電位のうち、本ＥＣＵ１０
にて全リニアソレノイドＳ１〜Ｓ４の電流が流れるコネ
クタ端子であるパワー系接地端子Ｊｐによりバッテリの
マイナス端子に接続されるパワー系グランド電位Ｅｐに
接続されている。また、ＮＰＮトランジスタ１５のエミ
ッタは、本ＥＣＵ１０にてパワー系接地端子Ｊｐとは異
なるコネクタ端子である信号系接地端子Ｊｓによりバッ
テリのマイナス端子に接続される信号系グランド電位Ｅ
ｓに接続されている。そして、パワー系接地端子Ｊｐと
信号系接地端子Ｊｓとの各々は、本ＥＣＵ１０の外部に
配設された別々のグランド線を介してバッテリのマイナ
ス端子に接続されている。

【００３３】更に、本ＥＣＵ１０には、各リニアソレノ
イドＳ１〜Ｓ４毎に、電流検出抵抗Ｒ１〜Ｒ４が備えら
れている。そして、その各電流検出抵抗Ｒｎ（Ｒ１〜Ｒ
４）の一端は、該当するリニアソレノイドＳｎの駆動回
路Ｄｎ側とは反対側の端部に、本ＥＣＵ１０のコネクタ
端子Ｊｎ（Ｊ１〜Ｊ４）を介して夫々独立に接続されて
おり、また、各電流検出抵抗Ｒｎの他端は、パワー系接
地端子Ｊｐ（パワー系グランド電位Ｅｐ）に共通接続さ
れている。つまり、バッテリ電圧ＶＢだけ電位差のある
通電経路中に、駆動回路Ｄｎ（Ｄ１〜Ｄ４）のＦＥＴ１
４と、誘導性負荷としてのリニアソレノイドＳｎ（Ｓ１
〜Ｓ４）と、電流検出抵抗Ｒｎ（Ｒ１〜Ｒ４）とが、直
列に接続されている。

【００３４】そして、本ＥＣＵ１０では、例えばリニア
ソレノイドＳ１について説明すると、制御ＩＣ１２から
のＰＷＭ信号ＰＷＭ１がハイレベルであるときに、駆動
回路Ｄ１のＮＰＮトランジスタ１５がオンし、それに伴
いＦＥＴ１４がオンして、バッテリからリニアソレノイ
ドＳ１への通電経路が導通され、逆に、ＰＷＭ信号ＰＷ
Ｍ１がローレベルであるときに、駆動回路Ｄ１のＮＰＮ
トランジスタ１５及びＦＥＴ１４がオフ状態となり、リ
ニアソレノイドＳ１への通電経路が遮断される。このよ
うに、制御ＩＣ１２から出力されるＰＷＭ信号ＰＷＭ１
〜ＰＷＭ４に従い、各駆動回路Ｄ１〜Ｄ４のＦＥＴ１４
がオン・オフすることにより、各リニアソレノイドＳ１
〜Ｓ４に流れる電流がデューティ制御される。

【００３５】また、本ＥＣＵ１０において、各電流検出
抵抗Ｒ１〜Ｒ４の高圧側の端子（即ち、リニアソレノイ
ドＳ１〜Ｓ４に接続される方の端部）は、入力保護用の
抵抗Ｒｉ１Ｈ，Ｒｉ２Ｈ，Ｒｉ３Ｈ，Ｒｉ４Ｈを介し
て、制御ＩＣ１２の４つの各入力端子に夫々接続されて
おり、同様に、電流検出抵抗Ｒ１〜Ｒ４の共通接続され
た低圧側の端子（即ち、パワー系接地端子Ｊｐに接続さ
れる方の端部であり、以下、共通端子という）も、入力
保護用の抵抗ＲｉＬを介して、制御ＩＣ１２の他の１つ
の入力端子に接続されている。尚、本実施形態では、各
電流検出抵抗Ｒ１〜Ｒ４の高圧側の端子が、独立端子に
相当している。

【００３６】次に、制御ＩＣ１２は、電流検出抵抗Ｒ１
〜Ｒ４の高圧側の各端子電圧Ｖ１Ｈ，Ｖ２Ｈ，Ｖ３Ｈ，
Ｖ４Ｈが上記抵抗Ｒｉ１Ｈ〜Ｒｉ４Ｈを介して夫々入力
され、その入力電圧よりも一定電圧Ｖｓ（例えば１．５
Ｖ）だけ高い電圧を出力する４つのレベルシフト回路２
１−１Ｈ，２１−２Ｈ，２１−３Ｈ，２１−４Ｈと、電
流検出抵抗Ｒ１〜Ｒ４の低圧側の共通端子の電圧ＶＬが
上記抵抗ＲｉＬを介して入力され、その入力電圧よりも
上記一定電圧Ｖｓだけ高い電圧を出力するレベルシフト
回路２１−Ｌとを備えている。

【００３７】尚、上記５つのレベルシフト回路２１−１
Ｈ〜２１−４Ｈ，２１−Ｌは、全く同じ回路構成のもの
である。また、ｎを１〜４の何れかであるとすると、各
図及び以下の説明において、“ＶｎＨ”とは、抵抗Ｒｉ
ｎＨを介して制御ＩＣ１２に入力される電流検出抵抗Ｒ
ｎの高圧側の端子電圧のことであり、“ＶｓｎＨ”と
は、ＶｎＨを入力としたレベルシフト回路２１−ｎＨの
出力電圧のことである。一方、“ＶｓＬ”は、レベルシ
フト回路２１−Ｌの出力電圧のことである。

【００３８】そして更に、制御ＩＣ１２は、上記５個の
レベルシフト回路２１−１Ｈ〜２１−４Ｈ，２１−Ｌの
各出力電圧Ｖｓ１Ｈ〜Ｖｓ４Ｈ，ＶｓＬが入力され、そ
のうちの１つを選択して出力するマルチプレクサ（ＭＰ
Ｘ）２２と、マルチプレクサ２２によって選択された電
圧をＡ／Ｄ変換するＡ／Ｄ変換器２３と、マルチプレク
サ２２及びＡ／Ｄ変換器２３を制御するＣＰＵ２４と、
ＣＰＵ２４が実行するプログラムなどが格納されたＲＯ
Ｍ２５と、ＣＰＵ２４が処理の実行に用いるＲＡＭ２６
と、ＣＰＵ２４によってセットされる各リニアソレノイ
ドＳ１〜Ｓ４毎のＰＷＭデータに従って、そのＰＷＭデ
ータが表すデューティ比のＰＷＭ信号ＰＷＭ１〜ＰＷＭ
４を各駆動回路Ｄ１〜Ｄ４に出力するＰＷＭ信号出力回
路２７とを内蔵している。

【００３９】ここで、上記ＰＷＭデータは、ＰＷＭ信号
の１周期時間を表す周期データと、ＰＷＭ信号の１周期
内に該ＰＷＭ信号をアクティブレベル（即ち、リニアソ
レノイドＳに通電する方のレベルであり、本実施形態で
はハイレベル）に保持すべきオン時間を表すオン時間デ
ータとからなっている。

【００４０】そして、ＰＷＭ信号出力回路２７は、出力
する各ＰＷＭ信号ＰＷＭ１〜ＰＷＭ４について、そのＰ
ＷＭ信号の周期を、該当するＰＷＭデータの周期データ
が示す周期に設定すると共に、その周期中に、該当する
ＰＷＭデータのオン時間データが示す時間だけ、そのＰ
ＷＭ信号の出力レベルをアクティブレベル（ハイレベ
ル）にすることにより、各ＰＷＭ信号ＰＷＭ１〜ＰＷＭ
４を、該当するＰＷＭデータが示すデューティ比の信号
にする。尚、このようなＰＷＭ信号出力回路について
は、例えば特開平１１−３０８１０７号公報や特開２０
００−１１６１８２号公報に詳しく記載されている。ま
た、本実施形態において、ＰＷＭ信号ＰＷＭ１〜ＰＷＭ
４の周期は一定であり、ＰＷＭデータ中の周期データは
変更されないため、以下の説明において、ＰＷＭデータ
とは、上記オン時間データのことを指すものとする。

【００４１】このようなＥＣＵ１０においては、制御Ｉ
Ｃ１２のＰＷＭ信号出力回路２７から出力されるＰＷＭ
信号ＰＷＭ１〜ＰＷＭ４に従い、各駆動回路Ｄ１〜Ｄ４
のＦＥＴ１４がオン・オフして、各リニアソレノイドＳ
１〜Ｓ４に流れる電流がデューティ制御され、図２に示
すように、各電流検出抵抗Ｒ１〜Ｒ４の両端には、該当
するリニアソレノイドＳ１〜Ｓ４に流れる電流に比例し
た電圧が発生する。

【００４２】そこで、制御ＩＣ１２において、ＣＰＵ２
４は、各リニアソレノイドＳ１〜Ｓ４に実際に流れてい
る電流値（実電流値）を、所定周期Ｔ毎に、以下の手順
で検出する。まず、ＣＰＵ２４は、図２の一点鎖線で囲
んだ部分に該当する図３に示す如く、マルチプレクサ２
２に、レベルシフト回路２１−１Ｈ〜２１−４Ｈ，２１
−Ｌの各出力電圧Ｖｓ１Ｈ〜Ｖｓ４Ｈ，ＶｓＬを、Ｖｓ
１Ｈ→Ｖｓ２Ｈ→ＶｓＬ→Ｖｓ３Ｈ→Ｖｓ４Ｈ、という
順に切り替えて出力させることで、Ａ／Ｄ変換器２３
に、電流検出抵抗Ｒ１〜Ｒ４の共通端子の電圧ＶＬに相
当するＶｓＬと、電流検出抵抗Ｒ１〜Ｒ４の各独立端子
の電圧Ｖ１Ｈ〜Ｖ４Ｈに相当するＶｓ１Ｈ〜Ｖｓ４Ｈと
を、Ｖｓ１Ｈ→Ｖｓ２Ｈ→ＶｓＬ→Ｖｓ３Ｈ→Ｖｓ４Ｈ
の順にＡ／Ｄ変換させ、その各Ａ／Ｄ変換値を、ＲＡＭ
２６又は他のバッファ等に一時保存する。

【００４３】尚、図３及び後述する図４，５の「Ａ／Ｄ
タイミング」と記した段において、「１Ｈ」は、電流検
出抵抗Ｒ１の高圧側の端子電圧についてのＡ／Ｄ変換タ
イミング（即ち、Ｖｓ１ＨのＡ／Ｄ変換タイミング）を
表しており、同様に、「２Ｈ」，「３Ｈ」，「４Ｈ」の
各々は、電流検出抵抗Ｒ２〜Ｒ４の高圧側の端子電圧に
ついての各Ａ／Ｄ変換タイミングを表している。また、
「Ｌ」は、電流検出抵抗Ｒ１〜Ｒ４の低圧側である共通
端子の電圧についてのＡ／Ｄ変換タイミング（即ち、Ｖ
ｓＬのＡ／Ｄ変換タイミング）を表している。一方、こ
うした各電圧のＡ／Ｄ変換を実施する所定周期Ｔは、Ｐ
ＷＭ信号ＰＷＭ１〜ＰＷＭ４の周期（ＰＷＭ周期）に比
べて十分に短い時間となっている。

【００４４】そして、ＣＰＵ２４は、図３にて「Ｆ／Ｂ
計算タイミング」と記した最下段に示すように、Ｖｓ１
Ｈ〜Ｖｓ４Ｈ，ＶｓＬのＡ／Ｄ変換を終えると、各リニ
アソレノイドＳｎ（ｎ＝１〜４）について、ＶｓＬのＡ
／Ｄ変換値（共通端子の電圧のＡ／Ｄ変換値に相当）
と、ＶｓｎＨのＡ／Ｄ変換値との差分（＝ＶｓｎＨ−Ｖ
ｓＬ）を、そのリニアソレノイドＳｎに流れている実電
流値として検出する。尚、この差分（＝ＶｓｎＨ−Ｖｓ
Ｌ）は、ＶＬを基準にしてＶｎＨを測定した値であると
共に、リニアソレノイドＳｎに対応する電流検出抵抗Ｒ
ｎの両端の電圧差である。

【００４５】つまり、ＣＰＵ２４は、「Ｖｓ１ＨのＡ／
Ｄ変換値−ＶｓＬのＡ／Ｄ変換値」の値をリニアソレノ
イドＳ１の実電流値として検出し、「Ｖｓ２ＨのＡ／Ｄ
変換値−ＶｓＬのＡ／Ｄ変換値」の値をリニアソレノイ
ドＳ２の実電流値として検出し、「Ｖｓ３ＨのＡ／Ｄ変
換値−ＶｓＬのＡ／Ｄ変換値」の値をリニアソレノイド
Ｓ３の実電流値として検出し、「Ｖｓ４ＨのＡ／Ｄ変換
値−ＶｓＬのＡ／Ｄ変換値」の値をリニアソレノイドＳ
４の実電流値として検出する。

【００４６】そして更に、ＣＰＵ２４は、各リニアソレ
ノイドＳｎ（ｎ＝１〜４）について、上記の手順で検出
した電流値をホストＣＰＵ１３からの目標電流値と一致
させるためのＰＷＭ信号ＰＷＭｎのデューティ比を夫々
計算し、その計算結果に応じた各リニアソレノイドＳｎ
毎のＰＷＭデータをＰＷＭ信号出力回路２７にセットす
る。尚、ＣＰＵ２４は、ホストＣＰＵ１３との定期通信
により、そのホストＣＰＵ１３から各リニアソレノイド
Ｓ１〜Ｓ４の目標電流値を取り込んでいる。

【００４７】すると、ＰＷＭ信号出力回路２７にて、Ｃ
ＰＵ２４からの各ＰＷＭデータに対応したデューティ比
のＰＷＭ信号ＰＷＭ１〜ＰＷＭ４が生成され、そのＰＷ
Ｍ信号ＰＷＭ１〜ＰＷＭ４が該当する駆動回路Ｄ１〜Ｄ
４のＮＰＮトランジスタ１５に出力される。そして、こ
のＰＷＭ信号ＰＷＭ１〜ＰＷＭ４により、各駆動回路Ｄ
１〜Ｄ４のＮＰＮトランジスタ１５及びＦＥＴ１４がデ
ューティ駆動され、リニアソレノイドＳ１〜Ｓ４の電流
が制御される。

【００４８】尚、レベルシフト回路２１−１Ｈ〜２１−
４Ｈ，２１−Ｌを設けている理由は、図１０の従来装置
１００について述べた理由と同じである。つまり、本Ｅ
ＣＵ１０においても、電流検出抵抗Ｒ１〜Ｒ４の低圧側
の端子は、当該ＥＣＵ１０のパワー系グランド電位Ｅｐ
に接続されており、Ａ／Ｄ変換器２３やＣＰＵ２４等を
内蔵する制御ＩＣ１２の接地端子は、当該ＥＣＵ１０の
信号系グランド電位Ｅｓに接続されている。このため、
両グランド電位Ｅｓ，Ｅｐの変動によりＥｓ＞Ｅｐとな
っても、Ａ／Ｄ変換器２３にＥｓ以上の正の電圧が入力
されるように、レベルシフト回路２１−１Ｈ〜２１−４
Ｈ，２１−Ｌを設けている。更に、レベルシフト回路２
１−１Ｈ〜２１−４Ｈ，２１−Ｌを設けることで、Ａ／
Ｄ変換器２３を、前述の０点誤差の影響が無い領域で動
作させることもできる。

【００４９】以上のように本実施形態のＥＣＵ１０で
は、各電流検出抵抗Ｒ１〜Ｒ４の両端のうちでリニアソ
レノイドＳ１〜Ｓ４側とは反対の低圧側の端子が、検出
処理部としての制御ＩＣ１２の外部で共通接続されてお
り、その電流検出抵抗Ｒ１〜Ｒ４の共通接続された端子
（共通端子）の電圧ＶＬと、各電流検出抵抗Ｒ１〜Ｒ４
の高圧側の端子である独立端子の各電圧Ｖ１Ｈ〜Ｖ４Ｈ
とが、各リニアソレノイドＳ１〜Ｓ４に流れる電流値を
検出するための信号として、制御ＩＣ１２の５個の入力
端子に入力されている。

【００５０】そして、制御ＩＣ１２は、上記共通端子の
電圧ＶＬを基準にして上記各独立端子の電圧Ｖ１Ｈ〜Ｖ
４Ｈを夫々測定することにより、各リニアソレノイドＳ
１〜Ｓ４の実電流値に相当する各電流検出抵抗Ｒ１〜Ｒ
４の両端電圧差を検出するようになっている。具体的に
は、所定周期Ｔ毎に、ＶＬを入力としたレベルシフト回
路２１−Ｌの出力ＶｓＬと、Ｖ１Ｈ〜Ｖ４Ｈの各々を入
力とした各レベルシフト回路２１−１Ｈ〜２１−４Ｈの
出力Ｖｓ１Ｈ〜Ｖｓ４Ｈとを、夫々Ａ／Ｄ変換し、上記
共通端子の電圧のＡ／Ｄ変換値に相当するＶｓＬのＡ／
Ｄ変換値と、上記各独立端子の電圧のＡ／Ｄ変換値に相
当するＶｓ１Ｈ〜Ｖｓ４ＨのＡ／Ｄ変換値との各差分
（＝ＶｓｎＨ−ＶｓＬ；ｎ＝１〜４）を、各電流検出抵
抗Ｒ１〜Ｒ４の両端電圧差として夫々検出している。

【００５１】このため本実施形態のＥＣＵ１０によれ
ば、４個の各リニアソレノイドＳ１〜Ｓ４の実電流値を
検出するために制御ＩＣ１２が入力する信号数を、「４
＋１」の５つにすることができ、その信号数が８（＝２
×４）であった従来装置と比べて、制御ＩＣ１２の入力
端子数を少なくすることができる。また、レベルシフト
回路の数も、従来８個必要であったのを、５個に減らす
ことができる。

【００５２】そして更に、本実施形態のＥＣＵ１０にお
いて、制御ＩＣ１２は、所定周期Ｔ毎に、ＶＬに対応し
たレベルシフト回路２１−Ｌの出力ＶｓＬを１回だけＡ
／Ｄ変換するようにしているため、各リニアソレノイド
Ｓ１〜Ｓ４の電流値検出のためのＡ／Ｄ変換回数を、
「４＋１」の５回にまで低減することができる。

【００５３】しかも、制御ＩＣ１２は、レベルシフト回
路２１−１Ｈ〜２１−４Ｈ，２１−Ｌの各出力電圧Ｖｓ
１Ｈ〜Ｖｓ４Ｈ，ＶｓＬを、図３に示したように、Ｖｓ
１Ｈ→Ｖｓ２Ｈ→ＶｓＬ→Ｖｓ３Ｈ→Ｖｓ４Ｈの順番で
Ａ／Ｄ変換するようにしており、この順番により、電流
検出抵抗Ｒ１〜Ｒ４の共通端子の電圧についてのＡ／Ｄ
変換タイミング（ＶｓＬのＡ／Ｄ変換タイミング）と、
各独立端子の電圧についての各Ａ／Ｄ変換タイミング
（Ｖｓ１Ｈ〜Ｖｓ４Ｈの各Ａ／Ｄ変換タイミング）との
時間差（より詳しくは、その各時間差の総和）が最小と
なるため、各リニアソレノイドＳ１〜Ｓ４についての電
流値検出精度を良好にすることができる。

【００５４】つまり、例えば図４に示すように、レベル
シフト回路２１−１Ｈ〜２１−４Ｈ，２１−Ｌの各出力
電圧Ｖｓ１Ｈ〜Ｖｓ４Ｈ，ＶｓＬを、Ｖｓ１Ｈ→Ｖｓ２
Ｈ→Ｖｓ３Ｈ→Ｖｓ４Ｈ→ＶｓＬの順番でＡ／Ｄ変換す
るようにしたならば、Ｖｓ１ＨのＡ／Ｄ変換タイミング
とＶｓＬのＡ／Ｄ変換タイミングとの時間差は、Ａ／Ｄ
変換器２３がＡ／Ｄ変換を４回実施する分の時間にまで
長くなり（換言すれば、ＶｓＬのＡ／Ｄ変換タイミング
がＶｓ１ＨのＡ／変換タイミングから最短の１回分より
も更に３回分遅れてしまい）、その結果、Ｖｓ１Ｈに該
当する電流検出抵抗Ｒ１の両端電圧差の検出精度が悪化
してしまう。特に、１チャンネル当たりのＡ／Ｄ変換時
間（Ａ／Ｄ変換１回分の時間）が長い場合、影響度が大
きい。

【００５５】これに対して、図３のＡ／Ｄ変換順序を採
用すれば、ＶｓＬのＡ／Ｄ変換の順番が真ん中であり、
そのＶｓＬのＡ／Ｄ変換タイミングと、Ｖｓ１Ｈ〜Ｖｓ
４ＨのＡ／Ｄ変換タイミングとの各時間差が、Ａ／Ｄ変
換２回分の時間よりも長くならなず、その各時間差の総
和が最小となるため、各電流検出抵抗Ｒ１〜Ｒ４の両端
電圧差の検出精度を良好にすることができる。尚、リニ
アソレノイドＳの数Ｎが奇数である場合、ＶｓＬのＡ／
Ｄ変換の順番を厳密に真ん中に設定することはできない
が、考え方は同様である。つまり、リニアソレノイドＳ
の数Ｎが奇数の場合、ＶｓＬのＡ／Ｄ変換の順番は、１
番目から数えて「（Ｎ＋１）／２」番目又は「（Ｎ＋
１）／２＋１」番目にすれば良い。

【００５６】一方、本実施形態のＥＣＵ１０において、
電流値の検出精度に一層重点を置くのであれば、図５に
示す如く、所定周期Ｔ毎に、ＶｓＬを、連続しない順番
で複数回（この例では２回）Ａ／Ｄ変換するようにして
も良い。具体的には、Ｖｓ１Ｈ〜Ｖｓ４Ｈ，ＶｓＬを、
Ｖｓ１Ｈ→ＶｓＬ→Ｖｓ２Ｈ→Ｖｓ３Ｈ→ＶｓＬ→Ｖｓ
４Ｈの順番でＡ／Ｄ変換するのである。

【００５７】そして、図５のＡ／Ｄ変換順序を採用すれ
ば、同図にて「Ｆ／Ｂ計算タイミング」と記した最下段
に示すように、Ｖｓ１ＨとＶｓ２Ｈとの各Ａ／Ｄ変換値
については、ＶｓＬの１回目のＡ／Ｄ変換値に対する差
分を求め、また、Ｖｓ３ＨとＶｓ４Ｈとの各Ａ／Ｄ変換
値については、ＶｓＬの２回目のＡ／Ｄ変換値に対する
差分を求めることにより、差分算出対象の両Ａ／Ｄ変換
値のＡ／Ｄ変換タイミング差を、最短のＡ／Ｄ変換１回
分にすることができる。尚、リニアソレノイドＳの数Ｎ
が４個より多くても考え方は同様であり、ＶｓＬが２，
５，８，１１，…といった「２＋３ｙ；ｙ＝０以上の整
数」の各順番でＡ／Ｄ変換されるようにすれば良い。

【００５８】ところで、本実施形態のＥＣＵ１０におい
て、制御ＩＣ１２内の各レベルシフト回路２１−１Ｈ〜
２１−４Ｈ，２１−Ｌは、図６（ｂ）に示すように、電
流検出抵抗Ｒ１〜Ｒ４の共通端子の電圧ＶＬが入力され
るレベルシフト回路２１−Ｌと、電流検出抵抗Ｒ１〜Ｒ
４の独立端子の電圧Ｖ１Ｈ〜Ｖ４Ｈの各々が入力される
各レベルシフト回路２１−１Ｈ〜２１−４Ｈとの距離
が、最小となるように配置されている。具体的には、各
レベルシフト回路２１−１Ｈ〜２１−４Ｈ，２１−Ｌ
を、レベルシフト回路２１−Ｌが中央付近となり、他の
レベルシフト回路２１−１Ｈ〜２１−４Ｈがそのレベル
シフト回路２１−Ｌを囲むように配置している。

【００５９】このため、共通端子の電圧ＶＬが入力され
るレベルシフト回路２１−Ｌと他の各レベルシフト回路
２１−１Ｈ〜２１−４Ｈとの間に温度差による出力特性
差が生じるのを抑制して、電流値の検出精度を良好にす
ることができる。例えば、各レベルシフト回路２１−１
Ｈ〜２１−４Ｈ，２１−Ｌを、図６（ａ）の如く直列の
並びで配置したとすると、レベルシフト回路２１−Ｌと
他のレベルシフト回路２１−１Ｈ〜２１−４Ｈのうちの
何れか（ここではレベルシフト回路２１−１Ｈとする）
との距離が大きくなる。すると、そのレベルシフト回路
２１−１Ｈとレベルシフト回路２１−Ｌとの間に温度差
が生じて、その両レベルシフト回路２１−１Ｈ，２１−
Ｌにレベルシフト量Ｖｓの相違が生じる可能性がある。
そして、レベルシフト回路２１−１Ｈとレベルシフト回
路２１−Ｌとでレベルシフト量Ｖｓに違いが生じた場合
には、レベルシフト回路２１−１Ｈの出力Ｖｓ１ＨのＡ
／Ｄ変換値と、レベルシフト回路２１−Ｌの出力ＶｓＬ
のＡ／Ｄ変換値との差分（Ｖｓ１Ｈ−ＶｓＬ）が、電流
検出抵抗Ｒ１の両端電圧差（Ｖ１Ｈ−ＶＬ）に一致しな
くなり、その結果、電流値の検出精度が低下してしま
う。

【００６０】これに対して、本実施形態では、各レベル
シフト回路２１−１Ｈ〜２１−４Ｈ，２１−Ｌを図６
（ｂ）のように配置しているため、上記温度差による問
題を回避できるのである。一方、本ＥＣＵ１０におい
て、コネクタ端子Ｊｐ，Ｊ１〜Ｊ４の各々と制御ＩＣ１
２との間の部品配置及び配線パターンは、例えば図７
（ａ）のようにすることが考えられるが、図７（ａ）の
ようにすると、電流検出抵抗Ｒ１からコネクタ端子Ｊｐ
（パワー系接地端子Ｊｐ）までの配線パターンが他の配
線パターンに比べて非常に長くなってしまうため、電流
検出精度の悪化を招いてしまう。また、図７において、
二重丸（◎）印はバイアホール（スルーホール）を示し
ているが、バイアホールには若干なりとも抵抗分等があ
るため、大電流の流れる経路（即ち、リニアソレノイド
Ｓ１〜Ｓ４の電流が流れる経路）はバイアホールを通さ
ない配線パターンにする方が好ましい。尚、図７（ａ）
では、抵抗ＲｉＬの図示を省略している。また、図７に
おける「ＣＮ」は、本ＥＣＵ１０のコネクタの符号であ
る。

【００６１】そこで、本実施形態のＥＣＵ１０では、コ
ネクタ端子Ｊｐ，Ｊ１〜Ｊ４の各々と制御ＩＣ１２との
間の部品配置及び配線パターンを、図７（ｂ）のように
して、上記図７（ａ）の欠点を解決している。つまり、
パワー系接地端子Ｊｐを他のコネクタ端子Ｊ１〜Ｊ４の
真ん中の位置に配置すると共に、制御ＩＣ１２において
も、ＶＬを入力する入力端子（以下、ＶＬ入力端子とい
う）を、他の電圧Ｖ１Ｈ〜Ｖ４Ｈの各々を入力する入力
端子の真ん中の位置に配置し、更に、パワー系接地端子
Ｊｐと制御ＩＣ１２のＶＬ入力端子とを結ぶ配線パター
ンを中心にして、他の配線パターンを設けると共に、コ
ネクタ端子Ｊ１〜Ｊ４の各々から電流検出抵抗Ｒ１〜Ｒ
４の各々を介してパワー系接地端子Ｊｐへ至る各配線パ
ターンは、バイアホール無しでつなぐようにしている。
このため、電流検出抵抗Ｒ１〜Ｒ４の各々からパワー系
接地端子Ｊｐまでの配線パターンを全て短くすることが
でき、しかも、コネクタ端子Ｊ１〜Ｊ４の各々から電流
検出抵抗Ｒ１〜Ｒ４の各々を介してパワー系接地端子Ｊ
ｐへ至る各配線パターンの抵抗分を、無視できる程度に
小さく抑えることができる。

【００６２】ところで、図７（ｂ）にてパワー系接地端
子Ｊｐと制御ＩＣ１２のＶＬ入力端子とを結ぶ配線パタ
ーンの部分は、図８（ａ）のようにしても良い。つま
り、図８（ａ）の点線で囲んだ部分に示すように、電流
検出抵抗Ｒ１〜Ｒ４の共通端子と制御ＩＣ１２のＶＬ入
力端子とを結ぶ配線パターンＰＡを、並列に２系統設け
ると共に、図８（ａ）の一点鎖線で囲んだ部分に示すよ
うに、電流検出抵抗Ｒ１〜Ｒ４の共通端子とパワー系接
地端子Ｊｐ（共通端子をＥＣＵ１０の外部の電位に接続
させるためのコネクタ端子に相当）とを結ぶ配線パター
ンＰＢを、並列に２系統設けるのである。そして、この
ようにすれば、配線パターンＰＡの一方或いは配線パタ
ーンＰＢの一方が何等かの原因で切れてしまっても、Ｅ
ＣＵ１０が正常に機能することができ、信頼性を向上さ
せることができる。

【００６３】また、図８（ａ）の一点鎖線で囲んだ部分
は、図８（ｂ）のように変形しても良い。つまり、パワ
ー系接地端子Ｊｐを、Ｊｐ１とＪｐ２との２つにし、そ
の各パワー系接地端子Ｊｐ１，Ｊｐ２と電流検出抵抗Ｒ
１〜Ｒ４の共通端子とを、２系統の配線パターンＰＢで
夫々接続するのである。そして、このようにすれば、パ
ワー系接地端子Ｊｐ１，Ｊｐ２の何れか一方に端子抜け
（コネクタ端子がＥＣＵ１０の外部配線から外れてしま
うこと）が生じても、ＥＣＵ１０が正常に機能すること
ができ、信頼性を更に向上させることができる。

【００６４】一方、図８（ａ）の点線で囲んだ部分は、
図８（ｃ）〜（ｅ）の各々のように変形しても良い。図
８（ｃ）では、電流検出抵抗Ｒ１〜Ｒ４の共通端子と制
御ＩＣ１２のＶＬ入力端子とを結ぶ配線パターンＰＡの
うち、入力保護用抵抗ＲｉＬと制御ＩＣ１２のＶＬ入力
端子とを結ぶ部分も、２系統にしている。このようにす
れば、信頼性を更に向上させることができる。

【００６５】図８（ｄ）では、図８（ｃ）の構成に加
え、更に、制御ＩＣ１２のＶＬ入力端子を２つにし、そ
の各ＶＬ入力端子と入力保護用抵抗ＲｉＬの一端とを、
２系統の配線パターンＰＡで夫々接続するようにしてい
る。このようにすれば、制御ＩＣ１２の入力端子数が１
つ増加するものの、信頼性を更に上げることができる。

【００６６】図８（ｅ）では、図８（ｄ）の構成に加
え、更に、入力保護用抵抗ＲｉＬを、ＲｉＬ１とＲｉＬ
２との２個にし、その２個の入力保護用抵抗ＲｉＬ１，
ＲｉＬ２の各端部と、制御ＩＣ１２の２つのＶＬ入力端
子の各々とを、２系統の配線パターンＰＡで夫々接続す
るようにしている。このようにすれば、入力保護用抵抗
ＲｉＬ１，ＲｉＬ２の何れか一方が開放故障しても、Ｅ
ＣＵ１０が正常に機能することができ、更に信頼性を向
上させることができる。

【００６７】次に、第２実施形態のＥＣＵについて、図
９を用い説明する。尚、本第２実施形態のＥＣＵ３０
も、第１実施形態のＥＣＵ１０と同様のものであるた
め、各部の符号としては、第１実施形態と同じものを用
いる。図９に示すように、第２実施形態のＥＣＵ３０
は、第１実施形態のＥＣＵ１０に対して、以下の点が異
なっている。

【００６８】まず、本第２実施形態のＥＣＵ３０では、
制御ＩＣ１２内において、Ｖ１Ｈ〜Ｖ４Ｈ，ＶＬの各々
がマルチプレクサ２２に入力されている。そして、マル
チプレクサ２２の出力が、１つのレベルシフト回路２１
の入力となっており、そのレベルシフト回路２１の出力
が、Ａ／Ｄ変換器２３によりＡ／Ｄ変換されて、そのＡ
／Ｄ変換値がＣＰＵ２４に読み取られる。

【００６９】つまり、本第２実施形態では、電流検出抵
抗Ｒ１〜Ｒ４の独立端子の各電圧Ｖ１Ｈ〜Ｖ４Ｈと共通
端子の電圧ＶＬとを別々のレベルシフト回路によりレベ
ルシフトするのではなく、５つの各電圧Ｖ１Ｈ〜Ｖ４
Ｈ，ＶＬをマルチプレクサ２２により択一的に選択して
１つのレベルシフト回路２１へ入力させ、その１つのレ
ベルシフト回路２１の出力をＡ／Ｄ変換器２３によりＡ
／Ｄ変換するようにしている。

【００７０】尚、本第２実施形態のＥＣＵ３０において
も、各電圧のＡ／Ｄ変換順序や実電流値の検出手順は、
図３又は図５で説明したものと同様である。即ち、Ｖ１
Ｈ〜Ｖ４Ｈ，ＶＬの各々がレベルシフト回路２１に入力
された場合の該レベルシフト回路２１の出力を、改め
て、Ｖｓ１Ｈ，Ｖｓ２Ｈ，Ｖｓ３Ｈ，Ｖｓ４Ｈ，ＶｓＬ
とすると、例えば図３と同じ要領でリニアソレノイドＳ
１〜Ｓ４の電流値検出を行う場合、ＣＰＵ２４は、マル
チプレクサ２２に、Ｖ１Ｈ〜Ｖ４Ｈ，ＶＬを、Ｖ１Ｈ→
Ｖ２Ｈ→ＶＬ→Ｖ３Ｈ→Ｖ４Ｈという順に切り替えて出
力させることで、Ａ／Ｄ変換器２３に、電流検出抵抗Ｒ
１〜Ｒ４の共通端子の電圧ＶＬに相当するＶｓＬと、電
流検出抵抗Ｒ１〜Ｒ４の各独立端子の電圧Ｖ１Ｈ〜Ｖ４
Ｈに相当するＶｓ１Ｈ〜Ｖｓ４Ｈとを、Ｖｓ１Ｈ→Ｖｓ
２Ｈ→ＶｓＬ→Ｖｓ３Ｈ→Ｖｓ４Ｈの順にＡ／Ｄ変換さ
せる。そして、ＣＰＵ２４は、Ｖｓ１Ｈ〜Ｖｓ４Ｈ，Ｖ
ｓＬのＡ／Ｄ変換を終えると、各リニアソレノイドＳｎ
（ｎ＝１〜４）について、ＶｓＬのＡ／Ｄ変換値と、Ｖ
ｓｎＨのＡ／Ｄ変換値との差分（＝ＶｓｎＨ−ＶｓＬ）
を、そのリニアソレノイドＳｎに流れている実電流値と
して検出する。

【００７１】また、例えば図５と同じ要領でリニアソレ
ノイドＳ１〜Ｓ４の電流値検出を行う場合、ＣＰＵ２４
は、マルチプレクサ２２に、Ｖ１Ｈ〜Ｖ４Ｈ，ＶＬを、
Ｖ１Ｈ→ＶＬ→Ｖ２Ｈ→Ｖ３Ｈ→ＶＬ→Ｖ４Ｈという順
に切り替えて出力させることで、Ｖｓ１Ｈ〜Ｖｓ４Ｈ，
ＶｓＬを、Ａ／Ｄ変換器２３にＶｓ１Ｈ→ＶｓＬ→Ｖｓ
２Ｈ→Ｖｓ３Ｈ→ＶｓＬ→Ｖｓ４Ｈの順番でＡ／Ｄ変換
させる。そして、ＣＰＵ２４は、Ｖｓ１ＨとＶｓ２Ｈと
の各Ａ／Ｄ変換値については、ＶｓＬの１回目のＡ／Ｄ
変換値に対する差分を求め、また、Ｖｓ３ＨとＶｓ４Ｈ
との各Ａ／Ｄ変換値については、ＶｓＬの２回目のＡ／
Ｄ変換値に対する差分を求めることにより、各リニアソ
レノイドＳ１〜Ｓ４の実電流値を検出する。

【００７２】このような第２実施形態のＥＣＵ３０によ
れば、レベルシフト回路２１を１つ設けるだけで済み、
小型化及び低コスト化を達成することができる。しか
も、電流検出抵抗Ｒ１〜Ｒ４の独立端子の各電圧Ｖ１Ｈ
〜Ｖ４Ｈと共通端子の電圧ＶＬとを１つのレベルシフト
回路２１でレベルシフトさせるため、図６（ａ）に関し
て述べたようなレベルシフト回路同士の出力特性差によ
る問題が無くなる。

【００７３】以上、本発明の一実施形態について説明し
たが、本発明は、種々の形態を採り得ることは言うまで
もない。例えば、 上記各実施形態のＥＣＵ１０，３０
は、電流検出抵抗Ｒの両端の各電圧のＡ／Ｄ変換値の差
分を求めるものであったが、制御ＩＣ１２内に、電流検
出抵抗Ｒの数（換言すればリニアソレノイドＳの数）だ
け差動増幅回路を設けると共に、各電流検出抵抗Ｒの両
端の一対電圧を、その各差動増幅回路の反転入力端子と
非反転入力端子とに夫々入力させ、該各差動増幅回路の
出力のＡ／Ｄ変換値を、各リニアソレノイドＳの電流値
として処理する、といった構成の装置でも、図１，９と
同様に、制御ＩＣ１２の外部で各電流検出抵抗Ｒの低圧
側の端子を共通接続するように構成すれば、制御ＩＣ１
２の入力端子数を少なくすることができる。

【図面の簡単な説明】

【図１】 第１実施形態の電子制御装置（ＥＣＵ）の構
成を表すブロック図である。

【図２】 ＰＷＭ信号及び電流検出抵抗の両端の電圧波
形を表すタイムチャートである。

【図３】 第１実施形態の制御ＩＣの作用を表すタイム
チャートである。

【図４】 第１実施形態の効果を説明するためにＡ／Ｄ
変換順序の比較例を表すタイムチャートである。

【図５】 Ａ／Ｄ変換順序の変形例を表すタイムチャー
トである。

【図６】 制御ＩＣ内のレベルシフト回路の配置を表す
説明図である。

【図７】 電流検出抵抗及び入力保護用抵抗の配置と、
それらを接続する配線パターンとを表す説明図である。

【図８】 図７（ｂ）の変形例を表す図である。

【図９】 第２実施形態の電子制御装置（ＥＣＵ）の構
成を表すブロック図である。

【図１０】 従来装置の構成を表すブロック図である。

【符号の説明】

１０，３０…電子制御装置（ＥＣＵ）、１２…制御Ｉ
Ｃ、１３…ホストＣＰＵ、１４…ＰチャンネルＭＯＳＦ
ＥＴ、１５…ＮＰＮトランジスタ、１６…ダイオード、
２１，２１−１Ｈ〜２１−４Ｈ，２１−Ｌ…レベルシフ
ト回路、２２…マルチプレクサ、２３…Ａ／Ｄ変換器、
２４…ＣＰＵ、２５…ＲＯＭ、２６…ＲＡＭ、２７…Ｐ
ＷＭ信号出力回路、Ｄ１〜Ｄ４…駆動回路、Ｒ１〜Ｒ４
…電流検出抵抗、Ｒｉ１Ｈ〜Ｒｉ４Ｈ，ＲｉＬ，ＲｉＬ
１，ＲｉＬ２…入力保護用抵抗、Ｓ１〜Ｓ４…リニアソ
レノイド（誘導性負荷）、Ｊ１〜Ｊ４，Ｊｐ，Ｊｐ１，
Ｊｐ２，Ｊｓ…コネクタ端子（Ｊｐ，Ｊｐ１，Ｊｐ２…
パワー系接地端子、Ｊｓ…信号系接地端子）

Claims (7)

【特許請求の範囲】
1. 【請求項１】 Ｎ個（Ｎは２以上の整数）の各誘導性負
   荷に電流を夫々流すための各通電経路において前記誘導
   性負荷に対し直列に接続されたＮ個の電流検出抵抗と、 前記各誘導性負荷について、それに対応する前記電流検
   出抵抗の両端の電圧差を、その誘導性負荷に流れる電流
   値として検出する検出処理部と、 を備えた誘導性負荷の電流検出装置において、 前記各電流検出抵抗の両端のうちで前記誘導性負荷に接
   続されていない側の端子が、前記検出処理部の外部で共
   通接続されていると共に、その共通接続された各電流検
   出抵抗の端子（以下、共通端子という）の電圧と、前記
   各電流検出抵抗の前記共通端子とは反対側の端子（以
   下、独立端子という）の各電圧とが、前記各誘導性負荷
   に流れる電流値を検出するための信号として前記検出処
   理部の「Ｎ＋１」個の端子に入力されており、 前記検出処理部は、前記共通端子の電圧を基準にして前
   記各独立端子の電圧を夫々測定することにより、前記各
   電流検出抵抗の両端の電圧差を検出するように構成され
   ていること、 を特徴とする誘導性負荷の電流検出装置。
2. 【請求項２】 請求項１に記載の誘導性負荷の電流検出
   装置において、 前記検出処理部は、Ａ／Ｄ変換器を備えていると共に、
   所定周期毎に、前記共通端子の電圧と前記各独立端子の
   電圧とを前記Ａ／Ｄ変換器にＡ／Ｄ変換させ、前記共通
   端子の電圧のＡ／Ｄ変換値と、前記各独立端子の電圧の
   Ａ／Ｄ変換値との各差分を、前記各電流検出抵抗の両端
   の電圧差として夫々検出すること、 を特徴とする誘導性負荷の電流検出装置。
3. 【請求項３】 請求項２に記載の誘導性負荷の電流検出
   装置において、 前記検出処理部は、前記所定周期毎に、前記各独立端子
   の電圧を１回ずつ前記Ａ／Ｄ変換器にＡ／Ｄ変換させる
   と共に、前記共通端子の電圧を１回以上且つＮ回未満で
   ある所定回数だけ前記Ａ／Ｄ変換器にＡ／Ｄ変換させる
   ように構成されていること、 を特徴とする誘導性負荷の電流検出装置。
4. 【請求項４】 請求項３に記載の誘導性負荷の電流検出
   装置において、 前記検出処理部が、前記所定周期毎に前記共通端子の電
   圧と前記各独立端子の電圧とを前記Ａ／Ｄ変換器に夫々
   Ａ／Ｄ変換させる順番は、前記共通端子の電圧のＡ／Ｄ
   変換タイミングと、前記各独立端子の電圧の各Ａ／Ｄ変
   換タイミングとの時間差が、最小となるように設定され
   ていること、 を特徴とする誘導性負荷の電流検出装置。
5. 【請求項５】 請求項３に記載の誘導性負荷の電流検出
   装置において、 前記Ｎが３以上であると共に、 前記検出処理部は、前記所定周期毎に前記共通端子の電
   圧を非連続の順番で２回以上前記Ａ／Ｄ変換器にＡ／Ｄ
   変換させること、 を特徴とする誘導性負荷の電流検出装置。
6. 【請求項６】 請求項１ないし請求項５の何れかに記載
   の誘導性負荷の電流検出装置において、 前記共通端子及び前記各独立端子の各々と、前記検出処
   理部のＡ／Ｄ変換器との間には、前記各端子の電圧を夫
   々入力して、その入力電圧よりも所定の一定電圧だけ高
   い電圧を出力するレベルシフト回路が夫々設けられてい
   ると共に、 その各レベルシフト回路は、前記共通端子の電圧が入力
   されるレベルシフト回路と他のレベルシフト回路との距
   離が、最小となるように配置されていること、を特徴と
   する誘導性負荷の電流検出装置。
7. 【請求項７】 請求項１ないし請求項６の何れかに記載
   の誘導性負荷の電流検出装置において、 前記共通端子と前記検出処理部とを結ぶ配線パターン、
   又は、前記共通端子を当該電流検出装置の外部の電位に
   接続させるための当該装置のコネクタ端子と前記共通端
   子とを結ぶ配線パターンは、並列に２系統設けられてい
   ること、 を特徴とする誘導性負荷の電流検出装置。