JP2003068525A - 誘導性負荷の電流検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 誘導性負荷の電流検出装置を小規模化し電流
検出精度も向上させる。 【解決手段】 ＥＣＵ１０は、制御対象のリニアソレノ
イドＬｎ（ｎは１〜４）の通電経路に直列に接続された
電流検出抵抗Ｒｎと、その抵抗Ｒｎの両端の各電圧１
Ｈ，１Ｌ〜４Ｈ，４Ｌの内の１つを選択して出力するマ
ルチプレクサ（ＭＰＸ）２１と、ＭＰＸ２１からの電圧
を入力し、その電圧よりも一定電圧だけ高い電圧を出力
するレベルシフト回路２２と、該回路２２の出力をＡ／
Ｄ変換するＡ／Ｄ変換器２３とを備え、ＣＰＵ２４が、
ＭＰＸ２１に上記各電圧１Ｈ，１Ｌ〜４Ｈ，４Ｌを切り
替えて出力させると共に、ソレノイドＬｎに対応する抵
抗Ｒｎの高圧側端子電圧をＭＰＸ２１に選択させた際の
Ａ／Ｄ変換値と、抵抗Ｒｎの低圧側端子電圧をＭＰＸ２
１に選択させた際のＡ／Ｄ変換値との差分を、ソレノイ
ドＬｎの電流値として検出する。このためレベルシフト
回路２２が１つで済む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘導性負荷の電流
検出装置に関するものである。

【０００２】

【従来の技術】リニアソレノイド等の誘導性負荷に流れ
る電流をフィードバック（Ｆ／Ｂ）制御する装置が、特
開２０００−１１４０３８号公報などに記載されてい
る。ここで、特開２０００−１１４０３８号公報に記載
の装置の具体例を、図１４を用いて説明する。

【０００３】図１４に示すように、リニアソレノイドＬ
に流れる電流を制御する制御装置１００は、リニアソレ
ノイドＬへの通電経路においてリニアソレノイドＬに対
し直列に接続されたスイッチング素子Ｔｒと、上記通電
経路においてリニアソレノイドＬ及びスイッチング素子
Ｔｒに対し直列に接続された電流検出抵抗Ｒと、電流検
出抵抗Ｒの高圧側の端子電圧ＶＨを入力し、その入力電
圧ＶＨよりも所定の一定電圧Ｖｓだけ高い電圧（＝ＶＨ
＋Ｖｓ）を出力するレベルシフト回路１０２と、電流検
出抵抗Ｒの低圧側の端子電圧ＶＬを入力し、その入力電
圧ＶＬよりも上記一定電圧Ｖｓだけ高い電圧（＝ＶＬ＋
Ｖｓ）を出力するレベルシフト回路１０３と、レベルシ
フト回路１０２，１０３の各出力ＶＨｓ，ＶＬｓが入力
され、そのうちの１つを選択して出力するマルチプレク
サ（ＭＰＸ）１０４と、レベルシフト回路１０２，１０
３の各出力ＶＨｓ，ＶＬｓを、上記マルチプレクサ１０
４を介して択一的に取り込み、その取り込んだ電圧をデ
ジタル値に変換（Ａ／Ｄ変換）するＡ／Ｄ変換器１０５
と、ＣＰＵ１０６と、ＣＰＵ１０６からのデータに応じ
たデューティ比のＰＷＭ（パルス幅変調）信号を、スイ
ッチング素子Ｔｒへ駆動信号として出力するＰＷＭ信号
出力回路１０７とを備えている。

【０００４】また、この制御装置１００において、電流
検出抵抗Ｒの低圧側の端子は、当該装置１００のパワー
系接地端子（即ち、リニアソレノイドＬの電流が流れる
接地端子）Ｊｐに接続されており、レベルシフト回路１
０２，１０３、マルチプレクサ１０４、Ａ／Ｄ変換器１
０５、ＣＰＵ１０６、及びＰＷＭ信号出力回路１０７等
を集積したＩＣの接地端子は、当該装置１００の信号系
接地端子Ｊｓに接続されている。そして、パワー系接地
端子Ｊｐと信号系接地端子Ｊｓとの各々は、当該装置１
００の外部に配設された別々のグランド線を介してバッ
テリ（図示省略）のマイナス端子に接続されている。

【０００５】このような制御装置１００においては、Ｃ
ＰＵ１０６が、マルチプレクサ１０４とＡ／Ｄ変換器１
０５とを制御して、一定周期毎に、レベルシフト回路１
０２の出力ＶＨｓとレベルシフト回路１０３の出力ＶＬ
ｓとをＡ／Ｄ変換器１０５に順次Ａ／Ｄ変換させ、その
両Ａ／Ｄ変換値の差分（＝ＶＨｓ−ＶＬｓであり、理想
的には＝ＶＨ−ＶＬ）をリニアソレノイドに流れる電流
値として検出する。そして、その検出値を目標値にする
ためのＰＷＭ信号のデューティ比を計算し、その計算し
たデューティ比を示すデータをＰＷＭ信号出力回路１０
７へ出力する。

【０００６】すると、ＰＷＭ信号出力回路１０７は、Ｃ
ＰＵ１０６からのデータに対応したデューティ比のＰＷ
Ｍ信号をスイッチング素子Ｔｒに出力することとなり、
これにより、スイッチング素子Ｔｒがデューティ駆動さ
れ、リニアソレノイドＬに流れる電流が目標値と一致す
るように制御される。

【０００７】尚、レベルシフト回路１０２，１０３を設
けている理由は、信号系接地端子Ｊｓの電位（信号系グ
ランド電位）Ｅｓがパワー系接地端子Ｊｐの電位（パワ
ー系グランド電位）Ｅｐより大きくなった場合（Ｅｓ＞
Ｅｐ）でも、Ａ／Ｄ変換器１０５に正の電圧（即ち、Ｅ
ｓ以上の電圧）が入力されるようにして、電流検出抵抗
Ｒの高圧側の端子電圧ＶＨと低圧側の端子電圧ＶＬとの
差分（＝ＶＨ−ＶＬ）を確実に検出できるようにするた
めと、Ａ／Ｄ変換器には、一般に、０Ｖ付近の入力電圧
では正確なＡ／Ｄ変換値を出さない性質（いわゆる０点
誤差）があり、その０点誤差の影響を回避するためであ
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の装置１００では、１つのリニアソレノイド当たりに
２つのレベルシフト回路１０２，１０３が必要となり、
例えば、４つのリニアソレノイドを制御する場合には、
レベルシフト回路が８個も必要になる。よって、回路の
大型化及びコスト増加を招いてしまう。

【０００９】また、電流検出抵抗Ｒの高圧側のレベルシ
フト回路１０２と低圧側のレベルシフト回路１０３とで
レベルシフト量Ｖｓに違いがあった場合（即ち、両レベ
ルシフト回路１０２，１０３の出力特性差があった場
合）には、電流検出精度が低下してしまう。つまり、両
レベルシフト回路１０２，１０３におけるレベルシフト
量Ｖｓが全く同じであれば良いが、そのレベルシフト量
Ｖｓに差があると、レベルシフト回路１０２の出力ＶＨ
ｓのＡ／Ｄ変換値と、レベルシフト回路１０３の出力Ｖ
ＬｓのＡ／Ｄ変換値との差分（＝ＶＨｓ−ＶＬｓ）が、
電流検出抵抗Ｒの高圧側の端子電圧ＶＨと低圧側の端子
電圧ＶＬとの差分（＝ＶＨ−ＶＬ）に一致しなくなり、
リニアソレノイドＬに流れる電流値（実電流値）を正確
に検出することができなくなるからである。

【００１０】本発明は、こうした問題に鑑みなされたも
のであり、誘導性負荷の電流制御に用いられる電流検出
装置の構成を小規模化すると共に、電流検出精度を向上
させることを目的としている。

【００１１】

【課題を解決するための手段及び発明の効果】上記目的
を達成するためになされた請求項１に記載の誘導性負荷
の電流検出装置は、誘導性負荷に電流を流すための通電
経路において誘導性負荷に対し直列に接続された電流検
出抵抗と、該電流検出抵抗の両端の各電圧ＶＨ，ＶＬが
入力され、そのうちの１つを選択して出力する選択回路
と、該選択回路から出力される電圧を入力して、その入
力電圧よりも所定の一定電圧Ｖｓだけ高い電圧を出力す
るレベルシフト回路と、該レベルシフト回路の出力電圧
をＡ／Ｄ変換するＡ／Ｄ変換器と、制御手段とを備えて
いる。

【００１２】そして、制御手段は、選択回路に電流検出
抵抗の両端の各電圧を切り替えて出力させると共に、選
択回路に電流検出抵抗の高圧側の端子電圧ＶＨを選択さ
せた際のＡ／Ｄ変換器によるＡ／Ｄ変換値（即ち、ＶＨ
をレベルシフト回路によりＶｓだけレベルシフトした電
圧のＡ／Ｄ変換値）と、選択回路に電流検出抵抗の低圧
側の端子電圧ＶＬを選択させた際のＡ／Ｄ変換器による
Ａ／Ｄ変換値（即ち、ＶＬをレベルシフト回路によりＶ
ｓだけレベルシフトした電圧のＡ／Ｄ変換値）との差分
（＝ＶＨ−ＶＬ）を、誘導性負荷に流れる電流値として
検出する。

【００１３】つまり、請求項１の電流検出装置では、従
来装置のように、電流検出抵抗の両端の各電圧ＶＨ，Ｖ
Ｌを別々のレベルシフト回路によりレベルシフトし、そ
の各レベルシフト回路の出力を択一的に選択してＡ／Ｄ
変換するのではなく、電流検出抵抗の両端の各電圧Ｖ
Ｈ，ＶＬを選択回路により択一的に選択して１つのレベ
ルシフト回路へ入力させ、その１つのレベルシフト回路
の出力をＡ／Ｄ変換するようにしている。

【００１４】このため、請求項１の電流検出装置によれ
ば、レベルシフト回路を１つ設けるだけで済み、小型化
及び低コスト化を達成することができる。しかも、電流
検出抵抗の両端の各電圧ＶＨ，ＶＬを１つのレベルシフ
ト回路でレベルシフトさせるため、従来装置のようなレ
ベルシフト回路同士の出力特性差による問題が無く、誘
導性負荷に流れる電流を正確に検出することができる。

【００１５】ところで、誘導性負荷が複数存在する場合
には、その各誘導性負荷毎に電流検出抵抗を設けること
となるが、そのような場合には、請求項２のように構成
すれば良い。即ち、選択回路は、複数の電流検出抵抗の
両端の各電圧のうちの１つを選択して出力するように構
成する。そして、制御手段は、選択回路に複数の電流検
出抵抗の両端の各電圧を切り替えて出力させると共に、
複数の各誘導性負荷について、選択回路に当該誘導性負
荷に対応する電流検出抵抗の高圧側の端子電圧を選択さ
せた際のＡ／Ｄ変換器によるＡ／Ｄ変換値と、選択回路
に当該誘導性負荷に対応する電流検出抵抗の低圧側の端
子電圧を選択させた際のＡ／Ｄ変換器によるＡ／Ｄ変換
値との差分を、その誘導性負荷に流れる電流値として検
出するように構成すれば良い。

【００１６】そして、このような請求項２の電流検出装
置によれば、電流検出対象の誘導性負荷がＮ個（但し、
Ｎは２以上の整数）である場合に、従来装置ならば２×
Ｎ個のレベルシフト回路が必要なところを、１個のレベ
ルシフト回路で済むこととなり、一層効果的である。

【００１７】一方、請求項１，２の電流検出装置におい
て、Ａ／Ｄ変換器とレベルシフト回路と選択回路とを１
つのＩＣとして形成する場合には、請求項３に記載の如
く、選択回路は、そのＩＣの電源の高電圧側（一般には
５Ｖ）が供給されるＮ型半導体の領域内に構成すること
が望ましい。

【００１８】このようにすれば、後述するように、選択
回路をＮチャンネルＭＯＳＦＥＴである複数のスイッチ
によって構成しても、その選択回路の部分の専用のグラ
ンドラインＧＬｂを設けることができ、そのグランドラ
インＧＬｂを、他の回路の部分（Ａ／Ｄ変換器及びレベ
ルシフト回路の部分）のグランドラインＧＬａが接続さ
れる信号系グランド電位Ｅｓとは異なる低電圧側の電位
（例えば、電流検出抵抗の低圧側の端子が接続されるパ
ワー系グランド電位Ｅｐ）に接続することができるた
め、Ｅｓ＞Ｅｐとなった場合の当該ＩＣへの悪影響を確
実に回避可能となる。

【００１９】

【発明の実施の形態】以下、本発明が適用された実施形
態の電子制御装置について、図面を用いて説明する。ま
ず図１は、第１実施形態の電子制御装置（以下、ＥＣＵ
という）１０の構成を表すブロック図である。

【００２０】このＥＣＵ１０は、自動車に搭載されたエ
ンジンを目標状態に制御するものであり、そのために、
エンジンに設けられた複数（本実施形態では４個）のリ
ニアソレノイドＬ１〜Ｌ４を各々に通電制御する。尚、
以下の説明において、各リニアソレノイドＬ１〜Ｌ４を
特に区別しない場合には、そのリニアソレノイドの符号
として、１〜４の番号を除いた“Ｌ”、或いは、ｎを１
〜４の何れかとした“Ｌｎ”を用いる。そして、このこ
とは、各リニアソレノイドＬ１〜Ｌ４毎に設けられた後
述の各構成要素についても同様である。

【００２１】そして、本ＥＣＵ１０には、リニアソレノ
イドＬ１〜Ｌ４の通電制御を目的として構成された制御
ＩＣ１２と、エンジンコントロール用のホストＣＰＵ１
３とが備えられており、制御ＩＣ１２は、ホストＣＰＵ
１３にて演算された各リニアソレノイドＬ１〜Ｌ４に流
すべき電流を表すデータ（目標電流値）に従って、各リ
ニアソレノイドＬ１〜Ｌ４に流れる電流をフィードバッ
ク制御する。

【００２２】また、本ＥＣＵ１０には、各リニアソレノ
イドＬ１〜Ｌ４をデューティ制御するために制御ＩＣ１
２から出力されるリニアソレノイドＬ１〜Ｌ４毎のＰＷ
Ｍ信号ＰＷＭ１〜ＰＷＭ４に従って、該当するリニアソ
レノイドＬ１〜Ｌ４に電流を流す駆動回路Ｄ１〜Ｄ４が
備えられている。

【００２３】そして、各駆動回路Ｄ（Ｄ１〜Ｄ４）は、
車両のバッテリＢＴ（図２参照）のプラス端子の電圧
（バッテリ電圧）ＶＢにソースが接続され、ドレインが
通電対象のリニアソレノイドＬに接続されたスイッチン
グ素子としてのＰチャンネルＭＯＳＦＥＴ（以下単にＦ
ＥＴという）１４と、そのＦＥＴ１４のゲートにコレク
タが接続され、エミッタがグランド電位に接続されたＮ
ＰＮトランジスタ１５と、ＦＥＴ１４のドレインとグラ
ンド電位との間に、アノードをグランド電位側にして接
続されたフライバックエネルギー吸収用のダイオード１
６とから構成されており、上記ＮＰＮトランジスタ１５
のベースに、制御ＩＣ１２からのＰＷＭ信号（ＰＷＭ１
〜ＰＷＭ４）が供給されるようになっている。

【００２４】尚、ダイオード１６のアノードは、本ＥＣ
Ｕ１０内の２系統のグランド電位のうち、本ＥＣＵ１０
にてリニアソレノイドＬの電流が流れるパワー系接地端
子ＪｐによりバッテリＢＴのマイナス端子に接続される
パワー系グランド電位Ｅｐに接続されている。また、Ｎ
ＰＮトランジスタ１５のエミッタは、本ＥＣＵ１０にて
パワー系接地端子Ｊｐとは異なる信号系接地端子Ｊｓに
よりバッテリＢＴのマイナス端子に接続される信号系グ
ランド電位Ｅｓに接続されている。そして、パワー系接
地端子Ｊｐと信号系接地端子Ｊｓとの各々は、本ＥＣＵ
１０の外部に配設された別々のグランド線を介してバッ
テリＢＴのマイナス端子に接続されている（図２参
照）。

【００２５】更に、本ＥＣＵ１０には、各リニアソレノ
イドＬ１〜Ｌ４毎に、電流検出抵抗Ｒ１〜Ｒ４が備えら
れている。そして、その各電流検出抵抗Ｒ１〜Ｒ４の一
端は、該当するリニアソレノイドＬの駆動回路Ｄ側とは
反対側の端部に接続されており、各電流検出抵抗Ｒ１〜
Ｒ４の他端は、パワー系接地端子Ｊｐ（パワー系グラン
ド電位Ｅｐ）に接続されている。つまり、バッテリ電圧
ＶＢだけ電位差のある通電経路中に、駆動回路Ｄ（Ｄ１
〜Ｄ４）のＦＥＴ１４と、誘導性負荷としてのリニアソ
レノイドＬ（Ｌ１〜Ｌ４）と、電流検出抵抗Ｒ（Ｒ１〜
Ｒ４）とが、直列に接続されている。

【００２６】そして、本ＥＣＵ１０では、例えばリニア
ソレノイドＬ１について説明すると、制御ＩＣ１２から
のＰＷＭ信号ＰＷＭ１がハイレベルであるときに、駆動
回路Ｄ１のＮＰＮトランジスタ１５がオンし、それに伴
いＦＥＴ１４がオンして、バッテリＢＴからリニアソレ
ノイドＬ１への通電経路が導通され、逆に、ＰＷＭ信号
ＰＷＭ１がローレベルであるときに、駆動回路Ｄ１のＮ
ＰＮトランジスタ１５及びＦＥＴ１４がオフ状態とな
り、リニアソレノイドＬ１への通電経路が遮断される。
このように、制御ＩＣ１２から出力されるＰＷＭ信号Ｐ
ＷＭ１〜ＰＷＭ４に従い、各駆動回路Ｄ１〜Ｄ４のＦＥ
Ｔ１４がオン・オフすることにより、各リニアソレノイ
ドＬ１〜Ｌ４に流れる電流がデューティ制御される。そ
して、電流検出抵抗Ｒ１〜Ｒ４の両端には、該当するリ
ニアソレノイドＬ１〜Ｌ４に流れる電流に比例した電圧
が発生する。

【００２７】また、本ＥＣＵ１０において、電流検出抵
抗Ｒ１の高圧側の端子（即ち、リニアソレノイドＬ１に
接続される方の端部）は、コンデンサＣｉ１Ｈと共にノ
イズ除去用のＣＲフィルタを成す抵抗Ｒｉ１Ｈを介して
制御ＩＣ１２に接続されており、電流検出抵抗Ｒ１の低
圧側の端子（即ち、パワー系接地端子Ｊｐに接続される
方の端部）は、コンデンサＣｉ１Ｌと共にノイズ除去用
のＣＲフィルタを成す抵抗Ｒｉ１Ｌを介して制御ＩＣ１
２に接続されている。同様に、他の電流検出抵抗Ｒ２〜
Ｒ４の両端の各々も、コンデンサＣｉ２Ｈ，Ｃｉ２Ｌ〜
Ｃｉ４Ｈ，Ｃｉ４Ｌの各々と共にＣＲフィルタを成す抵
抗Ｒｉ２Ｈ，Ｒｉ２Ｌ〜Ｒｉ４Ｈ，Ｒｉ４Ｌを介して、
制御ＩＣ１２に接続されている。

【００２８】尚、各コンデンサＣｉ１Ｈ，Ｃｉ１Ｌ〜Ｃ
ｉ４Ｈ，Ｃｉ４Ｌの一端は、信号系グランド電位Ｅｓに
接続されている。また、ｎを１〜４の何れかであるとす
ると、各図及び以下の説明において、“ｎＨ”とは、抵
抗ＲｉｎＨを介して制御ＩＣ１２に入力される電流検出
抵抗Ｒｎの高圧側の端子電圧のことであり、“ｎＬ”と
は、抵抗ＲｉｎＬを介して制御ＩＣ１２に入力される電
流検出抵抗Ｒｎの低圧側の端子電圧のことである。つま
り、例えば“１Ｈ”は電流検出抵抗Ｒ１の高圧側の端子
電圧であり、“１Ｌ”は電流検出抵抗Ｒ１の低圧側の端
子電圧である。

【００２９】次に、制御ＩＣ１２は、電流検出抵抗Ｒ１
〜Ｒ４の両端の各電圧１Ｈ，１Ｌ〜４Ｈ，４Ｌが上記Ｃ
Ｒフィルタを介して入力され、そのうちの１つを選択し
て出力する選択回路としてのマルチプレクサ（ＭＰＸ）
２１と、マルチプレクサ２１から出力される電圧を入力
し、その入力電圧よりも所定の一定電圧Ｖｓだけ高い電
圧を出力するレベルシフト回路２２と、レベルシフト回
路２２の出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器２３
と、マルチプレクサ２１及びＡ／Ｄ変換器２３を制御す
る制御手段としてのＣＰＵ２４と、ＣＰＵ２４が実行す
るプログラムなどが格納されたＲＯＭ２５と、ＣＰＵ２
４が処理の実行に用いるＲＡＭ２６と、ＣＰＵ２４によ
ってセットされる各リニアソレノイドＬ１〜Ｌ４毎のＰ
ＷＭデータに従って、そのＰＷＭデータが表すデューテ
ィ比のＰＷＭ信号ＰＷＭ１〜ＰＷＭ４を各駆動回路Ｄ１
〜Ｄ４に出力するＰＷＭ信号出力回路２７とを内蔵して
いる。

【００３０】ここで、上記ＰＷＭデータは、ＰＷＭ信号
の１周期時間を表す周期データと、ＰＷＭ信号の１周期
内に該ＰＷＭ信号をアクティブレベル（即ち、リニアソ
レノイドＬに通電する方のレベルであり、本実施形態で
はハイレベル）に保持すべきオン時間を表すオン時間デ
ータとからなっている。

【００３１】そして、ＰＷＭ信号出力回路２７は、出力
する各ＰＷＭ信号ＰＷＭ１〜ＰＷＭ４について、そのＰ
ＷＭ信号の周期を、該当するＰＷＭデータの周期データ
が示す周期に設定すると共に、その周期中に、該当する
ＰＷＭデータのオン時間データが示す時間だけ、そのＰ
ＷＭ信号の出力レベルをアクティブレベル（ハイレベ
ル）にすることにより、各ＰＷＭ信号ＰＷＭ１〜ＰＷＭ
４を、該当するＰＷＭデータが示すデューティ比の信号
にする。尚、このようなＰＷＭ信号出力回路について
は、例えば特開平１１−３０８１０７号公報や特開２０
００−１１６１８２号公報に詳しく記載されている。ま
た、本実施形態において、ＰＷＭ信号ＰＷＭ１〜ＰＷＭ
４の周期は一定であり、ＰＷＭデータ中の周期データは
変更されないため、以下の説明において、ＰＷＭデータ
とは、上記オン時間データのことを指すものとする。

【００３２】このような制御ＩＣ１２において、ＣＰＵ
２４は、各リニアソレノイドＬ１〜Ｌ４に実際に流れて
いる電流値（実電流値）を、一定周期Ｔ毎に、以下の手
順で検出する。まず、ＣＰＵ２４は、マルチプレクサ２
１に、４つの電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧
を、１Ｈ→１Ｌ→２Ｈ→２Ｌ→３Ｈ→３Ｌ→４Ｈ→４
Ｌ、という順に切り替えて出力させる。そして、ＣＰＵ
２４は、各リニアソレノイドＬ１〜Ｌ４について、その
リニアソレノイドＬｎ（ｎは１〜４の何れか）に対応す
る電流検出抵抗Ｒｎの高圧側の端子電圧ｎＨをマルチプ
レクサ２１に選択させた際のＡ／Ｄ変換器２３によるＡ
／Ｄ変換値（即ち、ｎＨをレベルシフト回路２２により
Ｖｓだけレベルシフトした電圧（＝ｎＨ＋Ｖｓ）のＡ／
Ｄ変換値）と、そのリニアソレノイドＬｎに対応する電
流検出抵抗Ｒｎの低圧側の端子電圧ｎＬをマルチプレク
サ２１に選択させた際のＡ／Ｄ変換器２３によるＡ／Ｄ
変換値（即ち、ｎＬをレベルシフト回路２２によりＶｓ
だけレベルシフトした電圧（＝ｎＬ＋Ｖｓ）のＡ／Ｄ変
換値）との差分（＝ｎＨ−ｎＬ）を、そのリニアソレノ
イドＬｎに流れる電流値として検出する。

【００３３】尚、このような手順の電流検出動作を行う
周期Ｔは、ＰＷＭ信号ＰＷＭ１〜ＰＷＭ４の周期（ＰＷ
Ｍ周期）に比べて十分に短い時間となっている。また、
レベルシフト回路２２を設けている理由は、図１４の従
来装置１００について述べた理由と同じである。つま
り、本ＥＣＵ１０においても、電流検出抵抗Ｒ１〜Ｒ４
の低圧側の端子は、当該ＥＣＵ１０のパワー系グランド
電位Ｅｐに接続されており、Ａ／Ｄ変換器２３やＣＰＵ
２４等を内蔵する制御ＩＣ１２の接地端子は、当該ＥＣ
Ｕ１０の信号系グランド電位Ｅｓに接続されている。こ
のため、両グランド電位Ｅｓ，Ｅｐの変動によりＥｓ＞
Ｅｐとなっても、Ａ／Ｄ変換器２３にＥｓ以上の正の電
圧が入力されるように、レベルシフト回路２２を設けて
いる。更に、レベルシフト回路２２を設けることで、Ａ
／Ｄ変換器２３を、前述の０点誤差の影響が無い領域で
動作させることもできる。

【００３４】そして更に、ＣＰＵ２４は、全リニアソレ
ノイドＬ１〜Ｌ４についての電流値検出動作を１回終え
る毎に（即ち、上記一定周期Ｔ毎に）、各リニアソレノ
イドＬ１〜Ｌ４の目標電流値をホストＣＰＵ１３から取
り込み、各リニアソレノイドＬ１〜Ｌ４について、上記
の手順で検出した電流値をホストＣＰＵ１３からの目標
電流値と一致させるためのＰＷＭ信号ＰＷＭ１〜ＰＷＭ
４のデューティ比を計算し、その計算結果に応じた各リ
ニアソレノイドＬ１〜Ｌ４毎のＰＷＭデータをＰＷＭ信
号出力回路２７にセットする。

【００３５】すると、ＰＷＭ信号出力回路２７にて、そ
の各ＰＷＭデータに対応したデューティ比のＰＷＭ信号
ＰＷＭ１〜ＰＷＭ４が生成され、そのＰＷＭ信号ＰＷＭ
１〜ＰＷＭ４が該当する駆動回路Ｄ１〜Ｄ４のＮＰＮト
ランジスタ１５に出力される。そして、このＰＷＭ信号
ＰＷＭ１〜ＰＷＭ４により、各駆動回路Ｄ１〜Ｄ４のＮ
ＰＮトランジスタ１５及びＦＥＴ１４がデューティ駆動
され、リニアソレノイドＬ１〜Ｌ４の電流が制御され
る。

【００３６】以上のような本実施形態のＥＣＵ１０で
は、従来装置のように、電流検出抵抗Ｒｎの両端の各電
圧ｎＨ，ｎＬを別々のレベルシフト回路によりレベルシ
フトし、その各レベルシフト回路の出力を択一的に選択
してＡ／Ｄ変換するのではなく、電流検出抵抗Ｒｎの両
端の各電圧ｎＨ，ｎＬをマルチプレクサ２１により択一
的に選択して１つのレベルシフト回路２２へ入力させ、
その１つのレベルシフト回路２２の出力をＡ／Ｄ変換器
２３によりＡ／Ｄ変換するようにしている。

【００３７】このため、レベルシフト回路２２を１つ設
けるだけで済み、小型化及び低コスト化を達成すること
ができる。具体的には、従来装置ならば８（＝２×４）
個のレベルシフト回路が必要なところを、１個のレベル
シフト回路だけで済む。しかも、このＥＣＵ１０によれ
ば、電流検出抵抗Ｒｎの両端の各電圧ｎＨ，ｎＬを１つ
のレベルシフト回路２２でレベルシフトさせるため、従
来装置のようなレベルシフト回路同士の出力特性差によ
る問題が無く、リニアソレノイドＬｎに流れる電流を正
確に検出することができる。

【００３８】次に、図２は、本第１実施形態のＥＣＵ１
０の構成を、電源系を中心にして表したものである。
尚、図２において、リニアソレノイドＬ２〜Ｌ４と、そ
れらに対応する駆動回路Ｄ２〜Ｄ４、電流検出抵抗Ｒ２
〜Ｒ４、抵抗Ｒｉ２Ｈ，Ｒｉ２Ｌ〜Ｒｉ４Ｈ，Ｒｉ４
Ｌ、及びコンデンサＣｉ２Ｈ，Ｃｉ２Ｌ〜Ｃｉ４Ｈ，Ｃ
ｉ４Ｌとについては、図示を省略している。

【００３９】図２に示すように、制御ＩＣ１２へは、バ
ッテリ電圧ＶＢから５Ｖを生成して出力する電源ＩＣ２
９により、電源の高電圧側としての５Ｖが供給される。
そして、制御ＩＣ１２において、マルチプレクサ２１，
レベルシフト回路２２，Ａ／Ｄ変換器２３，及びＣＰＵ
２４等の各内部回路は、共通のグランドラインＧＬの電
位を基準にして構成されており、その共通のグランドラ
インＧＬが、当該制御ＩＣ１２の接地端子を介して、Ｅ
ＣＵ１０内の信号系グランド電位Ｅｓに接続されてい
る。

【００４０】更に、本第１実施形態において、マルチプ
レクサ２１は、図２及び図３（ａ）に示すように、ＣＭ
ＯＳのトランジスタ（ＭＯＳＦＥＴ）である複数（本実
施形態では電圧の入力数が８であるため８個）のスイッ
チＳＷによって構成されている。そして、マルチプレク
サ２１では、その８個のスイッチＳＷのうちの何れか１
つが、ＣＰＵ２４からの選択信号１Ｈｃｎｔ，１Ｌｃｎ
ｔ〜４Ｈｃｎｔ，４Ｌｃｎｔによってオンすることによ
り、電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧１Ｈ，１Ｌ
〜４Ｈ，４Ｌのうちの１つをレベルシフト回路２２に出
力する。尚、ｎを１〜４の何れかであるとすると、ｎＨ
ｃｎｔは、電流検出抵抗Ｒｎの高圧側の端子電圧ｎＨが
入力されるスイッチＳＷをオンさせるための選択信号で
あり、ｎＬｃｎｔは、電流検出抵抗Ｒｎの低圧側の端子
電圧ｎＬが入力されるスイッチＳＷをオンさせるための
選択信号である。そして、例えば、１Ｈｃｎｔがアクテ
ィブレベルになると、１Ｈが入力されるスイッチＳＷが
オンして、その１Ｈがレベルシフト回路２２に出力され
ることとなる。

【００４１】ここで、制御ＩＣ１２のうち、図３（ａ）
に示すレベルシフト回路２２とマルチプレクサ２１の部
分を、トランジスタレベルで表すと、図３（ｂ）のよう
になっている。即ち、まず、レベルシフト回路２２は、
ドレインが上記グランドラインＧＬを介して信号系グラ
ンド電位Ｅｓに接続され、当該レベルシフト回路２２の
入力端子に該当するゲートがマルチプレクサ２１の出力
端子に接続されたＰチャンネルＭＯＳＦＥＴ３１と、そ
のＦＥＴ３１のソースと電源の高電圧側（＝５Ｖ）との
間に接続されて、ＦＥＴ３１のソース−ドレイン間に一
定電流Ｉｓｄを流す定電流回路３２とから構成されてい
る。そして、このレベルシフト回路２２では、定電流回
路３２がＦＥＴ３１のソース−ドレイン間に流す一定電
流Ｉｓｄによって、ＦＥＴ３１のゲート−ソース間電圧
Ｖｇｓが上記一定電流Ｉｓｄに応じた一定値となる。そ
して更に、本実施形態では、ＦＥＴ３１のゲート−ソー
ス間電圧Ｖｇｓが上述の一定電圧Ｖｓ（つまり、本回路
２２のレベルシフト量であり、例えば１．５Ｖ）と一致
するように、上記一定電流Ｉｓｄが設定されている。

【００４２】このため、ＦＥＴ３１のゲートの電位が変
化しても、当該レベルシフト回路２２の出力端子に該当
するＦＥＴ３１のソースは、常にそのゲート電位よりも
ゲート−ソース間電圧Ｖｇｓ（＝Ｖｓ）だけ電位が高く
なる。この結果、当該レベルシフト回路２２からＡ／Ｄ
変換器２３には、マルチプレクサ２１の出力電圧ＯＵＴ
をＶｓだけ高電位側にシフトさせた電圧（＝ＯＵＴ＋Ｖ
ｓ）が出力されることとなる。

【００４３】次に、マルチプレクサ２１は、上記スイッ
チＳＷとしての８個のＮチャンネルＭＯＳＦＥＴからな
り、その各ＭＯＳＦＥＴのゲートに、ＣＰＵ２４からの
選択信号１Ｈｃｎｔ，１Ｌｃｎｔ〜４Ｈｃｎｔ，４Ｌｃ
ｎｔが夫々入力されると共に、各ＭＯＳＦＥＴのドレイ
ンとソースとのうちの一方（ここでは、ドレインとす
る）の各々に、電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧
１Ｈ，１Ｌ〜４Ｈ，４Ｌが入力される。そして、各ＭＯ
ＳＦＥＴのドレインとソースとのうちの他方（ここで
は、ソースとする）が互いに共通接続されており、その
接続点が、当該マルチプレクサ２１の出力端子になって
いる。また、矢印で示される各ＭＯＳＦＥＴのボディ
が、上記グランドラインＧＬを介して信号系グランド電
位Ｅｓに接続されている。

【００４４】そして更に、本第１実施形態において、図
３（ｂ）のレベルシフト回路２２及びマルチプレクサ２
１の部分を、半導体実装レベルで表すと、図４のように
なっている。尚、図４では、マルチプレクサ２１の各ス
イッチＳＷのうち、１Ｈと１Ｌとの各々が入力される２
つのスイッチＳＷと、レベルシフト回路２２を構成する
ＰチャンネルＭＯＳＦＥＴ３１のみを図示している。ま
た、図４において、「Ｇ」はゲートであり、「Ｓ」はソ
ースであり、「Ｄ」はドレインである。そして、このこ
とは、他の図においても同様である。

【００４５】図４に示すように、本第１実施形態では、
制御ＩＣ１２がＰ型基板のＣＭＯＳにより構成されてい
る。つまり、Ｐ型基板であるＰ−ｓｕｂ上に、マルチプ
レクサ２１の各スイッチＳＷとしてのＮチャンネルＭＯ
ＳＦＥＴが形成されていると共に、レベルシフト回路２
２やＡ／Ｄ変換器２３等の他の内部回路が形成されてい
る。また、Ｐ−ｓｕｂが信号系グランド電位Ｅｓに接続
され、これにより、各スイッチＳＷとしてのＮチャンネ
ルＭＯＳＦＥＴのボディに相当するＰｗｅｌｌが、信号
系グランド電位Ｅｓに接続される。

【００４６】ところで、このような構成の制御ＩＣ１２
において、信号系グランド電位Ｅｓがパワー系グランド
電位Ｅｐよりも高くなった場合（Ｅｓ＞Ｅｐ）には、マ
ルチプレクサ２１の入力（即ち、各スイッチＳＷを成す
ＮチャンネルＭＯＳＦＥＴのドレイン）に、Ｅｓよりも
低い負電圧がかかることとなる。そして、その負電圧が
−０．７Ｖ以下になると、図４にて点線の矢印で示すよ
うに、制御ＩＣ１２内に逆電流が流れてしまい、該制御
ＩＣ１２にダメージが加わる可能性がある。これは、Ｐ
−ｓｕｂを介して信号系グランド電位Ｅｓに接続される
スイッチＳＷとしてのＮチャンネルＭＯＳＦＥＴのＰｗ
ｅｌｌと、電流検出抵抗Ｒｎの端部に接続されるマルチ
プレクサ２１の入力端子に相当する各スイッチＳＷ（Ｎ
チャンネルＭＯＳＦＥＴ）のドレイン（又はソース）と
の間に、順方向にダイオード（即ち、ＰＮ接合）が形成
されるからである。

【００４７】そこで、この問題を解決するためには、図
３（ｂ）と同様の図５に示すように、マルチプレクサ２
１の各スイッチＳＷをＰチャンネルＭＯＳＦＥＴにする
ことが考えられる。即ち、図４と同様の図６に示すよう
に、制御ＩＣ１２のＰ型基板であるＰ−ｓｕｂ上に、マ
ルチプレクサ２１の各スイッチＳＷとして、Ｐチャンネ
ルＭＯＳＦＥＴを形成する。そして、この場合には、各
スイッチＳＷとしてのＰチャンネルＭＯＳＦＥＴのＮ型
半導体の部分であるＮｗｅｌｌに、５Ｖが印加される。
また、この場合にも、Ｐ−ｓｕｂは、信号系グランド電
位Ｅｓに接続される。

【００４８】そして、このようにマルチプレクサ２１を
ＰチャンネルＭＯＳＦＥＴで構成すれば、信号系グラン
ド電位Ｅｓに接続されるＰ−ｓｕｂと、マルチプレクサ
２１の入力端子に相当する各スイッチＳＷ（Ｐチャネル
ＭＯＳＦＥＴ）のドレインとの間にダイオードが形成さ
れず、上述の逆電流が流れてしまうことを防止すること
ができる。これは、そもそも、マルチプレクサ２１の入
力端子に相当する各スイッチＳＷ（ＰチャネルＭＯＳＦ
ＥＴ）のドレイン（又はソース）が、Ｐ型半導体である
からである。

【００４９】しかし、一般に、ＰチャネルＭＯＳＦＥＴ
は、ＮチャネルＭＯＳＦＥＴに比べて、スイッチング速
度が遅く、また、マルチプレクサ２１の入力電圧はグラ
ンド電位（＝０Ｖ）に近いため、各スイッチＳＷは、Ｎ
チャンネルＭＯＳＦＥＴで構成する方が望ましい。

【００５０】そこで次に、第２実施形態として、制御Ｉ
Ｃ１２内のマルチプレクサ２１の各スイッチＳＷをＮチ
ャンネルＭＯＳＦＥＴで形成しつつ、上述の逆電流の発
生を防止可能な構成について述べる。尚、本第２実施形
態のＥＣＵも、第１実施形態のＥＣＵ１０と同様のもの
であるため、本ＥＣＵ及びそれの各部の符号としては、
第１実施形態と同じものを用いる。

【００５１】まず、本第２実施形態のＥＣＵ１０では、
図２と同様の図７、及び図３（ｂ）と同様の図８に示す
ように、制御ＩＣ１２内のグランドラインがＧＬａとＧ
Ｌｂとの２系統に分けられている。そして、制御ＩＣ１
２では、上記両グランドラインＧＬａ，ＧＬｂのうちの
一方のグランドラインＧＬａが、マルチプレクサ２１以
外のレベルシフト回路２２，Ａ／Ｄ変換器２３，及びＣ
ＰＵ２４等の各内部回路のグランドラインとなってお
り、他方のグランドラインＧＬｂが、マルチプレクサ２
１だけの専用グランドラインとなっている。

【００５２】また更に、本第２実施形態の制御ＩＣ１２
には、接地端子が２つ設けられており、グランドライン
ＧＬａが、一方の接地端子を介してＥＣＵ１０内の信号
系グランド電位Ｅｓに接続され、グランドラインＧＬｂ
が、他方の接地端子を介してＥＣＵ１０内のパワー系グ
ランド電位Ｅｐに接続されている。

【００５３】そして、本第２実施形態の制御ＩＣ１２に
おいても、マルチプレクサ２１は、第１実施形態と同様
に、８個の各スイッチＳＷとしてＮチャンネルＭＯＳＦ
ＥＴを用いたものであるが、制御ＩＣ１２は、図４と同
様の図９に示すように、Ｎ型基板のＣＭＯＳにより構成
されている。つまり、５Ｖが供給されるＮ型基板である
Ｎ−ｓｕｂ上に、マルチプレクサ２１の各スイッチＳＷ
としてのＮチャンネルＭＯＳＦＥＴが形成されていると
共に、レベルシフト回路２２やＡ／Ｄ変換器２３等の他
の内部回路が形成されている。そして、マルチプレクサ
２１の部分では、各スイッチＳＷとしてのＮチャンネル
ＭＯＳＦＥＴのボディに相当するＰｗｅｌｌが、グラン
ドラインＧＬｂを介してパワー系グランド電位Ｅｐに接
続されている。

【００５４】このような第２実施形態のＥＣＵ１０によ
れば、マルチプレクサ２１を、ボディとしてのＰ型半導
体（Ｐｗｅｌｌ）からドレイン又はソースとしてのＮ型
半導体（Ｎ⁺ ）へと順方向にダイオードができてしまう
ＮチャンネルＭＯＳＦＥＴで構成しているにも拘わら
ず、そのマルチプレクサ２１を、制御ＩＣ１２において
５Ｖが供給されるＮ型半導体の領域としてのＮ−ｓｕｂ
（Ｎ型基板）内に構成するようにしているため、Ｅｓ＞
Ｅｐとなっても、上述の逆電流が流れてしまうことはな
い。

【００５５】つまり、マルチプレクサ２１に専用のグラ
ンドラインであって、各スイッチＳＷとしてのＮチャン
ネルＭＯＳＦＥＴのボディに相当するＰｗｅｌｌに接続
されるグランドラインＧＬｂと、レベルシフト回路２２
やＡ／Ｄ変換器２３等の他の回路の部分のグランドライ
ンＧＬａとを分離して、そのマルチプレクサ２１用のグ
ランドラインＧＬｂを信号系グランド電位Ｅｓとは異な
るパワー系グランド電位Ｅｐに接続することができるた
め、制御ＩＣ１２内において、信号系グランド電位Ｅｓ
に接続される部分と、マルチプレクサ２１の入力端子に
相当する各スイッチＳＷ（ＮチャネルＭＯＳＦＥＴ）の
ドレインとの間にダイオードが形成されることがなく、
Ｅｓ＞Ｅｐとなった場合にＥｓ側からＥｐ側へ上述の逆
電流が流れてしまうことを確実に防止することができ
る。

【００５６】次に、第３実施形態のＥＣＵについて説明
する。尚、本第３実施形態のＥＣＵも、第１，２実施形
態のＥＣＵ１０と同様のものであるため、本ＥＣＵ及び
それの各部の符号としては、第１，２実施形態と同じも
のを用いる。第３実施形態のＥＣＵ１０は、第２実施形
態のＥＣＵ１０に対して、以下の点だけが異なってい
る。

【００５７】まず、本第３実施形態の制御ＩＣ１２にお
いても、マルチプレクサ２１は、第１及び第２実施形態
と同様に、８個の各スイッチＳＷとしてＮチャンネルＭ
ＯＳＦＥＴを用いたものであるが、制御ＩＣ１２は、図
４，図９と同様の図１０に示すように、Ｐ型基板のＣＭ
ＯＳにより構成されており、そのＰ型基板としてのＰ−
ｓｕｂがグランドラインＧＬａを介して信号系グランド
電位Ｅｓに接続されている。尚、この点については、第
１実施形態と同様である。

【００５８】そして、本第３実施形態の制御ＩＣ１２で
は、そのＰ−ｓｕｂ上に、レベルシフト回路２２やＡ／
Ｄ変換器２３等の各内部回路を形成しているが、特にマ
ルチプレクサ２１については、Ｐ−ｓｕｂ内にＮ型半導
体であるＤｅｅｐＮｗｅｌｌを作ると共に、そのＤｅｅ
ｐＮｗｅｌｌを５Ｖに接続し、更に、そのＤｅｅｐＮｗ
ｅｌｌ内に、マルチプレクサ２１の各スイッチＳＷとし
てのＮチャンネルＭＯＳＦＥＴを形成するようにしてい
る。また、そのようなマルチプレクサ２１の部分では、
第２実施形態と同様に、各スイッチＳＷとしてのＮチャ
ンネルＭＯＳＦＥＴのボディに相当するＰｗｅｌｌが、
グランドラインＧＬａとは分離されたグランドラインＧ
Ｌｂを介してパワー系グランド電位Ｅｐに接続されてい
る。

【００５９】このような第３実施形態のＥＣＵ１０によ
っても、マルチプレクサ２１をＮチャンネルＭＯＳＦＥ
Ｔで構成しているにも拘わらず、そのマルチプレクサ２
１を、制御ＩＣ１２において５Ｖが供給されるＮ型半導
体の領域としてのＤｅｅｐＮｗｅｌｌ内に構成するよう
にしているため、Ｅｓ＞Ｅｐとなっても、上述の逆電流
が流れてしまうことはない。つまり、第２実施形態と同
様に、マルチプレクサ２１に専用のグランドラインであ
って、各スイッチＳＷとしてのＮチャンネルＭＯＳＦＥ
ＴのＰｗｅｌｌに接続されるグランドラインＧＬｂを、
レベルシフト回路２２やＡ／Ｄ変換器２３等の他の回路
の部分のグランドラインＧＬａから分離して、そのグラ
ンドラインＧＬｂを信号系グランド電位Ｅｓとは異なる
パワー系グランド電位Ｅｐに接続することができるた
め、制御ＩＣ１２内において、信号系グランド電位Ｅｓ
に接続される部分と、マルチプレクサ２１の入力端子に
相当するＮチャネルＭＯＳＦＥＴのドレインとの間にダ
イオードが形成されることがなく、Ｅｓ＞Ｅｐとなった
場合にＥｓ側からＥｐ側へ上述の逆電流が流れてしまう
ことを確実に防止することができる。

【００６０】尚、本第３実施形態において、マルチプレ
クサ２１を構成する各ＮチャンネルＭＯＳＦＥＴのＰｗ
ｅｌｌは、パワー系グランド電位Ｅｐではなく、負電圧
（例えば−５Ｖ）に接続するようにしても良い。次に、
第４実施形態のＥＣＵについて説明する。尚、本第４実
施形態のＥＣＵも、第１〜３実施形態のＥＣＵ１０と同
様のものであるため、本ＥＣＵ及びそれの各部の符号と
しては、第１〜３実施形態と同じものを用いる。

【００６１】まず、本第４実施形態のＥＣＵ１０では、
図２，７と同様の図１１に示すように、上記第１〜３実
施形態の各ＥＣＵ１０と比較して、制御ＩＣ１２が、互
いに独立したチップ１とチップ２とを１つのパッケージ
内に納めたマルチチップ構成のＩＣとなっている。

【００６２】そして、マルチプレクサ２１以外のレベル
シフト回路２２，Ａ／Ｄ変換器２３，及びＣＰＵ２４等
の各内部回路が、制御ＩＣ１２内のチップ１に形成され
ており、マルチプレクサ２１が、制御ＩＣ１２内のチッ
プ２に形成されている。具体的に説明すると、まず、制
御ＩＣ１２内のチップ１は、図４に示した第１実施形態
の制御ＩＣ１２からマルチプレクサ２１の部分を削除し
た構成となっている。そして、そのチップ１のグランド
ラインであって、マルチプレクサ２１以外の各内部回路
のグランドラインＧＬａは、信号系グランド電位Ｅｓに
接続されている。

【００６３】また、制御ＩＣ１２内のチップ２は、図９
に示した制御ＩＣ１２のマルチプレクサ２１の部分、或
いは、図１０に示した制御ＩＣ１２のマルチプレクサ２
１の部分と同じ構成である。そして、そのチップ２のグ
ランドラインであって、マルチプレクサ２１に専用のグ
ランドラインＧＬｂは、第２，３実施形態と同様に、パ
ワー系グランド電位Ｅｐに接続されている。尚、図１１
では、チップ２において、図９のＮ−ｓｕｂ或いは図１
０のＤｅｅｐＮｗｅｌｌに該当する部分へ、５Ｖではな
く、バッテリ電圧ＶＢを供給する場合を示しているが、
その部分には、第２，３実施形態と同様に５Ｖを供給す
るようにしても良い。

【００６４】このような第４実施形態のＥＣＵ１０によ
っても、マルチプレクサ２１の各スイッチＳＷをＮチャ
ンネルＭＯＳＦＥＴで形成しつつ、Ｅｓ＞Ｅｐとなった
場合の上述の逆電流を防ぐことができる。尚、チップ２
は、図４に示した制御ＩＣ１２のマルチプレクサ２１の
部分と同じ構成にしても良い。そして、この場合には、
チップ２に電源の高電圧側（ＶＢ又は５Ｖ）を供給する
必要が無くなる。

【００６５】次に、第５実施形態のＥＣＵについて説明
する。尚、本第５実施形態のＥＣＵも、第１〜４実施形
態のＥＣＵ１０と同様のものであるため、本ＥＣＵ及び
それの各部の符号としては、第１〜４実施形態と同じも
のを用いる。まず、本第５実施形態のＥＣＵ１０は、基
本的には、図１１に示した第４実施形態のＥＣＵ１０と
比較して、以下の点が異なっている。

【００６６】即ち、図２，７，１１と同様の図１２に示
すように、第４実施形態のＥＣＵ１０における制御ＩＣ
１２から、マルチプレクサ２１が形成されたチップ２を
独立させ、そのチップ２を、制御ＩＣ１２とは別パッケ
ージのＩＣ３３に内蔵させるようにしている。尚、ここ
では、チップ２が、図９に示した制御ＩＣ１２のマルチ
プレクサ２１の部分、或いは、図１０に示した制御ＩＣ
１２のマルチプレクサ２１の部分と同じ構成であり、そ
のチップ２において、図９のＮ−ｓｕｂ或いは図１０の
ＤｅｅｐＮｗｅｌｌに該当する部分に、電源の高電圧側
としてバッテリ電圧ＶＢが供給されるものとしている。

【００６７】そして更に、本第５実施形態のＥＣＵ１０
では、駆動回路Ｄ１〜Ｄ４の各ＦＥＴ１４も、マルチプ
レクサ２１と共に上記ＩＣ３３に内蔵するようにしてい
る。このような第５実施形態のＥＣＵ１０によっても、
第４実施形態と同様の効果が得られる。また、ＩＣ３３
に駆動回路Ｄ１〜Ｄ４のＦＥＴ１４を内蔵させる分、コ
ストメリットを大きくすることができる。また更に、本
ＥＣＵ１０に搭載されるＩＣが、電源の高電圧側が５Ｖ
であると共に電源の低電圧側が信号系グランド電位Ｅｓ
である５Ｖ系の制御ＩＣ１２と、電源の高電圧側がバッ
テリ電圧ＶＢであると共に電源の低電圧側がパワー系グ
ランド電位Ｅｐであるパワー系のＩＣ３３とに分かれる
ため、本ＥＣＵ１０を構成するプリント配線基板におけ
る部品レイアウトやパターン設計が行い易くなる。

【００６８】ところで、上記第５実施形態のＥＣＵ１０
のように、少なくとも、マルチプレクサ２１とレベルシ
フト回路２２とを別々のＩＣにした場合には、図１と同
様の図１３に示すように、マルチプレクサの出力端子と
レベルシフト回路２２の入力端子との間に、抵抗Ｒｉ及
びコンデンサＣｉからなるノイズ除去用のＣＲフィルタ
を設け、その代わりに、各電流検出抵抗Ｒ１〜Ｒ４の両
端毎の８組のＣＲフィルタ（即ち、抵抗Ｒｉ１Ｈ，Ｒｉ
１Ｌ〜Ｒｉ４Ｈ，Ｒｉ４Ｌ及びコンデンサＣｉ１Ｈ，Ｃ
ｉ１Ｌ〜Ｃｉ４Ｈ，Ｃｉ４Ｌ）を省くようにしても良
い。

【００６９】そして、このように構成したＥＣＵ１０に
よれば、ＣＲフィルタが１組で済むため、更なる低コス
ト化を達成することができる。但し、この場合、マルチ
プレクサ２１の切替直後において、レベルシフト回路２
２の入力電圧には、その切替前のマルチプレクサ２１の
出力電圧の影響が残るため、Ａ／Ｄ変換器２３は、レベ
ルシフト回路２２の出力を、マルチプレクサ２１の切替
後、一定の時間が経過してからＡ／Ｄ変換するように構
成する必要がある。

【００７０】以上、本発明の一実施形態について説明し
たが、本発明は、種々の形態を採り得ることは言うまで
もない。例えば、 図１のＥＣＵ１０において、マルチ
プレクサ２１，レベルシフト回路２２，Ａ／Ｄ変換器２
３，及びＣＰＵ２４等は、１つのＩＣとして構成するの
ではなく、別々の回路としても良い。

【００７１】また、上記各実施形態のＥＣＵ１０は、自
動車に搭載されるものであったが、本発明の装置は、自
動車用以外にも同様に適用することができる。

【図面の簡単な説明】

【図１】 第１実施形態の電子制御装置（ＥＣＵ）の構
成を表すブロック図である。

【図２】 第１実施形態のＥＣＵの構成を、電源系を中
心にして表した図である。

【図３】 第１実施形態の制御ＩＣのうち、レベルシフ
ト回路及びマルチプレクサ（ＭＰＸ）の部分を、トラン
ジスタレベルで表す構成図である。

【図４】 第１実施形態の制御ＩＣのうち、レベルシフ
ト回路及びマルチプレクサの部分を、半導体実装レベル
で表す構成図である。

【図５】 第１実施形態の変形例の制御ＩＣのうち、レ
ベルシフト回路及びマルチプレクサ（ＭＰＸ）の部分
を、トランジスタレベルで表す構成図である。

【図６】 第１実施形態の変形例の制御ＩＣのうち、レ
ベルシフト回路及びマルチプレクサの部分を、半導体実
装レベルで表す構成図である。

【図７】 第２実施形態のＥＣＵの構成を、電源系を中
心にして表した図である。

【図８】 第２実施形態の制御ＩＣのうち、レベルシフ
ト回路及びマルチプレクサ（ＭＰＸ）の部分を、トラン
ジスタレベルで表す構成図である。

【図９】 第２実施形態の制御ＩＣのうち、レベルシフ
ト回路及びマルチプレクサの部分を、半導体実装レベル
で表す構成図である。

【図１０】 第３実施形態の制御ＩＣのうち、レベルシ
フト回路及びマルチプレクサの部分を、半導体実装レベ
ルで表す構成図である。

【図１１】 第４実施形態のＥＣＵの構成を、電源系を
中心にして表した図である。

【図１２】 第５実施形態のＥＣＵの構成を、電源系を
中心にして表した図である。

【図１３】 他の変形例のＥＣＵの構成を表すブロック
図である。

【図１４】 従来装置の構成を表すブロック図である。

【符号の説明】

１０…電子制御装置（ＥＣＵ）、１２…制御ＩＣ、１３
…ホストＣＰＵ、１４，３１…ＰチャンネルＭＯＳＦＥ
Ｔ、１５…ＮＰＮトランジスタ、１６…ダイオード、２
１…マルチプレクサ、２２…レベルシフト回路、２３…
Ａ／Ｄ変換器、２４…ＣＰＵ、２５…ＲＯＭ、２６…Ｒ
ＡＭ、２７…ＰＷＭ信号出力回路、２９…電源ＩＣ、３
２…定電流回路、３３…ＩＣ、ＢＴ…バッテリ、Ｄ１〜
Ｄ４…駆動回路、Ｒ１〜Ｒ４…電流検出抵抗、Ｒｉ，Ｒ
ｉ１Ｈ，Ｒｉ１Ｌ〜Ｒｉ４Ｈ，Ｒｉ４Ｌ…抵抗、Ｃｉ，
Ｃｉ１Ｈ，Ｃｉ１Ｌ〜Ｃｉ４Ｈ，Ｃｉ４Ｌ…コンデン
サ、ＧＬ，ＧＬａ，ＧＬｂ…グランドライン、Ｊｐ…パ
ワー系接地端子、Ｊｓ…信号系接地端子、Ｌ１〜Ｌ４…
リニアソレノイド、ＳＷ…スイッチ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AA04 AB02 AB03 AC01 AC02 AD02 AD03 AD04 AD10 AD13 AD47

Claims (3)

【特許請求の範囲】
1. 【請求項１】 誘導性負荷に電流を流すための通電経路
   において前記誘導性負荷に対し直列に接続された電流検
   出抵抗と、 該電流検出抵抗の両端の各電圧が入力され、そのうちの
   １つを選択して出力する選択回路と、 該選択回路から出力される電圧を入力し、その入力電圧
   よりも所定の一定電圧だけ高い電圧を出力するレベルシ
   フト回路と、 該レベルシフト回路の出力電圧をＡ／Ｄ変換するＡ／Ｄ
   変換器と、 前記選択回路に前記電流検出抵抗の両端の各電圧を切り
   替えて出力させると共に、前記選択回路に前記電流検出
   抵抗の高圧側の端子電圧を選択させた際の前記Ａ／Ｄ変
   換器によるＡ／Ｄ変換値と、前記選択回路に前記電流検
   出抵抗の低圧側の端子電圧を選択させた際の前記Ａ／Ｄ
   変換器によるＡ／Ｄ変換値との差分を、前記誘導性負荷
   に流れる電流値として検出する制御手段と、 を備えていることを特徴とする誘導性負荷の電流検出装
   置。
2. 【請求項２】 請求項１に記載の誘導性負荷の電流検出
   装置において、 前記誘導性負荷及び前記電流検出抵抗を複数組備えると
   共に、 前記選択回路は、前記複数の電流検出抵抗の両端の各電
   圧のうちの１つを選択して出力するように構成されてお
   り、 前記制御手段は、前記選択回路に前記複数の電流検出抵
   抗の両端の各電圧を切り替えて出力させると共に、前記
   複数の各誘導性負荷について、前記選択回路に当該誘導
   性負荷に対応する電流検出抵抗の高圧側の端子電圧を選
   択させた際の前記Ａ／Ｄ変換器によるＡ／Ｄ変換値と、
   前記選択回路に当該誘導性負荷に対応する電流検出抵抗
   の低圧側の端子電圧を選択させた際の前記Ａ／Ｄ変換器
   によるＡ／Ｄ変換値との差分を、その誘導性負荷に流れ
   る電流値として検出するように構成されていること、 を特徴とする誘導性負荷の電流検出装置。
3. 【請求項３】 請求項１又は請求項２に記載の誘導性負
   荷の電流検出装置において、 前記Ａ／Ｄ変換器と前記レベルシフト回路と前記選択回
   路とが、１つのＩＣとして形成されていると共に、前記
   選択回路は、前記ＩＣの電源の高電圧側が供給されるＮ
   型半導体の領域内に構成されていること、 を特徴とする誘導性負荷の電流検出装置。