JP2013042278A - 半導体集積回路装置 - Google Patents

Abstract

【課題】レベル変換回路のレイアウト面積の縮小を図る。
【解決手段】半導体集積回路装置（１０）は、レベル変換回路（１４）と、Ｄ／Ａ変換回路（１２）とを備える。このとき、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路（１５）と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路（１３）とを設ける。上記レベル変換回路は、シリアル形式のデジタル信号に対応するレベル変換機能を備えていれば良く、パラレル形式のデジタル信号に対応させる場合に比べて、レベル変換回路のレイアウト面積を縮小することができる。
【選択図】図１

Description

本発明は、レベル変換機能を備えた半導体集積回路装置に関する。

半導体集積回路装置の微細化に伴い、内部回路の動作電圧が低下されている。近年の半導体集積回路装置においては、外部から供給される外部電圧よりも低い動作電圧を内部で生成し、この動作電圧が供給されることで内部回路が動作される。この場合、半導体集積回路装置から外部へ出力される信号は、内部動作電圧レベルから外部電圧レベルに昇圧してから出力される。また、外部から入力される信号は、外部電圧レベルから内部動作電圧レベルに変換されてから内部回路に伝達される。このように異電源間で信号のレベル変換を行う箇所（「異電源渡り部」という）には、外部電圧レベルと内部動作電圧レベルとの間の変換を行うレベル変換回路が用いられる。レベル変換回路は、レベルコンバータ、レベルシフト回路あるいはレベルシフタなどと称される場合もある。

特許文献１には、レベルシフト回路が記載されている。

特許文献２には、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路が記載されている。

特開２００５−３５４２０７号公報 特開２００８−２９５０１８号公報

アナログマクロ部を備えた半導体集積回路装置のレイアウトについて本願発明者が検討したところ、以下の課題が見いだされた。

アナログマクロ部の一例として、１０ビット構成のデジタル信号をアナログ信号に変換するＤ／Ａ変換回路を挙げることができる。このようなＤ／Ａ変換回路を備えた半導体集積回路装置において、内部動作電圧レベルが１．０Ｖで、外部電圧レベルが３．３Ｖの場合、Ｄ／Ａ変換回路内の異電源渡り部には、レベル変換回路や、過電圧から回路デバイスを保護するための保護回路が設けられる。１０ビット構成のデジタル信号をアナログ信号に変換するＤ／Ａ変換回路の場合、実際にデジタル信号をアナログ信号に変換する回路の前段に、１０ビット構成のデジタル信号と、同期用のクロック信号と、スタンバイ用制御信号等の全ての信号に対してレベル変換を行うレベル変換回路と保護回路とを設ける必要がある。このようなレベル変換回路と保護回路は、Ｄ／Ａ変換回路における主要回路の約１／３の領域を占めており、この領域の縮小が強く望まれる。

本発明の目的は、レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換する場合におけるレベル変換回路のレイアウト面積の縮小を図るための技術を提供する。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、入力されたデジタル信号を所定のレベルに変換するためのレベル変換回路と、上記レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換するＤ／Ａ変換回路とを備えて半導体集積回路装置を形成する。このような半導体集積回路装置において、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路とを設ける。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換する場合におけるレベル変換回路のレイアウト面積の縮小を図ることができる。

本発明にかかる半導体集積回路装置の一例とされるＤ／Ａ変換器の構成例ブロック図である。 Ｄ／Ａ変換器に採用されるレベル変換回路における主要部の構成例回路図である。 図１に示される構成における主要部のレイアウトサイズの説明図である。 パラレル・シリアル変換回路の１ビット分の回路構成を示す回路図である。 シリアル・パラレル変換回路の１ビット分の回路構成を示す回路図である。 本発明にかかる半導体集積回路装置の一例とされる逐次比較型Ａ／Ｄ変換器の構成例ブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（１０）は、入力されたデジタル信号を所定のレベルに変換するためのレベル変換回路（１４）と、上記レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換するＤ／Ａ変換回路（１２）とを備える。このとき、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路（１５）と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路（１３）とを設ける。

上記の構成によれば、パラレル・シリアル変換回路は、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給し、シリアル・パラレル変換回路は、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給する。これにより、上記レベル変換回路は、パラレル・シリアル変換回路から出力されるシリアルデータに対応するレベル変換機能を備えていれば良いので、パラレル形式のデジタル信号に対応させる場合に比べて、レベル変換回路のデバイスを減少させることができ、それにより、上記レベル変換回路のレイアウト面積を縮小することができる。

〔２〕上記〔１〕において、上記レベル変換回路は、入力されたデジタル信号の電圧レベルを、当該デジタル信号の電圧レベルよりも高い電圧レベルに変換するように構成することができる。

〔３〕本発明の他の実施の形態に係る半導体集積回路装置（６００）は、上記〔２〕において、入力されたアナログ信号をサンプリングするためのサンプルホールド回路（６０２）と、上記Ｄ／Ａ変換回路の出力と、上記サンプルホールド回路の出力とを比較する比較回路（６０３）と、上記比較回路の出力信号のレベルを、上記パラレル・シリアル変換回路に入力されるデジタル信号のレベルに変換するためのレベルコンバータ（６０４）とを設けることができる。さらに上記レベルレベルコンバータの出力に基づいて、上記パラレル・シリアル変換回路に入力されるデジタル信号を高位ビット側から順に決定するためのデジタル部（６０５）を設けることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図１には、本発明にかかる半導体集積回路装置の一例とされるＤ／Ａ変換器の構成例が示される。

図１に示されるＤ／Ａ変換器１０は、特に制限されないが、出力部１１、Ｄ／Ａ変換回路１２、シリアル・パラレル（Ｓｉ→Ｐａ）変換回路１３、レベル変換回路１４、パラレル・シリアル（Ｐａ→Ｓｉ）変換回路１５、デジタル部１６を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。デジタル部１６は、１．０Ｖ系であり、１．０Ｖ耐圧のＭＯＳトランジスタによって構成される。出力部１１やＤ／Ａ変換回路１２は、３．３Ｖ系であり、３．３Ｖ耐圧のＭＯＳトランジスタによって形成される。

デジタル部１６には、例えばパラレル形式のデジタル信号が入力される。このパラレル形式のデジタル信号は、特に制限されないが、１０ビット構成の主信号の他に、同期用のクロック信号や制御信号が含まれる。また、このデジタル信号のレベルは、１．０Ｖ系とされる。つまり、論理値‘０’の電位を基準とする１．０Ｖが論理値‘１’とされる。デジタル部１６は、このようなデジタル信号を取り込んで、それを後段のパラレル・シリアル変換回路１５に供給する。

パラレル・シリアル変換回路１５は、入力されたパラレル形式のデジタル信号をシリアル形式のデジタル信号に変換する。このパラレル・シリアル変換回路１５の出力は、後段のレベル変換回路１４に供給される。

レベル変換回路１４は、パラレル・シリアル変換回路１５の出力（シリアル形式のデジタル信号）を、３．３Ｖ系のデジタル信号に変換する。３．３Ｖ系のデジタル信号は、論理値‘０’の電位を基準とする３．３Ｖが論理値‘１’とされる。このレベル変換回路１４の出力は、後段のシリアル・パラレル変換回路１３に供給される。

シリアル・パラレル変換回路１３は、レベル変換回路１４の出力をパラレル形式のデジタル信号に変換する。このシリアル・パラレル変換回路１３の出力は、後段のＤ／Ａ変換回路１２に供給される。

Ｄ／Ａ変換回路１２は、シリアル・パラレル変換回路１３の出力（パラレル形式のデジタル信号）をアナログ信号に変換する。このＤ／Ａ変換回路１２の出力信号（アナログ信号）は、出力部１１を介して出力される。

ここで、シリアル・パラレル変換回路１３やパラレル・シリアル変換回路１５が存在しない場合には、デジタル部１６から出力されたパラレル形式のデジタル信号をレベル変換してＤ／Ａ変換回路１２に供給しなければならないため、この場合のレベル変換回路としては、デジタル部１６から出力されたパラレル形式のデジタル信号における各ビットに対応するレベル変換部が必要となる。パラレル形式のデジタル信号が１０ビット構成の場合には、少なくとも１０個のレベル変換部が必要となる。例えば２８ｎｍ世代の半導体集積回路製造技術においては、１．０Ｖ耐圧のＭＯＳトランジスタと、３．３Ｖ耐圧のＭＯＳトランジスタとの最小サイズでのエリア比は、１：１４とされ、その場合のレベル変換回路のエリアサイズは以下のように求めることができる。

シリアル・パラレル変換回路１３やパラレル・シリアル変換回路１５が存在しない場合のレベル変換回路は、例えば図２に示されるように、１ビット分のレベル変換部２０１が少なくとも１０個必要とされる。１ビット分のレベル変換部２０１の入力部には、入力バッファを形成するためのインバータ２０２，２０３や、保護回路を形成するためのダイオード２０４，２０５，２０６，２０７が配置される。インバータ２０２，２０３やダイオード２０４，２０５，２０６，２０７には、１．０Ｖ耐圧のＭＯＳトランジスタが用いられる。１ビット分のレベル変換部２０１は、演算増幅器ＯＰ、ダイオード３００，３０１、インバータ２１６を含む。演算増幅器ＯＰは、８個のＭＯＳトランジスタ２０８〜２１５が結合されて成る。インバータ２０２，２０３は、それぞれ２個のＭＯＳトランジスタによって形成されるから、そのエリアサイズは、「２×２」とされる。ダイオード２０４，２０５，２０６，２０７は、それぞれ１個のＭＯＳトランジスタで形成されるから、そのエリアサイズは、「４」とされる。レベル変換部２０１を形成するＭＯＳトランジスタには、３．３Ｖ耐圧のものが用いられるため、１．０Ｖ耐圧のＭＯＳトランジスタと、３．３Ｖ耐圧のＭＯＳトランジスタとの最小サイズでのエリア比を考慮して「１４」が掛けられる。すなわち、ダイオード３００，３０１のエリアサイズは、「２×１４」とされる。演算増幅器ＯＰは８個のＭＯＳトランジスタで形成されるため、そのエリアサイズは、「８×１４」とされる。インバータ２１６は２個のＭＯＳトランジスタで形成されるから、そのエリアサイズは「２×１４」とされる。よって、１０ビット分のレベル変換部２０１を含むレベル変換回路全体のエリアサイズは、次のようになる。

[数１]
（２×２＋４＋２×１４＋８×１４＋２×１４）×１０＝１７６０

これに対して、図１に示される構成によれば、パラレル・シリアル変換回路１５によってパラレル形式のデジタル信号がシリアル形式のデジタル信号に変換されてからレベル変換回路１４に供給されるようになっているため、この場合のレベル変換回路１４としては、図３に示されるように、パラレル・シリアル変換回路１５の出力ビット（つまり１ビット）に対応するレベル変換部２０１を設ければ良い。つまり、図１に示されるレベル変換回路１４のエリアサイズは、図２に示される場合の１／１０とされるため、「１７６」となる。また、図１に示されるシリアル・パラレル変換回路１３やパラレル・シリアル変換回路１５のエリアサイズは、次のようになる。

パラレル・シリアル変換回路１５は、入力されるデジタル信号のビット構成に対応して１０個の変換部を含む。１ビット分の変換部は、例えば図４に示されるように、アンドゲート１５１，１５２、オアゲート１５３、フリップフロップ回路１５４を含んで構成される。アンドゲート１５１，１５２、オアゲート１５３は、１４個のＭＯＳトランジスタ１５５〜１６８によって形成され、フリップフロップ回路１５４は、６個のＭＯＳトランジスタ１６９〜１７４で形成される。このパラレル・シリアル変換回路１５は、図４に示されるような構成が１０ビット分必要とされるので、そのエリアサイズは、次のようになる。

[数２]
（１４＋６）×１０＝２００

また、図３に示されるように、シリアル・パラレル変換回路１３は、１０個のフリップフロップ回路１３１を含む。フリップフロップ回路１３１は、例えば図５に示されるように、６個のＭＯＳトランジスタ１３２〜１３７によって形成される。シリアル・パラレル変換回路１３は、図５に示されるような構成が１０ビット分必要とされるので、そのエリアサイズは、次のようになる。

[数３]
（６×１４）×１０＝８４０

以上より、レベル変換回路１４、パラレル・シリアル変換回路１５、シリアル・パラレル変換回路１３のエリアサイズの合計値は、次のようになる。

[数４]
１７６＋２００＋８４０＝１２１６

このように、シリアル・パラレル変換回路１３やパラレル・シリアル変換回路１５が存在しない場合のレベル変換回路のエリアサイズが「１７６０」となるのに対して、図１に示される構成におけるシリアル・パラレル変換回路１３、パラレル・シリアル変換回路１５、及びレベル変換回路１４のエリアサイズの合計値は、「１２１６」となり、図１に示される構成を採用した場合のほうが、エリアサイズの削減が可能となる。これにより、Ｄ／Ａ変換器のレイアウト面積の縮小を図ることができる。

《実施の形態２》
図６には、本発明にかかる半導体集積回路装置の一例とされる逐次比較型Ａ／Ｄ変換器の構成例が示される。

図６に示される逐次比較型Ａ／Ｄ変換器６００は、特に制限されないが、入力部６０１、サンプルホールド（Ｓ／Ｈ）回路６０２、比較回路６０３、レベルコンバータ６０４、デジタル部６０５、ローカルＤ／Ａ変換部６０６を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。

入力部６０１を介してアナログ信号が取り込まれ、サンプルホールド回路６０２で上記アナログ信号のサンプリングが行われる。

比較回路６０３は、ローカルＤ／Ａ変換部６０６の出力とサンプルホールド回路６０２の出力との比較を行う。この比較結果は、後段のレベルコンバータ６０４でレベル変換された後に、デジタル部６０５に供給される。

デジタル部６０５は、レベルコンバータ６０４の出力に基づいて、１０ビット構成のデジタル信号の高位ビット側から順に決定する。デジタル部６０５の出力はローカルＤ／Ａ変換部６０６に供給される。

ローカルＤ／Ａ変換部６０６は、Ｄ／Ａ変換部１１、シリアル・パラレル変換回路１３、レベル変換回路１４、パラレル・シリアル変換回路１５を含んで成り、デジタル部６０５から伝達されたパラレル形式のデジタル信号をアナログ信号に変換する。上記Ｄ／Ａ変換部１１、シリアル・パラレル変換回路１３、レベル変換回路１４、パラレル・シリアル変換回路１５は、それぞれ図１に示されるのと同一構成とされるので、それらについての詳細な説明を省略する。

上記Ｄ／Ａ変換部１１、入力部６０１、サンプルホールド回路６０２、比較回路６０３は、３．３Ｖ耐圧のＭＯＳトランジスタによって構成され、デジタル部６０５は、１．０Ｖ耐圧のＭＯＳトランジスタによって形成される。レベルコンバータ６０４では、比較回路６０３の出力（３．３Ｖ系レベル）を１．０Ｖ系レベルに変換する。

上記の構成において、アナログ信号は、入力部６０１を介して取り込まれ、サンプルホールド回路６０２によりサンプリングされる。比較回路６０３では、Ｄ／Ａ変換部１１の出力とサンプルホールド回路６０２の出力との比較が行われ、この比較結果が、レベルコンバータ６０４を介してデジタル部６０５に伝達される。デジタル部６０５は、レベルコンバータ６０４の出力に基づいて、ローカルＤ／Ａ変換部６０６に供給されるデジタル信号が高位ビット側から順に決定する。このようにして、入力されたアナログ信号に対応するデジタル信号がデジタル部６０５から得られる。

本例においては、ローカルＤ／Ａ変換部６０６は、Ｄ／Ａ変換部１１、シリアル・パラレル変換回路１３、レベル変換回路１４、パラレル・シリアル変換回路１５を含んで成り、上記Ｄ／Ａ変換部１１、シリアル・パラレル変換回路１３、レベル変換回路１４、パラレル・シリアル変換回路１５は、それぞれ図１に示されるのと同一構成とされる。従ってローカルＤ／Ａ変換部６０６について、実施の形態１の場合と同様の作用効果を得ることができるので、逐次比較型Ａ／Ｄ変換器６００のレイアウト面積縮小を図ることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１０ Ｄ／Ａ変換器
１１ 出力部
１２ Ｄ／Ａ変換回路
１３ シリアル・パラレル変換回路
１４ レベル変換回路
１５ パラレル・シリアル変換回路
１６ デジタル部
６００ 逐次比較型Ａ／Ｄ変換器
６０１ 入力部
６０２ サンプルホールド回路
６０３ 比較回路
６０４ レベルコンバータ
６０５ デジタル部
６０６ ローカルＤ／Ａ変換部

Claims (3)

1. 入力されたデジタル信号を所定のレベルに変換するためのレベル変換回路と、
   上記レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、を備えた半導体集積回路装置であって、
   パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路と、
   上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路と、を含むことを特徴とする半導体集積回路装置。
2. 上記レベル変換回路は、入力されたデジタル信号のレベルを、当該デジタル信号のレベルよりも高いレベルに変換する請求項１記載の半導体集積回路装置。
3. 入力されたアナログ信号をサンプリングするためのサンプルホールド回路と、
   上記Ｄ／Ａ変換回路の出力と、上記サンプルホールド回路の出力とを比較する比較回路と、
   上記比較回路の出力信号のレベルを、上記パラレル・シリアル変換回路に入力されるデジタル信号のレベルに変換するためのレベルコンバータと、
   上記レベルコンバータの出力に基づいて、上記パラレル・シリアル変換回路に入力されるデジタル信号を高位ビット側から順に決定するためのデジタル部と、を含む請求項２記載の半導体集積回路装置。

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