JP2003068645A - 結晶質半導体膜及びその作製方法並びに半導体装置 - Google Patents

結晶質半導体膜及びその作製方法並びに半導体装置

Info

Publication number
JP2003068645A
JP2003068645A JP2001261695A JP2001261695A JP2003068645A JP 2003068645 A JP2003068645 A JP 2003068645A JP 2001261695 A JP2001261695 A JP 2001261695A JP 2001261695 A JP2001261695 A JP 2001261695A JP 2003068645 A JP2003068645 A JP 2003068645A
Authority
JP
Japan
Prior art keywords
semiconductor film
substrate
crystalline semiconductor
film
spin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001261695A
Other languages
English (en)
Other versions
JP2003068645A5 (ja
JP4056720B2 (ja
Inventor
Misako Nakazawa
美佐子 仲沢
Toshiji Hamaya
敏次 浜谷
Naoki Makita
直樹 牧田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd, Sharp Corp filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2001261695A priority Critical patent/JP4056720B2/ja
Priority to US10/229,385 priority patent/US6734050B2/en
Publication of JP2003068645A publication Critical patent/JP2003068645A/ja
Priority to US10/822,820 priority patent/US6951802B2/en
Publication of JP2003068645A5 publication Critical patent/JP2003068645A5/ja
Priority to US11/240,467 priority patent/US7452791B2/en
Application granted granted Critical
Publication of JP4056720B2 publication Critical patent/JP4056720B2/ja
Priority to US12/269,274 priority patent/US7960296B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

(57)【要約】 【課題】 触媒元素のスピン添加法は、触媒元素溶液中
の触媒元素濃度の制御により、結晶化に必要最低限の触
媒元素を容易に添加できる為、簡便で重要な技術である
が、触媒元素添加量の基板内均一性が良くないという問
題がある。触媒元素添加量の基板内不均一性は、熱結晶
化後の結晶質半導体膜に於ける結晶性のバラツキに影響
し最終的に当該結晶質半導体膜で構成されたＴＦＴの電
気特性に悪影響を及ぼすことが考えられる。本発明は、
上記従来技術の問題点を解決することを課題とする。 【解決手段】 触媒元素のスピン添加工程に於いて「触
媒元素溶液の滴下」処理から「高速スピンによるスピン
乾燥」処理に移行する間のスピン回転加速度を低く設定
すると、触媒元素添加量の基板内不均一性を改善するこ
とが判明した。従って、結晶質シリコン膜の作製方法に
於いて、スピン回転加速度の低いスピン添加工程を適用
することにより上記問題を解決することとした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（Thin Film Transistor：以下、ＴＦＴと略記）の活性
層に適用するシリコンを含む結晶質半導体膜の作製方法
に関し、特に結晶化の助長作用を有する触媒元素のスピ
ン添加方法に関する。また、本発明は、当該結晶質半導
体膜を有する半導体装置に関する。
【０００２】
【従来の技術】近年、ガラス基板等の絶縁性基板上にＴ
ＦＴを形成して半導体集積回路を形成する技術が急速に
進歩し、この技術を利用してアクティブマトリクス型液
晶表示装置に代表される電気光学装置が実用化されつつ
ある。特に、ドラーバー回路一体型アクティブマトリク
ス型液晶表示装置は、同一基板上に画素マトリクス回路
とドライバー回路とを設けたモノリシック型液晶表示装
置であり、高精細化の要求と共にその需要は高まってい
る。さらに、上記技術を利用して、γ補正回路やメモリ
回路及びクロック発生回路等のロジック回路を内蔵した
システムオンパネルの実現に向け、さらなる開発も進め
られている。
【０００３】しかし、ドライバー回路やロジック回路は
高速動作を行う必要がある為、ＴＦＴにおいてチャネル
形成領域やソース・ドレイン領域などを形成する活性層
に、非晶質シリコン膜を適用することは不適当で、現状
では多結晶シリコン膜を活性層としたＴＦＴが主流に成
りつつある。ＴＦＴを形成する基板については、コスト
的に安価なガラス基板の適用が要求されており、ガラス
基板への適用が可能なプロセスの開発が盛んに行われて
いる。
【０００４】例えば、結晶化の助長作用を有するＮｉ
（ニッケル）等の触媒元素を非晶質シリコン膜に導入
し、熱処理により結晶質シリコン膜を成膜する技術が知
られている。熱処理温度としてはガラス基板の耐熱温度
以下である５５０〜６００℃程度の熱処理で結晶化でき
ることが判明している。当該結晶化技術に於いては、非
晶質シリコン膜へ触媒元素を導入する必要があり、導入
法として、プラズマＣＶＤ法、スパッタ法、蒸着法、ス
ピン添加法等が挙げられる。
【０００５】非晶質シリコン膜の表面近傍に効率的に触
媒元素を導入する方法として、触媒元素を含む溶液（以
下、触媒元素溶液と略記）をスピン添加法で添加する方
法が開発されており、特開平７−２１１６３６号公報に
公開されている。同公報記載の触媒元素溶液のスピン添
加法は以下の特徴を有している。
【０００６】（特徴１）触媒元素溶液中の触媒元素の濃
度を制御することで、非晶質シリコン膜表面への触媒元
素添加量を容易に制御できる。 （特徴２）この為、結晶化に必要最小限度の触媒元素を
非晶質シリコン膜表面へ容易に添加できる。 （特徴３）半導体装置の信頼性及び電気的安定性の為に
は、結晶化した結晶質シリコン膜内の触媒元素の量を極
力少なくする必要がある。スピン添加法の場合、触媒元
素溶液の触媒元素濃度の調整により、結晶化に必要最低
限の触媒元素を容易に添加できる為、過剰な触媒元素導
入を抑止でき、半導体装置の信頼性及び電気的安定性の
点で有利である。
【０００７】
【発明が解決しようとする課題】大画面化への対応や生
産性の向上を目的として、液晶表示装置の生産工程に用
いるガラス基板のサイズは大型化が進んでいる。将来的
には一辺が１ｍを越えるサイズのガラス基板が使用され
ることが見込まれている。
【０００８】上述の触媒元素のスピン添加法は、触媒元
素溶液を基板面に滴下することにより基板上に液盛り
し、基板を高速で回転することにより、滴下された触媒
元素溶液を振り切り、所望の量の触媒元素を基板面に添
加するものである。当該スピン添加法に於いては、基板
表面への触媒元素添加量を容易に制御できる等の特徴が
ある為実用化の検討が進められている重要な技術である
が、基板サイズが大型化するにつれ触媒元素添加量の均
一性が悪化するという問題がある。特にこの不均一性
は、角型基板の対角線の長さが５００mm以上になると無
視できない問題となる。
【０００９】均一性が悪化する主な原因は、基板上に触
媒元素溶液を液盛りした後にスピン乾燥する段階で、基
板中央部と基板周辺領域との間で空気に対する相対運動
速度が異なり、それに起因して、触媒元素溶液の溶媒成
分の蒸発速度が基板の面内で異なり、結果的に中央部と
周辺領域との間で乾燥ムラが生じるためと考えられる。
【００１０】図３は角型基板サイズと基板端部での運動
速度を示す関係図で、当該乾燥ムラの発生原因は以下の
様に考えられる。例えば、一辺が２５０mmの角型基板に
触媒元素溶液をスピン添加する場合、回転速度が５００
rpm（５００回転/分）の時、基板中央部の空気に対する
運動速度は０ｍ/分であるのに対し、基板端部に於いて
は、約４００ｍ/分の運動速度で回転運動している。こ
の様に基板中央部からの距離が長くなる程、空気に対し
て高速で運動することになる為、空気との摩擦も激しく
なり、触媒元素溶液の溶媒成分はより急速に蒸発するこ
とになる。従って、基板中央部と基板端部との間で、溶
媒成分の蒸発速度差に起因した乾燥ムラが生じることに
なる。
【００１１】更に、溶媒成分の蒸発速度差に起因した乾
燥ムラは、角型基板の基板コーナー領域で顕在化する傾
向がある。基板コーナー領域に於いては、空気を押し退
けながら回転運動する為、空気との摩擦が特異的に激し
くなる為と考えられる。この様な乾燥ムラは触媒元素析
出量に影響し、最終的に結晶化後の結晶化率、結晶粒の
サイズ、その配列など様々なバラツキに影響する大きな
問題である。
【００１２】本発明は上記問題点を解決することを課題
としている。具体的には、スピン添加法に於ける乾燥ム
ラに起因する触媒元素添加量の基板内不均一性の問題を
解決することを課題とする。
【００１３】
【課題を解決する為の手段】上記のように、触媒元素の
スピン添加法に於いては、触媒元素溶液のスピン乾燥時
の乾燥ムラに起因して、触媒元素添加量の基板内不均一
性の問題が懸念されている。触媒元素添加量の基板内不
均一性を対策する為には、原因と推測されているスピン
乾燥時の乾燥ムラを無くす必要がある。当該スピン乾燥
時の乾燥ムラは、基板回転時の空気との摩擦に伴い、溶
媒成分の蒸発速度に差が生じることに起因していると考
えられている。
【００１４】本発明は、そのような問題点を解決するた
めに、触媒元素のスピン添加法に於いて、触媒元素析出
量の基板内不均一性を改善する為、高速回転へ移行する
迄の回転加速度を基板サイズに対応して最適化すること
により、触媒元素添加量の基板内不均一性を改善するも
のである。
【００１５】具体的には、結晶質シリコン膜の作製方法
において、絶縁性基板上にシリコンを含む非晶質半導体
膜を堆積する第１の工程と、非晶質半導体膜の全面に結
晶化の助長作用を有する触媒元素をスピン添加法により
添加する第２の工程と、非晶質半導体膜を熱処理するこ
とによりシリコンを含む結晶質半導体膜を成膜する第３
の工程とを有し、触媒元素のスピン添加法は、回転加速
度を５乃至１２０rpm/秒とする。又は、触媒元素のスピ
ン添加法は、回転加速度ｙを、ｙ≦Ａｘ-B（ｘは基板の
対角サイズ、Ａ、Ｂは定数）で決定する。
【００１６】尚、結晶化の助長作用を有する触媒元素を
スピン添加法により添加する場合において、非晶質半導
体膜上にマスク絶縁膜を堆積し、マスク絶縁膜の一部の
領域に開口領域を形成した後、マスク絶縁膜上に結晶化
を助長する触媒元素をスピン添加法により添加する方法
を採用しても良い。触媒元素のスピン添加法は、定速回
転速度の最大値が８００乃至１２００rpmであることを
前提としている。触媒元素を含む溶液の添加は、加速又
は定速回転中に滴下して、全面に触媒元素を分散させ
る。
【００１７】従来のスピン添加法では、角型基板の対角
線の長さが５００mm以上となる場合は、円形基板の場合
と比較して均一性が悪くなる。しかし、上記発明の構成
を適用することよにより、基板の対角線の長さが５００
mm以上となっても均一性を向上させることができる。ス
ピン塗布法により触媒元素を添加する場合において、触
媒元素添加量の基板内ばらつき量を低減することによ
り、結晶化後の結晶化率、結晶粒のサイズ、その配列な
どの均一性を高めることが出来、大面積基板の全面に渡
って均質な結晶質半導体膜を形成することができる。
【００１８】
【発明の実施の形態】〔スピン添加法の改善実験〕触媒
元素のスピン添加法は、触媒元素溶液を基板面に滴下し
て基板上に液盛りし、基板を高速で回転することによ
り、滴下された触媒元素溶液を振り切り、所望の量の触
媒元素を基板面に添加するものである。当該スピン添加
法の代表的スピン添加プログラムを図４に示す。図４の
横軸は処理時間（秒）、縦軸は基板の回転速度（単位：
rpm）であり、「低速回転時の触媒元素溶液の吐出」、
「等加速度による回転速度の上昇」、「回転速度固定で
のスピン乾燥」、「回転の停止」という処理手順でスピ
ン添加処理が進められる。「回転速度固定でのスピン乾
燥」処理に於いては、基板サイズの大口径化に伴い、回
転時のスピンモーターへの負荷が大きくなる為、回転速
度の最大許容範囲が制限されている。基板サイズ３２０
mm×４００mmの場合は、１２００rpm程度が最大許容範
囲であり、「回転速度固定でのスピン乾燥」処理に於い
ては、最大許容範囲の１２００rpm固定で処理されてい
る。この為、当該処理の変更は実際上殆ど不可能であ
る。
【００１９】従って、回転加速度に着目し、前記「等加
速度による回転速度の上昇」処理の回転加速度を変化さ
せて、触媒元素添加量の基板内均一性について比較評価
した。本実験の主な条件を表１に示す。
【００２０】
【表１】
【００２１】本実験で使用した基板は、コーニング社製
の１７３７基板で、厚さ０．７mm、基板サイズ３２０mm
×４００mmのガラス基板を使用した。本実験では、当該
ガラス基板上に膜厚１５０nmのシリコン酸化膜から成る
下地膜（ガラス基板からの各汚染物拡散を防止する為）
をプラズマＣＶＤ法により堆積し、その上に膜厚５０nm
の非晶質シリコン膜をプラズマＣＶＤ法により堆積し、
触媒元素溶液として、１０ppmの酢酸ニッケル水溶液を
スピン添加した。この際、本実験に於いては、１５rpm/
秒，３０rpm/秒，６０rpm/秒，１２０rpm/秒の４条件で
回転加速度の条件振りを行った。スピン添加処理後、基
板面内対角方向９点について、全反射蛍光Ｘ線分析装置
により基板表面である非晶質シリコン膜（厳密には極薄
シリコン酸化膜）上に析出しているＮｉ（ニッケル）元
素を測定した。
【００２２】尚、酢酸ニッケル水溶液のスピン添加は、
直接に非晶質シリコン膜表面にスピン添加すると、非晶
質シリコン膜表面の濡れ性が悪い為、非晶質シリコン膜
表面で酢酸ニッケル水溶液が弾き、均一に添加できない
問題がある。この為、厳密には、非晶質シリコン膜表面
の濡れ性改善の為、非晶質シリコン膜表面に膜厚２〜５
nm程度の極薄シリコン酸化膜を成膜した後に、１０ppm
の酢酸ニッケル水溶液をスピン添加処理した。
【００２３】本実験の結果を図１に示す。図１の横軸は
回転加速度（rpm/秒）、縦軸はＮｉ元素析出量（atoms/
cm2）であり、図１の結果より、回転加速度の増加に伴
い、Ｎｉ元素析出量の平均値（基板面内９点の平均）が
減少し、基板面内の最大値と最小値の差であるバラツキ
範囲が大きくなる傾向が認められた。換言すると、回転
加速度の低下に伴い、Ｎｉ元素析出量の平均値は増加
し、Ｎｉ元素析出量の基板面内バラツキが減少する傾向
が認められた。例えば、回転加速度１２０rpm/秒の場合
は、Ｎｉ元素析出量の平均値が５．８０×１０12atoms/
cm2、最大値と最小値との差であるバラツキ範囲が１．
２８×１０12atoms/cm2であるのに対し、回転加速度１
５rpm/秒の場合は、Ｎｉ元素析出量の平均値が７．６４
×１０12atoms/cm2、バラツキ範囲が０．９１×１０12a
toms/cm2と、回転加速度の低下に伴い、バラツキ範囲が
縮小しているのが確認されている。
【００２４】図１５で示すグラフは、基板中央部と端部
のＮｉ濃度比について基板サイズ（対角の長さ）依存性
を調べた結果である。ここでは、回転加速度を１５〜１
２０rpm/secまで変化させているが、回転加速度が低下
するにつれ均一性は向上している。これまでの実験結果
から、非晶質シリコン膜を６００℃以下の温度で結晶化
させる場合、添加するＮｉの適用範囲は５×１０12〜１
×１０13atoms/cm2であることが判明している。Ｎｉ濃
度をこの範囲内とすることで、均一な結晶核の生成が得
られ、結晶化を確実に成すことができる。この濃度範囲
以上となると、結晶質シリコン膜中にあるＮｉをゲッタ
リングして除去することが十分できず、ゲッタリング後
に残留するＮｉによりＴＦＴ特性を悪化させてしまうこ
とが判明している。以上のことより、基板面内での許容
濃度差は２倍以内とする必要がある。このような状況下
で作製される結晶質シリコン膜のドメインサイズは、基
板面内で１５〜２０μmの範囲にあり一様に分布してい
ることが確認されている。尚、ここでいうドメインサイ
ズとは、結晶質シリコン膜をセコ液で表面をエッチング
し、走査電子顕微鏡で観察される粒径を指していう。ま
た、図１５に記載された数式は、上から加速度１２０
rpm/se c加速度６０rpm/sec加速度３０rpm/sec加
速度１５rpm/secにおけるＮｉ濃度の面内バラツキと基
板サイズとの相関式を示したものである。
【００２５】図１６に示すグラフは、基板サイズに対す
る回転加速度の関係を示している。許容される濃度差
（基板中央部と端部のＮｉ濃度比）を２倍とした場合に
回転加速度ｙは、図１６のグラフ中に挿入したように、
ｙ＝Ａｘ-B（ｘは基板の対角寸法（ｍ）、ｙは回転加速
度(rpm/sec)）の関数として示される。ここで、実験値
よりＡ＝４５７、Ｂ＝２が与えられる。従って、適用可
能な回転加速度はｙ以下とすれば良い。
【００２６】基板サイズを大型化した場合、回転加速度
を低下させることにより、Ｎｉ元素析出量の基板面内バ
ラツキの低減を図ることが可能である。しかし、回転加
速度の低下は「回転速度（１２００rpm）固定でのスピ
ン乾燥」工程に到る迄の時間が長くなり、スピン添加工
程全体のスループットの低下という短所を有している。
回転加速度と基板１枚当たりの処理時間との間の関係
は、「回転速度（１２００rpm）固定でのスピン乾燥」
工程を２０秒一定で計算すると、例えば６０rpm/秒の場
合に約４０秒、３０rpm/秒の場合に約６０秒、１５rpm/
秒の場合に約１００秒となる。この為、Ｎｉ元素析出量
の基板面内バラツキの低減効果とスループットの低下を
比較考量し、適正な回転加速度を設定する必要がある。
基板サイズ３２０mm×４００mmの場合は、回転加速度は
３０rpm/秒以下、より好ましくは１５〜３０rpm/秒が好
適であると考えられる。
【００２７】尚、基板サイズの大口径化に伴い、「回転
速度固定でのスピン乾燥」工程での回転速度は１２００
rpmより、更に低下することも考えられる。例えば、１
ｍ角の基板サイズの場合は８００rpm程度の回転速度が
想定されるが、「回転速度（８００rpm）固定でのスピ
ン乾燥」工程を２０秒一定で計算すると、基板１枚当た
りの処理時間は、例えば６０rpm/秒の場合に約３３秒、
３０rpm/秒の場合に約４７秒、１５rpm/秒の場合に約７
３秒となる。従って、基板サイズ１ｍ角の場合について
も、回転加速度として３０rpm/秒以下が適切であり、ま
たスピン添加工程のスループットを考慮すると１５〜３
０rpm/秒が好適であることを示している。
【００２８】更に、Ｎｉ元素析出量の基板面内分布を実
験により調査し、その結果を図２に示す。尚、本実験の
実験条件は、上記図１の実験と基本的に同じであるが、
回転加速度が３０rpm/秒の場合について調査した。ま
た、基板面内の測定点は基板コーナー領域から対角方向
に１９点、基板の短軸方向（３２０mm径方向）に１９
点、基板の長軸方向（４００mm径方向）に１９点の計５
７点について測定した。
【００２９】図２の結果より、基板の短軸方向と長軸方
向のＮｉ元素析出量のバラツキはそれ程大きくないのに
対し、基板コーナー領域に於いて、Ｎｉ元素析出量が特
異的に増大している為、対角方向のＮｉ元素析出量のバ
ラツキが特に激しいことが判明した。この原因として
は、基板が回転する際、基板コーナー領域に於いて、空
気との摩擦が特異的に激しくなる為、摩擦によるＮｉ元
素水溶液の溶媒成分の蒸発が特異的に大きくなったもの
と考えられる。当該原因について、より詳細に考察する
と、以下のことが考えられる。基板コーナー領域は基板
の内接円領域の外側に位置している為、基板が回転する
際、空気を押し退けながら回転運動することになる。基
板コーナー領域は、空気を押し退けながら回転運動する
為、空気との摩擦が特異的に激しくなることが考えら
れ、Ｎｉ元素水溶液の溶媒成分の蒸発が特異的に大きく
なったものと考えられる。
【００３０】尚、先の実験である上記図１の結果は、基
板の対角方向に９点測定した実験結果である為、基板コ
ーナー領域の特異的バラツキの影響を反映した結果とな
っている。従って、図１の結果は、基板コーナー領域の
特異的バラツキの影響を考慮に入れた上で、Ｎｉ元素析
出量の基板内不均一性の改善に、回転加速度の低下が有
効であり、回転加速度として３０rpm/秒以下が適切であ
り、またスピン添加工程のスループットを考慮すると１
５〜３０rpm/秒が好適であることを示している。
【００３１】以上の実験より、触媒元素析出量の基板内
不均一性を改善する為、触媒元素のスピン添加法に於い
て、高速回転へ移行する迄の回転加速度を低下させるこ
とにより、触媒元素添加量の基板内不均一性を改善す
る。尚、基板サイズ３２０mm×４００mm〜１ｍ角の場
合、「回転速度固定でのスピン乾燥」工程の回転速度が
８００〜１２００rpm程度と考えられ、回転加速度とし
て３０rpm/秒以下が適切であり、またスピン添加工程の
スループットを考慮すると１５〜３０rpm/秒が好適であ
る。また、回転加速度を低下させると、触媒元素添加量
の平均値が増加するが、これに対しては、触媒元素溶液
の濃度調整で対応可能と考えられる。
【００３２】〔触媒元素溶液の詳細〕本発明の触媒元素
のスピン添加法で使用される触媒元素溶液は、基本的に
特開平７−２１１６３６号公報に開示されている触媒元
素溶液と同じである。触媒元素溶液に関する同公報記載
の内容は、以下の通りである。
【００３３】触媒元素溶液としては、水溶液又は有機溶
媒を使用することが可能で、触媒元素の溶解性の点で純
水，アルコール，酸，アンモニア等の極性溶媒が好適で
ある。また、触媒元素を含有する溶媒としては、無極性
の有機溶媒であるベンゼン，トルエン，キシレン，四塩
化炭素，クロロホルム，エーテル，トリクロロエチレ
ン，フロン等も適用可能である。溶液中の触媒元素の状
態としては、化合物として溶解している場合と単体元素
として溶解している場合がある。
【００３４】触媒元素としてＮｉ元素を適用する場合
は、通常はＮｉ化合物として溶液中に導入される。代表
的なＮｉ化合物としては、臭化ニッケル，酢酸ニッケ
ル，シュウ酸ニッケル，炭酸ニッケル，塩化ニッケル，
ヨウ化ニッケル，硝酸ニッケル，硫酸ニッケル，蟻酸ニ
ッケル，ニッケルアセチルアセテート，２−エチルヘキ
サンニッケル，４−シクロヘキシル酪酸ニッケル，酸化
ニッケル，水酸化ニッケル等が挙げられる。またＮｉ化
合物ではなく、Ｎｉ元素単体として溶液中に溶解する場
合は、酸に溶解する方法が好適である。尚、溶液中に於
けるＮｉ元素の存在状態としては、通常は完全に溶解し
ている状態が好適であるが、Ｎｉ元素が均一に分散した
乳濁液（エマルジョン）の状態でも構わない。
【００３５】上記Ｎｉ元素以外の触媒元素としてはＦ
ｅ，Ｃｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃ
ｕ，Ａｕ等の金属類も適用可能である。触媒元素の適用
法としては、単一の触媒元素を溶液中に溶解する方法が
一般的であるが、複数種類の触媒元素を混合溶解して使
用しても構わない。また、これらの触媒元素は、Ｎｉ元
素の場合と同様に、化合物の状態で溶液中に溶解しても
良いし、触媒元素単体を酸類に溶解しても特に問題はな
い。
【００３６】上記触媒元素の代表的な化合物を以下に記
載する。 （Ｆｅ元素）：臭化第１鉄，臭化第２鉄，酢酸第２鉄，
塩化第１鉄，フッ化第２鉄，硝酸第２鉄，リン酸第１
鉄，リン酸第２鉄等 （Ｃｏ元素）：臭化コバルト，酢酸コバルト，塩化コバ
ルト，フッ化コバルト，硝酸コバルト等 （Ｒｕ元素）：塩化ルテニウム等 （Ｒｈ元素）：塩化ロジウム等 （Ｐｄ元素）：塩化パラジウム等 （Ｏｓ元素）：塩化オスミウム等 （Ｉｒ元素）：３塩化イリジウム，４塩化イリジウム等 （Ｐｔ元素）：塩化第２白金等 （Ｃｕ元素）：酢酸第２銅，塩化第２銅，硝酸第２銅等 （Ａｕ元素）：３塩化金，塩化金塩，テトラクロロ金ナ
トリウム等
【００３７】〔結晶質半導体膜の作製方法〕シリコンを
含む結晶質半導体膜の作製方法の視点で、上記従来技術
の問題点の解決手段を記載する。尚、シリコンを含む結
晶質半導体膜の作製方法に於いては、所謂縦成長法と横
成長法とがある為、各成長法の場合について記載する。
【００３８】（１）縦成長法の場合 シリコンを含む非晶質半導体膜の全面に均一に触媒元素
を添加した後に熱結晶化する縦成長法に於いて、改善さ
れた触媒元素のスピン添加法を適用した場合について記
載する。縦成長法とは、シリコンを含む非晶質半導体膜
の全面に均一に触媒元素を添加した後に熱結晶化する結
晶成長法のことで、触媒元素を添加した非晶質半導体膜
の表面から縦方向（基板面に垂直な方向）に結晶成長が
進行する特徴があり、本明細書では縦成長法と称してい
る。
【００３９】（第１工程）ガラス基板等の絶縁性基板上
に、シリコンを含む非晶質半導体膜を堆積する。 （第２工程）前記非晶質半導体膜の全面に、結晶化の助
長作用を有する触媒元素をスピン添加法により添加す
る。此処で、当該スピン添加法に於いては、「回転速度
固定でのスピン乾燥」工程へ移行する迄の回転加速度を
低下させることにより、触媒元素添加量の基板内不均一
性の改善を図っている。尚、回転速度の最大許容範囲が
８００〜１２００rpm程度である基板サイズ１ｍ角程度
迄の大型基板の場合、回転加速度として３０rpm/秒以下
が適切であり、またスピン添加工程のスループットを考
慮すると１５〜３０rpm/秒が好適である。 （第３工程）前記非晶質半導体膜を熱処理することによ
り、シリコンを含む結晶質半導体膜を成膜する（縦成長
法）。
【００４０】また、触媒元素の添加は、上述の如く非晶
質半導体膜の全面に添加する方法の他に、非晶質半導体
膜の下地に添加しても同様な効果を得ることができる。
例えば、絶縁性基板の全面、或いは絶縁性基板上に形成
された下地膜の全面に本発明に従いスピン添加法で触媒
元素を添加しても良い。
【００４１】（２）横成長法の場合 シリコンを含む非晶質半導体膜の一部の領域に選択的に
触媒元素を添加した後に熱結晶化する横成長法に於い
て、改善された触媒元素のスピン添加法を適用した場合
について記載する。横成長法とは、マスク絶縁膜の開口
部を介して、シリコンを含む非晶質半導体膜の一部の領
域に触媒元素を添加した後に熱結晶化する結晶成長法の
ことで、前記開口領域を基点として周辺領域に熱拡散す
ることにより、横方向（基板面に平行な方向）に結晶化
が進行する特徴があり、本明細書では横成長法と称して
いる。
【００４２】（第１工程）ガラス基板等の絶縁性基板上
に、シリコンを含む非晶質半導体膜を堆積する。 （第２工程）前記非晶質半導体膜上にマスク絶縁膜を堆
積し、マスク絶縁膜の一部の領域に開口領域を形成す
る。 （第３工程）前記マスク絶縁膜上に結晶化の助長作用を
有する触媒元素をスピン添加法により添加し、マスク絶
縁膜の開孔領域を介して、前記非晶質半導体膜に触媒元
素を導入する。此処で、当該スピン添加法に於いては、
「回転速度固定でのスピン乾燥」工程へ移行する迄の回
転加速度を低下させることにより、触媒元素添加量の基
板内不均一性の改善を図っている。尚、回転速度の最大
許容範囲が８００〜１２００rpm程度である基板サイズ
１ｍ角程度迄の大型基板の場合、回転加速度として３０
rpm/秒以下が適切であり、またスピン添加工程のスルー
プットを考慮すると１５〜３０rpm/秒が好適である。 （第４工程）前記非晶質半導体膜を熱処理することによ
り、シリコンを含む結晶質半導体膜を成膜する（横成長
法）。
【００４３】以上の様に、縦成長法及び横成長法による
シリコンを含む結晶質半導体膜の作製方法に於いて、触
媒元素のスピン添加工程に回転加速度の低いスピン添加
法を適用することにより、触媒元素添加量の基板内均一
性の向上を図ることが可能である。触媒元素添加量の基
板内均一性の向上により、熱結晶化後に得られるシリコ
ンを含む結晶質半導体膜に於ける結晶質の基板内バラツ
キの低減を図ることができる為、当該結晶質半導体膜で
構成したＴＦＴの電気特性の安定化に有効であると考え
られる。
【００４４】また、本明細書に於いては、通常の非晶質
シリコン膜ではなく、シリコンを含む非晶質半導体膜な
る特殊用語を用いている。従って、用語の定義につい
て、此処で明確にしておく。シリコンを含む非晶質半導
体膜とは、結晶化により半導体特性を有するシリコンを
含む非晶質膜のことで、非晶質シリコン膜も当然に含ま
れるが、シリコンを含む非晶質半導体膜は全て含まれ
る。例えば、ＳｉxＧｅ1-x（０＜Ｘ＜１）の形式で記載
されるシリコンとゲルマニウムの化合物から成る非晶質
膜も含まれる。また、シリコンを含む非晶質半導体膜を
結晶化して得られる膜には、シリコンを含む結晶質半導
体膜なる技術用語を用いている。此処で、多結晶とせず
に結晶質と記載している理由は、通常の多結晶半導体膜
と比較し、結晶粒が概略同一方向に配向しており、高い
電界効果移動度を有する等の特異な性質がある為、多結
晶半導体膜と区別する趣旨である。
【００４５】
【実施例】〔実施例１〕本実例では、縦成長法による結
晶質シリコン膜の作製方法に於いて、触媒元素の添加工
程に本発明のスピン添加法を適用した場合を図５に基づ
き具体的に記載する。尚、図５（Ａ）〜図５（Ｆ）は、
縦成長法による結晶質シリコン膜の作製工程を示す基板
断面図である。
【００４６】先ず、減圧ＣＶＤ法又はプラズマＣＶＤ法
により、ガラス基板１０１上に非晶質シリコン膜１０２
を１０〜１５０nmの膜厚で堆積する。本実施例では、プ
ラズマＣＶＤ法により、１００nmの非晶質シリコン膜１
０２を堆積する。堆積の際、非晶質シリコン膜１０２の
表面には、処理雰囲気中に混入した空気中の酸素の影響
により極薄の自然酸化膜１０３が成膜されている（図５
（Ａ））。
【００４７】次に、枚葉方式の洗浄処理法により、当該
基板を希フッ酸で所定時間洗浄する。当該洗浄処理によ
り、非晶質シリコン膜１０２の表面に成膜されている自
然酸化膜１０３の除去を行い、続けて水洗処理を行った
後に当該基板を乾燥する（図５（Ｂ））。
【００４８】次に、非晶質シリコン膜１０２の表面をラ
イト酸化処理し、非晶質シリコン膜１０２の表面に膜厚
２〜５nm程度の清浄な極薄のシリコン酸化膜１０４を成
膜する。本実施例では、枚葉方式のオゾン水処理法によ
り極薄のシリコン酸化膜１０４を成膜したが、過酸化水
素水処理で成膜しても良いし、酸素雰囲気中での紫外線
（ＵＶ）照射によりオゾンを発生させて成膜しても構わ
ない。尚、極薄のシリコン酸化膜１０４の成膜は、後で
触媒元素溶液であるＮｉ元素水溶液を添加する際に、非
晶質シリコン膜１０２に対する濡れ性を改善し、Ｎｉ元
素を均一に付着させる為に処理するものである（図５
（Ｃ））。
【００４９】次に、非晶質シリコン膜１０２（厳密には
極薄のシリコン酸化膜１０４）の全面に、結晶化の助長
作用を有する触媒元素溶液であるＮｉ元素水溶液をスピ
ン添加する。この際、当該基板をスピンチャック１０５
上に載置し、上方に配設されている供給ノズル１０６か
らＮｉ元素水溶液１０７を基板上に液盛りするという添
加方法でスピン添加処理が行われる。本実施例では、Ｎ
ｉ化合物であるニッケル酢酸塩を純水に溶解し、重量換
算で１０ppmの濃度に調整したＮｉ元素水溶液を１００r
pmの低速スピン状態でスピン添加した（図５（Ｄ））。
【００５０】次に、当該基板を回転加速度３０rpm/秒の
低加速度で１２００rpmの回転速度迄上昇させた後、１
２００rpmの回転速度で２０秒間スピン乾燥させ、非晶
質シリコン膜１０２（厳密には極薄のシリコン酸化膜１
０４）の全面に、Ｎｉ含有層１０８を均一に付着させる
（図５（Ｅ））。
【００５１】尚、本実施例では、Ｎｉ元素のスピン添加
の際に、高速回転（１２００rpm）へ移行する間の回転
加速度を３０rpm/秒と従来（６０rpm/秒）の半分程度に
低下させている。スピン添加工程での加速度の低下は、
Ｎｉ元素添加量の基板内不均一性の改善に有効である
が、一方でＮｉ元素添加工程の処理時間が長くなる欠点
を有している。従って、スピン添加工程の加速度は、Ｎ
ｉ元素添加量の基板内均一性と生産性の両方を比較考量
して決める必要がある。３０rpm/秒の加速度でスピン添
加処理した場合、基板１枚当たりのスピン添加工程の処
理時間は約１分とスループット的にも問題なく、またＮ
ｉ元素添加量の基板内バラツキは従来条件（回転加速
度：６０rpm/秒）で処理した場合の６〜７割程度に抑え
られている。
【００５２】次に、専用の熱処理炉を使用して、窒素雰
囲気中で非晶質シリコン膜１０２を熱処理する。当該熱
処理は、結晶化を助長する触媒元素の作用により、４５
０〜７５０℃の温度範囲で熱処理することにより、結晶
化が達成されるが、熱処理温度が低いと処理時間を長く
しなければならず、生産効率が低下するという一般的性
質がある。また、６００℃以上の熱処理は、基板として
適用するガラス基板の耐熱性の問題が表面化してしま
う。従って、ガラス基板を使用する場合には、上記熱処
理工程の温度は４５０〜６００℃の範囲が妥当である。
また、実際の熱処理は、非晶質シリコン膜１０２の堆積
方法によっても、好適な熱処理条件が異なっており、例
えば減圧ＣＶＤ法で堆積した場合は６００℃−１２時間
程度の熱処理が好適であり、プラズマＣＶＤ法で堆積し
た場合は５５０℃−４時間程度の熱処理で十分なことが
判っている。本実施例に於いては、プラズマＣＶＤ法で
膜厚１００nmの非晶質シリコン膜１０２を堆積している
為、５５０℃−４時間の熱処理を行うことにより結晶質
シリコン膜１０９を成膜した。尚、Ｎｉ元素添加量の基
板内均一性の向上が図られている為、熱結晶化後の当該
結晶質シリコン膜１０９に於いても、均一な結晶構造が
得られている（図５（Ｆ））。
【００５３】以上の様に、縦成長法による結晶質シリコ
ン膜の作製方法に、本発明の触媒元素のスピン添加方法
を適用することにより、触媒元素添加量の基板内均一性
の向上を図ることが可能である。また、本実施例では、
触媒元素であるＮｉ元素のスピン添加工程に於いて、回
転加速度を３０rpm/秒と低加速度にすることにより、Ｎ
ｉ元素添加量の基板内均一性と生産性の両立が図られて
いる。
【００５４】〔実施例２〕実施例１において、図５
（Ａ）におけるガラス基板１０１上に、非晶質シリコン
膜の結晶化の助長作用を有する触媒元素溶液であるＮｉ
元素水溶液をスピン添加法で全面に塗布する。スピン添
加の詳細は実施例１に従い同様に行う。その後、非晶質
シリコン膜を堆積し、同様の熱処理を行うことで縦成長
法による結晶質シリコン膜を得ることができる。
【００５５】また、基板１０１上には、プラズマＣＶＤ
法やスパッタ法により作製される窒化シリコン膜や酸化
窒化シリコン膜等を、下地膜として１０〜２００nmの厚
さに形成しておいても良い。
【００５６】〔実施例３〕本実施例では、横成長法によ
る結晶質シリコン膜の作製方法に於いて、触媒元素の添
加工程に本発明のスピン添加法を適用した場合を図６に
基づき具体的に記載する。尚、図６（Ａ）〜図６（Ｅ）
は、横成長法による結晶質シリコン膜の作製工程を示す
基板断面図である。
【００５７】先ず、減圧ＣＶＤ法又はプラズマＣＶＤ法
により、ガラス基板２０１上に非晶質シリコン膜２０２
を１０〜１５０nmの膜厚で堆積する。本実施例では、プ
ラズマＣＶＤ法により、１００nmの非晶質シリコン膜２
０２を堆積した。堆積の際、非晶質シリコン膜２０２の
表面は、処理雰囲気中に混入した空気中の酸素の影響に
より極薄の自然酸化膜（図示せず）が成膜されている。
【００５８】次に、プラズマＣＶＤ法により、膜厚７０
〜２００nmのシリコン酸化膜から成るマスク絶縁膜２０
３を堆積する。本実施例では、プラズマＣＶＤ方により
膜厚１２０nmのマスク絶縁膜２０３を堆積した。そし
て、通常のフォトリソグラフィ工程とエッチング工程
（ウェットエッチングが一般的）により、マスク絶縁膜
２０３の一部の領域に開口領域２０４を形成する。開口
領域２０４は触媒元素（本実施例でもＮｉ元素を適用）
の選択的導入領域となる部分で、開口領域２０４の底部
は、非晶質シリコン膜２０２が露出した状態となってい
る。尚、当該開孔領域２０４は、図６（Ａ）には代表し
て１個しか図示してないが、実際には、数１００μm間
隔で、多数の開孔領域２０４が形成されている（図６
（Ａ））。
【００５９】次に、当該基板をライト酸化することによ
り、前記開口領域２０４に於ける非晶質シリコン膜２０
２の露出領域に２〜５nm程度の極薄シリコン酸化膜２０
５を成膜する。本実施例では、所定時間のオゾン水処理
により極薄シリコン酸化膜２０５を成膜しているが、過
酸化水素水で処理することにより成膜しても良いし、酸
素雰囲気中での紫外線（ＵＶ）照射によりオゾンを発生
させて成膜しても構わない。尚、開口領域２０４の非晶
質シリコン膜２０２表面に対する極薄のシリコン酸化膜
２０５の成膜は、後で触媒元素溶液であるＮｉ元素水溶
液を添加する際に、開口領域２０４に於ける非晶質シリ
コン膜２０２に対する濡れ性を改善し、Ｎｉ元素を均一
に付着させる目的で行われる（図６（Ｂ））。
【００６０】次に、開口領域２０４を介して、非晶質シ
リコン膜２０２の一部の領域に結晶化の助長作用を有す
るＮｉ元素を選択的に導入する為、当該基板上に触媒元
素溶液であるＮｉ元素水溶液を添加する。この際、当該
基板をスピンチャック２０６上に載置し、上方に配設さ
れている供給ノズル２０７からＮｉ元素水溶液２０８を
基板上に液盛りするという添加方法でスピン添加処理が
行われる。本実施例では、Ｎｉ化合物であるニッケル酢
酸塩を純水に溶解し、重量換算で１０ppmの濃度に調整
したＮｉ元素水溶液を１００rpmの低速スピン状態でス
ピン添加した（図６（Ｃ））。
【００６１】次に、当該基板を回転加速度３０rpm/秒の
低加速度で１２００rpmの回転速度迄上昇させた後、１
２００rpmの回転速度で２０秒間スピン乾燥させ、当該
基板の表面全域にＮｉ含有層２０９を均一に付着させ
る。この際、非晶質シリコン膜２０２の結晶化に実際に
寄与するのは、開孔領域２０４内の非晶質シリコン膜２
０２（厳密には極薄のシリコン酸化膜２０５）の表面に
付着しているＮｉ含有層２０９である（図６（Ｄ））。
【００６２】尚、本実施例では、Ｎｉ元素のスピン添加
の際に、高速回転（１２００rpm）へ移行する間の回転
加速度を３０rpm/秒と従来（６０rpm/秒）の半分程度に
低下させている。スピン添加工程での加速度の低下は、
Ｎｉ元素添加量の基板内不均一性の改善に有効である
が、一方でＮｉ元素添加工程の処理時間が長くなる欠点
を有している。従って、スピン添加工程の加速度は、Ｎ
ｉ元素添加量の基板内均一性と生産性の両方を比較考量
して決める必要がある。３０rpm/秒の加速度でスピン添
加処理した場合、基板１枚当たりのスピン添加工程の処
理時間は約１分とスループット的にも問題なく、またＮ
ｉ元素添加量の基板内バラツキは従来条件（回転加速
度：６０rpm/秒）で処理した場合の６〜７割程度に抑え
られている。
【００６３】次に、専用の熱処理炉を使用して、窒素雰
囲気中で当該基板を熱処理する。当該熱処理は、結晶化
を助長する触媒元素の作用により、４５０〜７５０℃の
温度範囲で熱処理することにより、非晶質シリコン膜２
０２の結晶化が達成されるが、熱処理温度が低いと処理
時間を長くしなければならず、生産効率が低下するとい
う一般的性質がある。また、６００℃以上の熱処理は、
基板として適用するガラス基板の耐熱性の問題が表面化
してしまう。従って、ガラス基板を使用する場合には、
上記熱処理工程の温度は４５０〜６００℃の範囲が妥当
である。本実施例に於いては、窒素雰囲気中で５７０℃
−１４時間の熱処理を行うことにより、非晶質シリコン
膜２０２を結晶化し、結晶質シリコン膜２１０を成膜し
た。この際、前記開口領域２０４を介してＮｉ元素が選
択的に導入される為、Ｎｉ元素は前記開口領域２０４を
基点として周辺領域に拡散し、拡散の過程で非晶質シリ
コン膜２０２の結晶化が横方向（基板面に平行な方向）
に進行する（図６（Ｅ））。
【００６４】以上の様に、横成長法による結晶質シリコ
ン膜の作製方法に、本発明の触媒元素のスピン添加方法
を適用することにより、触媒元素添加量の基板内均一性
の向上を図ることが可能である。
【００６５】〔実施例４〕本実施例は、触媒元素を利用
した縦成長法による結晶質シリコン膜を有する液晶表示
装置の製造工程に於いて、本発明の触媒元素のスピン添
加法を適用した例であり、図７〜１１に基づき具体的に
記載する。尚、図７〜１１は、アクティブマトリクス型
液晶表示装置の製造工程を示す断面図である。
【００６６】最初に、ガラス基板３０１上にプラズマＣ
ＶＤ法により、各々組成比の異なる第１層目の酸化窒化
シリコン膜３０２ａを５０nmと第２層目の酸化窒化シリ
コン膜３０２ｂを１００nmの膜厚で堆積し、下地膜３０
２を成膜する。尚、此処で用いるガラス基板３０１とし
ては、石英ガラス又はバリウムホウケイ酸ガラス又はア
ルミノホウケイ酸ガラス等が有る。次に、前記下地膜３
０２（３０２ａと３０２ｂ）上に、プラズマＣＶＤ法に
より、非晶質シリコン膜３０３ａを５５nmの膜厚で堆積
する。堆積の際、非晶質シリコン膜３０３ａの表面は、
処理雰囲気中に混入した空気中の酸素の影響により極薄
の自然酸化膜（図示せず）が成膜されている。尚、本実
施例ではプラズマＣＶＤ法で非晶質シリコン膜３０３ａ
を堆積しているが、減圧ＣＶＤ法で堆積しても構わない
（図７（Ａ））。
【００６７】また、非晶質シリコン膜３０３ａの堆積に
際しては、空気中に存在する炭素，酸素及び窒素が混入
する可能性がある。これらの不純物ガスの混入は、最終
的に得られるＴＦＴ特性の劣化を引き起こすことが経験
的に知られており、このことから前記不純物ガスの混入
は結晶化の阻害要因として作用することが知られてい
る。従って、前記不純物ガスの混入は徹底的に排除する
ことが好ましく、具体的な濃度範囲としては、炭素及び
窒素の場合は共に５×１０17atoms/cm3以下とし、酸素
の場合は１×１０18atoms/cm3以下とするのが好ましい
（図７（Ａ））。
【００６８】次に、当該基板を希フッ酸で所定時間洗浄
する。当該処理により、非晶質シリコン膜３０３ａの表
面に成膜されている自然酸化膜（図示せず）の除去を行
い、続けて水洗処理を行った後に当該基板を乾燥する。
その後、所定時間のオゾン水処理を行うことにより、非
晶質シリコン膜３０３ａをライト酸化する。当該ライト
酸化処理により、非晶質シリコン膜３０３ａ上に清浄な
極薄のシリコン酸化膜（図示せず）を成膜し、続けて当
該基板を乾燥する。また、極薄のシリコン酸化膜（図示
せず）は、過酸化水素水で処理することにより成膜して
も良い。尚、極薄のシリコン酸化膜（図示せず）の成膜
は、後に触媒元素溶液であるＮｉ元素水溶液をスピン添
加法で添加する際に、非晶質シリコン膜３０３ａに対す
る濡れ性を改善し、Ｎｉ元素を均一に付着させる為のも
のである（図７（Ａ））。
【００６９】次に、非晶質シリコン膜３０３ａ（厳密に
は、図示しない極薄のシリコン酸化膜）の全面に、結晶
化の助長作用を有する触媒元素溶液であるＮｉ元素水溶
液をスピン添加法により添加する。本実施例では、Ｎｉ
化合物であるニッケル酢酸塩を純水に溶解し、重量換算
で１０ppmの濃度に調整したＮｉ元素水溶液を１００rpm
の低速スピン状態でスピン添加した。続けて、当該基板
を回転加速度３０rpm/秒の低加速度で１２００rpmの回
転速度迄上昇させた後、１２００rpmの回転速度で２０
秒間スピン乾燥させ、非晶質シリコン膜３０３ａ（厳密
には極薄のシリコン酸化膜）の全面に、Ｎｉ含有層（図
示せず）を均一に付着させた（図７（Ａ））。
【００７０】尚、本実施例では、Ｎｉ元素のスピン添加
の際に、高速回転（１２００rpm）へ移行する間の回転
加速度を３０rpm/秒と従来（６０rpm/秒）の半分程度に
低下させている。スピン添加工程での加速度の低下は、
Ｎｉ元素添加量の基板内不均一性の改善に有効である
が、一方でＮｉ元素添加工程の処理時間が長くなる欠点
を有している。従って、スピン添加工程の加速度は、Ｎ
ｉ元素添加量の基板内均一性と生産性の両方を比較考量
して決める必要がある。３０rpm/秒の加速度でスピン添
加処理した場合、基板１枚当たりのスピン添加工程の処
理時間は約１分とスループット的に問題なく、またＮｉ
元素添加量の基板内バラツキは従来条件（回転加速度：
６０rpm/秒）で処理した場合の６〜７割程度に抑えられ
ている。
【００７１】次に、非晶質シリコン膜３０３ａ中の含有
水素量を５atom％以下に制御する為、当該基板を窒素雰
囲気中で４５０℃−１時間の条件で熱処理し、非晶質シ
リコン膜３０３ａ中の含有水素の脱水素化処理を行う
（図７（Ｂ））。
【００７２】次に、電熱炉に於いて、５５０℃−４時間
の条件で熱処理することにより、非晶質シリコン膜３０
３ａの結晶化を行い、結晶質シリコン膜３０３ｂを成膜
する。此処で成膜された結晶質シリコン膜３０３ｂは、
先のＮｉ元素のスピン添加工程で、基板内均一に添加さ
れている為、基板内で均一な結晶構造となっている。結
晶構造の基板内均一性の向上により、当該結晶質シリコ
ン膜３０３ｂで構成したＴＦＴの電気特性の安定化が図
られている（図７（Ｂ））。
【００７３】その後、得られた結晶質シリコン膜３０３
ｂの結晶性を改善させる為、結晶質シリコン膜３０３ｂ
に対して、パルス発振型のＫｒＦエキシマレーザー（波
長２４８nm）によるレーザー照射を行う。当該エキシマ
レーザーは結晶質シリコン膜３０３ｂの結晶性の改善の
みでなく、結晶質シリコン膜３０３ｂ内に於いて、Ｎｉ
元素が非常に移動し易い状態に変化させることができる
為、ゲッタリング源によるゲッタリング効率の向上とい
う効果も併せ持っている（図７（Ｂ））。
【００７４】次に、通常のフォトリソグラフィ処理及び
ドライエッチング処理により、結晶質シリコン膜３０３
ｂをパターン形成し、ＴＦＴのチャネル領域及びソース
・ドレイン領域と成る半導体層３０４〜３０８を形成す
る。尚、半導体層３０４〜３０８の形成後、ＴＦＴのＶ
ｔｈ制御の為、ｎ型又はｐ型不純物（Ｂ：ボロン又は
Ｐ：リン）のイオンドープであるチャネルドープを実施
しても構わない（図８（Ａ））。
【００７５】次に、前記半導体層３０４〜３０８を覆う
様に、プラズマＣＶＤ法により膜厚１００nmの酸化窒化
シリコン膜から成るゲート絶縁膜３０９を堆積する。
尚、ゲート絶縁膜３０９の堆積の際、半導体層３０４〜
３０８の表面は自然酸化膜（図示せず）で覆われている
為、希フッ酸処理により除去する。その後、ゲート絶縁
膜３０９上にゲート電極材料である導電性膜をスパッタ
法又はＣＶＤ法により堆積する。此処で適用されるゲー
ト電極材料としては、後の不純物元素の活性化を兼ねた
ゲッタリング用の熱処理温度（５５０〜６５０℃程度）
に耐え得る耐熱性材料が好ましい。耐熱性材料として
は、例えばＴａ（タンタル），Ｍｏ（モリブデン），Ｔ
ｉ（チタン），Ｗ（タングステン），Ｃｒ（クロム）等
の高融点金属、及び高融点金属とシリコンの化合物であ
る金属シリサイド、及びｎ型又はｐ型の導電型を有する
多結晶シリコン等が挙げられる。尚、本実施例では、膜
厚４００nmのＷ膜から成るゲート電極膜３１０をスパッ
タ法により堆積した（図８（Ｂ））。
【００７６】上記構造の基板上に、ゲート電極形成用の
フォトリソグラフィ処理とドライエッチング処理を行う
ことにより、ゲート電極３１７〜３２０と保持容量用電
極３２１とソース配線として機能する電極３２２を形成
する。ドライエッチングの後、ゲート電極３１７〜３２
０上にはドライエッチングのマスクであるレジストパタ
ーン３１１〜３１４が残膜し、同様に保持容量用電極３
２１上にレジストパターン３１５とソース配線として機
能する電極３２２上にレジストパターン３１６が残膜し
ている。尚、ドライエッチングに伴い、下地の酸化窒化
シリコン膜から成るゲート絶縁膜３０９は膜減りによ
り、ゲート絶縁膜３２３の形状に変形している（図９
（Ａ））。
【００７７】次に、レジストパターン３１１〜３１６を
残した状態で、ゲート電極３１７〜３２０と保持容量用
電極３２１をマスクに、イオンドープ装置を使用して、
第１のイオンドープ処理である低ドーズ量のｎ型不純物
をイオンドープする。イオンドープ条件としては、ｎ型
不純物であるＰ（リン）イオンを使用し、加速電圧６０
〜１００kVで、ドーズ量３×１０12〜３×１０13ions/c
m2のイオンドープ条件で処理する。この第１のイオンド
ープ処理により、ゲート電極３１７〜３２０と保持容量
用電極３２１の外側に対応する半導体層３０４〜３０８
に、ｎ型不純物の低濃度不純物領域（ｎ−領域）３２９
〜３３３が形成される。同時に、ゲート電極３１７〜３
２０の真下には、ＴＦＴのチャネルとして機能する実質
的に真性な領域３２４〜３２７が形成される。また、保
持容量用電極３２１の真下の半導体層３０８には、当該
領域がＴＦＴ形成領域でなく、保持容量４０５の形成領
域である為、容量形成用電極の片側として機能する真性
な領域３２８が形成される（図９（Ａ））。
【００７８】次に、当該基板を専用の剥離液で洗浄する
ことにより、ドライエッチングのマスクとなったレジス
トパターン３１１〜３１６を除去する。除去した後、駆
動回路４０６に於けるｎチャネル型ＴＦＴ４０１，４０
３と画素領域４０７に於ける画素ＴＦＴ４０４をＬＤＤ
構造にする為、当該領域に存在するゲート電極３１７，
３１９〜３２０を被覆する様に、第２のイオンドープ処
理のマスクとなるｎ＋領域形成用のレジストパターン３
３４〜３３６を形成する（図９（Ｂ））。
【００７９】次に、第２のイオンドープ処理である、高
ドーズ量のｎ型不純物をイオンドープする。イオンドー
プ条件としては、ｎ型不純物であるＰイオンを使用し、
加速電圧６０〜１００ｋＶで、ドーズ量１．７×１０15
ions/cm2のイオンドープ条件で処理する。当該イオンド
ープ処理により、前記レジストパターン３３４〜３３６
の外側領域に対応する半導体層３０４，３０６〜３０７
にｎ型不純物の高濃度不純物領域（ｎ＋領域）３３７，
３３９〜３４０が形成される。この高濃度不純物領域
（ｎ＋領域）３３７，３３９〜３４０の形成に伴い、既
に形成した低濃度不純物領域（ｎ−領域）３２９，３３
１〜３３２は、高濃度不純物領域（ｎ＋領域）３３７，
３３９〜３４０と低濃度不純物領域（ｎ−領域）３４２
〜３４４に分離され、ＬＤＤ構造となるソース・ドレイ
ン領域が形成される。この際、ＬＤＤ構造形成領域以外
の領域である駆動回路４０６のｐチャネル型ＴＦＴ４０
２の領域と画素領域４０７の保持容量４０５の領域に於
いては、ゲート電極３１８と保持容量用電極３２１をマ
スクに各々イオンドープされる為、ゲート電極３１８の
外側領域に対応する半導体層３０５にｎ型不純物の高濃
度不純物領域（ｎ＋領域）３３８が形成され、保持容量
用電極３２１の外側領域に対応する半導体層３０８にも
ｎ型不純物の高濃度不純物領域（ｎ＋領域）３４１が形
成されている（図９（Ｂ））。
【００８０】次に、通常のフォトリソグラフィ処理によ
り、ｐチャネル型ＴＦＴ４０２に対応する半導体層３０
５の領域と保持容量４０５に対応する半導体層３０８の
領域を開口領域とするレジストパターン３４５〜３４７
を形成する。その後、前記レジストパターン３４５〜３
４７をマスクに、イオンドープ装置を使用して、第３の
イオンドープ処理である高ドーズ量のｐ型不純物をイオ
ンドープする。当該イオンドープ処理により、ｐチャネ
ル型ＴＦＴ４０２に対応する半導体層３０５には、ゲー
ト電極３１８をマスクにｐ型不純物であるＢ（ボロン）
イオンがイオンドープされる。この結果、ゲート電極３
１８の外側領域に対応する半導体層３０５には、ｐ型の
導電型を有する高濃度不純物領域（ｐ＋領域）３４８が
形成される。前記高濃度不純物領域（ｐ＋領域）３４８
には、既にｎ型不純物であるＰイオンがイオンドープさ
れているが、前記Ｐイオンに比較し、更に高ドーズ量
（２．５×１０15ions/cm2）のＢイオンがイオンドープ
される為、結果としてｐ型の導電型を有し、ソース・ド
レイン領域として機能する高濃度不純物領域（ｐ＋領
域）３４８が形成される。また、保持容量４０５の形成
領域に於いても、保持容量用電極３２１の外側領域に対
応する半導体層３０８にｐ型の導電型を有する高濃度不
純物領域（ｐ＋領域）３４９が同様に形成される（図１
０（Ａ））。
【００８１】次に、前記レジストパターン３４５〜３４
７を除去した後、膜厚１５０nmの酸化窒化シリコン膜か
ら成る第１の層間絶縁膜３５０をプラズマＣＶＤ法によ
り堆積する。その後、半導体層３０４〜３０８にイオン
ドープされたｎ型又はｐ型不純物（ＰイオンとＢイオ
ン）の熱活性化の為、電熱炉に於いて、６００℃−１２
時間の熱処理を行う。当該熱処理は、ｎ型又はｐ型不純
物の熱活性化処理の為に行うものであるが、チャネル領
域として機能する実質的に真性な領域３２４〜３２７及
び容量形成用電極の片側として機能する真性な領域３２
８に存在するＮｉ元素を前記不純物によりゲッタリング
する目的も兼ねている。尚、第１の層間絶縁膜３５０の
堆積前に当該熱活性化処理を行っても良いが、ゲート電
極等の配線材料の耐熱性が弱い場合は、第１の層間絶縁
膜３５０の堆積後に行う方が好ましい。この後、半導体
層３０４〜３０８のダングリングボンドを終端させる
為、４１０℃−１時間の水素化処理を水素３％含有の窒
素雰囲気中で行う（図１０（Ｂ））。
【００８２】次に、前記第１の層間絶縁膜３５０の上
に、膜厚１．６μmのアクリル樹脂膜から成る第２の層
間絶縁膜３５１を成膜する。その後、通常のフォトリソ
グラフィ処理とドライエッチング処理により、第２の層
間絶縁膜３５１と第１の層間絶縁膜３５０、更に下層膜
であるゲート絶縁膜３２３を貫通する様に、コンタクト
ホールを形成する。この際、コンタクトホールは、ソー
ス配線として機能する電極３２２及び高濃度不純物領域
３３７，３３９〜３４０，３４８〜３４９と接続する様
に形成される（図１１（Ａ））。
【００８３】次に、駆動回路４０６の高濃度不純物領域
３３７，３３９，３４８と電気的に接続する様に、導電
性の金属配線３５２〜３５７を形成する。また、画素領
域４０７の接続電極３５８，３６０〜３６１とゲート配
線３５９を同じ導電性材料で形成する。本実施例では、
金属配線３５２〜３５７、接続電極３５８，３６０〜３
６１及びゲート配線３５９の構成材料として、膜厚５０
nmのＴｉ膜と膜厚５００nmのＡｌ−Ｔｉ合金膜の積層膜
を適用している。そして、接続電極３５８は、不純物領
域３４０とソース配線として機能する電極３２２とを電
気的に接続する様に形成されている。接続電極３６０
は、画素ＴＦＴ４０４の不純物領域３４０と電気的に接
続する様に形成されており、接続電極３６１は保持容量
４０５の不純物領域３４９と電気的に接続する様に形成
されている。また、ゲート配線３５９は、画素ＴＦＴ４
０４の複数のゲート電極３２０を電気的に接続する様に
形成されている。その後、膜厚８０〜１２０nmのＩＴＯ
（Indium Tin Oxide）等の透明導電膜を堆積した後、フ
ォトリソグラフィ処理とエッチング処理により、画素電
極３６２を形成する。画素電極３６２は、接続電極３６
０を介して、画素ＴＦＴ４０４のソース・ドレイン領域
である不純物領域３４０と電気的に接続されており、更
に接続電極３６１を介して、保持容量４０５の不純物領
域３４９とも電気的に接続されている（図１１
（Ｂ））。
【００８４】以上の様に、ＬＤＤ構造のｎチャネル型Ｔ
ＦＴとシングルドレイン構造のｐチャネル型ＴＦＴを有
するアクティブマトリクス型液晶表示装置の製造工程に
於いて、触媒元素溶液（Ｎｉ元素水溶液）のスピン添加
工程に回転加速度の低いスピン添加法（回転加速度：３
０rpm/秒）を適用した結果、従来の回転加速度（６０rp
m/秒）に比較し、Ｎｉ元素添加量の基板内バラツキを６
〜７割程度に低減でき、Ｎｉ元素添加量の基板内均一性
の向上を図ることができた。触媒元素であるＮｉ元素添
加量の基板内均一性の向上は、熱結晶化後に得られる結
晶質シリコン膜に於ける結晶質の基板内バラツキの低減
に影響し、最終的に当該結晶質シリコン膜で構成したＴ
ＦＴの電気特性の安定化に好影響をもたらすと考えられ
る。従って、本発明の触媒元素のスピン添加法は、触媒
元素を利用した結晶質シリコン膜を有する液晶表示装置
の製造工程に於いて、ＴＦＴの電気特性の安定化に対
し、必須の重要な技術であると考えられる。
【００８５】〔実施例５〕本発明は、シリコンを含む結
晶質半導体膜の作製方法に関するものであり、様々な半
導体装置の製造に本発明を適用することが可能である。
従って、本発明は、液晶表示装置を表示媒体として組み
込んだ様々な分野の半導体装置に適用可能であり、此処
では半導体装置の具体例を図１２〜１４に基づき記載す
る。尚、半導体装置としては、ビデオカメラとデジタル
カメラとプロジェクター（リア型又はフロント型）とヘ
ッドマウントディスプレイ（ゴーグル型ディスプレイ）
とゲーム機とカーナビゲーションとパーソナルコンピュ
ーターと携帯情報端末（モバイルコンピュータ，携帯電
話，電子書籍等）等が挙げられる。
【００８６】図１２（Ａ）は、本体１００１と映像入力
部１００２と表示部１００３とキーボード１００４で構
成されたパーソナルコンピューターである。本発明を表
示部１００３及び他の回路に適用することができる。
【００８７】図１２（Ｂ）は、本体１１０１と表示部１
１０２と音声入力部１１０３と操作スイッチ１１０４と
バッテリー１１０５と受像部１１０６で構成されたビデ
オカメラである。本発明を表示部１１０２及び他の回路
に適用することができる。
【００８８】図１２（Ｃ）は、モバイルコンピュータ
（モービルコンピュータ）であり、本体１２０１とカメ
ラ部１２０２と受像部１２０３と操作スイッチ１２０４
と表示部１２０５で構成される。本発明を表示部１２０
５及び他の回路に適用することができる。
【００８９】図１２（Ｄ）は、ゴーグル型ディスプレイ
であり、本体１３０１と表示部１３０２とアーム部１３
０３で構成される。本発明を表示部１３０２及び他の回
路に適用することができる。
【００９０】図１２（Ｅ）は、プログラムを記録した記
録媒体（以下、記録媒体と略記）に用いるプレーヤーで
あり、本体１４０１と表示部１４０２とスピーカー部１
４０３と記録媒体１４０４と操作スイッチ１４０５で構
成される。尚、この装置は記録媒体としてＤＶＤ及びＣ
Ｄ等が用いられ、音楽鑑賞又はゲーム又はインターネッ
トに利用可能である。本発明を表示部１４０２及び他の
回路に適用することができる。
【００９１】図１２（Ｆ）は、携帯電話であり、表示用
パネル１５０１と操作用パネル１５０２と接続部１５０
３と表示部１５０４と音声出力部１５０５と操作キー１
５０６と電源スイッチ１５０７と音声入力部１５０８と
アンテナ１５０９で構成される。表示用パネル１５０１
と操作用パネル１５０２は、接続部１５０３で接続され
ている。表示用パネル１５０１の表示部１５０４が設置
されている面と操作用パネル１５０２の操作キー１５０
６が設置されている面との角度θは、接続部１５０３に
於いて任意に変えることができる。本発明を表示部１５
０４に適用することができる。
【００９２】図１３（Ａ）は、フロント型プロジェクタ
ーであり、光源光学系及び表示部１６０１とスクリーン
１６０２で構成される。本発明を表示部１６０１及び他
の回路に適用することができる。
【００９３】図１３（Ｂ）は、リア型プロジェクターで
あり、本体１７０１と光源光学系及び表示部１７０２と
ミラー１７０３〜１７０４とスクリーン１７０５で構成
される。本発明を表示部１７０２及び他の回路に適用す
ることができる。
【００９４】尚、図１３（Ｃ）は、図１３（Ａ）の光源
光学系及び表示部１６０１と図１３（Ｂ）の光源光学系
及び表示部１７０２に於ける構造の一例を示した図であ
る。光源光学系及び表示部１６０１，１７０２は、光源
光学系１８０１とミラー１８０２，１８０４〜１８０６
とダイクロイックミラー１８０３と光学系１８０７と表
示部１８０８と位相差板１８０９と投射光学系１８１０
で構成される。投射光学系１８１０は、投射レンズを備
えた複数の光学レンズで構成される。この構成は、表示
部１８０８を３個使用している為、三板式と呼ばれてい
る。また同図の矢印で示した光路に於いて、実施者は光
学レンズ及び偏光機能を有するフィルム又は位相差を調
整する為のフィルム又はＩＲフィルム等を適宜に設けて
も良い。
【００９５】図１３（Ｄ）は、図１３（Ｃ）に於ける光
源光学系１８０１の構造の一例を示した図である。本実
施例に於いては、光源光学系１８０１はリフレクター１
８１１と光源１８１２とレンズアレイ１８１３〜１７１
４と偏光変換素子１８１５と集光レンズ１８１６で構成
される。尚、同図に示した光源光学系は一例であり、こ
の構成に限定されない。例えば、実施者は光源光学系に
光学レンズ及び偏光機能を有するフィルム又は位相差を
調整するフィルム又はＩＲフィルム等を適宜に設けても
良い。
【００９６】次の図１４（Ａ）は、単板式の例を示した
ものである。同図に示した光源光学系及び表示部は、光
源光学系１９０１と表示部１９０２と投射光学系１９０
３と位相差板１９０４で構成される。投射光学系１９０
３は、投射レンズを備えた複数の光学レンズで構成され
る。同図に示した光源光学系及び表示部は図１３（Ａ）
と図１３（Ｂ）に於ける光源光学系及び表示部１６０
１，１７０２に適用できる。また光源光学系１９０１は
図１３（Ｄ）に示した光源光学系を用いれば良い。尚、
表示部１９０２にはカラーフィルター（図示しない）が
設けられており、表示映像をカラー化している。
【００９７】図１４（Ｂ）に示した光源光学系及び表示
部は図１４（Ａ）の応用例であり、カラーフィルターを
設ける代わりに、ＲＧＢの回転カラーフィルター円板１
９０５を用いて表示映像をカラー化している。同図に示
した光源光学系及び表示部は図１３（Ａ）と図１３
（Ｂ）に於ける光源光学系及び表示部１６０１，１７０
２に適用できる。
【００９８】図１４（Ｃ）に示した光源光学系及び表示
部は、カラーフィルターレス単板式と呼ばれている。こ
の方式は、表示部１９１６にマイクロレンズアレイ１９
１５を設け、ダイクロイックミラー（緑）１９１２とダ
イクロイックミラー（赤）１９１３とダイクロイックミ
ラー（青）１９１４を用いて表示映像をカラー化してい
る。投射光学系１９１７は、投射レンズを備えた複数の
光学レンズで構成される。同図に示した光源光学系及び
表示部は、図１３（Ａ）と図１３（Ｂ）に於ける光源光
学系及び表示部１６０１，１７０２に適用できる。また
光源光学系１９１１としては、光源の他に結合レンズ及
びコリメーターレンズを用いた光学系を用いれば良い。
【００９９】以上の様に、本発明の結晶質半導体膜の作
製方法は、その適用範囲が極めて広く、本発明は、様々
な分野のアクティブマトリクス型液晶表示装置を組み込
んだ半導体装置の製造に適用可能である。
【０１００】
【発明の効果】本発明は、シリコンを含む結晶質半導体
膜の作製方法に関し、特に回転加速度の低いことを特徴
とした触媒元素のスピン添加法に関するもので、主な効
果を以下に列記する。
【０１０１】（効果１）触媒元素のスピン添加工程に於
いて、スピン乾燥の為の高速回転へ移行する迄の回転加
速度を低下させることにより、触媒元素添加量の基板内
均一性の向上を図ることが可能である。 （効果２）触媒元素のスピン添加工程に於いて、スピン
乾燥の為の高速回転へ移行する迄の回転加速度を３０rp
m/秒以下とすることにより、触媒元素添加量の基板内均
一性の向上を図ることが可能である。また、回転加速度
を１５〜３０rpm/秒とすることにより、触媒元素添加量
の基板内均一性の向上とスピン添加工程のスループット
の両立を図ることが可能である。 （効果３）触媒元素添加量の基板内均一性の向上によ
り、熱結晶化後に得られるシリコンを含む結晶質半導体
膜に於ける結晶質の基板内バラツキの低減を図ることが
できる為、当該結晶質半導体膜で構成したＴＦＴの電気
特性の安定化に有効である。
【図面の簡単な説明】
【図１】 回転加速度とＮｉ元素析出量（平均値とバラ
ツキ範囲）との相関を示すグラフである。
【図２】 Ｎｉ元素析出量の基板面内分布を示すグラフ
である。
【図３】 基板サイズと基板端部での運動速度との間の
関係図である。
【図４】 触媒元素のスピン添加法のスピン添加プログ
ラムを示す、処理時間と回転速度との関係図である。
【図５】 縦成長法による結晶質シリコン膜の作製工程
を示す基板断面図である。
【図６】 横成長法による結晶質シリコン膜の作製工程
を示す基板断面図である。
【図７】 アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。
【図８】 アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。
【図９】 アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。
【図１０】アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。
【図１１】アクティブマトリクス型液晶表示装置の製造
工程を示す断面図である。
【図１２】液晶表示装置を組み込んだ半導体装置の例を
示す装置概略図である。
【図１３】液晶表示装置を組み込んだ半導体装置の例を
示す装置概略図である。
【図１４】液晶表示装置を組み込んだ半導体装置の例を
示す装置概略図である。
【図１５】 基板サイズと、基板中央部と基板端部での
Ｎｉ濃度比の関係を回転加速度をパラメータとして示す
グラフである。
【図１６】 基板サイズと回転加速度との関係を、基板
中央部と基板端部でのＮｉ濃度比をパラメータとして示
すグラフである。
【符号の説明】
101 ：ガラス基板 102 ：非晶質シリコン膜 103 ：自然酸化膜 104 ：シリコン酸化膜 105 ：スピンチャック 106 ：供給ノズル 107 ：Ｎｉ元素水溶液 108 ：Ｎｉ含有層 109 ：結晶質シリコン膜 201 ：ガラス基板 202 ：非晶質シリコン膜 203 ：マスク絶縁膜 204 ：開口領域 205 ：極薄シリコン酸化膜 206 ：スピンチャック 207 ：供給ノズル 208 ：Ｎｉ元素水溶液 209 ：Ｎｉ含有層 210 ：結晶質シリコン膜 301 ：ガラス基板 302 ：下地膜 302a：第１層目の酸化窒化シリコン膜 302b：第２層目の酸化窒化シリコン膜 303a：非晶質シリコン膜 303b：結晶質シリコン膜 304 〜 308：半導体層 309 ：ゲート絶縁膜（酸化窒化シリコン膜） 310 ：ゲート電極膜（Ｗ膜） 311 〜 316：レジストパターン（ゲート電極及び他の電
極形成用） 317 〜 320：ゲート電極 321 ：保持容量用電極 322 ：電極（ソース配線として機能） 323 ：ゲート絶縁膜（ゲート電極ドライエッチング後） 324 〜 327：実質的に真性な領域（チャネル領域として
機能） 328 ：真性な領域（容量形成用電極の片側として機能） 329 〜 333：ｎ型不純物の低濃度不純物領域（ｎ−領
域） 334 〜 336：レジストパターン（ｎ＋領域形成用） 337 〜 341：ｎ型不純物の高濃度不純物領域（ｎ＋領
域） 342 〜 344：ｎ型不純物の低濃度不純物領域（ｎ−領
域） 345 〜 347：レジストパターン（ｐ＋領域形成用） 348 ：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ソー
ス・ドレイン領域として機能） 349 ：ｐ導電型の高濃度不純物領域（ｐ＋領域）（容量
形成用電極の片側として機能） 350 ：第１の層間絶縁膜（酸化窒化シリコン膜） 351 ：第2の層間絶縁膜（アクリル樹脂膜） 352 〜 357：金属配線（Ｔｉ膜とＡｌ−Ｔｉ合金膜の積
層膜） 358 ：接続電極 359 ：ゲート配線 360 〜 361：接続電極 362 ：画素電極（ＩＴＯ膜） 401 ：ｎチャネル型ＴＦＴ 402 ：ｐャネル型ＴＦＴ 403 ：ｎチャネル型ＴＦＴ 404 ：画素ＴＦＴ 405 ：保持容量 406 ：駆動回路 407 ：画素領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧田 直樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F048 AC04 BA16 BB09 BE08 BG07 5F052 AA11 AA17 DA02 DB02 DB03 EA15 FA06 JA01 5F110 AA28 BB02 CC02 DD02 DD14 DD15 EE04 EE05 EE09 EE44 EE45 FF04 FF30 FF35 GG02 GG13 GG25 GG32 GG33 GG34 GG45 GG47 GG51 GG58 HJ01 HJ04 HJ12 HJ23 HL04 HL06 HL11 HM15 NN13 NN22 NN27 NN35 NN72 NN73 PP01 PP03 PP23 PP29 PP34 QQ08 QQ11 QQ24 QQ28

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】絶縁性基板上にシリコンを含む非晶質半導
    体膜を堆積する第１の工程と、前記非晶質半導体膜の全
    面に結晶化の助長作用を有する触媒元素をスピン添加法
    により添加する第２の工程と、前記非晶質半導体膜を熱
    処理することによりシリコンを含む結晶質半導体膜を成
    膜する第３の工程とを有する結晶質半導体膜の作製方法
    に於いて、前記触媒元素のスピン添加法は、回転加速度
    を５乃至１２０rpm/秒とすることを特徴とする結晶質半
    導体膜の作製方法。
  2. 【請求項２】絶縁性基板上に非晶質半導体膜の結晶化の
    助長作用を有する触媒元素をスピン添加法により添加す
    る第１の工程と、当該絶縁性基板上にシリコンを含む非
    晶質半導体膜を堆積する第２の工程と、前記非晶質半導
    体膜を熱処理することによりシリコンを含む結晶質半導
    体膜を成膜する第３の工程とを有する結晶質半導体膜の
    作製方法に於いて、前記触媒元素のスピン添加法は、回
    転加速度を５乃至１２０rpm/秒とすることを特徴とする
    結晶質半導体膜の作製方法。
  3. 【請求項３】絶縁性基板上にシリコンを含む非晶質半導
    体膜を堆積する第１の工程と、前記非晶質半導体膜上に
    マスク絶縁膜を堆積し、前記マスク絶縁膜の一部の領域
    に開口領域を形成する第２の工程と、前記マスク絶縁膜
    上に結晶化を助長する触媒元素をスピン添加法により添
    加する第３の工程と、前記非晶質半導体膜を熱処理する
    ことにより結晶質半導体膜を成膜する第４の工程とを有
    する結晶質半導体膜の作製方法に於いて、前記触媒元素
    のスピン添加法は、回転加速度を５乃至１２０rpm/秒と
    することを特徴とする結晶質半導体膜の作製方法。
  4. 【請求項４】絶縁性基板上にシリコンを含む非晶質半導
    体膜を堆積する第１の工程と、前記非晶質半導体膜の全
    面に結晶化の助長作用を有する触媒元素をスピン添加法
    により添加する第２の工程と、前記非晶質半導体膜を熱
    処理することによりシリコンを含む結晶質半導体膜を成
    膜する第３の工程とを有する結晶質半導体膜の作製方法
    に於いて、前記触媒元素のスピン添加法は、回転加速度
    ｙを、ｙ≦Ａｘ-B（ｘは基板の対角寸法、Ａ、Ｂは定
    数）とすることを特徴とする結晶質半導体膜の作製方
    法。
  5. 【請求項５】絶縁性基板上に非晶質半導体膜の結晶化の
    助長作用を有する触媒元素をスピン添加法により添加す
    る第１の工程と、当該絶縁性基板上にシリコンを含む非
    晶質半導体膜を堆積する第２の工程と、前記非晶質半導
    体膜を熱処理することによりシリコンを含む結晶質半導
    体膜を成膜する第３の工程とを有する結晶質半導体膜の
    作製方法に於いて、前記触媒元素のスピン添加法は、回
    転加速度ｙを、ｙ≦Ａｘ-B（ｘは基板の対角寸法、Ａ、
    Ｂは定数）とすることを特徴とする結晶質半導体膜の作
    製方法。
  6. 【請求項６】絶縁性基板上にシリコンを含む非晶質半導
    体膜を堆積する第１の工程と、前記非晶質半導体膜上に
    マスク絶縁膜を堆積し、前記マスク絶縁膜の一部の領域
    に開口領域を形成する第２の工程と、前記マスク絶縁膜
    上に結晶化を助長する触媒元素をスピン添加法により添
    加する第３の工程と、前記非晶質半導体膜を熱処理する
    ことにより結晶質半導体膜を成膜する第４の工程とを有
    する結晶質半導体膜の作製方法に於いて、前記触媒元素
    のスピン添加法は、回転加速度ｙを、ｙ≦Ａｘ -B（ｘは
    基板の対角寸法、Ａ、Ｂは定数）とすることを特徴とす
    る結晶質半導体膜の作製方法。
  7. 【請求項７】請求項１乃至請求項６のいずれか一に於い
    て、前記絶縁性基板は角型であることを特徴とする結晶
    質半導体膜の作製方法。
  8. 【請求項８】請求項１乃至請求項６のいずれか一に於い
    て、前記絶縁性基板の対角線の長さが５００mm以上であ
    ることを特徴とする結晶質半導体膜の作製方法。
  9. 【請求項９】請求項１乃至請求項６のいずれか一に於い
    て、前記触媒元素のスピン添加法は、回転速度の最大値
    が８００乃至１２００rpmであることを特徴とする結晶
    質半導体膜の作製方法。
  10. 【請求項１０】請求項１乃至請求項６のいずれか一に於
    いて、前記第２の工程は、前記触媒元素を含む溶液を、
    前記絶縁基板の回転中に滴下することを特徴とする結晶
    質半導体膜の作製方法。
  11. 【請求項１１】請求項１乃至請求項６のいずれか一に於
    いて、前記触媒元素はＦｅ，Ｃｏ，Ｎｉ，Ｒｕ，Ｒｈ，
    Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕから選択された一
    種又は複数種類の元素を含んだ溶液を使用して、スピン
    添加されることを特徴とする結晶質半導体膜の作製方
    法。
  12. 【請求項１２】請求項２又は請求項５に於いて、前記絶
    縁基板上に下地膜を形成した後、非晶質半導体膜の結晶
    化の助長作用を有する触媒元素をスピン添加法により添
    加することを特徴とする結晶質半導体膜の作製方法。
  13. 【請求項１３】基板上に形成された結晶質半導体膜であ
    って、前記結晶質半導体膜に含まれる触媒元素の濃度が
    ５×１０12乃至１×１０13atoms/cm2の範囲にあり、そ
    の最低濃度領域が、基板の対角線方向に対して、両端の
    間に位置していることを特徴とする結晶質半導体膜。
  14. 【請求項１４】請求項１３において、前記結晶質半導体
    膜のドメインサイズが１５乃至２０μmであることを特
    徴とする結晶質半導体膜。
  15. 【請求項１５】請求項１３に於いて、前記触媒元素はＦ
    ｅ，Ｃｏ，Ｎｉ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐ
    ｔ，Ｃｕ，Ａｕから選択された一種又は複数種類の元素
    であることを特徴とする結晶質半導体膜。
  16. 【請求項１６】請求項１３乃至請求項１５のいずれか一
    に記載の結晶質半導体膜を、薄膜トランジスタの活性層
    として用いた半導体装置。
JP2001261695A 2001-08-30 2001-08-30 結晶質半導体膜の作製方法 Expired - Fee Related JP4056720B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001261695A JP4056720B2 (ja) 2001-08-30 2001-08-30 結晶質半導体膜の作製方法
US10/229,385 US6734050B2 (en) 2001-08-30 2002-08-28 Method of manufacturing a crystalline semiconductor film
US10/822,820 US6951802B2 (en) 2001-08-30 2004-04-13 Crystalline semiconductor film, method of manufacturing the same, and semiconductor device
US11/240,467 US7452791B2 (en) 2001-08-30 2005-10-03 Crystalline semiconductor film, method of manufacturing the same, and semiconductor device
US12/269,274 US7960296B2 (en) 2001-08-30 2008-11-12 Crystalline semiconductor film, method of manufacturing the same, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001261695A JP4056720B2 (ja) 2001-08-30 2001-08-30 結晶質半導体膜の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007216103A Division JP4940058B2 (ja) 2007-08-22 2007-08-22 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2003068645A true JP2003068645A (ja) 2003-03-07
JP2003068645A5 JP2003068645A5 (ja) 2004-09-02
JP4056720B2 JP4056720B2 (ja) 2008-03-05

Family

ID=19088701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001261695A Expired - Fee Related JP4056720B2 (ja) 2001-08-30 2001-08-30 結晶質半導体膜の作製方法

Country Status (2)

Country Link
US (4) US6734050B2 (ja)
JP (1) JP4056720B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004770A (ja) * 2007-06-19 2009-01-08 Samsung Sdi Co Ltd 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869967A (ja) * 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6462568B1 (en) * 2000-08-31 2002-10-08 Micron Technology, Inc. Conductive polymer contact system and test method for semiconductor components
JP4056720B2 (ja) * 2001-08-30 2008-03-05 株式会社半導体エネルギー研究所 結晶質半導体膜の作製方法
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
US7238963B2 (en) * 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
US7145209B2 (en) * 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
US20050074914A1 (en) * 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
US20050258488A1 (en) * 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100700494B1 (ko) * 2005-08-25 2007-03-28 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
JP2007073855A (ja) * 2005-09-09 2007-03-22 Toshiba Corp 半導体薄膜の製造方法、電子デバイスの製造方法及び液晶表示デバイスの製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
US5403762A (en) 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
US5843225A (en) * 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
JP2791635B2 (ja) 1993-12-24 1998-08-27 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6875628B1 (en) 1993-05-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of the same
JP3724592B2 (ja) * 1993-07-26 2005-12-07 ハイニックス セミコンダクター アメリカ インコーポレイテッド 半導体基板の平坦化方法
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
CN100472752C (zh) * 1993-12-02 2009-03-25 株式会社半导体能源研究所 半导体器件的制造方法
JP4141508B2 (ja) 1993-12-03 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6074901A (en) 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JP3464285B2 (ja) * 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
TW447144B (en) * 1995-03-27 2001-07-21 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
JPH09153458A (ja) * 1995-09-26 1997-06-10 Fujitsu Ltd 薄膜半導体装置およびその製造方法
US6465287B1 (en) * 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US5994164A (en) * 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
US6241817B1 (en) * 1997-05-24 2001-06-05 Jin Jang Method for crystallizing amorphous layer
US5916717A (en) * 1998-03-19 1999-06-29 Industrial Technology Research Institute Process utilizing relationship between reflectivity and resist thickness for inhibition of side effect caused by halftone phase shift masks
JP3425399B2 (ja) 1999-11-10 2003-07-14 シャープ株式会社 半導体装置の製造方法
US6809023B2 (en) * 2001-04-06 2004-10-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device having uniform crystal grains in a crystalline semiconductor film
JP4056720B2 (ja) * 2001-08-30 2008-03-05 株式会社半導体エネルギー研究所 結晶質半導体膜の作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004770A (ja) * 2007-06-19 2009-01-08 Samsung Sdi Co Ltd 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置
US7825476B2 (en) 2007-06-19 2010-11-02 Samsung Mobile Display Co., Ltd. Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT
US8445336B2 (en) 2007-06-19 2013-05-21 Samsung Display Co., Ltd. Method of fabricating polycrystalline silicon, TFT fabricated using the same, method of fabricating the TFT, and organic light emitting diode display device including the TFT

Also Published As

Publication number Publication date
US20090253251A1 (en) 2009-10-08
US6734050B2 (en) 2004-05-11
US6951802B2 (en) 2005-10-04
US20030067004A1 (en) 2003-04-10
US7960296B2 (en) 2011-06-14
US20060024925A1 (en) 2006-02-02
US20040192014A1 (en) 2004-09-30
US7452791B2 (en) 2008-11-18
JP4056720B2 (ja) 2008-03-05

Similar Documents

Publication Publication Date Title
US7960296B2 (en) Crystalline semiconductor film, method of manufacturing the same, and semiconductor device
US7588981B2 (en) Semiconductor device and manufacturing method thereof
US7026194B2 (en) Method of forming thin film transistors having tapered gate electrode and curved insulating film
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
JP4854866B2 (ja) 半導体装置の作製方法
US7821008B2 (en) Semiconductor device and manufacturing method thereof
JP2003017500A (ja) 半導体装置及びその作製方法
JP4115153B2 (ja) 半導体装置の製造方法
JP3998930B2 (ja) 結晶質半導体膜の作製方法及び製造装置
JP2002083805A (ja) 半導体装置およびその作製方法
JP4940058B2 (ja) 半導体装置の作製方法
JP5042133B2 (ja) 半導体装置の作製方法
JP4712155B2 (ja) 半導体装置の作製方法
JP4439792B2 (ja) 半導体装置の作製方法
JP4112798B2 (ja) 結晶質半導体膜の作製方法
JP2003297750A (ja) 半導体装置およびその作製方法
JP2002237453A (ja) 結晶質半導体膜の作製方法
JP4703862B2 (ja) 半導体装置の作製方法
JP2002203787A (ja) 半導体装置の作製方法
JP2002313809A (ja) 半導体装置の作製方法
JP2004031543A (ja) 薄膜トランジスタの作製方法
JP2002203788A (ja) 半導体装置の作製方法
JP2004077524A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070410

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070516

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070727

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070822

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20071012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071212

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131221

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees