JP2003031588A - 薄膜半導体装置の製造方法および表示装置の製造方法 - Google Patents
薄膜半導体装置の製造方法および表示装置の製造方法Info
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Abstract
が安定でありながらもIds特性に優れた薄膜トランジ
スタの製造方法を提供する。 【解決手段】 基板1上に形成された薄膜トランジスタ
6を覆う第2絶縁膜4および第3絶縁膜7に、薄膜トラ
ンジスタ6のシリコン薄膜層3に達成する接続孔8を形
成し、接続孔8の内壁を覆う状態で第3絶縁膜7上にチ
タン系材料膜11を成膜する。次いで、窒素ガス雰囲気
中において熱処理を施すことによって、チタン系材料膜
11を表面側から窒化させて窒化膜12を形成する。こ
の際、窒素ガス雰囲気中に水素ガスを添加して熱処理を
行う。その後、窒化膜12上に配線材料膜を成膜し、こ
れをパターニングすることによって配線15を形成す
る。
Description
ンジスタを設けてなる薄膜半導体装置の製造方法および
薄膜トランジスタに有機EL素子を接続させてなる表示
装置の製造方法に関する。
or)を用いた駆動回路を有する表示装置においては、画
像表示の高精彩化が進展の進展に伴い、駆動回路を構成
する薄膜トランジスタのさらなる微細化が要求されてい
る。
半導体装置においては、薄膜トランジスタのシリコン薄
膜層に接続させるプラグ材料として、加工が容易であ
り、かつシリコンとの安定したコンタクトが実現できる
ことを理由として、アルミニウム合金系の材料が用いら
れてきた。しかし、アルミニウムとシリコンとの反応性
が非常に高いため、プラグ形成の際には、コンタクト部
分に幅広のAl−Si反応層が形成されることになる。
このため、形成されるAl−Si反応層の幅よりもシリ
コン薄膜層におけるソース・ドレイン幅が広くなるよう
に、薄膜トランジスタを設計する必要があり、これが薄
膜トランジスタの微細化を制限する要因になっていた。
薄膜層表面の自然酸化膜の制御も困難であり、自然酸化
膜が厚い部分ではコンタクト抵抗が大きく、一方、自然
酸化膜が薄い部分では過剰なAl−Si反応が発生する
ことになる。このため、コンタクト抵抗を一定の値にす
ることが著しく困難であった。
ン系材料や、これらのチタン系材料の窒化物をバリアメ
タルとして用いることで、シリコン薄膜層内へのアルミ
ニウムの拡散およびAl−Si反応層の拡大を防止する
技術が提案され、実施されている。
ルとしてチタン系材料を用いた場合には、チタン自体が
水素を著しく吸蔵する物質である。このため、シリコン
薄膜層中の水素がチタン系合金からなるバリアメタルに
吸収されてシリコン薄膜層中の水素が消失し、薄膜トラ
ンジスタの電流(Ids)特性を著しく劣化させると行
った問題が発生する。
ンジスタを用いた表示装置においては、発光素子である
有機EL素子が電流駆動であるため、薄膜トランジスタ
のIdsが劣化すると、有機EL素子の輝度が低下し、
安定した表示を行うことができなくなる。
窒化物を用いる場合には、先ず、チタン系材料膜を形成
し、このチタン系材料膜を窒素ガス雰囲気中において熱
処理することによって窒化させている。ところが、この
熱処理の際には、チタン系材料膜の窒化とともに、シリ
コン薄膜層中の水素がチタン系材料膜に吸収されてしま
う。このため、チタン系材料をバリアメタルとして用い
る場合と同様の問題が生じる。
タのような成膜方法によってチタン系材料の窒化物を直
接成膜する方法もあるが、このような方法では均一な膜
質の窒化物膜を得ることは著しく困難である。
ランジスタを得ることが可能な薄膜半導体装置の製造方
法、およびこの方法を適用することで安定した表示が可
能な有機EL素子を有する表示装置の製造方法を提供す
ることを目的とする。
の本発明の薄膜半導体装置の製造方法は、次のように行
うことを特徴としている。先ず、基板上に形成された薄
膜トランジスタを覆う絶縁膜に、当該薄膜トランジスタ
のシリコン薄膜層に達成する接続孔を形成し、当該接続
孔の内壁を覆う状態で前記絶縁膜上にチタン系材料膜を
成膜する。その後、窒素ガス雰囲気中において熱処理を
施すことによって、チタン系材料膜を表面側から窒化さ
せて窒化膜を形成する。そして、特にこの際、窒素ガス
雰囲気中に水素ガスを添加する。以上の後、窒化膜上に
配線材料膜を成膜する。
に配線材料および窒化膜さらにはチタン系材料膜をパタ
ーニングしてなる配線に接続させて、有機EL素子を形
成する表示装置の製造方法でもある。
雰囲気中における熱処理によってチタン系材料膜を窒化
させる際に、窒素ガス雰囲気中に水素ガスを添加するこ
とにより、熱処理雰囲気中からチタン系材料膜に対して
水素が供給される。このため、この熱処理の際に、シリ
コン薄膜層からチタン系材料膜への水素の吸い上げを抑
えることができる。したがって、チタン系材料膜を窒化
させたバリアメタルを備えた薄膜半導体装置において、
薄膜トランジスタのシリコン薄膜層中における水素濃度
が確保され、薄膜トランジスタのIds特性が良好に保
たれる。
た実施の形態を、図面に基づいてその工程順に詳細に説
明する。尚、以下の実施形態においては、薄膜半導体装
置の製造方法を説明し、これに引き続いて表示装置の製
造方法を説明する。
ス、透明性結晶化ガラス等の絶縁性を有する基板1上
に、第1絶縁膜2を介してシリコン薄膜層3を形成す
る。この際、先ず、高密度プラズマCVD法等の低温プ
ロセスにより、第1絶縁膜2上にポリシリコン膜または
アモルファスシリコン膜等のシリコン薄膜を、40nm
程度の膜厚で形成する。次いで、このシリコン薄膜上
に、リソグラフィー法によってレジストパターンを形成
し、このレジストパターンをマスクに用いたエッチング
によってシリコン薄膜をパターニングする。これによっ
て、所望の形状のシリコン薄膜3を得る。尚、このシリ
コン薄膜層3は、アモルファスシリコンやポリシリコン
からなるものに限定されることはなく、公知の方法によ
って形成される単結晶シリコン膜であっても良い。ま
た、以降の工程におけるパターニングは、例えば上述し
たレジストパターンをマスクに用いたエッチングによる
こととする。
シリコン膜と酸化シリコン膜とを順次積層し、これによ
ってシリコン薄膜層3を覆う状態で、第1絶縁膜2上に
第2絶縁膜4を形成する。この第2絶縁膜4は、薄膜ト
ランジスタのゲート絶縁膜となる。
層3に積層させる状態で、ゲート電極5を形成する。こ
の際、例えば、モリブデン/タンタル(Mo/Ta)合
金等の金属材料からなる導電膜を、厚さ300から40
0nm程度にスパッタ成膜し、この導電膜をパターニン
グすることによって、ゲート電極5を形成する。
第2絶縁膜4上に第3絶縁膜7を形成する。次いで、第
3絶縁膜7および第2絶縁膜4に、ゲート電極5脇のシ
リコン薄膜層3部分をそれぞれ露出させる状態で、接続
孔8を形成する。
不純物拡散によって、接続孔8の底部のシリコン膜膜層
3にソース・ドレイン領域3aを形成する。これによ
り、基板1上に、トップゲート型の薄膜トランジスタ6
が形成される。尚、この接続孔8を形成した状態におい
ては、接続孔8の底面を構成するシリコン薄膜層3のソ
ース・ドレイン領域3a表面に自然酸化膜9が形成され
た状態となる。
孔8の内壁を凹状態で、チタン系材料膜11を形成す
る。このチタン系材料膜11は、チタンや、チタンに対
して他の金属を添加してなるチタン系合金からなり、こ
こではチタン膜からなることとする。このチタン系材料
膜11の成膜は、膜厚および膜質の面内均一性に優れた
スパッタ法によって行われることとする。また、このチ
タン系材料膜11の膜厚は、バリアメタルとして必要と
される耐熱性、バリアメタルとしての加工性、およびこ
こで必要とされる薄膜トランジスタ6のトランジスタ特
性によって適宜選択されるが、ここでは一例として50
nmに設定されることとする。
程が、本発明に特有の工程となる。すなわち、ここで
は、前述の工程で形成したチタン系材料膜11に対し
て、窒素ガス(N2)雰囲気中において熱処理を施す。
この際、窒素ガス雰囲気に対して水素ガス(H2)を添
加して熱処理を行うこととする。そして、チタン系材料
膜11の表面層を窒化させて窒化膜12を形成する。ま
たこの熱処理によって、接続孔8の底部においては、チ
タン系材料膜11とその下層のシリコン薄膜層3とを反
応させ、チタン系材料膜11の下層部分をシリサイド化
させてシリサイド膜13を形成する。
3atms%〜5atms%の範囲になるように、窒素ガス雰囲
気中に水素ガスを添加する。この際、例えば、基板1が
配置された熱処理炉内の窒素ガス雰囲気中に、上記濃度
範囲で水素ガスが添加されるように、熱処理炉内の窒素
ガスおよび水素ガスの供給量を調整しながら熱処理を行
うこととする。
気を25℃/分よりも速い昇温速度で熱処理温度に昇温
する。このような昇温速度の範囲で窒素ガス雰囲気の急
速加熱を行うことによって、シリコン薄膜層3からチタ
ン系材料膜11への水素の吸蔵速度よりも、チタン系材
料膜11のシリサイド化速度が速くなるように熱処理を
進める。またこの際、基板1への熱処理の影響を考慮し
た場合、昇温速度を80℃/分以下とすることが好まし
い。さらに、この際の熱処理温度は、250℃〜420
℃の範囲、好ましくは350℃付近に設定されることと
する。熱処理温度を250℃以上とすることで、チタン
系材料膜11におけるチタンの窒化を十分に進めること
が可能になる。また、熱処理温度を420℃以下とする
ことで、薄膜トランジスタ6の特性および基板1への影
響を排除した熱処理を行うことができる。
処理時間は、チタン系材料膜11の膜厚と熱処理温度と
によって適宜選択されることとする。この際、接続孔8
の底部に位置するチタン系材料膜11部分において、そ
の上層を窒化させて窒化膜12を形成する一方その下層
をシリサイド化してシリサイド膜13を形成し、この部
分にチタン系材料膜11部分が残らない程度に十分な熱
処理時間が設定されることが好ましい。このような一例
として、成膜されたチタン系材料膜11の膜厚が50n
mであり、熱処理温度を350℃に設定した場合には、
熱処理時間は60分に設定される。
処理を行い、その上層に窒化膜12を形成した後、図2
(2)に示すように、このチタン系材料膜11の表面層
に形成された窒化膜12を介して薄膜トランジスタ6の
ソース・ドレイン領域3aに接続された配線15を形成
する。この配線15は、例えば、窒化膜12上にアルミ
ニウム膜を成膜し、このアルミニウム膜と窒化膜12お
よび窒化チタン系材料膜11とをパターニングすること
によって形成される。
に接続させた配線15を形成して薄膜半導体装置を得
る。
駆動回路として用いられる。図3には、このような薄膜
半導体装置で構成された駆動回路を有する表示装置の断
面図を示す。この表示装置は、有機EL素子を発光素子
として用いたものである。この表示装置の製造は、以上
説明した薄膜半導体装置の製造工程に引き続き、次のよ
うな工程を行う。
した工程によって薄膜半導体装置を形成した後、この基
板1上に平坦化絶縁膜31を形成し、この平坦化絶縁膜
31に、配線15に達する接続孔32を形成する。
2を介して配線15に接続された下部電極33を陽極
(または陰極)として形成する。尚、ここで形成する表
示装置が基板1側から表示光を取り出す透過型である場
合には、この下部電極33は透明材料によって形成され
ることとする。
膜34をパターン形成する。また、この絶縁膜34上に
は、ここでの図示を省略した補助配線をパターン形成し
ても良い。
33上に、下部電極33の露出面を完全に覆う状態で有
機EL層36をパターン形成する。この有機EL層36
は、少なくとも有機発光層を含む複数の有機層からな
り、基板1の上方に配置したマスク(図示省略)上から
の蒸着によって、絶縁膜34の開口部に形成される。
4を覆う状態で、また補助電極を形成した場合にはこの
補助電極に接続させた状態で、ベタ膜状の上部電極37
を陰極として成膜する。尚、下部電極33が陰極として
形成されている場合には、この上部電極37は陽極とし
て形成されることとする。さらに、ここで形成する表示
装置が基板1と反対側から表示光を取り出す上面発光型
である場合には、この上部電極37は透明材料によって
形成されることとする。
と陰極(上部電極37)との間に有機EL層36を挟持
してなる有機EL素子38を、薄膜トランジスタ6が形
成された基板1上に形成する。そして、この有機EL素
子38を覆う状態で、上部電極37上に封止層38を形
成し、薄膜トランジスタ6に接続された有機EL素子3
8を有する表示装置を完成させる。
(1)を用いて説明した窒素ガス雰囲気中における熱処
理によってチタン系材料膜11を窒化させる際に、窒素
ガス雰囲気中に水素ガスを添加することにより、熱処理
雰囲気中からチタン系材料膜11に対して水素が供給さ
れる。このため、この熱処理の際に、シリコン薄膜層3
からチタン系材料膜11への水素の吸い上げを抑えるこ
とができる。したがって、薄膜トランジスタ6のシリコ
ン薄膜層3中における水素濃度が確保され、薄膜トラン
ジスタ6の電流特性(Ids特性)が良好に保たれる。
けることで、シリコン薄膜層3と配線15のアルミニウ
ムとの反応を抑えて微細化を達成し、かつシリコン薄膜
層3と配線15との間の安定したコンタクト抵抗を確保
しつつも、Ids特性に優れた薄膜トランジスタを有す
る薄膜半導体装置を得ることとが可能になる。
る水素ガスの添加量と、形成された薄膜トランジスタの
Idsとの関係を示すグラフである。尚、ここでは、水
素ガスが添加された窒素ガス雰囲気を、急速加熱(昇温
速度を50℃/分)した場合と、徐々に加熱(昇温速度
を2℃/分)した場合とに関して、水素ガスの添加量と
Idsとの関係を示した。また、Idsは、バリアメタ
ルを設けずに形成した薄膜トランジスタのIdsに対す
る相対比として示した。
atms%〜5atms%の範囲では、窒素ガス雰囲気の昇温速
度によらず、バリアメタルなしの薄膜トランジスタの5
割〜10割程度にIdsを保たれることが確認された。
また、この水素添加量の範囲では、窒素ガス雰囲気の昇
温速度が高い方が、Idsが高い薄膜トランジスタが得
られることが確認された。
に、薄膜トランジスタ6に接続させる状態で有機EL素
子38を形成することで、この有機EL素子38はId
sが高い値に保たれた薄膜トランジスタ6によって電流
駆動されることになり、Idsの劣化による輝度の低下
を防止することができる。
も、上述したように薄膜トランジスタの微細化によって
画素サイズの微細化を達成でき、高精細な表示が可能な
表示装置を得ることができる。
ランジスタがトップゲート型である場合を説明した。し
かし、本発明の薄膜半導体装置の製造方法および表示装
置の製造方法は、薄膜トランジスタがボトムゲート型で
ある場合にも同様に適用可能であり、同様の効果を得る
ことができる。
体装置の製造方法によれば、薄膜トランジスタを構成す
るシリコン薄膜層上のチタン系材料膜を窒化させて窒化
膜を形成する際に、窒素ガス雰囲気中に水素ガスを添加
する構成をとしたことで、チタン系材料膜へのシリコン
薄膜層からの水素の吸蔵を防止して、シリコン薄膜層中
における水素濃度を確保し、薄膜トランジスタの電流特
性(Ids特性)を良好に保つことができる。この結
果、チタン系材料膜を窒化させた窒化膜をバリアメタル
として備えつつも、Ids特性に優れた薄膜トランジス
タを有する薄膜半導体装置を得ることとが可能になる。
この半導体装置は、バリアメタルとして窒化膜が設けら
れたものであるため、シリコン薄膜層とこれに接続され
る配線材料(アルミニウム)との反応が抑えられて微細
化を達成することができ、かつ配線とシリコン薄膜層と
の安定したコンタクト抵抗を確保することができる。
ば、上述のようにして形成されたIds特性に優れた薄
膜トランジスタに対して、有機EL素子を接続させるこ
とで、薄膜トランジスタのIdsの劣化による有機EL
素子の輝度の低下を防止することができる。この結果、
ある程度の輝度を確保しつつも、薄膜トランジスタの微
細化によって画素サイズの微細化を達成でき、高精細な
表示が可能な表示装置を得ることができる。
断面工程図(その1)である。
断面工程図(その2)である。
装置の製造を説明するための断面図である。
ジスタのIdsとの関係を示すグラフである。
薄膜トランジスタ、7…第3絶縁膜、8…接続孔、11
…チタン系材料膜、12…窒化膜、15…配線、38…
有機EL素子
Claims (5)
- 【請求項1】 基板上に形成された薄膜トランジスタを
覆う絶縁膜に、当該薄膜トランジスタのシリコン薄膜層
に達成する接続孔を形成し、当該接続孔の内壁を覆う状
態で前記絶縁膜上にチタン系材料膜を成膜する工程と、 窒素ガス雰囲気中において熱処理を施すことによって、
前記チタン系材料膜を表面側から窒化させて窒化膜を形
成する工程と、 前記窒化膜上に配線材料膜を成膜する工程とを行う薄膜
半導体装置の製造方法において、 前記窒化膜を形成する工程では、前記窒素ガス雰囲気中
に水素ガスを添加することを特徴とする薄膜半導体装置
の製造方法。 - 【請求項2】 請求項1記載の薄膜半導体装置の製造方
法において、 前記熱処理を施す際の窒素ガス雰囲気中には、前記水素
ガスが3atms%〜5atms%の割合で添加されることを特
徴とする薄膜半導体装置の製造方法。 - 【請求項3】 請求項1記載の薄膜半導体装置の製造方
法において、 前記熱処理を施す際には、前記窒素ガス雰囲気を25℃
/分よりも速い昇温速度で所定の熱処理温度に昇温する
ことを特徴とする薄膜半導体装置の製造方法。 - 【請求項4】 請求項1記載の薄膜半導体装置の製造方
法において、 前記熱処理は、前記窒素ガス雰囲気を250℃〜420
℃の熱処理温度に昇温して行われることを特徴とする薄
膜半導体装置の製造方法。 - 【請求項5】 基板上に形成された薄膜トランジスタを
覆う絶縁膜に、当該薄膜トランジスタのシリコン薄膜層
に達成する接続孔を形成し、当該接続孔の内壁を覆う状
態で前記絶縁膜上にチタン系材料膜を成膜する工程と、 窒素ガス雰囲気中において熱処理を施すことによって、
前記チタン系材料膜を表面側から窒化させて窒化膜を形
成する工程と、 前記窒化膜上に配線材料膜をする工程と、 前記配線材料およびチタン系材料膜をパターニングして
なる配線に接続させて有機EL素子を形成する工程とを
行う表示装置の製造方法において、 前記窒化膜を形成する工程では、前記窒素ガス雰囲気中
に水素ガスを添加することを特徴とする表示装置の製造
方法。
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CN107039382A (zh) * | 2016-02-02 | 2017-08-11 | 英飞凌科技股份有限公司 | 功率半导体器件负载端子 |
JP2017175117A (ja) * | 2016-02-02 | 2017-09-28 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 電力用半導体素子の負荷端子 |
US10079217B2 (en) | 2016-02-02 | 2018-09-18 | Infineon Technologies Ag | Power semiconductor device load terminal |
JP2019054249A (ja) * | 2016-02-02 | 2019-04-04 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 電力用半導体素子の負荷端子 |
CN107039382B (zh) * | 2016-02-02 | 2019-07-12 | 英飞凌科技股份有限公司 | 功率半导体器件负载端子 |
US11315892B2 (en) | 2016-02-02 | 2022-04-26 | Infineon Technologies Ag | Power semiconductor device load terminal |
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---|---|
JP4650656B2 (ja) | 2011-03-16 |
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RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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