JP2003031577A - 堆積膜の平坦化方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005498 polishing Methods 0.000 claims description 139
- 239000000126 substance Substances 0.000 claims description 47
- 238000002955 isolation Methods 0.000 claims description 28
- 238000003825 pressing Methods 0.000 claims description 17
- 230000003750 conditioning effect Effects 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 126
- 229910052802 copper Inorganic materials 0.000 abstract description 126
- 239000010949 copper Substances 0.000 abstract description 126
- 239000010410 layer Substances 0.000 abstract description 53
- 230000004888 barrier function Effects 0.000 abstract description 31
- 229910052751 metal Inorganic materials 0.000 abstract description 31
- 239000002184 metal Substances 0.000 abstract description 31
- 239000011229 interlayer Substances 0.000 abstract description 21
- 239000004065 semiconductor Substances 0.000 abstract description 12
- 238000009713 electroplating Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000002002 slurry Substances 0.000 description 11
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 10
- 230000007423 decrease Effects 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000001143 conditioned effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 239000006061 abrasive grain Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005489 elastic deformation Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- PWZUUYSISTUNDW-VAFBSOEGSA-N quinestrol Chemical compound C([C@@H]1[C@@H](C2=CC=3)CC[C@]4([C@H]1CC[C@@]4(O)C#C)C)CC2=CC=3OC1CCCC1 PWZUUYSISTUNDW-VAFBSOEGSA-N 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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Abstract
(57)【要約】
【課題】 ＣＭＰのオーバー研磨が終了したときに発生
するディッシングを低減する。 【解決手段】 半導体基板１０上の層間絶縁膜１１に配
線溝１２を形成した後、配線溝１２の内面を含む層間絶
縁膜１１の表面にバリアメタル層１３を形成する。バリ
アメタル層１３の上に銅のシード層１４を形成した後、
電解めっき法によりシード層１４を成長させて銅膜１５
を堆積する。銅膜１５に対してＣＭＰの第１段階を行な
って平坦化された銅膜１５Ａを得た後、平坦化された銅
膜１５Ａに対してＣＭＰの第２段階を行なって埋め込み
配線１５Ｂを形成し、その後、バリアメタル層１３にお
ける配線溝１２の外側に存在する部分を除去する。銅膜
１５の厚さは配線溝１２の深さの１．６倍〜２．０倍に
設定されている。
するディッシングを低減する。 【解決手段】 半導体基板１０上の層間絶縁膜１１に配
線溝１２を形成した後、配線溝１２の内面を含む層間絶
縁膜１１の表面にバリアメタル層１３を形成する。バリ
アメタル層１３の上に銅のシード層１４を形成した後、
電解めっき法によりシード層１４を成長させて銅膜１５
を堆積する。銅膜１５に対してＣＭＰの第１段階を行な
って平坦化された銅膜１５Ａを得た後、平坦化された銅
膜１５Ａに対してＣＭＰの第２段階を行なって埋め込み
配線１５Ｂを形成し、その後、バリアメタル層１３にお
ける配線溝１２の外側に存在する部分を除去する。銅膜
１５の厚さは配線溝１２の深さの１．６倍〜２．０倍に
設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
工程において用いられ、化学的機械研磨法により堆積膜
を平坦化する方法に関し、特に、多層配線工程で埋め込
み配線を形成する方法又は素子分離工程で素子分離領域
を形成する方法に関する。
工程において用いられ、化学的機械研磨法により堆積膜
を平坦化する方法に関し、特に、多層配線工程で埋め込
み配線を形成する方法又は素子分離工程で素子分離領域
を形成する方法に関する。
【０００２】
【従来の技術】以下、従来例として、化学的機械研磨
（ＣＭＰ）法により埋め込み配線を形成する方法につい
て、図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）を
参照しながら説明する。
（ＣＭＰ）法により埋め込み配線を形成する方法につい
て、図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）を
参照しながら説明する。
【０００３】まず、図１１（ａ）に示すように、半導体
基板１の上に堆積された二酸化珪素よりなる層間絶縁膜
２に、フォトリソグラフィ技術及びドライエッチング技
術を用いて配線溝３を形成した後、図１１（ｂ）に示す
ように、配線溝３の内面を含む層間絶縁膜２の表面に全
面に亘って例えば窒化タンタル膜よりなるバリアメタル
層４を形成する。銅配線を構成する銅は、層間絶縁膜２
を構成する二酸化珪素膜中に拡散し易く、層間絶縁膜２
の絶縁性を劣化させる恐れがあるので、層間絶縁膜２の
表面にバリアメタル層４を薄く形成するのである。
基板１の上に堆積された二酸化珪素よりなる層間絶縁膜
２に、フォトリソグラフィ技術及びドライエッチング技
術を用いて配線溝３を形成した後、図１１（ｂ）に示す
ように、配線溝３の内面を含む層間絶縁膜２の表面に全
面に亘って例えば窒化タンタル膜よりなるバリアメタル
層４を形成する。銅配線を構成する銅は、層間絶縁膜２
を構成する二酸化珪素膜中に拡散し易く、層間絶縁膜２
の絶縁性を劣化させる恐れがあるので、層間絶縁膜２の
表面にバリアメタル層４を薄く形成するのである。
【０００４】次に、図１１（ｃ）に示すように、スパッ
タリング法により、バリアメタル層４の上に銅よりなる
シード層５を形成した後、図１２（ａ）に示すように、
電解めっき法により、シード層５を成長させて銅膜６を
形成する。この場合、配線溝３が銅膜６で完全に埋まる
ように、銅膜６の厚さを配線溝３の深さよりも大きくす
る。このようにすると、銅膜６における配線溝３の上方
には初期段差７が形成される。
タリング法により、バリアメタル層４の上に銅よりなる
シード層５を形成した後、図１２（ａ）に示すように、
電解めっき法により、シード層５を成長させて銅膜６を
形成する。この場合、配線溝３が銅膜６で完全に埋まる
ように、銅膜６の厚さを配線溝３の深さよりも大きくす
る。このようにすると、銅膜６における配線溝３の上方
には初期段差７が形成される。
【０００５】次に、図１２（ｂ）に示すように、ＣＭＰ
法により、銅膜６における配線溝３の外側に存在する余
分な部分を除去して、銅膜６よりなる埋め込み配線６Ａ
を形成した後、図１２（ｃ）に示すように、ＣＭＰ法に
より、バリアメタル層４における層間絶縁膜２の上に存
在する部分を除去する。
法により、銅膜６における配線溝３の外側に存在する余
分な部分を除去して、銅膜６よりなる埋め込み配線６Ａ
を形成した後、図１２（ｃ）に示すように、ＣＭＰ法に
より、バリアメタル層４における層間絶縁膜２の上に存
在する部分を除去する。
【０００６】ところで、銅のバリアメタル層４を構成す
る窒化タンタルは非常に安定な物質であるため、ＣＭＰ
法により銅膜６とバリアメタル層４とを同時に研磨して
除去することは困難である。
る窒化タンタルは非常に安定な物質であるため、ＣＭＰ
法により銅膜６とバリアメタル層４とを同時に研磨して
除去することは困難である。
【０００７】従って、銅の埋め込み配線６Ａを形成する
ためには、銅膜６とバリアメタル層４とを別々に研磨す
る必要がある。つまり、ＣＭＰの第１段階としては、銅
膜６のみを研磨により除去すると共にバリアメタル層４
の表面で研磨を停止する。ＣＭＰの第１段階で用いるス
ラリーとしては、窒化タンタルの研磨レートが銅の研磨
レートに対して十分に大きいものを用いることが好まし
い。次に、ＣＭＰの第２段階として、窒化タンタルを研
磨するのに適したスラリーを用いて、バリアメタル層４
における層間絶縁膜２の上に存在する部分を除去する。
ＣＭＰの第２段階で用いるスラリーとしては、銅の研磨
レートが窒化タンタルの研磨レートと同等又はそれ以下
であるものを用いることが好ましい。この２段階のＣＭ
Ｐにより、銅膜６を消失させることなく埋め込み配線６
Ａを形成することができる。
ためには、銅膜６とバリアメタル層４とを別々に研磨す
る必要がある。つまり、ＣＭＰの第１段階としては、銅
膜６のみを研磨により除去すると共にバリアメタル層４
の表面で研磨を停止する。ＣＭＰの第１段階で用いるス
ラリーとしては、窒化タンタルの研磨レートが銅の研磨
レートに対して十分に大きいものを用いることが好まし
い。次に、ＣＭＰの第２段階として、窒化タンタルを研
磨するのに適したスラリーを用いて、バリアメタル層４
における層間絶縁膜２の上に存在する部分を除去する。
ＣＭＰの第２段階で用いるスラリーとしては、銅の研磨
レートが窒化タンタルの研磨レートと同等又はそれ以下
であるものを用いることが好ましい。この２段階のＣＭ
Ｐにより、銅膜６を消失させることなく埋め込み配線６
Ａを形成することができる。
【０００８】
【発明が解決しようとする課題】図１３（ａ）は、銅の
埋め込み配線６Ａの理想的な断面形状を示し、図１３
（ｂ）は銅の埋め込み配線６Ａの実際の断面形状を示し
ている。すなわち、銅膜６に対するＣＭＰ工程におい
て、銅の埋め込み配線６Ａの表面が層間絶縁膜２の表面
よりも下になるように銅膜６が削られてしまうため、図
１３（ａ）に示すような平坦な表面が得られず、図１３
（ｂ）に示すように、埋め込み配線６Ａの表面にディッ
シングと称される表面段差が発生してしまう。
埋め込み配線６Ａの理想的な断面形状を示し、図１３
（ｂ）は銅の埋め込み配線６Ａの実際の断面形状を示し
ている。すなわち、銅膜６に対するＣＭＰ工程におい
て、銅の埋め込み配線６Ａの表面が層間絶縁膜２の表面
よりも下になるように銅膜６が削られてしまうため、図
１３（ａ）に示すような平坦な表面が得られず、図１３
（ｂ）に示すように、埋め込み配線６Ａの表面にディッ
シングと称される表面段差が発生してしまう。
【０００９】埋め込み配線６Ａの表面にディッシングが
発生すると、以下に説明するような様々な問題が起き
る。すなわち、埋め込み配線６Ａの高さが低減するため
配線抵抗が増大したり、多層配線構造を形成する場合に
は、上層の埋め込み配線において銅膜又は窒化タンタル
膜の研磨残りが発生して配線の短絡が起きたり、又はフ
ォトリソグラフィの焦点ずれが大きくなってパターン形
成に不良が発生したりする。
発生すると、以下に説明するような様々な問題が起き
る。すなわち、埋め込み配線６Ａの高さが低減するため
配線抵抗が増大したり、多層配線構造を形成する場合に
は、上層の埋め込み配線において銅膜又は窒化タンタル
膜の研磨残りが発生して配線の短絡が起きたり、又はフ
ォトリソグラフィの焦点ずれが大きくなってパターン形
成に不良が発生したりする。
【００１０】従って、埋め込み配線６Ａの表面に形成さ
れるディッシングを低減することは、高性能な埋め込み
配線を形成するために極めて重要な課題である。
れるディッシングを低減することは、高性能な埋め込み
配線を形成するために極めて重要な課題である。
【００１１】また、素子分離工程において、素子分離溝
に絶縁膜を埋め込んで素子分離領域を形成する場合にお
いて、素子分離領域の表面にディッシングが発生する場
合もある。このような現象が起きると、素子分離領域の
厚さが薄くなるので、素子同士の間にリーク不良が発生
したり、パターン形成不良が発生したりする。
に絶縁膜を埋め込んで素子分離領域を形成する場合にお
いて、素子分離領域の表面にディッシングが発生する場
合もある。このような現象が起きると、素子分離領域の
厚さが薄くなるので、素子同士の間にリーク不良が発生
したり、パターン形成不良が発生したりする。
【００１２】従って、素子分離領域の表面に形成される
ディッシングを低減することは、高性能な素子分離領域
を形成するために極めて重要な課題である。
ディッシングを低減することは、高性能な素子分離領域
を形成するために極めて重要な課題である。
【００１３】ところで、ディッシングが拡大する原因と
してはいくつかが知られており、それぞれについて対策
が講じられる。
してはいくつかが知られており、それぞれについて対策
が講じられる。
【００１４】例えば、ディッシングは配線の幅寸法の増
加に伴って増加する傾向がある。この原因は研磨パッド
の弾性変形であって、その対策として、回路設計段階で
配線の幅寸法に上限規制を設けることが行なわれてい
る。
加に伴って増加する傾向がある。この原因は研磨パッド
の弾性変形であって、その対策として、回路設計段階で
配線の幅寸法に上限規制を設けることが行なわれてい
る。
【００１５】また、ディッシングは、研磨パッドが軟質
であればあるほど増加する傾向がある。この原因も研磨
パッドの弾性変形であって、その対策として、硬質の研
磨パッドを使用することが行なわれている。
であればあるほど増加する傾向がある。この原因も研磨
パッドの弾性変形であって、その対策として、硬質の研
磨パッドを使用することが行なわれている。
【００１６】また、ディッシングには、オーバー研磨の
増加に伴って増加する傾向がある。オーバー研磨とは、
平坦化工程の最終段階で、基板表面に部分的に残留する
余分な銅膜を完全に除去するために行なわれる。オーバ
ー研磨は、銅膜の研磨残りに起因する配線の短絡を防止
するには有効な手段であって必要不可欠であるが、過度
なオーバー研磨は、ディッシングを拡大させて、配線抵
抗の上昇及び上層の埋め込み配線での研磨残りを引き起
こすので、取り扱いには十分な注意が必要である。つま
り、オーバー研磨は必要最小限に抑制する必要がある。
過度なオーバー研磨を行なわなければならない理由は、
堆積された銅膜の厚さの面内ばらつきとＣＭＰにおける
研磨レートの面内ばらつきとである。これら面内ばらつ
きを低減させることによって、オーバー研磨を抑制し、
これにより、ディッシングを低減することができる。
増加に伴って増加する傾向がある。オーバー研磨とは、
平坦化工程の最終段階で、基板表面に部分的に残留する
余分な銅膜を完全に除去するために行なわれる。オーバ
ー研磨は、銅膜の研磨残りに起因する配線の短絡を防止
するには有効な手段であって必要不可欠であるが、過度
なオーバー研磨は、ディッシングを拡大させて、配線抵
抗の上昇及び上層の埋め込み配線での研磨残りを引き起
こすので、取り扱いには十分な注意が必要である。つま
り、オーバー研磨は必要最小限に抑制する必要がある。
過度なオーバー研磨を行なわなければならない理由は、
堆積された銅膜の厚さの面内ばらつきとＣＭＰにおける
研磨レートの面内ばらつきとである。これら面内ばらつ
きを低減させることによって、オーバー研磨を抑制し、
これにより、ディッシングを低減することができる。
【００１７】さらに、ディッシング拡大の原因には、銅
膜の厚さの設定も上げられる。つまり、銅膜の膜厚が小
さすぎる場合には、初期段差が完全に除去される前に配
線パターンが露出してしまい、これによって、残留する
初期段差がそのまま配線のディッシングになってしま
う。一方、銅膜の膜厚が大きすぎる場合には、銅膜の厚
さの面内ばらつきとＣＭＰの研磨レートの面内ばらつき
とが重なるため、オーバー研磨が増加し、これによっ
て、ディッシングが拡大してしまう。
膜の厚さの設定も上げられる。つまり、銅膜の膜厚が小
さすぎる場合には、初期段差が完全に除去される前に配
線パターンが露出してしまい、これによって、残留する
初期段差がそのまま配線のディッシングになってしま
う。一方、銅膜の膜厚が大きすぎる場合には、銅膜の厚
さの面内ばらつきとＣＭＰの研磨レートの面内ばらつき
とが重なるため、オーバー研磨が増加し、これによっ
て、ディッシングが拡大してしまう。
【００１８】前記の問題に鑑みて、本発明は、ＣＭＰの
オーバー研磨が終了したときに発生するディッシングを
低減することを目的とする。
オーバー研磨が終了したときに発生するディッシングを
低減することを目的とする。
【００１９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の堆積膜の平坦化方法は、基板の
表面部に溝を形成する工程と、基板上に溝が埋まるよう
に堆積膜を形成する工程と、堆積膜に対して第１段階の
化学機械研磨を行なって、堆積膜に溝の起因して形成さ
れている初期段差を解消する工程と、初期段差が解消し
た堆積膜に対して第２段階の化学機械研磨を行なって、
堆積膜における溝の外側に存在する部分を除去する工程
とを備え、堆積膜の厚さは、溝の深さの１．６倍以上で
且つ２．０倍以下に設定されている。
め、本発明に係る第１の堆積膜の平坦化方法は、基板の
表面部に溝を形成する工程と、基板上に溝が埋まるよう
に堆積膜を形成する工程と、堆積膜に対して第１段階の
化学機械研磨を行なって、堆積膜に溝の起因して形成さ
れている初期段差を解消する工程と、初期段差が解消し
た堆積膜に対して第２段階の化学機械研磨を行なって、
堆積膜における溝の外側に存在する部分を除去する工程
とを備え、堆積膜の厚さは、溝の深さの１．６倍以上で
且つ２．０倍以下に設定されている。
【００２０】第１の堆積膜の平坦化方法によると、堆積
膜の厚さは、溝の深さの１．６倍以上で且つ２．０倍以
下に設定されているため、第１段階の化学機械研磨が終
了したときの表面段差を２０ｎｍ以下に抑制できると共
に、第２段階の化学機械研磨に要する時間を低減できる
ので、ディッシングを抑制することができる。
膜の厚さは、溝の深さの１．６倍以上で且つ２．０倍以
下に設定されているため、第１段階の化学機械研磨が終
了したときの表面段差を２０ｎｍ以下に抑制できると共
に、第２段階の化学機械研磨に要する時間を低減できる
ので、ディッシングを抑制することができる。
【００２１】前記の目的を達成するため、本発明に係る
第２の堆積膜の平坦化方法は、基板の表面部に溝を形成
する工程と、基板上に溝が埋まるように堆積膜を形成す
る工程と、堆積膜に対して、相対的に高い回転速度及び
相対的に低い押圧力で第１段階の化学機械研磨を行なっ
て、堆積膜に溝の起因して形成されている初期段差を解
消する工程と、初期段差が解消した堆積膜に対して、相
対的に低い回転速度及び相対的に高い押圧力で第２段階
の化学機械研磨を行なって、堆積膜における溝の外側に
存在する部分を除去する工程とを備えている。
第２の堆積膜の平坦化方法は、基板の表面部に溝を形成
する工程と、基板上に溝が埋まるように堆積膜を形成す
る工程と、堆積膜に対して、相対的に高い回転速度及び
相対的に低い押圧力で第１段階の化学機械研磨を行なっ
て、堆積膜に溝の起因して形成されている初期段差を解
消する工程と、初期段差が解消した堆積膜に対して、相
対的に低い回転速度及び相対的に高い押圧力で第２段階
の化学機械研磨を行なって、堆積膜における溝の外側に
存在する部分を除去する工程とを備えている。
【００２２】第２の堆積膜の平坦化方法によると、第１
段階の化学機械研磨を相対的に高い回転速度及び低い押
圧力で行なうため、短い研磨時間で堆積膜を平坦化でき
るので、第１段階の化学機械研磨が終了した時点での堆
積膜の平坦性が向上し、また、第２段階の化学機械研磨
を相対的に低い回転速度及び高い押圧力で行なうため、
短い研磨時間で堆積膜における溝の外側に存在する部分
を除去できるので、ディッシングを抑制することができ
る。
段階の化学機械研磨を相対的に高い回転速度及び低い押
圧力で行なうため、短い研磨時間で堆積膜を平坦化でき
るので、第１段階の化学機械研磨が終了した時点での堆
積膜の平坦性が向上し、また、第２段階の化学機械研磨
を相対的に低い回転速度及び高い押圧力で行なうため、
短い研磨時間で堆積膜における溝の外側に存在する部分
を除去できるので、ディッシングを抑制することができ
る。
【００２３】第１又は第２の堆積膜の平坦化方法におい
て、第１段階の化学機械研磨は、基板上に残存する堆積
膜の厚さが０よりも大きく且つ溝の深さの５０％以下に
なるように行なわれることが好ましい。
て、第１段階の化学機械研磨は、基板上に残存する堆積
膜の厚さが０よりも大きく且つ溝の深さの５０％以下に
なるように行なわれることが好ましい。
【００２４】このようにすると、第２段階の化学機械研
磨に要する時間を短縮できるので、第２段階の化学機械
研磨において堆積膜の膜厚の面内ばらつきが低減し、こ
れによって、ディッシングがより一層低減する。
磨に要する時間を短縮できるので、第２段階の化学機械
研磨において堆積膜の膜厚の面内ばらつきが低減し、こ
れによって、ディッシングがより一層低減する。
【００２５】第１又は第２の堆積膜の平坦化方法におい
て、第１段階の化学機械研磨が終了したときの堆積膜の
厚さの面内ばらつきは５％以下であることが好ましい。
て、第１段階の化学機械研磨が終了したときの堆積膜の
厚さの面内ばらつきは５％以下であることが好ましい。
【００２６】このようにすると、ディッシングをより一
層低減することができる。
層低減することができる。
【００２７】第１又は第２の堆積膜の平坦化方法は、第
１段階の化学機械研磨と第２段階の化学機械研磨との間
又は第２段階の化学機械研磨の初期段階において、研磨
パッドに対してコンディショニングを行なう工程をさら
に備えていることが好ましい。
１段階の化学機械研磨と第２段階の化学機械研磨との間
又は第２段階の化学機械研磨の初期段階において、研磨
パッドに対してコンディショニングを行なう工程をさら
に備えていることが好ましい。
【００２８】このようにすると、第２段階の化学機械研
磨におけるスラリーのスラリーの研磨砥粒を保持する能
力が向上して、研磨レートの面内均一性が向上するの
で、ディッシングをより一層低減することができる。
磨におけるスラリーのスラリーの研磨砥粒を保持する能
力が向上して、研磨レートの面内均一性が向上するの
で、ディッシングをより一層低減することができる。
【００２９】第１又は第２の堆積膜の平坦化方法におい
て、溝の幅は１μｍ以上で且つ１００μｍ以下であるこ
とが好ましい。
て、溝の幅は１μｍ以上で且つ１００μｍ以下であるこ
とが好ましい。
【００３０】このようにすると、第１又は第２の堆積膜
の平坦化方法の効果が確実に発揮される。
の平坦化方法の効果が確実に発揮される。
【００３１】第１又は第２の堆積膜の平坦化方法におい
て、溝は配線溝であると共に堆積膜は導電膜であり、第
２段階の化学機械研磨により、堆積膜における溝の外側
に存在する部分を除去する工程は、導電膜よりなる埋め
込み配線を形成する工程を含むことが好ましい。
て、溝は配線溝であると共に堆積膜は導電膜であり、第
２段階の化学機械研磨により、堆積膜における溝の外側
に存在する部分を除去する工程は、導電膜よりなる埋め
込み配線を形成する工程を含むことが好ましい。
【００３２】このようにすると、デッシィングの少ない
埋め込み配線を確実に形成することができる。
埋め込み配線を確実に形成することができる。
【００３３】第１又は第２の堆積膜の平坦化方法におい
て、溝は素子分離溝であると共に堆積膜は絶縁膜であ
り、第２段階の化学機械研磨により、堆積膜における溝
の外側に存在する部分を除去する工程は、絶縁膜よりな
る素子分離領域を形成する工程を含むことが好ましい。
て、溝は素子分離溝であると共に堆積膜は絶縁膜であ
り、第２段階の化学機械研磨により、堆積膜における溝
の外側に存在する部分を除去する工程は、絶縁膜よりな
る素子分離領域を形成する工程を含むことが好ましい。
【００３４】このようにすると、デッシィングの少ない
素子分離領域を確実に形成することができる。
素子分離領域を確実に形成することができる。
【００３５】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る堆積膜の平坦化方法について、
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を参照しな
がら説明する。
の第１の実施形態に係る堆積膜の平坦化方法について、
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を参照しな
がら説明する。
【００３６】まず、図１（ａ）に示すように、半導体基
板１０の上に堆積された二酸化珪素よりなる層間絶縁膜
１１に、フォトリソグラフィ技術及びドライエッチング
技術を用いて配線溝１２を形成した後、図１（ｂ）に示
すように、配線溝１２の内面を含む層間絶縁膜１１の表
面に全面に亘って例えば窒化タンタル膜よりなるバリア
メタル層１３を形成する。
板１０の上に堆積された二酸化珪素よりなる層間絶縁膜
１１に、フォトリソグラフィ技術及びドライエッチング
技術を用いて配線溝１２を形成した後、図１（ｂ）に示
すように、配線溝１２の内面を含む層間絶縁膜１１の表
面に全面に亘って例えば窒化タンタル膜よりなるバリア
メタル層１３を形成する。
【００３７】次に、図１（ｃ）に示すように、スパッタ
リング法により、バリアメタル層１３の上に銅よりなる
シード層１４を形成した後、図１（ｄ）に示すように、
電解めっき法により、シード層１４を成長させて銅膜１
５を堆積する。このようにすると、銅膜１５における配
線溝１２の上方には初期段差１５ａが形成される。
リング法により、バリアメタル層１３の上に銅よりなる
シード層１４を形成した後、図１（ｄ）に示すように、
電解めっき法により、シード層１４を成長させて銅膜１
５を堆積する。このようにすると、銅膜１５における配
線溝１２の上方には初期段差１５ａが形成される。
【００３８】次に、銅膜１５に対してＣＭＰの第１段階
を行なって、図２（ａ）に示すように、初期段差１５ａ
を解消させて平坦化された銅膜１５Ａを得る。
を行なって、図２（ａ）に示すように、初期段差１５ａ
を解消させて平坦化された銅膜１５Ａを得る。
【００３９】次に、平坦化された銅膜１５Ａに対してＣ
ＭＰの第２段階を行なって、図２（ｂ）に示すように、
平坦化された銅膜１５Ａにおける配線溝１２の外側に存
在する部分を除去して、銅の埋め込み配線１５Ｂを形成
する。
ＭＰの第２段階を行なって、図２（ｂ）に示すように、
平坦化された銅膜１５Ａにおける配線溝１２の外側に存
在する部分を除去して、銅の埋め込み配線１５Ｂを形成
する。
【００４０】次に、図２（ｃ）に示すように、バリアメ
タル層１３における配線溝１２の外側に存在する部分を
除去する。
タル層１３における配線溝１２の外側に存在する部分を
除去する。
【００４１】第１の実施形態の特徴は、銅膜１５の厚さ
は配線溝１２の深さの１．６倍〜２．０倍に設定されて
いること、及び、ＣＭＰの第１段階は、平坦化された銅
膜１５Ａにおけるバリアメタル層１３の上に存在する部
分の厚さが０よりも大きく且つ配線溝１２の深さの５０
％以下になるように行なわれることである。
は配線溝１２の深さの１．６倍〜２．０倍に設定されて
いること、及び、ＣＭＰの第１段階は、平坦化された銅
膜１５Ａにおけるバリアメタル層１３の上に存在する部
分の厚さが０よりも大きく且つ配線溝１２の深さの５０
％以下になるように行なわれることである。
【００４２】ＣＭＰの第１段階を、平坦化された銅膜１
５Ａにおけるバリアメタル層１３の上に存在する部分の
厚さが０よりも大きく且つ配線溝１２の深さの５０％以
下になるように行なうと、ＣＭＰの第２段階に要する研
磨時間を短縮できるので、ＣＭＰの第２段階において銅
膜１５の厚さの面内ばらつきが大きくなって、表面段差
が拡大する事態を防止することができる。
５Ａにおけるバリアメタル層１３の上に存在する部分の
厚さが０よりも大きく且つ配線溝１２の深さの５０％以
下になるように行なうと、ＣＭＰの第２段階に要する研
磨時間を短縮できるので、ＣＭＰの第２段階において銅
膜１５の厚さの面内ばらつきが大きくなって、表面段差
が拡大する事態を防止することができる。
【００４３】以下、銅膜１５の厚さを配線溝１２の深さ
の１．６倍〜２．０倍に設定する理由について図３を参
照しながら説明する。図３において、○印及び実線はＣ
ＭＰの第１段階が終了したときの銅膜の厚さと表面段差
との関係を示し、△印及び破線はＣＭＰの第２段階が終
了したときの銅膜の厚さと表面段差との関係を示してい
る。また、図３は、配線溝１２の深さが４００ｎｍの場
合である。
の１．６倍〜２．０倍に設定する理由について図３を参
照しながら説明する。図３において、○印及び実線はＣ
ＭＰの第１段階が終了したときの銅膜の厚さと表面段差
との関係を示し、△印及び破線はＣＭＰの第２段階が終
了したときの銅膜の厚さと表面段差との関係を示してい
る。また、図３は、配線溝１２の深さが４００ｎｍの場
合である。
【００４４】まず、銅膜１５の厚さが配線溝１２の深さ
の１．６倍以上であることが好ましい理由について説明
する。
の１．６倍以上であることが好ましい理由について説明
する。
【００４５】ＣＭＰの第１段階が終了したときに残存す
る段差（表面段差）、つまり平坦化された銅膜１５Ａの
表面段差が２０ｎｍ以下になれば、銅膜１５の平坦化が
十分に行なわれたと考えられる。その理由は、図３にお
ける実線で示すように、ＣＭＰの第１段階においては、
表面段差は研磨の進行に伴って指数関数的に減少する
が、表面段差が２０ｎｍに達すると表面段差の減少は飽
和する。すなわち、表面段差を２０ｎｍよりも小さくす
ることは、無駄であると共に、スループットの低下及び
コストの増加を招く。ＣＭＰの第１段階が終了したとき
の表面段差が２０ｎｍ以下になる条件は、銅膜１５の厚
さが６４０ｎｍ以上であるとき、つまり銅膜１５の厚さ
が配線溝１２の深さの１．６倍以上であるときである。
る段差（表面段差）、つまり平坦化された銅膜１５Ａの
表面段差が２０ｎｍ以下になれば、銅膜１５の平坦化が
十分に行なわれたと考えられる。その理由は、図３にお
ける実線で示すように、ＣＭＰの第１段階においては、
表面段差は研磨の進行に伴って指数関数的に減少する
が、表面段差が２０ｎｍに達すると表面段差の減少は飽
和する。すなわち、表面段差を２０ｎｍよりも小さくす
ることは、無駄であると共に、スループットの低下及び
コストの増加を招く。ＣＭＰの第１段階が終了したとき
の表面段差が２０ｎｍ以下になる条件は、銅膜１５の厚
さが６４０ｎｍ以上であるとき、つまり銅膜１５の厚さ
が配線溝１２の深さの１．６倍以上であるときである。
【００４６】次に、銅膜１５の厚さが配線溝１２の深さ
の２．０倍以下であることが好ましい理由について説明
する。
の２．０倍以下であることが好ましい理由について説明
する。
【００４７】銅膜１５の厚さが大きくなれば、ＣＭＰの
第２段階における表面段差は大きくなる。その理由は、
銅膜１５の厚さが大きくなると、ＣＭＰの第２段階にお
ける研磨時間が長くなるため、平坦化された銅膜１５Ａ
の膜厚の面内ばらつきが大きくなるからである。すなわ
ち、図３における破線で示すように、銅膜１５の厚さが
８００ｎｍを超えると、つまり銅膜１５の厚さが配線溝
１２の深さの２．０倍を超えると、ＣＭＰの第２段階に
おいて研磨レートの面内ばらつきが大きくなって、表面
段差が却って大きくなってしまう。
第２段階における表面段差は大きくなる。その理由は、
銅膜１５の厚さが大きくなると、ＣＭＰの第２段階にお
ける研磨時間が長くなるため、平坦化された銅膜１５Ａ
の膜厚の面内ばらつきが大きくなるからである。すなわ
ち、図３における破線で示すように、銅膜１５の厚さが
８００ｎｍを超えると、つまり銅膜１５の厚さが配線溝
１２の深さの２．０倍を超えると、ＣＭＰの第２段階に
おいて研磨レートの面内ばらつきが大きくなって、表面
段差が却って大きくなってしまう。
【００４８】また、銅膜１５の厚さが配線溝１２の深さ
の２．０倍を超えると、スループットの低下、スラリー
消費量の増加及びコストの増加を招くと共に、厚い銅膜
１５を堆積することは、銅のめっき工程にも負担がかか
り、スループットの低下及びコストの増加を招く。
の２．０倍を超えると、スループットの低下、スラリー
消費量の増加及びコストの増加を招くと共に、厚い銅膜
１５を堆積することは、銅のめっき工程にも負担がかか
り、スループットの低下及びコストの増加を招く。
【００４９】以下、銅膜１５の厚さを配線溝１２の深さ
の１．６倍〜２．０倍に設定する根拠について具体的に
説明する。
の１．６倍〜２．０倍に設定する根拠について具体的に
説明する。
【００５０】まず、銅膜のＣＭＰ工程を第１段階（平坦
化段階）と第２段階（オーバー研磨段階）とに分けて解
析する。第１段階は、堆積された銅膜（以下、堆積膜と
称する。）を研磨しながら平坦化する工程であって、表
面段差は研磨時間の経過と共に減少する。第２段階は、
第１段階の後に基板表面に部分的に残留する銅膜を完全
に除去する工程であって、表面段差は研磨時間の経過と
共に増加する。
化段階）と第２段階（オーバー研磨段階）とに分けて解
析する。第１段階は、堆積された銅膜（以下、堆積膜と
称する。）を研磨しながら平坦化する工程であって、表
面段差は研磨時間の経過と共に減少する。第２段階は、
第１段階の後に基板表面に部分的に残留する銅膜を完全
に除去する工程であって、表面段差は研磨時間の経過と
共に増加する。
【００５１】ＣＭＰの第１段階における表面段差の時間
変化式をＳp(ｔ) とし、ＣＭＰの第２段階における表面
段差の時間変化式をＳO(ｔ) とすると、Ｓp(ｔ) 及びＳ
O(ｔ) は、それぞれ、［数１］及び［数２］に示す、時
間に関する微分方程式と初期条件及び終点条件とを満足
する。
変化式をＳp(ｔ) とし、ＣＭＰの第２段階における表面
段差の時間変化式をＳO(ｔ) とすると、Ｓp(ｔ) 及びＳ
O(ｔ) は、それぞれ、［数１］及び［数２］に示す、時
間に関する微分方程式と初期条件及び終点条件とを満足
する。
【００５２】
【数１】
【００５３】
【数２】
【００５４】［数１］及び［数２］において、ＳO は堆
積膜における初期段差の高さであり、Ｓ1はＣＭＰの第
１段階が終了したときに残存する表面段差の高さであ
り、Ｓ2は配線溝の深さであり、ｔは研磨時間であり、
Ｖは相対研磨レートであり、ＰTは凸部に加わる研磨圧
力であり、ｋはPreston の定数であって、研磨レートが
相対研磨レートと研磨圧力との積に比例すると仮定した
ときの比例定数であり、ｈ P 及びｈO は、ＣＭＰの第１
段階及び第２段階において段差が圧力差に比例すると仮
定した場合の比例定数である。
積膜における初期段差の高さであり、Ｓ1はＣＭＰの第
１段階が終了したときに残存する表面段差の高さであ
り、Ｓ2は配線溝の深さであり、ｔは研磨時間であり、
Ｖは相対研磨レートであり、ＰTは凸部に加わる研磨圧
力であり、ｋはPreston の定数であって、研磨レートが
相対研磨レートと研磨圧力との積に比例すると仮定した
ときの比例定数であり、ｈ P 及びｈO は、ＣＭＰの第１
段階及び第２段階において段差が圧力差に比例すると仮
定した場合の比例定数である。
【００５５】以下、［数１］及び［数２］に示す関係が
導き出せる根拠について説明する。
導き出せる根拠について説明する。
【００５６】＜ＣＭＰの第１段階（平坦化段階）＞堆積
膜の初期段差の高さをＳ0 とすると共に、時間ｔが経過
したときにおける、堆積膜の凸部の研磨量をＲT(ｔ) と
し、堆積膜の凹部の研磨量をＲB(ｔ) とすると、ＣＭＰ
の第１段階により堆積膜を平坦化する工程における表面
段差Ｓp(ｔ) は、Ｓp(ｔ)＝Ｓ0−ＲT(ｔ) ＋ＲB(ｔ) …
…（１）で表わされる。
膜の初期段差の高さをＳ0 とすると共に、時間ｔが経過
したときにおける、堆積膜の凸部の研磨量をＲT(ｔ) と
し、堆積膜の凹部の研磨量をＲB(ｔ) とすると、ＣＭＰ
の第１段階により堆積膜を平坦化する工程における表面
段差Ｓp(ｔ) は、Ｓp(ｔ)＝Ｓ0−ＲT(ｔ) ＋ＲB(ｔ) …
…（１）で表わされる。
【００５７】式（１）の両辺を時間ｔで微分すると、
ｄＳp(ｔ) ／ｄｔ＝−ＲT(ｔ)／ｄｔ＋ｄＲB(ｔ)／ｄｔ
……（２）が得られる。
……（２）が得られる。
【００５８】Preston の式より、凸部の研磨レート及び
凹部の研磨レートは、それぞれ、以下に示す（３）式及
び（４）式で表わされる。 ｄＲT(ｔ)／ｄｔ＝ｋTＰT(t)ＶT(t)……（３） ｄＲB(ｔ)／ｄｔ＝ｋBＰB(t)ＶB(t)……（４） ここで、ｋT及びｋBはそれぞれ凸部及び凹部におけるPr
eston の定数であり、ＰT(t)及びＲB(ｔ)はそれぞれ凸
部及び凹部における研磨圧力であり、ＶT(t)及びＶB(t)
はそれぞれ凸部及び凹部における相対研磨レートであ
る。
凹部の研磨レートは、それぞれ、以下に示す（３）式及
び（４）式で表わされる。 ｄＲT(ｔ)／ｄｔ＝ｋTＰT(t)ＶT(t)……（３） ｄＲB(ｔ)／ｄｔ＝ｋBＰB(t)ＶB(t)……（４） ここで、ｋT及びｋBはそれぞれ凸部及び凹部におけるPr
eston の定数であり、ＰT(t)及びＲB(ｔ)はそれぞれ凸
部及び凹部における研磨圧力であり、ＶT(t)及びＶB(t)
はそれぞれ凸部及び凹部における相対研磨レートであ
る。
【００５９】式（３）及び式（４）を式（２）の右辺に
代入すると次式（５）が得られる。 ｄＳp(ｔ)／ｄｔ＝−ｋTＰT(t)ＶT(t)＋ｋBＰB(t)ＶB(t)……（５） ここで、Preston の２つの定数であるｋT及びｋBを同一
の定数ｋと仮定する。なぜならば、Preston の定数は、
スラリー及び被研磨膜の膜質に依存するため、凸部の定
数ｋT と凹部の定数ｋB とは同一と考えてもよいからで
ある。従って、ｋT＝ｋB≡ｋ……（６）が成り立つ。
代入すると次式（５）が得られる。 ｄＳp(ｔ)／ｄｔ＝−ｋTＰT(t)ＶT(t)＋ｋBＰB(t)ＶB(t)……（５） ここで、Preston の２つの定数であるｋT及びｋBを同一
の定数ｋと仮定する。なぜならば、Preston の定数は、
スラリー及び被研磨膜の膜質に依存するため、凸部の定
数ｋT と凹部の定数ｋB とは同一と考えてもよいからで
ある。従って、ｋT＝ｋB≡ｋ……（６）が成り立つ。
【００６０】また、２つの相対研磨レートであるＶT(t)
とＶB(t)とを同一の定数Ｖと仮定する。なぜならば、１
つの段差を介して隣接する凸部と凹部とでは、相対研磨
レートはほぼ等しいと考えてよいからである。ここで、
ＶT(t)及びＶB(t)を定数Ｖと仮定した理由は計算を簡略
化するためである。従って、次式（７）が成り立つ。 ＶT(t)＝ＶB(t)≡Ｖ……（７） 次に、式（６）及び式（７）を式（５）の右辺に代入し
て整理すると、ｄＳp(ｔ) ／ｄｔ＝−ｋＶ×｛ＰT(t)−
ＰB(t)｝……（８）が得られる。
とＶB(t)とを同一の定数Ｖと仮定する。なぜならば、１
つの段差を介して隣接する凸部と凹部とでは、相対研磨
レートはほぼ等しいと考えてよいからである。ここで、
ＶT(t)及びＶB(t)を定数Ｖと仮定した理由は計算を簡略
化するためである。従って、次式（７）が成り立つ。 ＶT(t)＝ＶB(t)≡Ｖ……（７） 次に、式（６）及び式（７）を式（５）の右辺に代入し
て整理すると、ｄＳp(ｔ) ／ｄｔ＝−ｋＶ×｛ＰT(t)−
ＰB(t)｝……（８）が得られる。
【００６１】ここで、段差の凸部と凹部との圧力差：Ｐ
T(t)−ＰB(t)≡ΔＰ(t) は表面段差Ｓp(ｔ) に比例する
と仮定して、その比例定数をｈp とする。比例定数ｈp
が大きいほど平坦性が良好であることを示している。従
って、次式（９）を仮定することができる。 ＰT(t)−ＰB(t)≡ΔＰ(t) ＝ｈp×Ｓp(ｔ) ……（９） 式（９）を式（８）の右辺に代入して整理すると、次式
（１０）が得られる。 ｄＳp(ｔ) ／ｄｔ＋ｋｈpＶ×Ｓp(ｔ) ＝０……（１
０） 式（１０）は、時間ｔの関数である表面段差Ｓp(ｔ) に
ついての一階線形微分方程式である。
T(t)−ＰB(t)≡ΔＰ(t) は表面段差Ｓp(ｔ) に比例する
と仮定して、その比例定数をｈp とする。比例定数ｈp
が大きいほど平坦性が良好であることを示している。従
って、次式（９）を仮定することができる。 ＰT(t)−ＰB(t)≡ΔＰ(t) ＝ｈp×Ｓp(ｔ) ……（９） 式（９）を式（８）の右辺に代入して整理すると、次式
（１０）が得られる。 ｄＳp(ｔ) ／ｄｔ＋ｋｈpＶ×Ｓp(ｔ) ＝０……（１
０） 式（１０）は、時間ｔの関数である表面段差Ｓp(ｔ) に
ついての一階線形微分方程式である。
【００６２】式（１０）を解くと、次式（１１）のよう
になる。 Ｓp(ｔ) ＝Ｎp ×exp(−ｋｈpＶ×ｔ)＝０……（１１） ここで、Ｎp は任意定数である。
になる。 Ｓp(ｔ) ＝Ｎp ×exp(−ｋｈpＶ×ｔ)＝０……（１１） ここで、Ｎp は任意定数である。
【００６３】式（１１）に初期条件：ｔ＝０のとき、Ｓ
p(ｔ) ＝Ｓ0 （初期段差）を適用して、任意定数Ｎp を
求めると、次式（１２）が成り立つ。 Ｎp ＝Ｓ0 ……（１２） 式（１２）を式（１１）に代入すると、導出したいＣＭ
Ｐの第１段階での表面段差Ｓp(ｔ) の式として、次式
（１３）が得られる。 Ｓp(ｔ) ＝Ｓ0×exp(−ｋｈpＶ×ｔ)……（１３）
p(ｔ) ＝Ｓ0 （初期段差）を適用して、任意定数Ｎp を
求めると、次式（１２）が成り立つ。 Ｎp ＝Ｓ0 ……（１２） 式（１２）を式（１１）に代入すると、導出したいＣＭ
Ｐの第１段階での表面段差Ｓp(ｔ) の式として、次式
（１３）が得られる。 Ｓp(ｔ) ＝Ｓ0×exp(−ｋｈpＶ×ｔ)……（１３）
【００６４】＜ＣＭＰの第２段階（オーバー研磨段階）
＞ＣＭＰの第１段階と同様、ＣＭＰの第２段階における
表面段差ＳO(ｔ) は式（１）を基に考える。ＣＭＰの第
２段階では、配線部以外の表面にはＴａＮ（バリアメタ
ル層）又はＳｉＯ2 （層間絶縁膜）が露出しているた
め、近似的に凸部での研磨量：ＲT(t) ＝０と考えても
よい。つまり、式（１）は次式（１４）のようになる。 ＳO(ｔ)＝Ｓ1＋ＲB(ｔ) ……（１４） ここで、Ｓ1 は、ＣＭＰの第１段階が終了したときに残
存する表面段差である。
＞ＣＭＰの第１段階と同様、ＣＭＰの第２段階における
表面段差ＳO(ｔ) は式（１）を基に考える。ＣＭＰの第
２段階では、配線部以外の表面にはＴａＮ（バリアメタ
ル層）又はＳｉＯ2 （層間絶縁膜）が露出しているた
め、近似的に凸部での研磨量：ＲT(t) ＝０と考えても
よい。つまり、式（１）は次式（１４）のようになる。 ＳO(ｔ)＝Ｓ1＋ＲB(ｔ) ……（１４） ここで、Ｓ1 は、ＣＭＰの第１段階が終了したときに残
存する表面段差である。
【００６５】式（１４）の両辺を時間ｔで微分すると、
次式（１５）が得られる。 ｄＳO(ｔ) ／ｄｔ＝ｄＲB(ｔ) ／ｄｔ……（１５） ＣＭＰの第１段階と同様、式（１５）に式（４）、
（６）、（７）を適用すると、次式（１６）が得られ
る。 ｄＳO(ｔ) ／ｄｔ＝ｋＶ×ＰB(ｔ) ……（１６） ＣＭＰの第１段階と同様、次式（１７）を仮定する。 ＰT(t)−ＰB(t)＝ｈO×ＳO(t) ……（１７） ここで、ｈO はＣＭＰの第２段階における比例定数であ
る。
次式（１５）が得られる。 ｄＳO(ｔ) ／ｄｔ＝ｄＲB(ｔ) ／ｄｔ……（１５） ＣＭＰの第１段階と同様、式（１５）に式（４）、
（６）、（７）を適用すると、次式（１６）が得られ
る。 ｄＳO(ｔ) ／ｄｔ＝ｋＶ×ＰB(ｔ) ……（１６） ＣＭＰの第１段階と同様、次式（１７）を仮定する。 ＰT(t)−ＰB(t)＝ｈO×ＳO(t) ……（１７） ここで、ｈO はＣＭＰの第２段階における比例定数であ
る。
【００６６】ＣＭＰの第２段階においては、配線部以外
の表面にはＴａＮ（バリアメタル層）又はＳｉＯ2 （層
間絶縁膜）が露出しているため、凸部に加わる研磨圧力
ＰT(ｔ) は一定値：ＰT と考えてもよい。従って、式
（１７）は次式（１８）のようになる。 ＰB(t) ＝ＰT−ｈO×Ｓ0(ｔ) ……（１８） 式（１８）を式（１６）に代入して整理すると、次式
（１９）が得られる。 ｄＳO(ｔ) ／ｄｔ＋ｋｈOＶ×ＳO(ｔ) ＝ｋＶＰT ……（１９） 式（１９）は、時間ｔの関数である表面段差ＳO(t) に
ついての一階線形微分方程式である。式（１９）を解く
と、次式（２０）が得られる。 ＳO(ｔ) ＝ＮO×exp(−ｋｈpＶ×ｔ)＋ＰT／ｈO ……（２０） ここで、ＮOは任意定数である。
の表面にはＴａＮ（バリアメタル層）又はＳｉＯ2 （層
間絶縁膜）が露出しているため、凸部に加わる研磨圧力
ＰT(ｔ) は一定値：ＰT と考えてもよい。従って、式
（１７）は次式（１８）のようになる。 ＰB(t) ＝ＰT−ｈO×Ｓ0(ｔ) ……（１８） 式（１８）を式（１６）に代入して整理すると、次式
（１９）が得られる。 ｄＳO(ｔ) ／ｄｔ＋ｋｈOＶ×ＳO(ｔ) ＝ｋＶＰT ……（１９） 式（１９）は、時間ｔの関数である表面段差ＳO(t) に
ついての一階線形微分方程式である。式（１９）を解く
と、次式（２０）が得られる。 ＳO(ｔ) ＝ＮO×exp(−ｋｈpＶ×ｔ)＋ＰT／ｈO ……（２０） ここで、ＮOは任意定数である。
【００６７】式（２０）に初期条件：ｔ＝０のとき、Ｓ
O(ｔ)＝Ｓ1（第１段階が終了したときの残存段差）を適
用して任意定数ＮO を求めると、次式（２１）が得られ
る。 ＮO＝Ｓ1−ＰT／ｈO ……（２１） 式（２１）を式（２０）に代入すると、導出したいＣＭ
Ｐの第２段階での表面段差ＳO(ｔ) の式として、次式
（２２）が得られる。 ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋(ＰT／ｈO)×[１−exp(−ｋｈOＶ×ｔ)｝ ……（２２）
O(ｔ)＝Ｓ1（第１段階が終了したときの残存段差）を適
用して任意定数ＮO を求めると、次式（２１）が得られ
る。 ＮO＝Ｓ1−ＰT／ｈO ……（２１） 式（２１）を式（２０）に代入すると、導出したいＣＭ
Ｐの第２段階での表面段差ＳO(ｔ) の式として、次式
（２２）が得られる。 ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋(ＰT／ｈO)×[１−exp(−ｋｈOＶ×ｔ)｝ ……（２２）
【００６８】時間ｔが十分に経過した後には、
【数３】
が成立する。ここで、Ｓ2 は配線溝の深さである。式
（２３）は、ＣＭＰの第２段階において、配線が消失し
てしまうことを表わしている。
（２３）は、ＣＭＰの第２段階において、配線が消失し
てしまうことを表わしている。
【００６９】式（２３）を式（２２）に適用すると、次
式（２４）が得られる。 Ｓ2 ＝ＰT／ｈO……（２４） 式（２４）を式（２２）に代入すると、ＣＭＰの第２段
階での表面段差ＳO(ｔ) は次式（２５）のようになる。 ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋Ｓ2×[１−exp(−ｋｈOＶ×ｔ)｝……（２ ５）
式（２４）が得られる。 Ｓ2 ＝ＰT／ｈO……（２４） 式（２４）を式（２２）に代入すると、ＣＭＰの第２段
階での表面段差ＳO(ｔ) は次式（２５）のようになる。 ＳO(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋Ｓ2×[１−exp(−ｋｈOＶ×ｔ)｝……（２ ５）
【００７０】以上のように、ＣＭＰの第１段階における
表面段差Ｓp(ｔ) は、式（１３）より、Ｓp(ｔ) ＝Ｓ0
×exp(−ｋｈpＶ×ｔ) で表わされ、ＣＭＰの第２段階
における表面段差ＳO(ｔ) は、式（２５）より、Ｓ
O(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋Ｓ2×[１−exp(−ｋ
ｈOＶ×ｔ)｝で表わされる。
表面段差Ｓp(ｔ) は、式（１３）より、Ｓp(ｔ) ＝Ｓ0
×exp(−ｋｈpＶ×ｔ) で表わされ、ＣＭＰの第２段階
における表面段差ＳO(ｔ) は、式（２５）より、Ｓ
O(ｔ)＝Ｓ1×exp(−ｋｈOＶ×ｔ)＋Ｓ2×[１−exp(−ｋ
ｈOＶ×ｔ)｝で表わされる。
【００７１】これらの理論によって、初期段差に対する
銅膜の厚さの最適値を決定することができる。
銅膜の厚さの最適値を決定することができる。
【００７２】図４は、銅の研磨時間に伴う表面段差の変
化についての実験値を示している。図４において、縦軸
は表面段差を表わし、横軸は銅の研磨時間を表わし、パ
ラメータである銅膜の厚さとしては、○印が５５０ｎｍ
を表わし、△印が８５０ｎｍを表わし、実線はＣＭＰの
第１段階の近似曲線を表わし、破線はＣＭＰの第２段階
の近似曲線を表わしている。
化についての実験値を示している。図４において、縦軸
は表面段差を表わし、横軸は銅の研磨時間を表わし、パ
ラメータである銅膜の厚さとしては、○印が５５０ｎｍ
を表わし、△印が８５０ｎｍを表わし、実線はＣＭＰの
第１段階の近似曲線を表わし、破線はＣＭＰの第２段階
の近似曲線を表わしている。
【００７３】前述したように、ＣＭＰの第１段階では、
表面段差は研磨時間の増加に伴って減少する一方、ＣＭ
Ｐの第２段階では、表面段差は研磨時間の増加に伴って
増加する。
表面段差は研磨時間の増加に伴って減少する一方、ＣＭ
Ｐの第２段階では、表面段差は研磨時間の増加に伴って
増加する。
【００７４】また、銅膜の厚さが５５０ｎｍの場合、つ
まり銅膜の厚さが配線溝の深さの１．４倍程度である場
合には、表面段差の最小値は１００ｎｍ程度であって、
平坦化が十分に行なわれていないことが分かる。また、
銅膜の厚さが８５０ｎｍの場合、つまり銅膜の厚さが配
線溝の深さの１．９倍程度である場合には、表面段差の
最小値は３０ｎｍ程度であって、平坦化が十分に行なわ
れていることが分かる。さらに、前記の計算式、つまり
式（１３）及び式（２５）は、実験結果に正確にフィッ
ティングしていることも分かる。
まり銅膜の厚さが配線溝の深さの１．４倍程度である場
合には、表面段差の最小値は１００ｎｍ程度であって、
平坦化が十分に行なわれていないことが分かる。また、
銅膜の厚さが８５０ｎｍの場合、つまり銅膜の厚さが配
線溝の深さの１．９倍程度である場合には、表面段差の
最小値は３０ｎｍ程度であって、平坦化が十分に行なわ
れていることが分かる。さらに、前記の計算式、つまり
式（１３）及び式（２５）は、実験結果に正確にフィッ
ティングしていることも分かる。
【００７５】図５は、埋め込み配線１５Ｂの配線幅が２
０μｍであり、初期段差が４００ｎｍであるパターンに
対してＣＭＰを行なったときにおける、表面段差及び研
磨時間のシュミレーション結果を示している。この場
合、銅膜の厚さは７５０ｎｍであって、配線溝の深さ
（初期段差）の約１．９倍である。尚、図４において、
縦軸は表面段差を表わし、横軸は銅の研磨時間を表わ
し、実線はＣＭＰの第１段階のシュミレーション結果を
表わし、破線はＣＭＰの第２段階のシュミレーション結
果を表わしている。銅の研磨レートは約６００ｎｍ／ｍ
ｉｎであるから、研磨時間の１０秒は研磨量の１００ｎ
ｍに相当する。
０μｍであり、初期段差が４００ｎｍであるパターンに
対してＣＭＰを行なったときにおける、表面段差及び研
磨時間のシュミレーション結果を示している。この場
合、銅膜の厚さは７５０ｎｍであって、配線溝の深さ
（初期段差）の約１．９倍である。尚、図４において、
縦軸は表面段差を表わし、横軸は銅の研磨時間を表わ
し、実線はＣＭＰの第１段階のシュミレーション結果を
表わし、破線はＣＭＰの第２段階のシュミレーション結
果を表わしている。銅の研磨レートは約６００ｎｍ／ｍ
ｉｎであるから、研磨時間の１０秒は研磨量の１００ｎ
ｍに相当する。
【００７６】まず、ＣＭＰの第１段階について説明す
る。第１段階では、４００ｎｍの初期段差は、６０秒間
の研磨により２０ｎｍ以下の表面段差となっており、ほ
ぼ平坦化されていることが分かる。もし、銅膜の厚さを
必要以上に大きくすることは、十分な平坦化を行なうた
めには適しているが、基板全面に残留する銅膜の厚さが
大きくなってしまう。このため、残留する銅膜を完全に
除去する時間に表面段差の面内ばらつきが拡大するの
で、第２段階において余分なオーバー研磨が必要にな
り、ディッシングが拡大する。従って、ＣＭＰの第１段
階が終了したときに基板上に残留している銅膜の厚さは
できるだけ小さい方が好ましい。図４に示す例では、銅
膜の厚さは２００ｎｍ以下である。
る。第１段階では、４００ｎｍの初期段差は、６０秒間
の研磨により２０ｎｍ以下の表面段差となっており、ほ
ぼ平坦化されていることが分かる。もし、銅膜の厚さを
必要以上に大きくすることは、十分な平坦化を行なうた
めには適しているが、基板全面に残留する銅膜の厚さが
大きくなってしまう。このため、残留する銅膜を完全に
除去する時間に表面段差の面内ばらつきが拡大するの
で、第２段階において余分なオーバー研磨が必要にな
り、ディッシングが拡大する。従って、ＣＭＰの第１段
階が終了したときに基板上に残留している銅膜の厚さは
できるだけ小さい方が好ましい。図４に示す例では、銅
膜の厚さは２００ｎｍ以下である。
【００７７】次に、ＣＭＰの第２段階について説明す
る。第２段階は、第１段階が終了したときに残留する薄
い銅膜を基板上から完全に除去するオーバー研磨を行な
う工程である。
る。第２段階は、第１段階が終了したときに残留する薄
い銅膜を基板上から完全に除去するオーバー研磨を行な
う工程である。
【００７８】図５では、ＣＭＰの第１段階が終了したと
きにおける、平坦化された銅膜１５Ａの膜厚の面内ばら
つきを３種類（５％、１０％、１５％）に変化させて、
必要なオーバー研磨量を見積もっている。この場合、基
板上に残留している薄い銅膜の厚さは２００ｎｍ以下で
ある。
きにおける、平坦化された銅膜１５Ａの膜厚の面内ばら
つきを３種類（５％、１０％、１５％）に変化させて、
必要なオーバー研磨量を見積もっている。この場合、基
板上に残留している薄い銅膜の厚さは２００ｎｍ以下で
ある。
【００７９】図５から、平坦化された銅膜１５Ａの膜厚
の面内ばらつきが５％以下であるときに、ＣＭＰの第２
段階が終了したときに形成されるディッシングを１００
ｎｍ以下に抑制できることが分かる。ところで、面内ば
らつきが５％以下であると、ＣＭＰの第２段階におい
て、バリアメタル層１３の膜厚分例えば３５ｎｍの厚さ
分に相当する段差が緩和されるから、ＣＭＰの第２段階
が終了したときの段差としては５０ｎｍ以下を実現でき
る。
の面内ばらつきが５％以下であるときに、ＣＭＰの第２
段階が終了したときに形成されるディッシングを１００
ｎｍ以下に抑制できることが分かる。ところで、面内ば
らつきが５％以下であると、ＣＭＰの第２段階におい
て、バリアメタル層１３の膜厚分例えば３５ｎｍの厚さ
分に相当する段差が緩和されるから、ＣＭＰの第２段階
が終了したときの段差としては５０ｎｍ以下を実現でき
る。
【００８０】前述のように、平坦化された銅膜１５Ａの
膜厚の面内ばらつきが大きくなればなるほど、余分なオ
ーバー研磨が必要になるので、それに応じてディッシン
グが拡大していくことになる。
膜厚の面内ばらつきが大きくなればなるほど、余分なオ
ーバー研磨が必要になるので、それに応じてディッシン
グが拡大していくことになる。
【００８１】従って、ディッシングの拡大を抑制するた
めには、銅膜の厚さを配線溝の深さ（初期段差）の約
１．９倍に設定して、ＣＭＰの第１段階が終了したとき
に残留する銅膜の厚さを、配線パターンが露出しない限
度で、できるだけ薄くすると共に、ＣＭＰの第１段階
を、平坦化された銅膜の膜厚の面内均一性が得られるよ
うに研磨することによって、ディッシングを大きく低減
することができる。
めには、銅膜の厚さを配線溝の深さ（初期段差）の約
１．９倍に設定して、ＣＭＰの第１段階が終了したとき
に残留する銅膜の厚さを、配線パターンが露出しない限
度で、できるだけ薄くすると共に、ＣＭＰの第１段階
を、平坦化された銅膜の膜厚の面内均一性が得られるよ
うに研磨することによって、ディッシングを大きく低減
することができる。
【００８２】尚、第１の実施形態においては、銅膜１５
に対してＣＭＰの第１段階が終了した時点でＣＭＰを一
旦停止し、その後、ＣＭＰの第２段階を行なったが、Ｃ
ＭＰの第１段階及び第２段階を連続して行なってもよ
い。
に対してＣＭＰの第１段階が終了した時点でＣＭＰを一
旦停止し、その後、ＣＭＰの第２段階を行なったが、Ｃ
ＭＰの第１段階及び第２段階を連続して行なってもよ
い。
【００８３】また、第１の実施形態においては、銅膜１
５は、シード層１４の上に電解めっきを施すことにより
形成したが、他の方法により銅膜１５を堆積してもよ
い。
５は、シード層１４の上に電解めっきを施すことにより
形成したが、他の方法により銅膜１５を堆積してもよ
い。
【００８４】また、第１の実施形態においては、埋め込
み配線１５Ｂを形成する場合であったが、本発明にかか
る堆積膜の平坦化方法は、下層配線と上層配線とを接続
するヴィアの形成方法であってもよい。
み配線１５Ｂを形成する場合であったが、本発明にかか
る堆積膜の平坦化方法は、下層配線と上層配線とを接続
するヴィアの形成方法であってもよい。
【００８５】また、第１の実施形態においては、配線溝
１２の幅は１μｍ〜１００μｍ程度の範囲が好ましい。
その理由は、配線溝１２の幅が１μｍよりも小さい場合
には、溝幅が狭いために、堆積された銅膜１５の表面に
初期段差が形成されず銅膜１５の表面がほぼ平坦になる
からである。一方、配線溝１２の幅が１００μｍよりも
大きい場合には、研磨パッドが表面段差に追随してしま
うので、ＣＭＰによる銅膜１５の平坦化が難しくなるか
らである。
１２の幅は１μｍ〜１００μｍ程度の範囲が好ましい。
その理由は、配線溝１２の幅が１μｍよりも小さい場合
には、溝幅が狭いために、堆積された銅膜１５の表面に
初期段差が形成されず銅膜１５の表面がほぼ平坦になる
からである。一方、配線溝１２の幅が１００μｍよりも
大きい場合には、研磨パッドが表面段差に追随してしま
うので、ＣＭＰによる銅膜１５の平坦化が難しくなるか
らである。
【００８６】（第２の実施形態）以下、本発明の第２の
実施形態に係る堆積膜の平坦化方法について、図６
（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）を参照しながら
説明する。
実施形態に係る堆積膜の平坦化方法について、図６
（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）を参照しながら
説明する。
【００８７】まず、図６（ａ）に示すように、半導体基
板２０の上に堆積された二酸化珪素よりなる層間絶縁膜
２１に、フォトリソグラフィ技術及びドライエッチング
技術を用いて配線溝２２を形成した後、図６（ｂ）に示
すように、配線溝２２の内面を含む層間絶縁膜２１の表
面に全面に亘って例えば窒化タンタル膜よりなるバリア
メタル層２３を形成する。
板２０の上に堆積された二酸化珪素よりなる層間絶縁膜
２１に、フォトリソグラフィ技術及びドライエッチング
技術を用いて配線溝２２を形成した後、図６（ｂ）に示
すように、配線溝２２の内面を含む層間絶縁膜２１の表
面に全面に亘って例えば窒化タンタル膜よりなるバリア
メタル層２３を形成する。
【００８８】次に、図６（ｃ）に示すように、スパッタ
リング法により、バリアメタル層２３の上に銅よりなる
シード層２４を形成した後、図６（ｄ）に示すように、
電解めっき法により、シード層２４を成長させて銅膜２
５を堆積する。このようにすると、銅膜２５における配
線溝２２の上方には初期段差２５ａが形成される。
リング法により、バリアメタル層２３の上に銅よりなる
シード層２４を形成した後、図６（ｄ）に示すように、
電解めっき法により、シード層２４を成長させて銅膜２
５を堆積する。このようにすると、銅膜２５における配
線溝２２の上方には初期段差２５ａが形成される。
【００８９】次に、銅膜２５に対して、相対的に高い回
転速度及び相対的に低い押圧力の条件でＣＭＰの第１段
階を行なって、図７（ａ）に示すように、初期段差２５
ａを解消させて平坦化された銅膜２５Ａを得る。
転速度及び相対的に低い押圧力の条件でＣＭＰの第１段
階を行なって、図７（ａ）に示すように、初期段差２５
ａを解消させて平坦化された銅膜２５Ａを得る。
【００９０】このように、高い回転速度及び低い押圧力
でＣＭＰの第１段階を行なうと、通常の条件でＣＭＰを
行なう場合に比べて、凸部に対する研磨レートが高くな
る一方で凹部に対する研磨レートが低くなるので、短い
研磨時間で銅膜２５を平坦化することができる。このた
め、ＣＭＰの第１段階が終了した時点では、平坦化の程
度が高い平坦化された銅膜２５Ａが得られる。
でＣＭＰの第１段階を行なうと、通常の条件でＣＭＰを
行なう場合に比べて、凸部に対する研磨レートが高くな
る一方で凹部に対する研磨レートが低くなるので、短い
研磨時間で銅膜２５を平坦化することができる。このた
め、ＣＭＰの第１段階が終了した時点では、平坦化の程
度が高い平坦化された銅膜２５Ａが得られる。
【００９１】ところで、高い回転速度及び低い押圧力の
条件でＣＭＰを行なうと、段差の平坦化には有利である
が、研磨レートが不安定になるので、膜厚の面内均一性
には不利である。
条件でＣＭＰを行なうと、段差の平坦化には有利である
が、研磨レートが不安定になるので、膜厚の面内均一性
には不利である。
【００９２】そこで、平坦化された銅膜２５Ａに対し
て、相対的に低い回転速度及び相対的に高い押圧力の条
件でＣＭＰの第２段階を行なって、図７（ｂ）に示すよ
うに、平坦化された銅膜２５Ａにおける配線溝２２の外
側に存在する部分を除去して、銅の埋め込み配線２５Ｂ
を形成する。
て、相対的に低い回転速度及び相対的に高い押圧力の条
件でＣＭＰの第２段階を行なって、図７（ｂ）に示すよ
うに、平坦化された銅膜２５Ａにおける配線溝２２の外
側に存在する部分を除去して、銅の埋め込み配線２５Ｂ
を形成する。
【００９３】このように、低い回転速度及び高い押圧力
でＣＭＰの第２段階を行なうと、研磨レートが等しい場
合には、通常の条件でＣＭＰを行なう場合に比べて、膜
厚の面内均一性が向上するので、より短い時間で、平坦
化された銅膜２５Ａにおける配線溝２２の外側に存在す
る部分を除去することができる。このため、ＣＭＰの第
２段階の時間が短くなるので、ＣＭＰの第２段階で発生
するディッシングの拡大を防止することができる。
でＣＭＰの第２段階を行なうと、研磨レートが等しい場
合には、通常の条件でＣＭＰを行なう場合に比べて、膜
厚の面内均一性が向上するので、より短い時間で、平坦
化された銅膜２５Ａにおける配線溝２２の外側に存在す
る部分を除去することができる。このため、ＣＭＰの第
２段階の時間が短くなるので、ＣＭＰの第２段階で発生
するディッシングの拡大を防止することができる。
【００９４】次に、図７（ｃ）に示すように、バリアメ
タル層２３における配線溝２２の外側に存在する部分を
除去する。
タル層２３における配線溝２２の外側に存在する部分を
除去する。
【００９５】第２の実施形態によると、相対的に高い高
い回転速度及び低い押圧力でＣＭＰの第１段階を行なっ
て、平坦化された銅膜２５Ａを得た後、相対的に低い回
転速度及び高い押圧力でＣＭＰの第２段階を行なって、
平坦化された銅膜２５Ａにおける配線溝２２の外側に存
在する部分を除去するため、銅の埋め込み配線２５Ｂの
表面に発生するディッシングを低減することができる。
い回転速度及び低い押圧力でＣＭＰの第１段階を行なっ
て、平坦化された銅膜２５Ａを得た後、相対的に低い回
転速度及び高い押圧力でＣＭＰの第２段階を行なって、
平坦化された銅膜２５Ａにおける配線溝２２の外側に存
在する部分を除去するため、銅の埋め込み配線２５Ｂの
表面に発生するディッシングを低減することができる。
【００９６】尚、第２の実施形態においても、ＣＭＰの
第１段階は、平坦化された銅膜２５Ａにおけるバリアメ
タル層２３の上に存在する部分の厚さが０よりも大きく
且つ配線溝２２の深さの５０％以下になるように行なわ
れることが好ましい。このようにすると、ＣＭＰの第２
段階に要する研磨時間を短縮できるので、ＣＭＰの第２
段階において研磨レートの面内ばらつきが大きくなっ
て、表面段差が拡大する事態を防止することができる。
第１段階は、平坦化された銅膜２５Ａにおけるバリアメ
タル層２３の上に存在する部分の厚さが０よりも大きく
且つ配線溝２２の深さの５０％以下になるように行なわ
れることが好ましい。このようにすると、ＣＭＰの第２
段階に要する研磨時間を短縮できるので、ＣＭＰの第２
段階において研磨レートの面内ばらつきが大きくなっ
て、表面段差が拡大する事態を防止することができる。
【００９７】（第３の実施形態）以下、本発明の第３の
実施形態に係る堆積膜の平坦化方法について、図８
（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）を参照しながら
説明する。
実施形態に係る堆積膜の平坦化方法について、図８
（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）を参照しながら
説明する。
【００９８】まず、図８（ａ）に示すように、半導体基
板３０の上に堆積された二酸化珪素よりなる層間絶縁膜
３１に、フォトリソグラフィ技術及びドライエッチング
技術を用いて配線溝３２を形成した後、図８（ｂ）に示
すように、配線溝３２の内面を含む層間絶縁膜３１の表
面に全面に亘って例えば窒化タンタル膜よりなるバリア
メタル層３３を形成する。
板３０の上に堆積された二酸化珪素よりなる層間絶縁膜
３１に、フォトリソグラフィ技術及びドライエッチング
技術を用いて配線溝３２を形成した後、図８（ｂ）に示
すように、配線溝３２の内面を含む層間絶縁膜３１の表
面に全面に亘って例えば窒化タンタル膜よりなるバリア
メタル層３３を形成する。
【００９９】次に、図８（ｃ）に示すように、スパッタ
リング法により、バリアメタル層３３の上に銅よりなる
シード層３４を形成した後、図８（ｄ）に示すように、
電解めっき法により、シード層３４を成長させて銅膜３
５を堆積する。このようにすると、銅膜３５における配
線溝３２の上方には初期段差３５ａが形成される。
リング法により、バリアメタル層３３の上に銅よりなる
シード層３４を形成した後、図８（ｄ）に示すように、
電解めっき法により、シード層３４を成長させて銅膜３
５を堆積する。このようにすると、銅膜３５における配
線溝３２の上方には初期段差３５ａが形成される。
【０１００】次に、銅膜３５に対してＣＭＰの第１段階
を行なって、図７（ａ）に示すように、初期段差２５ａ
を解消させて平坦化された銅膜２５Ａを得る。
を行なって、図７（ａ）に示すように、初期段差２５ａ
を解消させて平坦化された銅膜２５Ａを得る。
【０１０１】次に、研磨パッドに対してコンディショニ
ングを行なって、研磨パッドの表面を毛羽立たせておい
てから、平坦化された銅膜２５Ａに対してＣＭＰの第２
段階を行なって、図７（ｂ）に示すように、平坦化され
た銅膜２５Ａにおける配線溝２２の外側に存在する部分
を除去して、銅の埋め込み配線２５Ｂを形成する。
ングを行なって、研磨パッドの表面を毛羽立たせておい
てから、平坦化された銅膜２５Ａに対してＣＭＰの第２
段階を行なって、図７（ｂ）に示すように、平坦化され
た銅膜２５Ａにおける配線溝２２の外側に存在する部分
を除去して、銅の埋め込み配線２５Ｂを形成する。
【０１０２】次に、図７（ｃ）に示すように、バリアメ
タル層２３における配線溝２２の外側に存在する部分を
除去する。
タル層２３における配線溝２２の外側に存在する部分を
除去する。
【０１０３】ところで、研磨パッドのコンディショニン
グとは、ＣＭＰを行なう前に、ダイヤモンドで研磨パッ
ドの表面を荒らす工程である。このコンディショニング
を行なうことによって、研磨パッドの表面が毛羽立つた
め、スラリーが研磨砥粒を保持する性能が向上するの
で、より高い研磨レートを得ることができ、これによっ
て、より優れた面内均一性を得ることができる。しかし
ながら、研磨パッドのコンディショニングを過度に行な
うと、研磨パッドの磨耗が促進されるので、研磨パッド
の寿命が短くなるという問題がある。
グとは、ＣＭＰを行なう前に、ダイヤモンドで研磨パッ
ドの表面を荒らす工程である。このコンディショニング
を行なうことによって、研磨パッドの表面が毛羽立つた
め、スラリーが研磨砥粒を保持する性能が向上するの
で、より高い研磨レートを得ることができ、これによっ
て、より優れた面内均一性を得ることができる。しかし
ながら、研磨パッドのコンディショニングを過度に行な
うと、研磨パッドの磨耗が促進されるので、研磨パッド
の寿命が短くなるという問題がある。
【０１０４】そこで、従来においては、研磨パッドのコ
ンディショニングは、ＣＭＰを行なう前に行なわれてい
た。
ンディショニングは、ＣＭＰを行なう前に行なわれてい
た。
【０１０５】ところが、ＣＭＰの前にコンディショニン
グを行なうと、研磨パッドの表面の毛羽立ち状態はＣＭ
Ｐの進行と共に低減するため、ＣＭＰの第１段階が終了
した時点では、研磨パッドの表面は平滑化されてしま
い、研磨砥粒の保持能力が低減してしまうので、ＣＭＰ
の第２段階においては、研磨レートの面内均一性が低減
してしまう。
グを行なうと、研磨パッドの表面の毛羽立ち状態はＣＭ
Ｐの進行と共に低減するため、ＣＭＰの第１段階が終了
した時点では、研磨パッドの表面は平滑化されてしま
い、研磨砥粒の保持能力が低減してしまうので、ＣＭＰ
の第２段階においては、研磨レートの面内均一性が低減
してしまう。
【０１０６】これに対して、第３の実施形態のように、
ＣＭＰの第１段階とＣＭＰの第２段階との間で、研磨パ
ッドに対してコンディショニングを行なうと、ＣＭＰの
第２段階においては、スラリーの研磨砥粒を保持する能
力が向上して、研磨レートの面内均一性が向上するの
で、埋め込み配線２５Ｂの表面に形成されるディッシン
グを低減することができる。
ＣＭＰの第１段階とＣＭＰの第２段階との間で、研磨パ
ッドに対してコンディショニングを行なうと、ＣＭＰの
第２段階においては、スラリーの研磨砥粒を保持する能
力が向上して、研磨レートの面内均一性が向上するの
で、埋め込み配線２５Ｂの表面に形成されるディッシン
グを低減することができる。
【０１０７】尚、第３の実施形態においては、ＣＭＰの
第１段階とＣＭＰの第２段階との間においてＣＭＰを一
旦中断してから、コンディショニングを行なったが、こ
れに代えて、ＣＭＰの第２段階の開始時期とほぼ同時
に、ＣＭＰの第２段階を行ないながらコンディショニン
グを行なってもよい。
第１段階とＣＭＰの第２段階との間においてＣＭＰを一
旦中断してから、コンディショニングを行なったが、こ
れに代えて、ＣＭＰの第２段階の開始時期とほぼ同時
に、ＣＭＰの第２段階を行ないながらコンディショニン
グを行なってもよい。
【０１０８】また、第３の実施形態は、第１の実施形態
のように、ＣＭＰの第１段階と第２段階とを同じ条件で
研磨する場合と、第２の実施形態のように、ＣＭＰの第
１段階と第２段階とを異なる条件で研磨する場合との両
方のケースに適用することができる。
のように、ＣＭＰの第１段階と第２段階とを同じ条件で
研磨する場合と、第２の実施形態のように、ＣＭＰの第
１段階と第２段階とを異なる条件で研磨する場合との両
方のケースに適用することができる。
【０１０９】（第４の実施形態）以下、本発明の第４の
実施形態に係る堆積膜の平坦化方法について、図１０
（ａ）〜（ｄ）を参照しながら説明する。
実施形態に係る堆積膜の平坦化方法について、図１０
（ａ）〜（ｄ）を参照しながら説明する。
【０１１０】まず、図１０（ａ）に示すように、半導体
基板４０の表面部に素子分離溝４１を形成した後、該素
子分離溝４１の底部に反転防止層４２を形成する。
基板４０の表面部に素子分離溝４１を形成した後、該素
子分離溝４１の底部に反転防止層４２を形成する。
【０１１１】次に、図１０（ｂ）に示すように、素子分
離溝４１の内部を含む半導体基板４０の上に全面に亘っ
て、二酸化珪素よりなる絶縁膜４３を、該絶縁膜４３の
厚さが素子分離溝４１の深さの１．６倍〜２．０倍にな
るように堆積する。このようにすると、絶縁膜４３にお
ける素子分離溝４１の上方には初期段差４３ａが形成さ
れる。
離溝４１の内部を含む半導体基板４０の上に全面に亘っ
て、二酸化珪素よりなる絶縁膜４３を、該絶縁膜４３の
厚さが素子分離溝４１の深さの１．６倍〜２．０倍にな
るように堆積する。このようにすると、絶縁膜４３にお
ける素子分離溝４１の上方には初期段差４３ａが形成さ
れる。
【０１１２】次に、絶縁膜４３に対してＣＭＰの第１段
階を行なって、図１０（ｃ）に示すように、初期段差４
３ａを解消させて平坦化された絶縁膜４３Ａを得る。
階を行なって、図１０（ｃ）に示すように、初期段差４
３ａを解消させて平坦化された絶縁膜４３Ａを得る。
【０１１３】次に、平坦化された絶縁膜４３Ａに対して
ＣＭＰの第２段階を行なって、図１０（ｄ）に示すよう
に、平坦化された絶縁膜４３Ａにおける素子分離溝４１
の外側に存在する部分を除去して、素子分離領域４３Ｂ
を形成する。
ＣＭＰの第２段階を行なって、図１０（ｄ）に示すよう
に、平坦化された絶縁膜４３Ａにおける素子分離溝４１
の外側に存在する部分を除去して、素子分離領域４３Ｂ
を形成する。
【０１１４】第４の実施形態によると、第１の実施形態
と同様、絶縁膜４３の厚さを素子分離溝４１の深さの
１．６倍〜２．０倍に設定しているため、デッシィング
を低減することができる。
と同様、絶縁膜４３の厚さを素子分離溝４１の深さの
１．６倍〜２．０倍に設定しているため、デッシィング
を低減することができる。
【０１１５】尚、第４の実施形態は、絶縁膜４３の厚さ
を素子分離溝４１の深さの１．６倍〜２．０倍に設定し
たが、これに代えて又はこれに加えて、絶縁膜４３に対
して、相対的に高い回転速度及び低い押圧力の条件でＣ
ＭＰの第１段階を行なった後、相対的に低い回転速度及
び高い押圧力の条件でＣＭＰの第２段階を行なってもよ
いし、ＣＭＰの第２段階の前又は初期において研磨パッ
ドのコンディショニングを行なってもよい。
を素子分離溝４１の深さの１．６倍〜２．０倍に設定し
たが、これに代えて又はこれに加えて、絶縁膜４３に対
して、相対的に高い回転速度及び低い押圧力の条件でＣ
ＭＰの第１段階を行なった後、相対的に低い回転速度及
び高い押圧力の条件でＣＭＰの第２段階を行なってもよ
いし、ＣＭＰの第２段階の前又は初期において研磨パッ
ドのコンディショニングを行なってもよい。
【０１１６】
【発明の効果】本発明に係る第１の堆積膜の平坦化方法
によると、第１段階の化学機械研磨が終了したときの表
面段差を２０ｎｍ以下に抑制できると共に、第２段階の
化学機械研磨に要する時間を低減できるので、ディッシ
ングを抑制することができる。
によると、第１段階の化学機械研磨が終了したときの表
面段差を２０ｎｍ以下に抑制できると共に、第２段階の
化学機械研磨に要する時間を低減できるので、ディッシ
ングを抑制することができる。
【０１１７】また、本発明に係る第２の堆積膜の平坦化
方法によると、第１段階の化学機械研磨において短い研
磨時間で堆積膜を平坦化できるので、堆積膜の平坦性が
向上すると共に、第２段階の化学機械研磨において短い
研磨時間で堆積膜における溝の外側に存在する部分を除
去できるので、ディッシングを抑制することができる。
方法によると、第１段階の化学機械研磨において短い研
磨時間で堆積膜を平坦化できるので、堆積膜の平坦性が
向上すると共に、第２段階の化学機械研磨において短い
研磨時間で堆積膜における溝の外側に存在する部分を除
去できるので、ディッシングを抑制することができる。
【図１】（ａ）〜（ｄ）は第１の実施形態に係る堆積膜
の平坦化方法の各工程を示す断面図である。
の平坦化方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る堆積膜
の平坦化方法の各工程を示す断面図である。
の平坦化方法の各工程を示す断面図である。
【図３】ＣＭＰにおける銅膜の厚さと表面段差との関係
を表わすシュミレーション結果を示す図である。
を表わすシュミレーション結果を示す図である。
【図４】ＣＭＰにおける銅膜に対する研磨時間と表面段
差との関係を表わす実験結果を示す図である。
差との関係を表わす実験結果を示す図である。
【図５】ＣＭＰにおける銅膜に対する研磨時間と表面段
差との関係を表わすシュミレーション結果を示す図であ
る。
差との関係を表わすシュミレーション結果を示す図であ
る。
【図６】（ａ）〜（ｄ）は第２の実施形態に係る堆積膜
の平坦化方法の各工程を示す断面図である。
の平坦化方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は第２の実施形態に係る堆積膜
の平坦化方法の各工程を示す断面図である。
の平坦化方法の各工程を示す断面図である。
【図８】（ａ）〜（ｄ）は第３の実施形態に係る堆積膜
の平坦化方法の各工程を示す断面図である。
の平坦化方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は第３の実施形態に係る堆積膜
の平坦化方法の各工程を示す断面図である。
の平坦化方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は第４の実施形態に係る堆積
膜の平坦化方法の各工程を示す断面図である。
膜の平坦化方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は従来の堆積膜の平坦化方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は従来の堆積膜の平坦化方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１３】（ａ）は埋め込み配線の理想的な断面図であ
り、（ｂ）は埋め込み配線の実際の断面図である。
り、（ｂ）は埋め込み配線の実際の断面図である。
１０ 半導体基板
１１ 層間絶縁膜
１２ 配線溝
１３ バリアメタル層
１４ シード層
１５ 銅膜
１５Ａ 平坦化された銅膜
１５Ｂ 埋め込み配線
１５ａ 初期段差
２０ 半導体基板
２１ 層間絶縁膜
２２ 配線溝
２３ バリアメタル層
２４ シード層
２５ 銅膜
２５Ａ 平坦化された銅膜
２５Ｂ 埋め込み配線
２５ａ 初期段差
３０ 半導体基板
３１ 層間絶縁膜
３２ 配線溝
３３ バリアメタル層
３４ シード層
３５ 銅膜
３５Ａ 平坦化された銅膜
３５Ｂ 埋め込み配線
３５ａ 初期段差
４０ 半導体基板
４１ 素子分離溝
４２ 反転防止層
４３ 絶縁膜
４３Ａ 平坦化された絶縁膜
４３Ｂ 素子分離領域
４３ａ 初期段差
【手続補正書】
【提出日】平成１３年１２月４日（２００１．１２．
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１】 基板の表面部に溝を形成する工程と、
前記基板上に前記溝が埋まるように堆積膜を形成する工
程と、 前記堆積膜に対して、相対的に高い回転速度及び相対的
に低い押圧力で第１段階の化学機械研磨を行なって、前
記堆積膜に前記溝の起因して形成されている初期段差を
解消する工程と、 前記初期段差が解消した前記堆積膜に対して、相対的に
低い回転速度及び相対的に高い押圧力で第２段階の化学
機械研磨を行なって、前記堆積膜における前記溝の外側
に存在する部分を除去する工程とを備えていることを特
徴とする堆積膜の平坦化方法。
程と、 前記堆積膜に対して、相対的に高い回転速度及び相対的
に低い押圧力で第１段階の化学機械研磨を行なって、前
記堆積膜に前記溝の起因して形成されている初期段差を
解消する工程と、 前記初期段差が解消した前記堆積膜に対して、相対的に
低い回転速度及び相対的に高い押圧力で第２段階の化学
機械研磨を行なって、前記堆積膜における前記溝の外側
に存在する部分を除去する工程とを備えていることを特
徴とする堆積膜の平坦化方法。
【請求項２】 前記堆積膜の厚さは、前記溝の深さの
１．６倍以上で且つ２．０倍以下に設定されていること
を特徴とする請求項１に記載の堆積膜の平坦化方法。
１．６倍以上で且つ２．０倍以下に設定されていること
を特徴とする請求項１に記載の堆積膜の平坦化方法。
【請求項４】 前記第１段階の化学機械研磨は、前記基
板上に残存する前記堆積膜の厚さが０よりも大きく且つ
２００ｎｍ以下になるように行なわれることを特徴とす
る請求項１又は２に記載の堆積膜の平坦化方法。
板上に残存する前記堆積膜の厚さが０よりも大きく且つ
２００ｎｍ以下になるように行なわれることを特徴とす
る請求項１又は２に記載の堆積膜の平坦化方法。
【請求項５】 前記第１段階の化学機械研磨が終了した
ときの前記堆積膜の厚さの面内ばらつきは５％以下であ
ることを特徴とする請求項１又は２に記載の堆積膜の平
坦化方法。
ときの前記堆積膜の厚さの面内ばらつきは５％以下であ
ることを特徴とする請求項１又は２に記載の堆積膜の平
坦化方法。
【請求項６】 前記第１段階の化学機械研磨が終了した
ときに前記基板上に残存する表面段差は０よりも大きく
且つ２０ｎｍ以下であることを特徴とする請求項１又は
２に記載の堆積膜の平坦化方法。
ときに前記基板上に残存する表面段差は０よりも大きく
且つ２０ｎｍ以下であることを特徴とする請求項１又は
２に記載の堆積膜の平坦化方法。
【請求項７】 前記第１段階の化学機械研磨と前記第２
段階の化学機械研磨との間又は前記第２段階の化学機械
研磨の初期段階において、研磨パッドに対してコンディ
ショニングを行なう工程をさらに備えていることを特徴
とする請求項１又は２に記載の堆積膜の平坦化方法。
段階の化学機械研磨との間又は前記第２段階の化学機械
研磨の初期段階において、研磨パッドに対してコンディ
ショニングを行なう工程をさらに備えていることを特徴
とする請求項１又は２に記載の堆積膜の平坦化方法。
【請求項８】 前記溝の幅は１μｍ以上で且つ１００μ
ｍ以下であることを特徴とする請求項１又は２に記載の
堆積膜の平坦化方法。
ｍ以下であることを特徴とする請求項１又は２に記載の
堆積膜の平坦化方法。
【請求項９】 前記溝は配線溝であると共に前記堆積膜
は導電膜であり、 前記第２段階の化学機械研磨により、前記堆積膜におけ
る前記溝の外側に存在する部分を除去する工程は、前記
導電膜よりなる埋め込み配線を形成する工程を含むこと
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。
は導電膜であり、 前記第２段階の化学機械研磨により、前記堆積膜におけ
る前記溝の外側に存在する部分を除去する工程は、前記
導電膜よりなる埋め込み配線を形成する工程を含むこと
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。
【請求項１０】 前記配線溝と前記導電膜との間にバリ
アメタル層を形成する工程をさらに備え、 前記導電膜は銅合金膜であり、 前記バリアメタル層は窒化タンタル膜であることを特徴
とする請求項９に記載の堆積膜の平坦化方法。
アメタル層を形成する工程をさらに備え、 前記導電膜は銅合金膜であり、 前記バリアメタル層は窒化タンタル膜であることを特徴
とする請求項９に記載の堆積膜の平坦化方法。
【請求項１１】 前記溝は素子分離溝であると共に前記
堆積膜は絶縁膜であり、 前記第２段階の化学機械研磨により、前記堆積膜におけ
る前記溝の外側に存在する部分を除去する工程は、前記
絶縁膜よりなる素子分離領域を形成する工程を含むこと
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。
堆積膜は絶縁膜であり、 前記第２段階の化学機械研磨により、前記堆積膜におけ
る前記溝の外側に存在する部分を除去する工程は、前記
絶縁膜よりなる素子分離領域を形成する工程を含むこと
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。
【請求項１２】 前記素子分離溝の底部に反転防止層を
形成する工程をさらに備え、 前記絶縁膜は二酸化珪素膜であることを特徴とする請求
項１１に記載の堆積膜の平坦化方法。
形成する工程をさらに備え、 前記絶縁膜は二酸化珪素膜であることを特徴とする請求
項１１に記載の堆積膜の平坦化方法。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH11 HH32 JJ11 JJ32 KK11
KK32 MM01 MM12 MM13 NN06
NN07 PP15 PP27 PP33 QQ09
QQ11 QQ48 RR04 WW01 WW02
XX00 XX01
5F043 DD16 FF07 GG02
Claims (8)
- 【請求項１】 基板の表面部に溝を形成する工程と、 前記基板上に前記溝が埋まるように堆積膜を形成する工
程と、 前記堆積膜に対して第１段階の化学機械研磨を行なっ
て、前記堆積膜に前記溝の起因して形成されている初期
段差を解消する工程と、 前記初期段差が解消した前記堆積膜に対して第２段階の
化学機械研磨を行なって、前記堆積膜における前記溝の
外側に存在する部分を除去する工程とを備え、 前記堆積膜の厚さは、前記溝の深さの１．６倍以上で且
つ２．０倍以下に設定されていることを特徴とする堆積
膜の平坦化方法。 - 【請求項２】 基板の表面部に溝を形成する工程と、 前記基板上に前記溝が埋まるように堆積膜を形成する工
程と、 前記堆積膜に対して、相対的に高い回転速度及び相対的
に低い押圧力で第１段階の化学機械研磨を行なって、前
記堆積膜に前記溝の起因して形成されている初期段差を
解消する工程と、 前記初期段差が解消した前記堆積膜に対して、相対的に
低い回転速度及び相対的に高い押圧力で第２段階の化学
機械研磨を行なって、前記堆積膜における前記溝の外側
に存在する部分を除去する工程とを備えていることを特
徴とする堆積膜の平坦化方法。 - 【請求項３】 前記第１段階の化学機械研磨は、前記基
板上に残存する前記堆積膜の厚さが０よりも大きく且つ
前記溝の深さの５０％以下になるように行なわれること
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。 - 【請求項４】 前記第１段階の化学機械研磨が終了した
ときの前記堆積膜の厚さの面内ばらつきは５％以下であ
ることを特徴とする請求項１又は２に記載の堆積膜の平
坦化方法。 - 【請求項５】 前記第１段階の化学機械研磨と前記第２
段階の化学機械研磨との間又は前記第２段階の化学機械
研磨の初期段階において、研磨パッドに対してコンディ
ショニングを行なう工程をさらに備えていることを特徴
とする請求項１又は２に記載の堆積膜の平坦化方法。 - 【請求項６】 前記溝の幅は１μｍ以上で且つ１００μ
ｍ以下であることを特徴とする請求項１又は２に記載の
堆積膜の平坦化方法。 - 【請求項７】 前記溝は配線溝であると共に前記堆積膜
は導電膜であり、 前記第２段階の化学機械研磨により、前記堆積膜におけ
る前記溝の外側に存在する部分を除去する工程は、前記
導電膜よりなる埋め込み配線を形成する工程を含むこと
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。 - 【請求項８】 前記溝は素子分離溝であると共に前記堆
積膜は絶縁膜であり、 前記第２段階の化学機械研磨により、前記堆積膜におけ
る前記溝の外側に存在する部分を除去する工程は、前記
絶縁膜よりなる素子分離領域を形成する工程を含むこと
を特徴とする請求項１又は２に記載の堆積膜の平坦化方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216446A JP3639229B2 (ja) | 2001-07-17 | 2001-07-17 | 堆積膜の平坦化方法 |
| EP02005636A EP1278241A3 (en) | 2001-07-17 | 2002-03-12 | Method for planarizing deposited film |
| US10/101,829 US6777339B2 (en) | 2001-07-17 | 2002-03-21 | Method for planarizing deposited film |
| CN02106181.5A CN1257534C (zh) | 2001-07-17 | 2002-04-08 | 堆积膜的平坦化方法 |
| TW091109685A TW550691B (en) | 2001-07-17 | 2002-05-09 | Method for planarizing deposited film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216446A JP3639229B2 (ja) | 2001-07-17 | 2001-07-17 | 堆積膜の平坦化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003031577A true JP2003031577A (ja) | 2003-01-31 |
| JP3639229B2 JP3639229B2 (ja) | 2005-04-20 |
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|---|---|---|---|
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| US (1) | US6777339B2 (ja) |
| EP (1) | EP1278241A3 (ja) |
| JP (1) | JP3639229B2 (ja) |
| CN (1) | CN1257534C (ja) |
| TW (1) | TW550691B (ja) |
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- 2002-03-12 EP EP02005636A patent/EP1278241A3/en not_active Withdrawn
- 2002-03-21 US US10/101,829 patent/US6777339B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1397989A (zh) | 2003-02-19 |
| CN1257534C (zh) | 2006-05-24 |
| TW550691B (en) | 2003-09-01 |
| US20030232469A1 (en) | 2003-12-18 |
| EP1278241A2 (en) | 2003-01-22 |
| US6777339B2 (en) | 2004-08-17 |
| JP3639229B2 (ja) | 2005-04-20 |
| EP1278241A3 (en) | 2007-01-17 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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