JP2003031501A - 半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子 - Google Patents
半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子Info
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- JP2003031501A JP2003031501A JP2001183328A JP2001183328A JP2003031501A JP 2003031501 A JP2003031501 A JP 2003031501A JP 2001183328 A JP2001183328 A JP 2001183328A JP 2001183328 A JP2001183328 A JP 2001183328A JP 2003031501 A JP2003031501 A JP 2003031501A
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Abstract
(57)【要約】
【課題】 広範囲に亘って欠陥密度が低い半導体素子用
基板を得る。 【解決手段】 ベース基板１上に形成されたGaN膜２
に、GaN層３を２μｍ程度成長させ、スパッタ法により1
00ｎｍ程度のAl2O3膜４を形成する。その後、レジスト
塗布して１μｍ程度の間隔で１μｍ程度の正方形パター
ンを残すように露光と現像を行い、燐酸を用いてAl2O3
膜４をパターニングし、レジスト除去後、高密度プラズ
マを用いた塩素ガスとCH4の混合ガスを用いたドライエ
ッチングによりGaN層３の上部を柱状部（GaN柱）３ａに
加工する。その後、温水洗浄を行い、GaN層３上に横方
向の成長により合体して表面が平坦化するまでGaN層５
を結晶成長させる。さらに、GaN層５の上部をGaN柱５ａ
に加工し新たなGaN層７を表面が平坦化するまで結晶成
長させる。
基板を得る。 【解決手段】 ベース基板１上に形成されたGaN膜２
に、GaN層３を２μｍ程度成長させ、スパッタ法により1
00ｎｍ程度のAl2O3膜４を形成する。その後、レジスト
塗布して１μｍ程度の間隔で１μｍ程度の正方形パター
ンを残すように露光と現像を行い、燐酸を用いてAl2O3
膜４をパターニングし、レジスト除去後、高密度プラズ
マを用いた塩素ガスとCH4の混合ガスを用いたドライエ
ッチングによりGaN層３の上部を柱状部（GaN柱）３ａに
加工する。その後、温水洗浄を行い、GaN層３上に横方
向の成長により合体して表面が平坦化するまでGaN層５
を結晶成長させる。さらに、GaN層５の上部をGaN柱５ａ
に加工し新たなGaN層７を表面が平坦化するまで結晶成
長させる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子用基板
およびその作製方法ならびにその基板を用いた半導体素
子に関するものである。
およびその作製方法ならびにその基板を用いた半導体素
子に関するものである。
【０００２】
【従来の技術】410nm帯の短波長半導体レーザ素子とし
て、Jpn.J.Appl.Phys.Vol.37(1998) pp.L1020におい
て、サファイア基板上にGaN層を形成した後、GaN層上に
形成したSiO ２をストライプパターン状のマスクとし、
このSiO2マスクにより露出するGaN層のストライプ状部
分に生じる成長の核から選択横成長によりGaN厚膜を形
成した後、このGaN厚膜を剥がして基板とし、このGaN基
板上に、n-GaNバッファ層、n-InGaNクラック防止層、n-
AlGaN／GaN変調ドープ超格子クラッド層、n-GaN光導波
層、n-InGaN／InGaN多重量子井戸活性層、p-AlGaNキャ
リアブロック層、p-GaN光導波層、p-AlGaN／GaN変調ド
ープ超格子クラッド層、p-GaNコンタクト層を積層して
なるものが報告されている。しかしながら、この半導体
レーザにおいては３０ｍＷ程度の横基本モード発振と信
頼性しか得られておらず、高出力での信頼性が得られて
いない。
て、Jpn.J.Appl.Phys.Vol.37(1998) pp.L1020におい
て、サファイア基板上にGaN層を形成した後、GaN層上に
形成したSiO ２をストライプパターン状のマスクとし、
このSiO2マスクにより露出するGaN層のストライプ状部
分に生じる成長の核から選択横成長によりGaN厚膜を形
成した後、このGaN厚膜を剥がして基板とし、このGaN基
板上に、n-GaNバッファ層、n-InGaNクラック防止層、n-
AlGaN／GaN変調ドープ超格子クラッド層、n-GaN光導波
層、n-InGaN／InGaN多重量子井戸活性層、p-AlGaNキャ
リアブロック層、p-GaN光導波層、p-AlGaN／GaN変調ド
ープ超格子クラッド層、p-GaNコンタクト層を積層して
なるものが報告されている。しかしながら、この半導体
レーザにおいては３０ｍＷ程度の横基本モード発振と信
頼性しか得られておらず、高出力での信頼性が得られて
いない。
【０００３】
【発明が解決しようとする課題】上述のような従来の選
択横成長基板（ELOG基板）は、SiO2マスクに露出するGa
N層のストライプ状部分に生じた成長の核からGaN層を選
択横成長させて形成したものである。このとき、GaN層
の選択横成長した領域においては欠陥が低減したものと
なる。しかしながら、成長核形成密度が大きいために成
長核が小さい状態で架橋し、一般に、この架橋部におい
ては欠陥密度が高いため、小領域で架橋部ができると広
範囲に亘って欠陥の少ない領域を形成することができな
い。また、選択横成長で形成するGaN層を厚膜とするこ
とにより欠陥密度は増加するため、広範囲に亘る低欠陥
領域を形成することが困難であった。すなわち従来のEL
OG基板においては、低欠陥領域が狭い領域に限られてい
る。一方、信頼性の高い出力の半導体レーザを得るため
には、基板上の導波路が形成される箇所が低欠陥領域と
なっている必要がある。そのため、低欠陥領域が狭い領
域に限られた従来のELOG基板は、前述の文献に示されて
いるような幅狭のストライプ構造を有する半導体レーザ
には有効であるが、幅広のストライプ構造を有する半導
体レーザについては信頼性が得られない。
択横成長基板（ELOG基板）は、SiO2マスクに露出するGa
N層のストライプ状部分に生じた成長の核からGaN層を選
択横成長させて形成したものである。このとき、GaN層
の選択横成長した領域においては欠陥が低減したものと
なる。しかしながら、成長核形成密度が大きいために成
長核が小さい状態で架橋し、一般に、この架橋部におい
ては欠陥密度が高いため、小領域で架橋部ができると広
範囲に亘って欠陥の少ない領域を形成することができな
い。また、選択横成長で形成するGaN層を厚膜とするこ
とにより欠陥密度は増加するため、広範囲に亘る低欠陥
領域を形成することが困難であった。すなわち従来のEL
OG基板においては、低欠陥領域が狭い領域に限られてい
る。一方、信頼性の高い出力の半導体レーザを得るため
には、基板上の導波路が形成される箇所が低欠陥領域と
なっている必要がある。そのため、低欠陥領域が狭い領
域に限られた従来のELOG基板は、前述の文献に示されて
いるような幅狭のストライプ構造を有する半導体レーザ
には有効であるが、幅広のストライプ構造を有する半導
体レーザについては信頼性が得られない。
【０００４】信頼性の高い高出力発振可能な半導体レー
ザを得るためには、幅広のストライプ構造を備える必要
があり、幅広ストライプの半導体レーザにおいて高信頼
性を得るためには、広範囲に亘って欠陥の少ないGaN基
板を用いて構成する必要がある。つまり、従来のELOG基
板では高出力でかつ信頼性の高い半導体レーザを得るこ
とが困難であった。
ザを得るためには、幅広のストライプ構造を備える必要
があり、幅広ストライプの半導体レーザにおいて高信頼
性を得るためには、広範囲に亘って欠陥の少ないGaN基
板を用いて構成する必要がある。つまり、従来のELOG基
板では高出力でかつ信頼性の高い半導体レーザを得るこ
とが困難であった。
【０００５】なお、上記においては半導体レーザを例に
挙げて説明したが、半導体素子用基板上に半導体層を備
えてなる半導体素子の信頼性は一般に基板の欠陥密度に
左右される。従って、広範囲に亘って欠陥の少ない基板
を得ることが半導体素子全般に亘って求められている。
挙げて説明したが、半導体素子用基板上に半導体層を備
えてなる半導体素子の信頼性は一般に基板の欠陥密度に
左右される。従って、広範囲に亘って欠陥の少ない基板
を得ることが半導体素子全般に亘って求められている。
【０００６】本発明は上記事情に鑑みて、広範囲に亘っ
て欠陥密度が低い半導体素子用基板の作製方法および半
導体素子用基板、ならびにそれを用いた、信頼性の高い
半導体素子を提供することを目的とするものである。
て欠陥密度が低い半導体素子用基板の作製方法および半
導体素子用基板、ならびにそれを用いた、信頼性の高い
半導体素子を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明の半導体素子用基
板の製造方法は、ベース基板上に形成されたGaN膜上
に、上面に最大幅１μｍ以下の複数のGaN柱を有する第
一のGaN層を形成する第一の工程と、前記第一のGaN層上
に第二のGaN層を結晶成長させる第二の工程とを含むこ
とを特徴とするものである。
板の製造方法は、ベース基板上に形成されたGaN膜上
に、上面に最大幅１μｍ以下の複数のGaN柱を有する第
一のGaN層を形成する第一の工程と、前記第一のGaN層上
に第二のGaN層を結晶成長させる第二の工程とを含むこ
とを特徴とするものである。
【０００８】上記製造方法はさらに、前記第一のGaN層
上に結晶成長させた第二のGaN層の上面に最大幅１μｍ
以下の複数の新たなGaN柱を形成する第三の工程と、前
記複数の新たなGaN柱が形成された前記第二のGaN層上に
第三のGaN層を結晶成長させる第四の工程とを、１回も
しくは複数回含むことが望ましい。なお、この第三の工
程および第四の工程を複数回含むとは、上面に複数のGa
N柱が形成されたGaN層上に結晶成長させた新たなGaN層
の上面に、複数の新たなGaN柱を形成し、複数の新たなG
aN柱が形成された新たなGaN層上にさらに新たなGaN層を
結晶成長させるという工程を複数回繰り返して半導体素
子用基板を形成することをいう。
上に結晶成長させた第二のGaN層の上面に最大幅１μｍ
以下の複数の新たなGaN柱を形成する第三の工程と、前
記複数の新たなGaN柱が形成された前記第二のGaN層上に
第三のGaN層を結晶成長させる第四の工程とを、１回も
しくは複数回含むことが望ましい。なお、この第三の工
程および第四の工程を複数回含むとは、上面に複数のGa
N柱が形成されたGaN層上に結晶成長させた新たなGaN層
の上面に、複数の新たなGaN柱を形成し、複数の新たなG
aN柱が形成された新たなGaN層上にさらに新たなGaN層を
結晶成長させるという工程を複数回繰り返して半導体素
子用基板を形成することをいう。
【０００９】前記GaN柱を、104/ｃｍ2以上の密度（１ｃ
ｍ2あたりの柱の個数）、さらに好ましくは107/ｃｍ2以
上の密度とすることが望ましい。
ｍ2あたりの柱の個数）、さらに好ましくは107/ｃｍ2以
上の密度とすることが望ましい。
【００１０】なお、最上層に、導電性不純物をドーピン
グした導電性GaN層を形成する工程を含むようにしても
よい。
グした導電性GaN層を形成する工程を含むようにしても
よい。
【００１１】前記ベース基板としては、サファイア、Si
C、ZnO、LiGaO2、LiAlO2、GaAs、GaP、GeまたはSiのい
ずれか一つを用いることが望ましい。
C、ZnO、LiGaO2、LiAlO2、GaAs、GaP、GeまたはSiのい
ずれか一つを用いることが望ましい。
【００１２】また、本発明の半導体素子用基板の製造方
法においては、さらに、前記ベース基板を除去する工程
を含んでもよい。なおここで、ベース基板のみならず、
ベース基板側から最上層以外の任意の層までを除去する
場合もこれに含まれる。例えば、最上層として導電性Ga
N層を形成し、その後、ベース基板から導電性GaN層の下
層のGaN層までを除去し、導電性GaN層を半導体素子用基
板としてもよい。
法においては、さらに、前記ベース基板を除去する工程
を含んでもよい。なおここで、ベース基板のみならず、
ベース基板側から最上層以外の任意の層までを除去する
場合もこれに含まれる。例えば、最上層として導電性Ga
N層を形成し、その後、ベース基板から導電性GaN層の下
層のGaN層までを除去し、導電性GaN層を半導体素子用基
板としてもよい。
【００１３】本発明の半導体素子は、上述の本発明の半
導体素子用基板の製造方法により製造された半導体素子
用基板上に半導体層を備えてなることを特徴するもので
ある。ここでいう本発明の半導体素子用基板には、ベー
ス基板側から最上層以外の任意の層までを除去すること
により製造された半導体素子用基板も含まれる。
導体素子用基板の製造方法により製造された半導体素子
用基板上に半導体層を備えてなることを特徴するもので
ある。ここでいう本発明の半導体素子用基板には、ベー
ス基板側から最上層以外の任意の層までを除去すること
により製造された半導体素子用基板も含まれる。
【００１４】本発明の半導体用素子基板は、GaN膜と、
該GaN膜上に形成された上面に最大幅１μｍ以下の複数
のGaN柱を有する第一のGaN層と、前記第一のGaN層上に
結晶成長した第二のGaN層とを備え、前記複数のGaN柱間
の溝部に空間を有してなることを特徴とするものであ
る。
該GaN膜上に形成された上面に最大幅１μｍ以下の複数
のGaN柱を有する第一のGaN層と、前記第一のGaN層上に
結晶成長した第二のGaN層とを備え、前記複数のGaN柱間
の溝部に空間を有してなることを特徴とするものであ
る。
【００１５】また、本発明の半導体素子用基板は、さら
に前記第二のGaN層の上面に最大幅１μｍ以下の複数の
新たなGaN柱が形成されて、該第二のGaN層上に結晶成長
した第三のGaN層を備え、前記複数の新たなGaN柱間の溝
部に空間を有してなることが望ましい。
に前記第二のGaN層の上面に最大幅１μｍ以下の複数の
新たなGaN柱が形成されて、該第二のGaN層上に結晶成長
した第三のGaN層を備え、前記複数の新たなGaN柱間の溝
部に空間を有してなることが望ましい。
【００１６】なお、本発明の半導体素子用基板において
は、前記GaN柱が、104/ｃｍ2以上の密度、さらに好ま10
7/ｃｍ2以上の密度で形成されていることが望ましい。
は、前記GaN柱が、104/ｃｍ2以上の密度、さらに好ま10
7/ｃｍ2以上の密度で形成されていることが望ましい。
【００１７】
【発明の効果】本発明の半導体素子用基板の製造方法
は、GaN膜上に、上面に最大幅１μｍ以下の複数のGaN柱
を有する第一のGaN層を形成し、この第一のGaN層上に第
二のGaN層を結晶成長させて形成するようにしたため、
従来よりも成長核形成密度を低減することができ、結果
として広範囲にわたって低欠陥密度の領域を有するGaN
層を形成することができる。
は、GaN膜上に、上面に最大幅１μｍ以下の複数のGaN柱
を有する第一のGaN層を形成し、この第一のGaN層上に第
二のGaN層を結晶成長させて形成するようにしたため、
従来よりも成長核形成密度を低減することができ、結果
として広範囲にわたって低欠陥密度の領域を有するGaN
層を形成することができる。
【００１８】また、さらに、第二のGaN層の上面に複数
の新たなGaN柱を形成し、その第二のGaN層上に第三のGa
N層を結晶成長させるという工程を繰り返すことによ
り、より低欠陥なGaN層を得ることができる。
の新たなGaN柱を形成し、その第二のGaN層上に第三のGa
N層を結晶成長させるという工程を繰り返すことによ
り、より低欠陥なGaN層を得ることができる。
【００１９】このように広範囲に亘って低欠陥密度の領
域を有するGaN層を備えた半導体素子用基板を得ること
ができることにより、この半導体素子用基板を用いて構
成される半導体素子において高信頼性を得ることができ
る。
域を有するGaN層を備えた半導体素子用基板を得ること
ができることにより、この半導体素子用基板を用いて構
成される半導体素子において高信頼性を得ることができ
る。
【００２０】なお、GaN柱を最大幅１μｍ以下とするこ
とにより、１GaN柱上面当たりに形成される成長核の数
を１つ程度に制限することができるため、効果的に成長
核密度を低減することができる。
とにより、１GaN柱上面当たりに形成される成長核の数
を１つ程度に制限することができるため、効果的に成長
核密度を低減することができる。
【００２１】また、最上層として導電性GaN層を形成す
れば、欠陥密度の低い導電性の半導体素子用基板を製造
することができる。
れば、欠陥密度の低い導電性の半導体素子用基板を製造
することができる。
【００２２】また、本発明の半導体素子は、欠陥の少な
い本発明の半導体素子用基板の上に半導体層を備えてな
るので、高い信頼性を得ることができる。
い本発明の半導体素子用基板の上に半導体層を備えてな
るので、高い信頼性を得ることができる。
【００２３】本発明の半導体素子用基板は、GaN膜上に
形成された上面に最大幅１μｍ以下の複数のGaN柱を有
する第一のGaN層と、前記第一のGaN層上に結晶成長した
第二のGaN層とを備えてなるものであり、複数のGaN柱を
有する第一のGaN層上に結晶成長して形成されたGaN層
は、広範囲にわたって低欠陥の領域を有するものであ
る。また、複数のGaN柱間の溝部に空間を有してなるた
め、ベース基板との熱膨張の差により温度の上昇および
降下の際に生じる歪等を緩和することができ、基板の信
頼性を向上させることができる。
形成された上面に最大幅１μｍ以下の複数のGaN柱を有
する第一のGaN層と、前記第一のGaN層上に結晶成長した
第二のGaN層とを備えてなるものであり、複数のGaN柱を
有する第一のGaN層上に結晶成長して形成されたGaN層
は、広範囲にわたって低欠陥の領域を有するものであ
る。また、複数のGaN柱間の溝部に空間を有してなるた
め、ベース基板との熱膨張の差により温度の上昇および
降下の際に生じる歪等を緩和することができ、基板の信
頼性を向上させることができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００２５】本発明の一実施形態による半導体素子用基
板は、図１（ｄ）に示すように、ベース基板１上にGaN
膜２、上面に複数の柱状部３ａを有する第一のGaN層３
および柱状部３ａの上に結晶成長させて形成された第二
のGaN層５を積層してなる。また、第一のGaN層３の柱状
部３ａ（以下、GaN柱３ａという）の溝部には、空間が
形成されている。
板は、図１（ｄ）に示すように、ベース基板１上にGaN
膜２、上面に複数の柱状部３ａを有する第一のGaN層３
および柱状部３ａの上に結晶成長させて形成された第二
のGaN層５を積層してなる。また、第一のGaN層３の柱状
部３ａ（以下、GaN柱３ａという）の溝部には、空間が
形成されている。
【００２６】この半導体素子用基板は、まず図１（ａ）
に示すように、ベース基板１上にGaN膜２、第一のGaN層
３を順次積層し、この第一のGaN層３上にAl203膜４を形
成し、その後、図１（ｂ）に示すように、柱状のGaNを
形成する部分にのみAl2O3が残るようにAl203膜４をパタ
ーニングし、図１（ｃ）に示すように、このAl2O3をマ
スクとしてGaN層３をエッチングすることにより複数のG
aN柱３ａを形成すると共にAl2O3を除去し、その後、GaN
柱３ａ上に第二のGaN層５を横方向の成長により形成し
て製造されたものである。
に示すように、ベース基板１上にGaN膜２、第一のGaN層
３を順次積層し、この第一のGaN層３上にAl203膜４を形
成し、その後、図１（ｂ）に示すように、柱状のGaNを
形成する部分にのみAl2O3が残るようにAl203膜４をパタ
ーニングし、図１（ｃ）に示すように、このAl2O3をマ
スクとしてGaN層３をエッチングすることにより複数のG
aN柱３ａを形成すると共にAl2O3を除去し、その後、GaN
柱３ａ上に第二のGaN層５を横方向の成長により形成し
て製造されたものである。
【００２７】なお、ここでGaN柱３ａは、その最大幅（G
aN柱上面において幅が最大となる箇所で定義する）が１
μｍ以下、104/ｃｍ2以上、好ましくは107/ｃｍ2以上の
密度となるようにする。
aN柱上面において幅が最大となる箇所で定義する）が１
μｍ以下、104/ｃｍ2以上、好ましくは107/ｃｍ2以上の
密度となるようにする。
【００２８】このGaN柱３ａ上に選択横成長により第二
のGaN層５を形成することにより、従来と比較して成長
核形成密度を低減することができるので、従来より欠陥
密度が低減されたGaN層５とすることができる。また、
成長核形成密度を低減することにより、基板との格子不
整合に起因する歪による欠陥も低減することができる。
また、GaN柱３ａ上に選択横成長によりGaN層５を成長さ
せる際には、GaN柱３ａ間の溝部となるGaN層３の部分に
も成長の核が発生すると考えられるが、溝部からの成長
よりも柱状部３ａの上面に生じた成長の核からの横方向
の成長により溝上部上方が閉じる方が早く、溝部に一部
空間が生じる。このような空間を有することにより、基
板との熱膨張係数の差に起因する歪による欠陥を効果的
に低減することができる。
のGaN層５を形成することにより、従来と比較して成長
核形成密度を低減することができるので、従来より欠陥
密度が低減されたGaN層５とすることができる。また、
成長核形成密度を低減することにより、基板との格子不
整合に起因する歪による欠陥も低減することができる。
また、GaN柱３ａ上に選択横成長によりGaN層５を成長さ
せる際には、GaN柱３ａ間の溝部となるGaN層３の部分に
も成長の核が発生すると考えられるが、溝部からの成長
よりも柱状部３ａの上面に生じた成長の核からの横方向
の成長により溝上部上方が閉じる方が早く、溝部に一部
空間が生じる。このような空間を有することにより、基
板との熱膨張係数の差に起因する歪による欠陥を効果的
に低減することができる。
【００２９】なお、図２（ａ）に示すように、上記第１
の実施の形態で形成した第二のGaN層５の上部をさら
に、複数の新たなGaN柱５ａに加工し、同図（ｂ）に示
すように、この第二のGaN層５上に第三のGaN層７を選択
横成長により形成して半導体素子用基板とすることもで
きる。このようにGaN層の選択横成長と該GaN層の上部を
複数のGaN柱に加工する工程を繰り返すことにより、さ
らに欠陥の低減したGaN層を得ることができる。
の実施の形態で形成した第二のGaN層５の上部をさら
に、複数の新たなGaN柱５ａに加工し、同図（ｂ）に示
すように、この第二のGaN層５上に第三のGaN層７を選択
横成長により形成して半導体素子用基板とすることもで
きる。このようにGaN層の選択横成長と該GaN層の上部を
複数のGaN柱に加工する工程を繰り返すことにより、さ
らに欠陥の低減したGaN層を得ることができる。
【００３０】なお、図１（ｄ）もしくは図２（ｂ）に示
すように、ベース基板１から最上層のGaN層を含んで半
導体素子用基板としてもよいし、図３に示すようにベー
ス基板１を除去して半導体素子用基板とすることもでき
る。いずれにしても最上層であるGaN層の欠陥密度が低
減されているために、このGaN層上に半導体層を積層し
てなる半導体素子の信頼性が向上する。
すように、ベース基板１から最上層のGaN層を含んで半
導体素子用基板としてもよいし、図３に示すようにベー
ス基板１を除去して半導体素子用基板とすることもでき
る。いずれにしても最上層であるGaN層の欠陥密度が低
減されているために、このGaN層上に半導体層を積層し
てなる半導体素子の信頼性が向上する。
【００３１】ベース基板１としては、サファイア、Si
C、ZnO、LiGaO2、LiAlO2、GaAs、GaP、Ge、Si等を用い
ることができる。
C、ZnO、LiGaO2、LiAlO2、GaAs、GaP、Ge、Si等を用い
ることができる。
【００３２】本発明による半導体素子用基板は、欠陥密
度が小さいため、信頼性が高く、高速な情報・画像処理
及び通信、計測、医療、印刷の分野での必要とされる光
・電子デバイス作製用の基板として応用できる。ここで
いう、半導体素子あるいは光・電子デバイスとしては、
電界効果トランジスタ、半導体レーザ素子、半導体光増
幅器、半導体発光素子、光検出器等が挙げられる。
度が小さいため、信頼性が高く、高速な情報・画像処理
及び通信、計測、医療、印刷の分野での必要とされる光
・電子デバイス作製用の基板として応用できる。ここで
いう、半導体素子あるいは光・電子デバイスとしては、
電界効果トランジスタ、半導体レーザ素子、半導体光増
幅器、半導体発光素子、光検出器等が挙げられる。
【００３３】
【実施例】図２（ｂ）に示した上述の本発明の実施の形
態による半導体素子用基板の製造方法の具体的な第一の
実施例を説明する。
態による半導体素子用基板の製造方法の具体的な第一の
実施例を説明する。
【００３４】以下において、成長用材料としてトリメチ
ルガリウム（TMG）、トリメチルアルミニウム（TMA）、
トリメチルインジウム（TMI）およびアンモニアを成長
用原料とし、n型ドーパントガスとしてシランガスを用
い、ｐ型ドーパントとしてシクロペンタジエニルマグネ
シウム（Cp2Mg）を用いた。
ルガリウム（TMG）、トリメチルアルミニウム（TMA）、
トリメチルインジウム（TMI）およびアンモニアを成長
用原料とし、n型ドーパントガスとしてシランガスを用
い、ｐ型ドーパントとしてシクロペンタジエニルマグネ
シウム（Cp2Mg）を用いた。
【００３５】まず、図１(ａ)に示すように、有機金属気
相成長法により（０００１）面サファイア基板１上に温
度500℃でGaNバッファ層２を20ｎｍ程度の膜厚で形成す
る。続いて、温度を1050℃にして第一のGaN層３を２μ
ｍ程度成長させ、スパッタ法により100ｎｍ程度のAl2O3
膜４を形成した。その後、図１（ｂ）に示すように、レ
ジスト塗布後１μｍ程度の間隔で１μｍ程度の正方形パ
ターンを残すように露光と現像を行い、燐酸を用いてAl
2O3膜４をパターニングした。レジスト除去後、図１
（ｃ）に示すように、高密度プラズマを用いた塩素ガス
とCH4の混合ガスを用いたドライエッチングによりGaN層
３の上部を柱状部（GaN柱）３ａに加工した。このエッ
チングは、上記混合ガスに対するAl2O3膜とGaN層のエッ
チングレイトの違いを利用するものであり、Al2O3が除
去される時間エッチングを行うことより、Al2O3パター
ンが形成されていた部分のGaN層３はエッチングされ
ず、Al2O 3パターンが形成されていなかった部分は、Al2
O3より早いエッチングレイトでエッチングされて結果と
して柱状のGaN層３ａが形成される。このときの溝の深
さ（柱の高さ）を１μｍ程度とした。なお、この際、必
ずしもAl2O3が除去される時間ドライエッチングを行う
必要はなく、所望の深さの溝が形成された時点でドライ
エッチングを終了し、その後、燐酸を用いてAl2O3をエ
ッチング除去するようにしてもよい。
相成長法により（０００１）面サファイア基板１上に温
度500℃でGaNバッファ層２を20ｎｍ程度の膜厚で形成す
る。続いて、温度を1050℃にして第一のGaN層３を２μ
ｍ程度成長させ、スパッタ法により100ｎｍ程度のAl2O3
膜４を形成した。その後、図１（ｂ）に示すように、レ
ジスト塗布後１μｍ程度の間隔で１μｍ程度の正方形パ
ターンを残すように露光と現像を行い、燐酸を用いてAl
2O3膜４をパターニングした。レジスト除去後、図１
（ｃ）に示すように、高密度プラズマを用いた塩素ガス
とCH4の混合ガスを用いたドライエッチングによりGaN層
３の上部を柱状部（GaN柱）３ａに加工した。このエッ
チングは、上記混合ガスに対するAl2O3膜とGaN層のエッ
チングレイトの違いを利用するものであり、Al2O3が除
去される時間エッチングを行うことより、Al2O3パター
ンが形成されていた部分のGaN層３はエッチングされ
ず、Al2O 3パターンが形成されていなかった部分は、Al2
O3より早いエッチングレイトでエッチングされて結果と
して柱状のGaN層３ａが形成される。このときの溝の深
さ（柱の高さ）を１μｍ程度とした。なお、この際、必
ずしもAl2O3が除去される時間ドライエッチングを行う
必要はなく、所望の深さの溝が形成された時点でドライ
エッチングを終了し、その後、燐酸を用いてAl2O3をエ
ッチング除去するようにしてもよい。
【００３６】その後、温水洗浄を行い、温度を1050℃に
し第一のGaN層３上に横方向の成長により合体して表面
が平坦化するまで第二のGaN層５を結晶成長させた。そ
の後、図２（ａ）に示すようにGaN層５の上部をGaN柱５
ａに加工した。このGaN柱５ａの形成は、第一のGaN層３
の上部をGaN柱３ａに加工する上述の手順と全く同様の
方法で行った。その後、温水洗浄を行い、図２（ｂ）に
示すように、温度を1050℃にしてGaN層５上に第三のGaN
層７を表面が平坦化するまで結晶成長させて半導体素子
用基板を形成した。
し第一のGaN層３上に横方向の成長により合体して表面
が平坦化するまで第二のGaN層５を結晶成長させた。そ
の後、図２（ａ）に示すようにGaN層５の上部をGaN柱５
ａに加工した。このGaN柱５ａの形成は、第一のGaN層３
の上部をGaN柱３ａに加工する上述の手順と全く同様の
方法で行った。その後、温水洗浄を行い、図２（ｂ）に
示すように、温度を1050℃にしてGaN層５上に第三のGaN
層７を表面が平坦化するまで結晶成長させて半導体素子
用基板を形成した。
【００３７】このようにして形成した半導体素子用基板
について、エッチング液に浸水させて行うエッチピット
密度(etch pit density)評価を行った結果、従来の製造
方法で作製された半導体素子用基板では1010/cm2程度で
あった欠陥密度が３桁から４桁程度低減し106〜107/cm2
程度となった。
について、エッチング液に浸水させて行うエッチピット
密度(etch pit density)評価を行った結果、従来の製造
方法で作製された半導体素子用基板では1010/cm2程度で
あった欠陥密度が３桁から４桁程度低減し106〜107/cm2
程度となった。
【００３８】また、上記実施例では、GaNの成長はアン
ドープの場合について述べたが、GaNの成長時に導電性
不純物を導入することにより、ｎまたはｐ型GaN層を成
長させ、この導電性GaN層成長後、図３に示すように、
ベース基板１を除去して導電性の半導体素子用基板とす
ることができる。
ドープの場合について述べたが、GaNの成長時に導電性
不純物を導入することにより、ｎまたはｐ型GaN層を成
長させ、この導電性GaN層成長後、図３に示すように、
ベース基板１を除去して導電性の半導体素子用基板とす
ることができる。
【００３９】また、図４（ａ）に示すように、図２
（ｂ）に示す半導体用基板の最上層のGaN層７上に導電
性のGaN層８を100〜200μｍ程度の厚みまで成長させ、
図４（ｂ）に示すように、ベース基板１からGaN層５ま
でを除去して導電性のGaN層８を導電性の半導体素子用
基板としてもよい。
（ｂ）に示す半導体用基板の最上層のGaN層７上に導電
性のGaN層８を100〜200μｍ程度の厚みまで成長させ、
図４（ｂ）に示すように、ベース基板１からGaN層５ま
でを除去して導電性のGaN層８を導電性の半導体素子用
基板としてもよい。
【００４０】これらのような導電性の基板上に活性層等
の半導体層を積層して半導体レーザ等の半導体素子を形
成した場合、基板の裏面に電極を形成することができる
ため素子作製プロセスを簡略化することができる。
の半導体層を積層して半導体レーザ等の半導体素子を形
成した場合、基板の裏面に電極を形成することができる
ため素子作製プロセスを簡略化することができる。
【００４１】次に上記実施例の半導体素子用基板を備え
た半導体素子の一例である半導体レーザ素子について説
明する。その半導体レーザ素子の断面図を図５に示す。
た半導体素子の一例である半導体レーザ素子について説
明する。その半導体レーザ素子の断面図を図５に示す。
【００４２】図５に示すように、GaN層７の上にｎ-GaN
コンタクト層18、ｎ-Ga1-z1Alz1N（2.5ｎｍ）/GaN（2.5
ｎｍ）超格子クラッド層19、ｎ-Ga1-z2Alz2N光導波層2
0、Inx 2Ga1-x2N（Siドープ）/Inx1Ga1-x1N多重量子井戸
活性層21（0.5＞x1＞x2≧０）、ｐ-Ga1-z3Alz3Nキャリ
アブロッキング層22、ｐ-Ga1-z2Alz2N光導波層23、p-Ga
1-z1Alz1N（2.5ｎｍ）/GaN（2.5ｎｍ）超格子クラッド
層24、ｐ-GaNコンタクト層25を積層した。なお、ここで
GaAlN半導体層の組成比は１≧z1＞z3＞z2≧０とした。
コンタクト層18、ｎ-Ga1-z1Alz1N（2.5ｎｍ）/GaN（2.5
ｎｍ）超格子クラッド層19、ｎ-Ga1-z2Alz2N光導波層2
0、Inx 2Ga1-x2N（Siドープ）/Inx1Ga1-x1N多重量子井戸
活性層21（0.5＞x1＞x2≧０）、ｐ-Ga1-z3Alz3Nキャリ
アブロッキング層22、ｐ-Ga1-z2Alz2N光導波層23、p-Ga
1-z1Alz1N（2.5ｎｍ）/GaN（2.5ｎｍ）超格子クラッド
層24、ｐ-GaNコンタクト層25を積層した。なお、ここで
GaAlN半導体層の組成比は１≧z1＞z3＞z2≧０とした。
【００４３】引き続き、SiO2膜（図示せず）とレジスト
（図示せず）を形成し、通常のリソグラフィーにより、
30μｍ程度の幅よりなるストライプ領域のレジストとSi
O2膜が残るように、この領域以外のSiO2膜とレジストを
除去する。RIE（反応性イオンエッチング装置）で選択
エッチングによりｐ型超格子クラッド層24の途中までエ
ッチングを行った。このエッチングのｐ型超格子クラッ
ド層24の残し厚は、屈折率導波が達成できる厚みとし
た。その後、レジストとSiO2膜を除去した。
（図示せず）を形成し、通常のリソグラフィーにより、
30μｍ程度の幅よりなるストライプ領域のレジストとSi
O2膜が残るように、この領域以外のSiO2膜とレジストを
除去する。RIE（反応性イオンエッチング装置）で選択
エッチングによりｐ型超格子クラッド層24の途中までエ
ッチングを行った。このエッチングのｐ型超格子クラッ
ド層24の残し厚は、屈折率導波が達成できる厚みとし
た。その後、レジストとSiO2膜を除去した。
【００４４】次に、SiO2膜（図示せず）とレジスト（図
示せず）を形成し、ストライプ領域とストライプ領域の
各端から20μｍ外側の領域を含む領域以外のSiO2膜とレ
ジストを除去し、RIEでn-GaNコンタクト層18が露出する
までエッチングを行った。その後、通常のリソグラフィ
ー技術を用い、n-GaNコンタクト層18表面にTi/Alよりな
るｎ側電極26を形成し、p-GaNコンタクト層25の表面に
ストライプ状にNi/Auよりなるｐ側電極27を形成した。
その後、基板を研磨し試料をへき開して形成した共振器
面の一方に高反射率コート、他方に低反射率コートを行
い、その後、チップ化して半導体レーザ素子を完成させ
た。
示せず）を形成し、ストライプ領域とストライプ領域の
各端から20μｍ外側の領域を含む領域以外のSiO2膜とレ
ジストを除去し、RIEでn-GaNコンタクト層18が露出する
までエッチングを行った。その後、通常のリソグラフィ
ー技術を用い、n-GaNコンタクト層18表面にTi/Alよりな
るｎ側電極26を形成し、p-GaNコンタクト層25の表面に
ストライプ状にNi/Auよりなるｐ側電極27を形成した。
その後、基板を研磨し試料をへき開して形成した共振器
面の一方に高反射率コート、他方に低反射率コートを行
い、その後、チップ化して半導体レーザ素子を完成させ
た。
【００４５】この半導体レーザ素子は低欠陥のGaN層７
上に幅広のストライプ構造が形成されているので、高出
力下においても高い信頼性を得ることができた。
上に幅広のストライプ構造が形成されているので、高出
力下においても高い信頼性を得ることができた。
【００４６】なお、上記構成の半導体レーザ素子は、そ
の活性層の組成を制御することにより、発振波長λを、
380≦λ≦550（ｎｍ）の範囲で制御することができる。
の活性層の組成を制御することにより、発振波長λを、
380≦λ≦550（ｎｍ）の範囲で制御することができる。
【００４７】本実施例の半導体レーザ素子としては、ス
トライプ幅が30μｍの幅広ストライプのリッジ構造の屈
折率導波型半導体レーザについて述べたが、内部に電流
狭窄構造を有するレーザやリッジ構造を埋め込み屈折率
導波機構を作りつけた半導体レーザ等としてもよい。ま
た、本発明の半導体素子用基板は、ストライプ幅が１〜
２μｍ程度の基本横モード発振する半導体レーザ素子の
作製にも応用できる。
トライプ幅が30μｍの幅広ストライプのリッジ構造の屈
折率導波型半導体レーザについて述べたが、内部に電流
狭窄構造を有するレーザやリッジ構造を埋め込み屈折率
導波機構を作りつけた半導体レーザ等としてもよい。ま
た、本発明の半導体素子用基板は、ストライプ幅が１〜
２μｍ程度の基本横モード発振する半導体レーザ素子の
作製にも応用できる。
【００４８】また、上記実施例の各半導体層の導電性を
反転（n型とp型を入れ換え）した半導体レーザ素子を形
成してもよい。
反転（n型とp型を入れ換え）した半導体レーザ素子を形
成してもよい。
【００４９】なお、上記実施の形態においては、Al2O3
膜上に形成したレジストのパターニングに通常のリソグ
ラフィーを用いたが、電子ビーム露光法によってサブミ
クロン（０．１μｍ程度）のパターンを形成するように
してもよい。GaN柱の最大幅をサブミクロンオーダーと
することにより、一つのGaN柱上面に形成される成長核
をより効果的に１つに制限することができ、成長核形成
密度の低減による欠陥密度の低減がより促進される。
膜上に形成したレジストのパターニングに通常のリソグ
ラフィーを用いたが、電子ビーム露光法によってサブミ
クロン（０．１μｍ程度）のパターンを形成するように
してもよい。GaN柱の最大幅をサブミクロンオーダーと
することにより、一つのGaN柱上面に形成される成長核
をより効果的に１つに制限することができ、成長核形成
密度の低減による欠陥密度の低減がより促進される。
【００５０】本発明の半導体素子用基板の製造方法の第
二の実施例について説明する。
二の実施例について説明する。
【００５１】以下において、成長用材料としてトリメチ
ルガリウム（TMG）、トリメチルアルミニウム（TMA）、
トリメチルインジウム（TMI）およびアンモニアを成長
用原料とし、n型ドーパントガスとしてシランガスを用
い、ｐ型ドーパントとしてシクロペンタジエニルマグネ
シウム（Cp2Mg）を用いた。
ルガリウム（TMG）、トリメチルアルミニウム（TMA）、
トリメチルインジウム（TMI）およびアンモニアを成長
用原料とし、n型ドーパントガスとしてシランガスを用
い、ｐ型ドーパントとしてシクロペンタジエニルマグネ
シウム（Cp2Mg）を用いた。
【００５２】まず、図６(ａ)に示すように、有機金属気
相成長法により（０００１）面サファイア基板１上に温
度500℃でGaNバッファ層２を20ｎｍ程度の膜厚で形成
し、続いて、温度を1050℃にして第一のGaN層３を２μ
ｍ程度成長させた。その後、SiH 4ガスとN2Oガスを用い
たプラズＣＶＤ法により0.5μｍ程度の厚みのSiO2膜10
を形成し、更に蒸着法により200ｎｍ程度の厚みのCr膜1
1を形成した。その後、図１（ｂ）に示すように、レジ
スト塗布後、最大幅１μｍ以下の正方形パターンを残す
ように電子ビーム露光と現像を行い、Cl2とO2ガスを用
いたＲＩＥ（リアクティブ・イオン・エッチング）によ
りCr膜11をパターニングしたてパターン状Cr膜11ａとし
た。次に、レジスト除去後、CF2とO2ガスを用いたＲＩ
ＥによりSiO2膜10をエッチングし、これによってレジス
トパターンが転写されたSiO2エッチングマスク10ａを形
成した。Cl2ガスを用いたＥＣＲ（電子サイクロトン共
鳴）プラズマエッチング法によりGaN層３の上部を柱状
部（GaN柱）３ａに加工した。このGaN柱の高さは約１μ
ｍ程度とした。
相成長法により（０００１）面サファイア基板１上に温
度500℃でGaNバッファ層２を20ｎｍ程度の膜厚で形成
し、続いて、温度を1050℃にして第一のGaN層３を２μ
ｍ程度成長させた。その後、SiH 4ガスとN2Oガスを用い
たプラズＣＶＤ法により0.5μｍ程度の厚みのSiO2膜10
を形成し、更に蒸着法により200ｎｍ程度の厚みのCr膜1
1を形成した。その後、図１（ｂ）に示すように、レジ
スト塗布後、最大幅１μｍ以下の正方形パターンを残す
ように電子ビーム露光と現像を行い、Cl2とO2ガスを用
いたＲＩＥ（リアクティブ・イオン・エッチング）によ
りCr膜11をパターニングしたてパターン状Cr膜11ａとし
た。次に、レジスト除去後、CF2とO2ガスを用いたＲＩ
ＥによりSiO2膜10をエッチングし、これによってレジス
トパターンが転写されたSiO2エッチングマスク10ａを形
成した。Cl2ガスを用いたＥＣＲ（電子サイクロトン共
鳴）プラズマエッチング法によりGaN層３の上部を柱状
部（GaN柱）３ａに加工した。このGaN柱の高さは約１μ
ｍ程度とした。
【００５３】フッ酸溶液によってパターン状Cr膜11ａお
よびSiO2膜10ａを除去後、温水洗浄を行い、温度を1050
℃にして第一のGaN層３上に横方向の成長により合体し
て表面が平坦化するまで第二のGaN層５を結晶成長させ
た。その後、第一の実施例の場合と同様に、図２（ａ）
に示すように第二のGaN層５の上部をGaN柱５ａに加工し
た。このGaN柱５ａの形成は、SiO2膜10およびCr膜11の
パターニングを用いた、第一のGaN層３の上部をGaN柱３
ａに加工する上述の手順と全く同様の方法で行った。そ
の後、温水洗浄を行い、温度を1050℃にして第二のGaN
層５上に第三のGaN層７を表面が平坦化するまで結晶成
長させて半導体素子用基板を形成した。
よびSiO2膜10ａを除去後、温水洗浄を行い、温度を1050
℃にして第一のGaN層３上に横方向の成長により合体し
て表面が平坦化するまで第二のGaN層５を結晶成長させ
た。その後、第一の実施例の場合と同様に、図２（ａ）
に示すように第二のGaN層５の上部をGaN柱５ａに加工し
た。このGaN柱５ａの形成は、SiO2膜10およびCr膜11の
パターニングを用いた、第一のGaN層３の上部をGaN柱３
ａに加工する上述の手順と全く同様の方法で行った。そ
の後、温水洗浄を行い、温度を1050℃にして第二のGaN
層５上に第三のGaN層７を表面が平坦化するまで結晶成
長させて半導体素子用基板を形成した。
【００５４】このようにして形成した半導体素子用基板
について、エッチング液に浸水させて行うエッチピット
密度(etch pit density)評価を行った結果、従来の製造
方法で作製された半導体素子用基板では1010/cm2程度で
あった欠陥密度が３桁から４桁程度低減し106〜107/cm2
程度となった。
について、エッチング液に浸水させて行うエッチピット
密度(etch pit density)評価を行った結果、従来の製造
方法で作製された半導体素子用基板では1010/cm2程度で
あった欠陥密度が３桁から４桁程度低減し106〜107/cm2
程度となった。
【００５５】なお、本実施例においては、エッチングマ
スクとしてSiO2膜を用いたが、GaN層を１μｍ程度の深
さにエッチングする際にマスク材としての機能を維持で
きるものであればよく、SiO2以外にアルミナや窒化珪素
の膜等を用いてもよい。
スクとしてSiO2膜を用いたが、GaN層を１μｍ程度の深
さにエッチングする際にマスク材としての機能を維持で
きるものであればよく、SiO2以外にアルミナや窒化珪素
の膜等を用いてもよい。
【００５６】また、SiO2膜の上層にCr膜を設け、SiO2膜
をエッチングする際のマスクとして用いたが、SiO2をエ
ッチングするマスク材として機能を維持できる材料であ
ればCrに限るものではなく、Ni、Pt、Au、窒化チタン等
を用いてもよい。
をエッチングする際のマスクとして用いたが、SiO2をエ
ッチングするマスク材として機能を維持できる材料であ
ればCrに限るものではなく、Ni、Pt、Au、窒化チタン等
を用いてもよい。
【００５７】また、パターニングには、電子ビーム露光
法を用いたが、最大幅１μｍ以下のパターンのレジスト
を除去できる手法であれば良く、電子ビーム露光方法以
外に近接場光による露光方法、Ｘ線による露光方法およ
びシンクロトロン放射光による露光方法等を用いてもよ
い。
法を用いたが、最大幅１μｍ以下のパターンのレジスト
を除去できる手法であれば良く、電子ビーム露光方法以
外に近接場光による露光方法、Ｘ線による露光方法およ
びシンクロトロン放射光による露光方法等を用いてもよ
い。
【００５８】なお、上記各実施例においては、GaN柱は
四角柱状のものとしたが、このGaN柱の形状は四角柱に
限るものではなく、断面が四角形以外の多角形、円形、
その他任意の形状となるような種々の形状を採用するこ
とができる。
四角柱状のものとしたが、このGaN柱の形状は四角柱に
限るものではなく、断面が四角形以外の多角形、円形、
その他任意の形状となるような種々の形状を採用するこ
とができる。
【図１】本発明の第１の実施の形態による半導体素子用
基板の製造過程を示す断面図
基板の製造過程を示す断面図
【図２】本発明の第２の実施の形態による半導体素子用
基板の製造過程を示す断面図
基板の製造過程を示す断面図
【図３】ベース基板を除去して構成された半導体素子用
基板の断面図
基板の断面図
【図４】導電性の半導体素子用基板の断面図
【図５】第２の実施の形態による半導体素子用基板を用
いた半導体レーザ素子を示す断面図
いた半導体レーザ素子を示す断面図
【図６】第二の実施例による半導体素子用基板の製造過
程を示す断面図
程を示す断面図
１ （０００１）面サファイア基板
２ GaNバッファ層（GaN膜）
３ 第一のGaN層
３ａ GaN柱
４ Al2O3膜
５ 第二のGaN層
７ 第三のGaN層
８ 導電性のGaN層
10 SiO2膜
11 Cr膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 国安 利明
神奈川県足柄上郡開成町宮台798番地 富
士写真フイルム株式会社内
Ｆターム(参考） 5F041 AA40 CA04 CA05 CA34 CA40
CA65
5F045 AA04 AA19 AB14 AB17 AB32
AB37 AC08 AC12 AD10 AD14
AF02 AF03 AF04 AF06 AF09
AF11 AF13 BB12 CA12 DA51
DA52 DA54 DA55 DB09 HA13
HA14
Claims (10)
- 【請求項１】 ベース基板上に形成されたGaN膜上に、
上面に最大幅１μｍ以下の複数のGaN柱を有する第一のG
aN層を形成する第一の工程と、 前記第一のGaN層上に第二のGaN層を結晶成長させる第二
の工程とを含むことを特徴とする半導体素子用基板の製
造方法。 - 【請求項２】 前記第一のGaN層上に結晶成長させた第
二のGaN層の上面に最大幅１μｍ以下の複数の新たなGaN
柱を形成する第三の工程と、 前記複数の新たなGaN柱が形成された前記第二のGaN層上
に第三のGaN層を結晶成長させる第四の工程とを、１回
もしくは複数回含むことを特徴とする請求項１記載の半
導体素子用基板の製造方法。 - 【請求項３】 前記GaN柱が、107/ｃｍ2以上の密度で形
成されていることを特徴とする請求項１または２記載の
半導体素子用基板の製造方法。 - 【請求項４】 最上層として、導電性不純物をドーピン
グした導電性GaN層を形成する工程を含むことを特徴と
する請求項１から３いずれか１項記載の半導体素子用基
板の製造方法。 - 【請求項５】 前記ベース基板が、サファイア、SiC、Z
nO、LiGaO2、LiAlO2、GaAs、GaP、GeまたはSiのいずれ
か一つにより形成されたものであることを特徴とする請
求項１から４いずれか１項記載の半導体素子用基板の製
造方法。 - 【請求項６】 前記ベース基板を除去する工程を含むこ
とを特徴とする請求項１から５いずれか１項記載の半導
体素子用基板の製造方法。 - 【請求項７】 請求項１から６いずれか１項記載の半導
体素子用基板の製造方法により製造された半導体素子用
基板上に半導体層を備えてなることを特徴とする半導体
素子。 - 【請求項８】 GaN膜と、 該GaN膜上に形成された上面に最大幅１μｍ以下の複数
のGaN柱を有する第一のGaN層と、 前記第一のGaN層上に結晶成長した第二のGaN層とを備
え、 前記複数のGaN柱間の溝部に空間を有してなることを特
徴とする半導体素子用基板。 - 【請求項９】 前記第二のGaN層の上面に最大幅１μｍ
以下の複数の新たなGaN柱が形成されて、該新たなGaN柱
が形成された前記第二のGaN層上に結晶成長した第三のG
aN層を備え、 前記複数の新たなGaN柱間の溝部に空間を有してなるこ
とを特徴とする請求項８記載の半導体素子用基板。 - 【請求項１０】 前記GaN柱が、107/ｃｍ2以上の密度で
形成されていることを特徴とする請求項８または９記載
の半導体素子用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183328A JP2003031501A (ja) | 2001-05-10 | 2001-06-18 | 半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family Applications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP7457197B1 (ja) | 2023-11-22 | 2024-03-27 | ＰａｙＰａｙ株式会社 | 情報処理装置、情報処理方法、およびプログラム |
-
2001
- 2001-06-18 JP JP2001183328A patent/JP2003031501A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709823B2 (en) | 2006-05-25 | 2010-05-04 | Industrial Technology Research Institute | Group-III nitride vertical-rods substrate |
| JP2010147164A (ja) * | 2008-12-17 | 2010-07-01 | Stanley Electric Co Ltd | 半導体素子の製造方法 |
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