JP2002528914A - 相互接続を有するパワー素子 - Google Patents
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Abstract
(57)【要約】
Ｐ型の絶縁壁によって境界決定されるＮ型のシリコン基板に形成される高電圧パワー素子であって、パワー素子は絶縁壁に接続される第一のＰ型領域を含む下部表面と、第二のＰ型領域を含む上部表面を有し、伝導トラックが第二領域と絶縁壁の間の基板上に延びる。素子はトラック下の基板にトラックに垂直に延びるトレンチの連続を含み、各トレンチは絶縁体で充填される。
Description
【０００１】
本発明は、垂直パワー素子に関する。より詳細には本発明は、上部表面に相互
接続を有するパワー素子の電圧降伏の最適化に関する。
接続を有するパワー素子の電圧降伏の最適化に関する。
【０００２】
図１は高電圧パワー素子の境界領域における部分断面図を概略的に示す図であ
る。この素子は一部分のみ図示されており、軽くドープされたシリコン基板１に
形成される。次の説明において基板をＮ型と仮定するが、当然全ての伝導型に逆
転可能である。素子はその表面において絶縁壁２によって境界決定され、その絶
縁壁は基板の上部表面から下部表面まで達する。絶縁壁は素子１が形成される半
導体チップの境界線に相当し、又、半導体チップ内の隣り合った２つの素子間の
分離線にも相当する。もちろん本発明はＳＯＩタイプ（ｓｉｌｉｃｏｎ−ｏｎ−
ｉｎｓｕｌａｔｏｒ）の素子にも適応することができる。
る。この素子は一部分のみ図示されており、軽くドープされたシリコン基板１に
形成される。次の説明において基板をＮ型と仮定するが、当然全ての伝導型に逆
転可能である。素子はその表面において絶縁壁２によって境界決定され、その絶
縁壁は基板の上部表面から下部表面まで達する。絶縁壁は素子１が形成される半
導体チップの境界線に相当し、又、半導体チップ内の隣り合った２つの素子間の
分離線にも相当する。もちろん本発明はＳＯＩタイプ（ｓｉｌｉｃｏｎ−ｏｎ−
ｉｎｓｕｌａｔｏｒ）の素子にも適応することができる。
【０００３】 最近の高電圧垂直半導体素子の形状において、Ｐ型層３は連続的または非連続
的に基板の下部表面上に形成され、絶縁壁まで延びる。基板の上部表面上には、
同じＰ型の層４が配列される。Ｐ型層４、Ｎ型基板１およびＰ型層３は高電圧垂
直素子を構成する層で、基板１が非常に厚くドープレベルが小さいために高電圧
が特に可能である。ＰＮＰ層４−１−３全体で、例えばトランジスタを形成する
ことができる。
的に基板の下部表面上に形成され、絶縁壁まで延びる。基板の上部表面上には、
同じＰ型の層４が配列される。Ｐ型層４、Ｎ型基板１およびＰ型層３は高電圧垂
直素子を構成する層で、基板１が非常に厚くドープレベルが小さいために高電圧
が特に可能である。ＰＮＰ層４−１−３全体で、例えばトランジスタを形成する
ことができる。
【０００４】 後部表面メタライゼーションＭ１（金属コート）は素子の後部表面全てに接触
し、メタライゼーションＭ２は直接的又は間接的に層４に連結している。この連
結はＰＮＰトランジスタの形成が望ましい場合は直接連結になる。ゲートのある
、又はゲートのないサイリスターの形成が要求される図示のような場合は、付加
的に重くドープされたＮ型層５が、メタライゼーションＭ２に接触するサイリス
ター陰極を形成する。層４の表面は基板１の一部によって絶縁壁２から離され、
さらに好ましくは、軽くドープされたＰタイプ（Ｐ−）領域６を含む。この領域
６は領域４よりも深くなっている。
し、メタライゼーションＭ２は直接的又は間接的に層４に連結している。この連
結はＰＮＰトランジスタの形成が望ましい場合は直接連結になる。ゲートのある
、又はゲートのないサイリスターの形成が要求される図示のような場合は、付加
的に重くドープされたＮ型層５が、メタライゼーションＭ２に接触するサイリス
ター陰極を形成する。層４の表面は基板１の一部によって絶縁壁２から離され、
さらに好ましくは、軽くドープされたＰタイプ（Ｐ−）領域６を含む。この領域
６は領域４よりも深くなっている。
【０００５】 メタライゼーションＭ１およびＭ２の間にプラスの電圧が印加される場合のブ
ロック接合は、基板１とＰ領域４−６の間の接合である。この接合の周りでは、
降伏電圧がいわゆる空間電荷エリアによって確保される。空間電荷エリアは図の
点線で示され、等電位面Ｅ１ＬおよびＥ１Ｈによって境界の決定がされる。等電
位面Ｅ１Ｌは電極Ｍ２の低電位領域を示し例えば０ボルトである。等電位Ｅ１Ｈ
は電極Ｍ１の高電位領域を示し例えば６００ボルトである。
ロック接合は、基板１とＰ領域４−６の間の接合である。この接合の周りでは、
降伏電圧がいわゆる空間電荷エリアによって確保される。空間電荷エリアは図の
点線で示され、等電位面Ｅ１ＬおよびＥ１Ｈによって境界の決定がされる。等電
位面Ｅ１Ｌは電極Ｍ２の低電位領域を示し例えば０ボルトである。等電位Ｅ１Ｈ
は電極Ｍ１の高電位領域を示し例えば６００ボルトである。
【０００６】 装置が逆方向バイアスされる場合、すなわちメタライゼーションＭ２がメタラ
イゼーションＭ１に対してプラスにバイアスされる場合、降伏電圧は基板１とＰ
型層３との間の接合、もう一方は基板１と絶縁壁２との間の接合によって本質的
に確保される。Ｅ２ＬおよびＥ２Ｈは空間電荷エリアの境界を示すのに使われて
いる。すなわちそれぞれＥ２Ｌは低電位、Ｅ２Ｈは高電位の等電位面を示してい
る。装置が高い降伏電圧を有するためには両端の等電位面ができる限り離れて、
半導体降伏電位（約２０Ｖ／μｍ）に達するのを避けなければならない。従って
、降伏電圧を確保する接合付近の層のうち１つを比較的軽くドープして、空間電
荷エリアがかなり幅広く広がるようにしなければならない。
イゼーションＭ１に対してプラスにバイアスされる場合、降伏電圧は基板１とＰ
型層３との間の接合、もう一方は基板１と絶縁壁２との間の接合によって本質的
に確保される。Ｅ２ＬおよびＥ２Ｈは空間電荷エリアの境界を示すのに使われて
いる。すなわちそれぞれＥ２Ｌは低電位、Ｅ２Ｈは高電位の等電位面を示してい
る。装置が高い降伏電圧を有するためには両端の等電位面ができる限り離れて、
半導体降伏電位（約２０Ｖ／μｍ）に達するのを避けなければならない。従って
、降伏電圧を確保する接合付近の層のうち１つを比較的軽くドープして、空間電
荷エリアがかなり幅広く広がるようにしなければならない。
【０００７】 高電位が印加される際の装置の降伏電圧を充分に確保する必要性とは関係なく
漏れ電流の問題もまた生じる。例えば、酸化物の汚染などの様々な理由により、
Ｎ型基板１が上部絶縁層８の下の基板表面において激しく空乏する可能性があり
、この領域のキャリアの逆転までも起こり得る。次いでＰ型領域６の外部表面と
絶縁壁２の内部表面との間の電気連続をもたらすチャンネル領域が出現する。こ
のような漏れ電流を避けるために、領域６の外部表面と絶縁壁２の内部表面との
間の基板１の表面に位置する、いわゆるストップチャンネル領域を用いることが
知られている。ストップチャンネル領域は重くドープされたＮ型（Ｎ＋）領域１
０からなる。断面図においてチャンネル領域は現れていないが、領域１０は実際
にリングを形成し、考察している素子表面全体に広がる。高いドープレベルを与
えられるとＮ＋リング１０は逆転不可能になり、従って素子表面に形成される逆
転チャンネルを阻止することができる。ストップチャンネルリング１０の等電位
性を増強し、局部的空乏の発生を避けるために、拡散リング１０をメタライゼー
ション（図示せず）で被着（コーティング）するのが従来の技術である。
漏れ電流の問題もまた生じる。例えば、酸化物の汚染などの様々な理由により、
Ｎ型基板１が上部絶縁層８の下の基板表面において激しく空乏する可能性があり
、この領域のキャリアの逆転までも起こり得る。次いでＰ型領域６の外部表面と
絶縁壁２の内部表面との間の電気連続をもたらすチャンネル領域が出現する。こ
のような漏れ電流を避けるために、領域６の外部表面と絶縁壁２の内部表面との
間の基板１の表面に位置する、いわゆるストップチャンネル領域を用いることが
知られている。ストップチャンネル領域は重くドープされたＮ型（Ｎ＋）領域１
０からなる。断面図においてチャンネル領域は現れていないが、領域１０は実際
にリングを形成し、考察している素子表面全体に広がる。高いドープレベルを与
えられるとＮ＋リング１０は逆転不可能になり、従って素子表面に形成される逆
転チャンネルを阻止することができる。ストップチャンネルリング１０の等電位
性を増強し、局部的空乏の発生を避けるために、拡散リング１０をメタライゼー
ション（図示せず）で被着（コーティング）するのが従来の技術である。
【０００８】 図２Ａは素子の上部表面上を走る伝導トラックが等電位分布に与える効果を説
明する図である。図示の例において、メタライゼーションＭ２はメタルトラック
Ｌによって延ばされ、メタルトラックＬは例えばメタライゼーションＭ２ともう
一つ別の素子のメタライゼーションとの間の接続を確保する。このもう一つの別
の素子は絶縁壁２の右側に位置する同じ基板１に配置される。図２Ａの部分断面
図でははっきり示されていないが、メタライゼーションＬは、メタライゼーショ
ンＭ２のような接触メタライゼーションで占められる表面と比べて、比較的薄い
メタルトラックに対応する。パワー素子においてメタルトラックは約１０〜１０
０μｍの幅を有することができる。素子がそれぞれ順方向および逆方向にバイア
スされる場合に、等電位面Ｅ１ＬおよびＥ１Ｈと、もう一方の等電位面Ｅ２Ｌお
よびＥ２Ｈが変形する様子が図２Ａに示されている。
明する図である。図示の例において、メタライゼーションＭ２はメタルトラック
Ｌによって延ばされ、メタルトラックＬは例えばメタライゼーションＭ２ともう
一つ別の素子のメタライゼーションとの間の接続を確保する。このもう一つの別
の素子は絶縁壁２の右側に位置する同じ基板１に配置される。図２Ａの部分断面
図でははっきり示されていないが、メタライゼーションＬは、メタライゼーショ
ンＭ２のような接触メタライゼーションで占められる表面と比べて、比較的薄い
メタルトラックに対応する。パワー素子においてメタルトラックは約１０〜１０
０μｍの幅を有することができる。素子がそれぞれ順方向および逆方向にバイア
スされる場合に、等電位面Ｅ１ＬおよびＥ１Ｈと、もう一方の等電位面Ｅ２Ｌお
よびＥ２Ｈが変形する様子が図２Ａに示されている。
【０００９】 素子が順方向バイアスされる場合、等電位面Ｅ１Ｈが絶縁壁２の方向へ機械的
なトラックに沿って走るが、等電位面Ｅ１Ｌは実際には変形することはない。Ｅ
１Ｈが前記絶縁壁に達すると突抜け現象（パンチスルー）が起きる。このことは
、素子がオフの状態で素子が電圧に耐えることが要求されているにもかかわらず
、素子がオンの状態となることを意味する。この突抜け現象は破壊的ではないが
、オフのままの状態が望ましい素子の早すぎるスタートの原因となってしまう。
なトラックに沿って走るが、等電位面Ｅ１Ｌは実際には変形することはない。Ｅ
１Ｈが前記絶縁壁に達すると突抜け現象（パンチスルー）が起きる。このことは
、素子がオフの状態で素子が電圧に耐えることが要求されているにもかかわらず
、素子がオンの状態となることを意味する。この突抜け現象は破壊的ではないが
、オフのままの状態が望ましい素子の早すぎるスタートの原因となってしまう。
【００１０】 逆方向バイアスでは、等電位面Ｅ２Ｌは素子上部のレベルで本質的に変形する
。従って空間電荷エリアは減少し、基板１と絶縁壁２の間の接合上部レベルの電
界が激増する。接合の降伏電圧が生じ、これが破損の原因となってしまう。
。従って空間電荷エリアは減少し、基板１と絶縁壁２の間の接合上部レベルの電
界が激増する。接合の降伏電圧が生じ、これが破損の原因となってしまう。
【００１１】 図２Ｂはストップチャンネル領域１０が存在する場合の図２Ａに代わる図であ
る。順方向バイアスでは等電位面Ｅ１は、図２Ａと関連して示されるように変形
する傾向にある。しかしながら、高い等電位面（Ｅ１Ｈ）および中間の等電位面
は、ストップチャンネル領域１０で互いに接近するので、この領域で降伏電圧が
生じる危険性が高い。従って、漏れ電流を防ぐストップチャンネル領域の存在が
、問題の降伏電圧に損害を与えていることがわかる。
る。順方向バイアスでは等電位面Ｅ１は、図２Ａと関連して示されるように変形
する傾向にある。しかしながら、高い等電位面（Ｅ１Ｈ）および中間の等電位面
は、ストップチャンネル領域１０で互いに接近するので、この領域で降伏電圧が
生じる危険性が高い。従って、漏れ電流を防ぐストップチャンネル領域の存在が
、問題の降伏電圧に損害を与えていることがわかる。
【００１２】 接続トラックが高電圧素子上を走る際に起きる上記で論じた問題点は、従来技
術で既知であり、それを解決するための様々な方法が提案されている。
術で既知であり、それを解決するための様々な方法が提案されている。
【００１３】 まず明らかな解決策は、絶縁層８の厚さを増大し、絶縁層の上を走る伝導トラ
ックＬによって生じる電界の半導体への影響を減らすことである。しかしながら
、この解決法ではすぐに実際的な限界に直面してしまう。事実、６μｍ以上厚さ
のある高品質の絶縁層を被着することは困難で、酸化物に対して最良の場合でも
耐電圧約６００Ｖという結果に終わる。
ックＬによって生じる電界の半導体への影響を減らすことである。しかしながら
、この解決法ではすぐに実際的な限界に直面してしまう。事実、６μｍ以上厚さ
のある高品質の絶縁層を被着することは困難で、酸化物に対して最良の場合でも
耐電圧約６００Ｖという結果に終わる。
【００１４】 ６００Ｖ以上の電圧に対して用いられる他の解決策を図３に示す。図３は選択
的に通常用いられるいくつかの解決策を説明している図である。
的に通常用いられるいくつかの解決策を説明している図である。
【００１５】 第一の解決策は、絶縁壁２の内部表面に沿って延び絶縁壁に接触している、軽
くドープされたＰ型領域１１を加えることである。この方法で、逆方向降伏電圧
（基板１および絶縁壁２の間の接合）が改善される。
くドープされたＰ型領域１１を加えることである。この方法で、逆方向降伏電圧
（基板１および絶縁壁２の間の接合）が改善される。
【００１６】 また別の解決策は、電界プレートを備えることである。
【００１７】 第二の解決策によると、絶縁層８上に浮遊電界プレート１３がトラックに垂直
に配列され、浮遊電界プレートは絶縁層１４によってトラックから離されている
。浮遊電界プレート１３がトラックを越えて垂直に延びる場合、プレートは前記
トラックによる容量的充電が不可能であり、シリコンに容量結合される。従って
、電荷を酸化物領域に引き込むことによってプレートは等電位面の電荷を取得す
る。しかしながら、コンデンサの原理に基づくこの解決策は、酸化物の質とその
考えられる汚染物に非常に依存する。さらにこの方法はサブミクロンリトグラフ
ィー装置の使用を要し、パワー素子製造技術で必ずしも利用できるものではない
。
に配列され、浮遊電界プレートは絶縁層１４によってトラックから離されている
。浮遊電界プレート１３がトラックを越えて垂直に延びる場合、プレートは前記
トラックによる容量的充電が不可能であり、シリコンに容量結合される。従って
、電荷を酸化物領域に引き込むことによってプレートは等電位面の電荷を取得す
る。しかしながら、コンデンサの原理に基づくこの解決策は、酸化物の質とその
考えられる汚染物に非常に依存する。さらにこの方法はサブミクロンリトグラフ
ィー装置の使用を要し、パワー素子製造技術で必ずしも利用できるものではない
。
【００１８】 第三の解決策によると、絶縁壁２と接触し、絶縁壁２に関して内部へ延びる電
界プレート１５が用いられる。この型の構造は、等電位面が、陽極接合点に達す
る前に電界プレートとトラックの間で分担されるので、陰極降伏電圧の問題を解
決することができる。しかしながら、この解決方法は、電界プレートがウェルを
越えて延びることを意味し、降伏電圧に不利な影響を及ぼす。一方、もし陽極が
接地されると基板は高電圧となりトラックは０Ｖに近づく（基板が順接合によっ
てバイアスされ、トラックが拡散抵抗を介して陰極に接続される場合）。従って
、陰極および陽極は同時にブロックされ、この解決法の効力がなくなる。
界プレート１５が用いられる。この型の構造は、等電位面が、陽極接合点に達す
る前に電界プレートとトラックの間で分担されるので、陰極降伏電圧の問題を解
決することができる。しかしながら、この解決方法は、電界プレートがウェルを
越えて延びることを意味し、降伏電圧に不利な影響を及ぼす。一方、もし陽極が
接地されると基板は高電圧となりトラックは０Ｖに近づく（基板が順接合によっ
てバイアスされ、トラックが拡散抵抗を介して陰極に接続される場合）。従って
、陰極および陽極は同時にブロックされ、この解決法の効力がなくなる。
【００１９】 もう一つ別の解決策では、基板と同じドープタイプで濃度の高い領域の連続を
用いることである。これらの領域はメタライゼーションの下を垂直に延びている
。この方法ではドープレベルとドープされる領域間の距離を正確に合わせなけれ
ばならない。
用いることである。これらの領域はメタライゼーションの下を垂直に延びている
。この方法ではドープレベルとドープされる領域間の距離を正確に合わせなけれ
ばならない。
【００２０】 このように、従来技術の解決策は次のいずれかの問題点を有する。すなわち、
実施に複雑な技術を要すること、他要素に関し特定のトラックバイアスに対して
のみ効果があること、使用するシリコン表面積の増大を要することである。
実施に複雑な技術を要すること、他要素に関し特定のトラックバイアスに対して
のみ効果があること、使用するシリコン表面積の増大を要することである。
【００２１】
本発明は従来構造の一つ又はいくつかの問題点を避けながら、相互接続トラッ
クを有するパワー素子の降伏電圧によって生じる問題を解決することを目的とす
る。
クを有するパワー素子の降伏電圧によって生じる問題を解決することを目的とす
る。
【００２２】
これらの目的および他の目的を達成するために本発明は、第二伝導型の絶縁壁
によって境界決定される第一伝導型のシリコン基板の領域に形成される高電圧素
子を備え、高電圧素子は絶縁壁に接続される第二伝導型の第一領域を含む下部表
面と、第二伝導型の少なくとも一つの第二領域を含む上部表面を有し、第一およ
び第二領域の間の高耐圧が、第二領域と基板の間の接合または絶縁壁と基板の間
の接合によって上部表面側で確保され、第二領域と絶縁壁の間の基板上に延びる
伝導トラックが高電位であることが可能である。素子はトラック下の基板にトラ
ックに垂直に延びるトレンチの連続を含み、各トレンチは絶縁体で充填される。
によって境界決定される第一伝導型のシリコン基板の領域に形成される高電圧素
子を備え、高電圧素子は絶縁壁に接続される第二伝導型の第一領域を含む下部表
面と、第二伝導型の少なくとも一つの第二領域を含む上部表面を有し、第一およ
び第二領域の間の高耐圧が、第二領域と基板の間の接合または絶縁壁と基板の間
の接合によって上部表面側で確保され、第二領域と絶縁壁の間の基板上に延びる
伝導トラックが高電位であることが可能である。素子はトラック下の基板にトラ
ックに垂直に延びるトレンチの連続を含み、各トレンチは絶縁体で充填される。
【００２３】 本発明の実施の形態によると、各トレンチの深さは約３〜５μｍで、幅は約１
．５〜３μｍである。
．５〜３μｍである。
【００２４】 本発明の実施の形態によると、トレンチとトレンチの間隔は１０〜３０μｍあ
けられている。
けられている。
【００２５】 本発明の実施の形態によると、トレンチは全素子表面上の基板に延びる。
【００２６】
半導体素子の表示の分野において慣例とされるように、種々それぞれの図面に
おいて、それぞれの寸法は一定のスケールで描かれず、図面を容易に解読し理解
を高めるように任意に描かれている。この技術分野に熟達する者は、通常の半導
体パワー素子製造ルールによる様々な厚さおよびドープレベルの適用を知ること
ができる。
おいて、それぞれの寸法は一定のスケールで描かれず、図面を容易に解読し理解
を高めるように任意に描かれている。この技術分野に熟達する者は、通常の半導
体パワー素子製造ルールによる様々な厚さおよびドープレベルの適用を知ること
ができる。
【００２７】 図４は図１に示される高電圧素子の境界領域と同じ領域を示しているが、図４
は本発明をより理解しやすく説明するために、図１より大きいスケールを用いる
。
は本発明をより理解しやすく説明するために、図１より大きいスケールを用いる
。
【００２８】 本発明によると、基板１の上部表面上に、トレンチ３１の連続が、Ｐ領域６の
外部限界線とＰ絶縁壁２の内部限界線との間のほぼ中間距離に形成される。これ
らトレンチは絶縁体３２で完全に充填されている。
外部限界線とＰ絶縁壁２の内部限界線との間のほぼ中間距離に形成される。これ
らトレンチは絶縁体３２で完全に充填されている。
【００２９】 好ましくは、トレンチ３１は絶縁層８を被着する前に形成され、絶縁層８の厚
さとほぼ同じ幅を持つことで、絶縁層８を被着するのと同時にトレンチが自動的
に充填される。
さとほぼ同じ幅を持つことで、絶縁層８を被着するのと同時にトレンチが自動的
に充填される。
【００３０】 トレンチはトラックＬの方向に垂直に伸び、好ましくはその長さはトラックＬ
の幅よりもわずかに長い。例えば、トレンチの長さはトラックＬの幅の実質的に
２倍で、トラック幅の約半分の長さだけトラックの両側を越えて延びる。例えば
、トレンチ３１の幅は約１．５〜３μｍであり、深さは約３〜５μｍである。ト
レンチとトレンチの間隔の距離は、例えば約１０〜３０μｍである。
の幅よりもわずかに長い。例えば、トレンチの長さはトラックＬの幅の実質的に
２倍で、トラック幅の約半分の長さだけトラックの両側を越えて延びる。例えば
、トレンチ３１の幅は約１．５〜３μｍであり、深さは約３〜５μｍである。ト
レンチとトレンチの間隔の距離は、例えば約１０〜３０μｍである。
【００３１】 等電位分布に対する、絶縁体が充填されたトレンチの効果を次に説明する。ト
ラックＬの下で、酸化物の厚さは各トレンチのレベルで大きくなっている。従っ
て、高電位トラックによって及ぼされる負荷反発作用は、余分な酸化物の厚さに
相当するトレンチのレベルで軽くなる。図４において、例えば６００Ｖ電圧に相
当する極等電位Ｅ１Ｈと５００Ｖ電圧に相当する中間等電位Ｅ１Ｍを考察する。
中間等電位Ｅ１Ｍは実施例において第一のトレンチのレベルになると停止し、極
等電位Ｅ１Ｈは第二のトレンチのレベルになると停止する。これはもちろん単に
本発明の理解を助けるための一例であり、トレンチの数は要求されるパラメータ
ーの数によって選択でき、特に絶縁体８に標準的に備えられる厚さと、素子に要
求される最高降伏電圧によって選択することができる。
ラックＬの下で、酸化物の厚さは各トレンチのレベルで大きくなっている。従っ
て、高電位トラックによって及ぼされる負荷反発作用は、余分な酸化物の厚さに
相当するトレンチのレベルで軽くなる。図４において、例えば６００Ｖ電圧に相
当する極等電位Ｅ１Ｈと５００Ｖ電圧に相当する中間等電位Ｅ１Ｍを考察する。
中間等電位Ｅ１Ｍは実施例において第一のトレンチのレベルになると停止し、極
等電位Ｅ１Ｈは第二のトレンチのレベルになると停止する。これはもちろん単に
本発明の理解を助けるための一例であり、トレンチの数は要求されるパラメータ
ーの数によって選択でき、特に絶縁体８に標準的に備えられる厚さと、素子に要
求される最高降伏電圧によって選択することができる。
【００３２】 基板１と領域６の間の接合、または領域１と絶縁壁２の間の接合、どちらの接
合に関連する最高等電位の拡張を考察するとしても、本発明は効果的である。言
い換えると、本発明は逆方向バイアスにおいても、順方向バイアスにおいても有
効である。
合に関連する最高等電位の拡張を考察するとしても、本発明は効果的である。言
い換えると、本発明は逆方向バイアスにおいても、順方向バイアスにおいても有
効である。
【００３３】 本発明によるトレンチはメタライゼーショントラックそれぞれの下にのみ実質
的に備えられると先に述べたが、前に説明したようなこれらのトレンチはＰ領域
６の外側部分とＰ絶縁壁２の内側部分の間の表面に延びるように体系的に備える
ことができる。従って、素子パターンと特にトラックの配置がたとえ変更された
としても、本発明による装置の効果はそのままである。
的に備えられると先に述べたが、前に説明したようなこれらのトレンチはＰ領域
６の外側部分とＰ絶縁壁２の内側部分の間の表面に延びるように体系的に備える
ことができる。従って、素子パターンと特にトラックの配置がたとえ変更された
としても、本発明による装置の効果はそのままである。
【図１】 従来技術による高電圧素子の簡単な限定領域の部分断面図である。
【図２Ａ】 従来技術による高電圧素子の簡単な限定領域の部分断面図である。
【図２Ｂ】 従来技術による高電圧素子の簡単な限定領域の部分断面図である。
【図３】 従来技術による高電圧素子の簡単な限定領域の部分断面図である。
【図４】 本発明による高電圧素子の簡単な限定領域の部分断面図である。
１ 基板 ２ 絶縁壁 ３、４ Ｐ型層 ５ Ｎ型層 ６、１１ Ｐ型領域 ８、１４ 絶縁層 １０ ストップチャンネル領域 １３ 浮遊電界プレート １５ 電界プレート ３１ トレンチ ３２ 絶縁体 Ｍ１、Ｍ２ メタライゼーション Ｅ１Ｌ、Ｅ１Ｈ、Ｅ２Ｌ、Ｅ２Ｈ 等電位面 Ｌ トラック
Claims (4)
- 【請求項１】 第二伝導型の絶縁壁（２）によって境界決定される第一伝導
型のシリコン基板の領域（１）に形成される高電圧パワー素子であって、パワー
素子は絶縁壁（２）に接続される第二伝導型の第一領域（３）を含む下部表面と
、第二伝導型の少なくとも一つの第二領域（４）を含む上部表面を有し、第一お
よび第二領域の間に高耐圧が、第二領域と基板の間の接合または絶縁壁と基板の
間の接合によって上部表面側で確保され、第二領域（４）と絶縁壁（２）の間の
基板上に延びる伝導トラック（Ｌ）が高電位であることが可能であるパワー素子
において、 トラック下の基板にトラックに垂直に延びるトレンチ（３１）の連続を含み、
各トレンチは絶縁体で充填されることを特徴とするパワー素子。 - 【請求項２】 各トレンチの深さが約３〜５μｍで、幅が約１．５〜３μｍ
であることを特徴とする、請求項１に記載のパワー素子。 - 【請求項３】 トレンチとトレンチの間隔が１０〜３０μｍあけられている
ことを特徴とする、請求項１に記載のパワー素子。 - 【請求項４】 トレンチが全素子表面上の基板に延びることを特徴とする、
請求項１に記載のパワー素子。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR98/13542 | 1998-10-23 | ||
| FR9813542A FR2785090B1 (fr) | 1998-10-23 | 1998-10-23 | Composant de puissance portant des interconnexions |
| PCT/FR1999/002576 WO2000025363A1 (fr) | 1998-10-23 | 1999-10-22 | Composant de puissance portant des interconnexions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=9532106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000578850A Abandoned JP2002528914A (ja) | 1998-10-23 | 1999-10-22 | 相互接続を有するパワー素子 |
Country Status (6)
| Country | Link |
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| EP (1) | EP1040523B1 (ja) |
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| DE102005047102B3 (de) * | 2005-09-30 | 2007-05-31 | Infineon Technologies Ag | Halbleiterbauelement mit pn-Übergang |
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| CN107078161A (zh) | 2014-08-19 | 2017-08-18 | 维西埃-硅化物公司 | 电子电路 |
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| US3821782A (en) * | 1971-01-14 | 1974-06-28 | J Hutson | High voltage semiconductor device with plural grooves |
| JPS55133569A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Semiconductor device |
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| JPH01293661A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 半導体装置 |
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| JPH03235367A (ja) | 1990-02-13 | 1991-10-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| US5430324A (en) | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
| JP2812093B2 (ja) | 1992-09-17 | 1998-10-15 | 株式会社日立製作所 | プレーナ接合を有する半導体装置 |
| JP3347188B2 (ja) | 1993-07-30 | 2002-11-20 | 日本ペイント株式会社 | 感光性レジストの電着塗装方法 |
| JP3959125B2 (ja) * | 1994-09-14 | 2007-08-15 | 株式会社東芝 | 半導体装置 |
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| GB2314206A (en) * | 1996-06-13 | 1997-12-17 | Plessey Semiconductors Ltd | Preventing voltage breakdown in semiconductor devices |
| GB9700923D0 (en) * | 1997-01-17 | 1997-03-05 | Philips Electronics Nv | Semiconductor devices |
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-
1998
- 1998-10-23 FR FR9813542A patent/FR2785090B1/fr not_active Expired - Fee Related
-
1999
- 1999-10-19 US US09/421,130 patent/US6583487B1/en not_active Expired - Lifetime
- 1999-10-22 WO PCT/FR1999/002576 patent/WO2000025363A1/fr active IP Right Grant
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- 1999-10-22 DE DE69939524T patent/DE69939524D1/de not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060628 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20080703 |