JP2002510859A - 弗素で被覆された半導体表面の作製方法 - Google Patents
弗素で被覆された半導体表面の作製方法Info
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Abstract
(57)【要約】
本発明によれば、弗素で被覆された半導体表面の作製方法が提供される。この本発明による方法は、次の工程：ａ）半導体基板を反応室中に準備する工程；ｂ）基板表面を水および／またはアルコールで湿潤させる工程；ｃ）弗素含有化合物を基板表面に導き、したがって弗素で被覆された清浄化半導体表面を作製する工程；ｄ）弗素含有化合物を反応室から除去する工程；およびｅ）弗素で被覆された清浄化半導体表面を、水少なくとも１０体積％およびアルコール少なくとも１０体積％を含有する混合物で湿潤させ、したがって所定量の弗素で被覆された清浄化半導体表面を作製する工程を有する。
Description
【０００１】 本発明は、弗素で被覆された半導体表面の作製方法に関する。殊に、本発明は
、その表面上で引き続いて所謂”ゲートオキサイド（Gateoxide）”または”ト
ンネルオキサイド（Tunneloxide）”を製造することができる、弗素で被覆され
た半導体表面の作製方法に関する。
、その表面上で引き続いて所謂”ゲートオキサイド（Gateoxide）”または”ト
ンネルオキサイド（Tunneloxide）”を製造することができる、弗素で被覆され
た半導体表面の作製方法に関する。
【０００２】 国際競争能力の維持もしくは高まりのために、一定の電子的機能の実現にかか
りうる費用は絶えず減少しており、したがって生産性の連続的な向上が必要とさ
れる。この生産性の向上は、なかんずく電子的機能の集積化を高めることによっ
て達成される。電子的機能の集積化の増大は、再び第１に個々の構成素子の構造
の進歩する縮小化によって達成される。この場合には、好都合な事情として、迅
速なスイッチの開閉ならびに僅かな損失効率による付加的な要件を同様に常に小
型の構造体の使用によって満たすことができるという事実を評価することができ
る。
りうる費用は絶えず減少しており、したがって生産性の連続的な向上が必要とさ
れる。この生産性の向上は、なかんずく電子的機能の集積化を高めることによっ
て達成される。電子的機能の集積化の増大は、再び第１に個々の構成素子の構造
の進歩する縮小化によって達成される。この場合には、好都合な事情として、迅
速なスイッチの開閉ならびに僅かな損失効率による付加的な要件を同様に常に小
型の構造体の使用によって満たすことができるという事実を評価することができ
る。
【０００３】 それに応じて、数多くの開発の目的は、常に小型の構造体の作製を安価に行な
うことができる新規方法を提供することである。この場合、作製方法は、一連の
条件を満たしていなければならない。即ち、一面で構成要素のパラメーターを望
ましい電子的機能に相応して最適化することが必要とされる。他面、構成素子の
寿命についてのこのパラメーターの十分な安定性を保証することが必要である。
残念なことに、個々の構成素子の電気的パラメーターに対して不利な作用を生じ
る一連の崩壊機構が存在する。
うことができる新規方法を提供することである。この場合、作製方法は、一連の
条件を満たしていなければならない。即ち、一面で構成要素のパラメーターを望
ましい電子的機能に相応して最適化することが必要とされる。他面、構成素子の
寿命についてのこのパラメーターの十分な安定性を保証することが必要である。
残念なことに、個々の構成素子の電気的パラメーターに対して不利な作用を生じ
る一連の崩壊機構が存在する。
【０００４】 この場合には、せいぜい試験される崩壊機構は、所謂”ＨＥ崩壊”（HE = Hot
Elektron）である。ＭＯＳトランジスタの動作の場合、ドレイン側のチャンネ
ルエッジに電解強さのピークが起こり、この電解強さのピークは、チャンネル電
子を限界速度付近まで促進しうる。この所謂”ホットエレクトロン”の幾つかは
、ゲート酸化物境界面で電位遮断を克服することができ、ゲート酸化物中に達し
うる。このゲート酸化物中で、この電子は、なかんずくＳｉ−Ｈ結合を破壊し、
したがって境界面状態を形成させうる。ｎチャンネルＭＯＳトランジスタの場合
、”ホットエレクトロン効果”は、なかんずくドレイン電流の崩壊の形で現われ
る。ｐチャンネルＭＯＳトランジスタの場合には、”ホットエレクトロン効果”
は、なかんずく有効なチャンネル長さの短縮の形で現われる。
Elektron）である。ＭＯＳトランジスタの動作の場合、ドレイン側のチャンネ
ルエッジに電解強さのピークが起こり、この電解強さのピークは、チャンネル電
子を限界速度付近まで促進しうる。この所謂”ホットエレクトロン”の幾つかは
、ゲート酸化物境界面で電位遮断を克服することができ、ゲート酸化物中に達し
うる。このゲート酸化物中で、この電子は、なかんずくＳｉ−Ｈ結合を破壊し、
したがって境界面状態を形成させうる。ｎチャンネルＭＯＳトランジスタの場合
、”ホットエレクトロン効果”は、なかんずくドレイン電流の崩壊の形で現われ
る。ｐチャンネルＭＯＳトランジスタの場合には、”ホットエレクトロン効果”
は、なかんずく有効なチャンネル長さの短縮の形で現われる。
【０００５】 ”ホットエレクトロン”によるトランジスタパラメータの崩壊と共に、トラン
ジスタパラメータの崩壊は、長時間に亘って続くゲート電圧の印加によって高め
られた温度（”バイアス温度応力”、ＢＴＳ）で殊にアナログスイッチ開閉機能
もしくは混合されたアナログ／デジタルスイッチ開閉機能の重要な役を演じる。
ジスタパラメータの崩壊は、長時間に亘って続くゲート電圧の印加によって高め
られた温度（”バイアス温度応力”、ＢＴＳ）で殊にアナログスイッチ開閉機能
もしくは混合されたアナログ／デジタルスイッチ開閉機能の重要な役を演じる。
【０００６】 アナログスイッチ開閉機能もしくは混合されたアナログ／デジタルスイッチ開
閉機能の場合、ＭＯＳトランジスタの若干は、しばしば作業点で動作し、この作
業点は、トランジスタの使用電圧の変化に対して極めて敏感に反応する。この作
業点は、ＭＯＳトランジスタの使用電圧をごく僅かだけ上廻るゲート電圧によっ
て特徴付けられている。それに応じて、ＭＯＳトランジスタの使用電圧内での小
さな変動は、作業点からＭＯＳトランジスタを通じて流れる電流中での比較的大
きな変動をも生じる。アナログスイッチ開閉機能の場合の典型的な使用は、それ
ぞれのＭＯＳトランジスタによってできるだけ良好に定義された電流を必要とす
るので、ＭＯＳトランジスタの使用電圧内でのこの種の変動は、一般に甘受する
ことができない。残念なことに、崩壊は、”バイアス温度応力”（ＢＴＳ）によ
って、アナログスイッチ開閉機能に対する前記の不利な作用を有する使用電圧の
変化をまねく。
閉機能の場合、ＭＯＳトランジスタの若干は、しばしば作業点で動作し、この作
業点は、トランジスタの使用電圧の変化に対して極めて敏感に反応する。この作
業点は、ＭＯＳトランジスタの使用電圧をごく僅かだけ上廻るゲート電圧によっ
て特徴付けられている。それに応じて、ＭＯＳトランジスタの使用電圧内での小
さな変動は、作業点からＭＯＳトランジスタを通じて流れる電流中での比較的大
きな変動をも生じる。アナログスイッチ開閉機能の場合の典型的な使用は、それ
ぞれのＭＯＳトランジスタによってできるだけ良好に定義された電流を必要とす
るので、ＭＯＳトランジスタの使用電圧内でのこの種の変動は、一般に甘受する
ことができない。残念なことに、崩壊は、”バイアス温度応力”（ＢＴＳ）によ
って、アナログスイッチ開閉機能に対する前記の不利な作用を有する使用電圧の
変化をまねく。
【０００７】 また、消去できるようにプログラミング可能な定数記憶装置（EPROM, EEPROM
）に関連して、電気的パラメーターの長時間安定性は、重要な役を演じる。この
定数記憶装置の場合、プログラミング可能な素子は、それぞれ電気的に絶縁され
た付加的なポリシリコンゲート（”floating gate”）を有するＭＯＳトランジ
スタである。プログラミングのために、このポリシリコンゲートは、薄手の酸化
物（トンネル誘電体）を通じて流れるトンネル電流で帯電される。トンネル電荷
キャリヤーは、他の境界面の状態を発生させ、このことは、酸化物の導電性の上
昇もしくはスルーホール電圧の減少を結果として生じる。これは、また動作の間
の記憶装置セルの故障をまねきうる。
）に関連して、電気的パラメーターの長時間安定性は、重要な役を演じる。この
定数記憶装置の場合、プログラミング可能な素子は、それぞれ電気的に絶縁され
た付加的なポリシリコンゲート（”floating gate”）を有するＭＯＳトランジ
スタである。プログラミングのために、このポリシリコンゲートは、薄手の酸化
物（トンネル誘電体）を通じて流れるトンネル電流で帯電される。トンネル電荷
キャリヤーは、他の境界面の状態を発生させ、このことは、酸化物の導電性の上
昇もしくはスルーホール電圧の減少を結果として生じる。これは、また動作の間
の記憶装置セルの故障をまねきうる。
【０００８】 この崩壊機構の回避のため、および長時間安定性の向上のために、一連の手段
が提案された。現在、”ＨＥ崩壊”に抗する有効な対抗手段としては、一般にＭ
ＯＳトランジスタのソース／ドレイン領域の所謂”ＬＤＤドーピング”（LDD＝
”Lightly Doped Drain”）が使用される。しかし、この”ＬＤＤドーピング”
は、付加的な処理過程を必要とし、このことは、製造費に不利な影響を及ぼす。
が提案された。現在、”ＨＥ崩壊”に抗する有効な対抗手段としては、一般にＭ
ＯＳトランジスタのソース／ドレイン領域の所謂”ＬＤＤドーピング”（LDD＝
”Lightly Doped Drain”）が使用される。しかし、この”ＬＤＤドーピング”
は、付加的な処理過程を必要とし、このことは、製造費に不利な影響を及ぼす。
【０００９】 アナログスイッチ開閉機能において”バイアス温度応力”によって惹起される
ドリフトの問題を解決するために、これまで一般に純粋なスイッチ開閉技術手段
が取られてきた。このスイッチ開閉技術手段は、長時間に亘って電圧がＭＯＳト
ランジスタのゲートに印加されることを回避する。しかし、記載されたスイッチ
開閉技術手段は、スイッチ開閉の設計を複雑にし、さらに付加的なチップ面積に
費用がかかり、この場合このチップ面積は、別の電子的スイッチ開閉機能には利
用され得ない。
ドリフトの問題を解決するために、これまで一般に純粋なスイッチ開閉技術手段
が取られてきた。このスイッチ開閉技術手段は、長時間に亘って電圧がＭＯＳト
ランジスタのゲートに印加されることを回避する。しかし、記載されたスイッチ
開閉技術手段は、スイッチ開閉の設計を複雑にし、さらに付加的なチップ面積に
費用がかかり、この場合このチップ面積は、別の電子的スイッチ開閉機能には利
用され得ない。
【００１０】 更に、長時間の安定性を向上させるために、微少量の弗素または塩素を酸化物
層中に導入することが提案された（P.J. Wright, K.C. Saraswat, "The Effect
of Fluorine in Silicon Dioxide Gate Dielectrics", IEEE Transactions on E
lectron Devices, Vol. 36, No. 5, May 1989またはI.C. Chen他, "Performance
and Reliability Enhancement for CVD Tungsten Polycided CMOS Transistors
due to Fluorine Incorporation in the Gate Oxide", IEEE Electron Device
Letters, Vol. 15, No. 9, September 1994）。
層中に導入することが提案された（P.J. Wright, K.C. Saraswat, "The Effect
of Fluorine in Silicon Dioxide Gate Dielectrics", IEEE Transactions on E
lectron Devices, Vol. 36, No. 5, May 1989またはI.C. Chen他, "Performance
and Reliability Enhancement for CVD Tungsten Polycided CMOS Transistors
due to Fluorine Incorporation in the Gate Oxide", IEEE Electron Device
Letters, Vol. 15, No. 9, September 1994）。
【００１１】 弗素を酸化物層中に導入するこれまでに使用された方法の場合には、弗素は、
酸化物層を通じて半導体境界面に拡散する。しかし、弗素の拡散によって、酸化
物層の構造は、酸化物層を通じてのドーピング物質の他の拡散がもはや十分に阻
止されないということにより損なわれる。これは、ゲート酸化物中への弗素また
は塩素の導入がもたらす多大な費用を正当化するために、例えばＨＥ崩壊のこう
して意図された減少では一般に不十分であるという結果を生じた。更に、酸化物
層を通じての弗素の拡散の場合には、最終的に半導体境界面に使用される弗素の
量が極めて不正確に確定されうる。それに応じて、この方法は、質量の完成には
通常使用されない。
酸化物層を通じて半導体境界面に拡散する。しかし、弗素の拡散によって、酸化
物層の構造は、酸化物層を通じてのドーピング物質の他の拡散がもはや十分に阻
止されないということにより損なわれる。これは、ゲート酸化物中への弗素また
は塩素の導入がもたらす多大な費用を正当化するために、例えばＨＥ崩壊のこう
して意図された減少では一般に不十分であるという結果を生じた。更に、酸化物
層を通じての弗素の拡散の場合には、最終的に半導体境界面に使用される弗素の
量が極めて不正確に確定されうる。それに応じて、この方法は、質量の完成には
通常使用されない。
【００１２】 従って、本発明の課題は、公知技術水準の記載された欠点を回避させるかまた
は緩和させる１つの方法を提供することである。殊に、本発明の課題は、その表
面上で引き続いて高品質の酸化物層を製造することができる、弗素で被覆された
半導体表面の作製方法を提供することであり、したがって酸化物層の崩壊の問題
は、技術的に解決することができるかまたは本質的に緩和することができる。
は緩和させる１つの方法を提供することである。殊に、本発明の課題は、その表
面上で引き続いて高品質の酸化物層を製造することができる、弗素で被覆された
半導体表面の作製方法を提供することであり、したがって酸化物層の崩壊の問題
は、技術的に解決することができるかまたは本質的に緩和することができる。
【００１３】 この課題は、請求項１に記載の方法によって解決される。更に、本発明の好ま
しい実施態様、構成および視点は、明細書中の従属請求項の記載および添付図面
から明らかである。
しい実施態様、構成および視点は、明細書中の従属請求項の記載および添付図面
から明らかである。
【００１４】 本発明によれば、弗素で被覆された表面の作製方法が提供される。本発明によ
る方法は、次の工程： ａ）半導体基板を反応室中に準備する工程； ｂ）基板表面を水および／またはアルコールで湿潤させる工程； ｃ）弗素含有化合物を基板表面に導き、したがって弗素で被覆された清浄化半導
体表面を作製する工程； ｄ）弗素含有化合物を反応室から除去する工程；および ｅ）弗素で被覆された清浄化半導体表面を、水少なくとも１０体積％およびアル
コール少なくとも１０体積％を含有する混合物で湿潤させ、したがって所定量の
弗素で被覆された清浄化半導体表面を作製する工程 を有する。
る方法は、次の工程： ａ）半導体基板を反応室中に準備する工程； ｂ）基板表面を水および／またはアルコールで湿潤させる工程； ｃ）弗素含有化合物を基板表面に導き、したがって弗素で被覆された清浄化半導
体表面を作製する工程； ｄ）弗素含有化合物を反応室から除去する工程；および ｅ）弗素で被覆された清浄化半導体表面を、水少なくとも１０体積％およびアル
コール少なくとも１０体積％を含有する混合物で湿潤させ、したがって所定量の
弗素で被覆された清浄化半導体表面を作製する工程 を有する。
【００１５】 本発明方法によって、一面で酸化物残滓によって清浄化された半導体表面が得
られる。この種の酸化物残滓は、例えば半導体表面の天然の酸化または先行した
処理工程の酸化物残基によって惹起されうる。本発明による方法の清浄化の作用
によって、いまや他の層が高品質で施こされていてよい半導体表面が得られる。
られる。この種の酸化物残滓は、例えば半導体表面の天然の酸化または先行した
処理工程の酸化物残基によって惹起されうる。本発明による方法の清浄化の作用
によって、いまや他の層が高品質で施こされていてよい半導体表面が得られる。
【００１６】 本発明による方法によれば、他面、広い範囲内で自由に選択可能な量の弗素は
、半導体表面上にもたらすことができる。有利に熱的に活性化された酸化による
酸化物層の引続く製造の場合には、弗素を酸化物中ならびに半導体境界面に導入
するという効果が利用される。即ち、本発明による方法の終結時には、弗素を、
そのつどの使用にとって最適な濃度で正確に、安定化作用に必要とされる個所で
これまでに公知の不利な随伴現象なしに有することができる。作製すべき構造素
子の種類に依存して弗素濃度を自由に選択することができる方法によれば、不飽
和の結合を飽和させるためにごく僅かな弗素を導入することは、回避されるか、
もしくは多量すぎる弗素を導入することは、回避され、したがって酸化物の構造
は、損なわれる。
、半導体表面上にもたらすことができる。有利に熱的に活性化された酸化による
酸化物層の引続く製造の場合には、弗素を酸化物中ならびに半導体境界面に導入
するという効果が利用される。即ち、本発明による方法の終結時には、弗素を、
そのつどの使用にとって最適な濃度で正確に、安定化作用に必要とされる個所で
これまでに公知の不利な随伴現象なしに有することができる。作製すべき構造素
子の種類に依存して弗素濃度を自由に選択することができる方法によれば、不飽
和の結合を飽和させるためにごく僅かな弗素を導入することは、回避されるか、
もしくは多量すぎる弗素を導入することは、回避され、したがって酸化物の構造
は、損なわれる。
【００１７】 しかし、本発明による方法は、酸化物層の製造に減縮されるものではない。弗
素で被覆された表面上には、例えば半導体エピタキシー層が施こされていてもよ
い。この場合、清浄化されかつ弗素で状態調節された表面は、エピタキシー層の
均質な成長を保証する。
素で被覆された表面上には、例えば半導体エピタキシー層が施こされていてもよ
い。この場合、清浄化されかつ弗素で状態調節された表面は、エピタキシー層の
均質な成長を保証する。
【００１８】 好ましくはアルコールとして、メタノールまたはエタノールが使用される。更
に、弗素含有化合物としてＨＦガスを使用することは、好ましい。
に、弗素含有化合物としてＨＦガスを使用することは、好ましい。
【００１９】 １つの好ましい実施態様によれば、基板表面の湿潤化は、水およびアルコール
を水蒸気もしくはアルコール蒸気の形で基板表面に供給することにより行なわれ
る。
を水蒸気もしくはアルコール蒸気の形で基板表面に供給することにより行なわれ
る。
【００２０】 好ましくは、工程ｂ）の後に、反応室内の圧力は低下され、したがって薄手の
湿潤層、例えば１〜２つの単層が基板表面上に残存する。即ち、引続く清浄化反
応のために十分に定義された条件が生じる。
湿潤層、例えば１〜２つの単層が基板表面上に残存する。即ち、引続く清浄化反
応のために十分に定義された条件が生じる。
【００２１】 更に、弗素含有化合物を圧力の低下によって反応室から除去することは、好ま
しく、この場合有利には、水および／またはアルコールならびに基板の表面の清
浄化の際に生成される反応生成物も基板表面から除去される。
しく、この場合有利には、水および／またはアルコールならびに基板の表面の清
浄化の際に生成される反応生成物も基板表面から除去される。
【００２２】 高いかまたは極めて高い弗素濃度が清浄化された半導体表面上で必要とされる
場合、引続きＨＦガスならびにオゾンおよび／または酸素を弗素で被覆された清
浄化半導体表面に導くことは、好ましい。
場合、引続きＨＦガスならびにオゾンおよび／または酸素を弗素で被覆された清
浄化半導体表面に導くことは、好ましい。
【００２３】 次に、本発明を図面につき詳説する。
【００２４】 図１に示されたクラスタツール１０は、４つの加工室１１〜１４を含み、この
場合異なる加工過程は、シリコンウェファーを用いて行なわれることができる。
更に、シリコンウェファーの送り込みもしくは送り出しのために、クラスタツー
ル１０は、所謂ロードロック（Loadlock）１５および１６を有する。クラスタツ
ール内で、シリコンウェファーは、定義された条件下でロボットアーム１７によ
って個々の加工室１１〜１４に運搬される。
場合異なる加工過程は、シリコンウェファーを用いて行なわれることができる。
更に、シリコンウェファーの送り込みもしくは送り出しのために、クラスタツー
ル１０は、所謂ロードロック（Loadlock）１５および１６を有する。クラスタツ
ール内で、シリコンウェファーは、定義された条件下でロボットアーム１７によ
って個々の加工室１１〜１４に運搬される。
【００２５】 この場合、加工室１１は、本発明による方法の実施のために設けられている。
そのために、加工室１１は、約４０℃の温度に維持される。これは、例えば温度
制御される組み込まれた水循環路（図示されていない）を通して行なわれる。加
工室１１中の場合によっては存在する石英ウィンドウは、適当な空気流によって
前記温度に維持されることができる。
そのために、加工室１１は、約４０℃の温度に維持される。これは、例えば温度
制御される組み込まれた水循環路（図示されていない）を通して行なわれる。加
工室１１中の場合によっては存在する石英ウィンドウは、適当な空気流によって
前記温度に維持されることができる。
【００２６】 シリコンウェファーは、ロボットアーム１７によって加工室１１中に導入され
、加工室１１内に置かれる。そこで、シリコンウェファーは、ＩＲ燈によって同
様に約４０℃に加熱される。
、加工室１１内に置かれる。そこで、シリコンウェファーは、ＩＲ燈によって同
様に約４０℃に加熱される。
【００２７】 本例の場合には、本発明による方法は、ゲートオキサイドの製造を準備するた
めに使用される。従って、通常、既に絶縁、例えばLOCOS絶縁もしくはSTI絶縁（
STI = shallow trench isolation）は、シリコン基板上に存在するかもしくはシ
リコン基板内に存在する。この先行する処理過程によって、一般になお酸化物残
基は、シリコン表面上に存在し、この場合このシリコン表面は、薄手のゲートオ
キサイドの後続の製造を阻止することになるであろう。
めに使用される。従って、通常、既に絶縁、例えばLOCOS絶縁もしくはSTI絶縁（
STI = shallow trench isolation）は、シリコン基板上に存在するかもしくはシ
リコン基板内に存在する。この先行する処理過程によって、一般になお酸化物残
基は、シリコン表面上に存在し、この場合このシリコン表面は、薄手のゲートオ
キサイドの後続の製造を阻止することになるであろう。
【００２８】 従って、シリコン表面の清浄化および状態調節のために、窒素中のメタノール
蒸気と水蒸気との混合物２ｓｌｍは、５００ミリバールの圧力で６０秒間シリコ
ン表面に導かれる。この場合、メタノール蒸気もしくは水蒸気は、それぞれ約３
０℃に維持されている２個の所謂”窒素バブラー（Stickstoff-Bubbler）”によ
って加工室１１中に導入される。相応して、ディスク表面上には、薄手の液体被
膜が形成され、この液体被膜は、ディスク表面を湿潤させる。
蒸気と水蒸気との混合物２ｓｌｍは、５００ミリバールの圧力で６０秒間シリコ
ン表面に導かれる。この場合、メタノール蒸気もしくは水蒸気は、それぞれ約３
０℃に維持されている２個の所謂”窒素バブラー（Stickstoff-Bubbler）”によ
って加工室１１中に導入される。相応して、ディスク表面上には、薄手の液体被
膜が形成され、この液体被膜は、ディスク表面を湿潤させる。
【００２９】 その後に、この加工室中の圧力は、約１００ミリバールに減少され、引続きＨ
Ｆガス１００ｓｃｃｍ（standard cubic centimeters per minute：標準ｃｍ3／
分）は、４０℃に加熱されたガス導管を通じて加工室１１中に導入される。この
場合、圧力は、１００ミリバールに一定に維持される。３０〜６０秒の後、場合
によっては存在する酸化物残基もしくは天然の酸化物は、エッチングによって殆
んど完全に除去されている。この場合には、次の反応： ＳｉＯ2（ｓ）＋４ＨＦ（ｇ）→ＳｉＦ4（ｇ）＋２Ｈ2Ｏ が生じ、この場合この反応は、アルコールおよび水のＯＨ-基の存在によって促
進される。
Ｆガス１００ｓｃｃｍ（standard cubic centimeters per minute：標準ｃｍ3／
分）は、４０℃に加熱されたガス導管を通じて加工室１１中に導入される。この
場合、圧力は、１００ミリバールに一定に維持される。３０〜６０秒の後、場合
によっては存在する酸化物残基もしくは天然の酸化物は、エッチングによって殆
んど完全に除去されている。この場合には、次の反応： ＳｉＯ2（ｓ）＋４ＨＦ（ｇ）→ＳｉＦ4（ｇ）＋２Ｈ2Ｏ が生じ、この場合この反応は、アルコールおよび水のＯＨ-基の存在によって促
進される。
【００３０】 エッチング後、圧力は、加工室内で０．５ミリバール未満の値に減少され、し
たがってＨＦガスは、加工室から除去される。引続き、窒素中の水蒸気とアルコ
ール蒸気との混合物２ｓｌｍ（standard liters per minute：標準ｌ／分）は、
５００ミリバールの圧力で６０秒間、清浄化されたシリコン表面に導かれる。こ
の場合には、含水量を高く（最大で９０％）選べば選ぶほど、シリコン表面上に
残存する弗素濃度は、ますます高くなると云える。従って、殆んど完全に清浄化
されたシリコン表面が得られ、このシリコン表面の最上層は、１％未満ないし３
０％が弗素で被覆されている。
たがってＨＦガスは、加工室から除去される。引続き、窒素中の水蒸気とアルコ
ール蒸気との混合物２ｓｌｍ（standard liters per minute：標準ｌ／分）は、
５００ミリバールの圧力で６０秒間、清浄化されたシリコン表面に導かれる。こ
の場合には、含水量を高く（最大で９０％）選べば選ぶほど、シリコン表面上に
残存する弗素濃度は、ますます高くなると云える。従って、殆んど完全に清浄化
されたシリコン表面が得られ、このシリコン表面の最上層は、１％未満ないし３
０％が弗素で被覆されている。
【００３１】 その後に、加工室１１中の圧力は、再び０．５ミリバール未満の値に減少され
、したがって水およびアルコールは、シリコン表面の蒸発によって除去される。
、したがって水およびアルコールは、シリコン表面の蒸発によって除去される。
【００３２】 即ち、本発明による方法の終結時には、弗素は、それぞれの使用に最適な濃度
で、安定化作用に必要とされる個所に正確に存在する。作製すべき構造素子の種
類に依存して弗素濃度を自由に選択することができる方法によれば、不飽和の結
合をシリコン／酸化シリコン界面で飽和させるためにごく僅かな弗素を導入する
ことは、回避されるか、もしくは多量すぎる弗素を導入することは、回避され、
したがって次に製造すべき酸化物の構造は、損なわれる。
で、安定化作用に必要とされる個所に正確に存在する。作製すべき構造素子の種
類に依存して弗素濃度を自由に選択することができる方法によれば、不飽和の結
合をシリコン／酸化シリコン界面で飽和させるためにごく僅かな弗素を導入する
ことは、回避されるか、もしくは多量すぎる弗素を導入することは、回避され、
したがって次に製造すべき酸化物の構造は、損なわれる。
【００３３】 使用のために、シリコン表面での弗素の特に高い濃度が必要とされる場合には
、これは、弗素含有化合物を用いての次の処理過程によって調節されてよい。
、これは、弗素含有化合物を用いての次の処理過程によって調節されてよい。
【００３４】 そのために、好ましくは、オゾンと酸素との混合物（この混合物に対するオゾ
ン含量０．５％〜１５％）ならびにＨＦガスは、約４０℃〜７００℃の温度およ
び約１０００ミリバールの圧力で加工室１１中に導入される。それによって、高
い弗素濃度を有する極めて薄手の酸化物層が製造される。
ン含量０．５％〜１５％）ならびにＨＦガスは、約４０℃〜７００℃の温度およ
び約１０００ミリバールの圧力で加工室１１中に導入される。それによって、高
い弗素濃度を有する極めて薄手の酸化物層が製造される。
【００３５】 また、酸素およびＨＦガスは、７００℃を上廻る高められた温度で加工室１１
中に導入されてよい。それによって、同様に高い弗素濃度を有する極めて薄手の
酸化物層が製造される。
中に導入されてよい。それによって、同様に高い弗素濃度を有する極めて薄手の
酸化物層が製造される。
【００３６】 シリコン表面の清浄化および状態調節が終結した場合には、シリコンウェファ
ーは、ロボットアーム１７によって加工室から取り出され、例えば加工室１２に
もたらされ、この加工室内で熱的酸化またはＣＶＤ析出によって薄手のゲートオ
キサイド層が製造される。
ーは、ロボットアーム１７によって加工室から取り出され、例えば加工室１２に
もたらされ、この加工室内で熱的酸化またはＣＶＤ析出によって薄手のゲートオ
キサイド層が製造される。
【図１】 本発明による方法を実施するための所謂”クラスタツールズ（Cluster Tools
）”を略図。
）”を略図。
１０ クラスタツール、 １１ 加工室、 １２ 加工室、 １３ 加工室、
１４ 加工室、 １５ ロードロック、 １６ ロードロック、 １７ ロボ
ットアーム
１４ 加工室、 １５ ロードロック、 １６ ロードロック、 １７ ロボ
ットアーム
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月１４日（２０００．３．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 従って、本発明の課題は、公知技術水準の記載された欠点を回避させるかまた
は緩和させる１つの方法を提供することである。殊に、本発明の課題は、その表
面上で引き続いて高品質の酸化物層を製造することができる、弗素で被覆された
半導体表面の作製方法を提供することであり、したがって酸化物層の崩壊の問題
は、技術的に解決させることができるかまたは本質的に緩和させることができる
。 米国特許第５１８１９８５号明細書には、半導体の清浄化法が記載されており
、この場合半導体基板の表面には、繰り返し水蒸気および形成された弗素蒸気が
供給され、引続き半導体表面は水で洗浄される。 米国特許第５０９８８６６号明細書には、酸化物再エッチング法が記載されて
おり、この場合エッチングのために特に弗化水素が供給される。 米国特許第５０２２９６１号明細書には、半導体表面を清浄化する方法が記載
されており、この場合弗化水素およびアルコールは、基板表面と接触される。こ
の方法の場合、薄手のアルコール層は、基板表面上に残存する。このアルコール
層は、意図しない酸化からの保護のために使用され、必要な場合には、再び除去
されうる。 この方法によって弗素層を基板表面上に施こす場合には、一面で不飽和結合を
飽和させる目的で導入される弗素が少なすぎることを回避させ、他面、酸化物構
造が損なわれうる多量の弗素が導入されることを回避させるために、弗素の濃度
を調節することができることは、望ましい。
は緩和させる１つの方法を提供することである。殊に、本発明の課題は、その表
面上で引き続いて高品質の酸化物層を製造することができる、弗素で被覆された
半導体表面の作製方法を提供することであり、したがって酸化物層の崩壊の問題
は、技術的に解決させることができるかまたは本質的に緩和させることができる
。 米国特許第５１８１９８５号明細書には、半導体の清浄化法が記載されており
、この場合半導体基板の表面には、繰り返し水蒸気および形成された弗素蒸気が
供給され、引続き半導体表面は水で洗浄される。 米国特許第５０９８８６６号明細書には、酸化物再エッチング法が記載されて
おり、この場合エッチングのために特に弗化水素が供給される。 米国特許第５０２２９６１号明細書には、半導体表面を清浄化する方法が記載
されており、この場合弗化水素およびアルコールは、基板表面と接触される。こ
の方法の場合、薄手のアルコール層は、基板表面上に残存する。このアルコール
層は、意図しない酸化からの保護のために使用され、必要な場合には、再び除去
されうる。 この方法によって弗素層を基板表面上に施こす場合には、一面で不飽和結合を
飽和させる目的で導入される弗素が少なすぎることを回避させ、他面、酸化物構
造が損なわれうる多量の弗素が導入されることを回避させるために、弗素の濃度
を調節することができることは、望ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】 本発明によれば、弗素で被覆された表面の作製方法が提供される。本発明によ
る方法は、次の工程： ａ）半導体基板を反応室中に準備する工程； ｂ）基板表面を水および／またはアルコールで湿潤させる工程； ｃ）弗素含有化合物を基板表面に導き、したがって弗素で被覆された清浄化半導
体表面を作製する工程； ｄ）弗素含有化合物を反応室から除去する工程；および ｅ）弗素で被覆された清浄化半導体表面を、水少なくとも１０体積％およびアル
コール少なくとも１０体積％を含有する混合物で湿潤させ、したがって所定量の
弗素で被覆された清浄化半導体表面を作製する工程、この場合には、前記混合物
中の含水量を高く選べば選ぶほど、この清浄化半導体表面上での弗素の所定量は
ますます少なくなり； ｆ）水およびアルコールを半導体表面から除去する工程 を有する。
る方法は、次の工程： ａ）半導体基板を反応室中に準備する工程； ｂ）基板表面を水および／またはアルコールで湿潤させる工程； ｃ）弗素含有化合物を基板表面に導き、したがって弗素で被覆された清浄化半導
体表面を作製する工程； ｄ）弗素含有化合物を反応室から除去する工程；および ｅ）弗素で被覆された清浄化半導体表面を、水少なくとも１０体積％およびアル
コール少なくとも１０体積％を含有する混合物で湿潤させ、したがって所定量の
弗素で被覆された清浄化半導体表面を作製する工程、この場合には、前記混合物
中の含水量を高く選べば選ぶほど、この清浄化半導体表面上での弗素の所定量は
ますます少なくなり； ｆ）水およびアルコールを半導体表面から除去する工程 を有する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス グラッスル ドイツ連邦共和国 ミュンヘン フリード リッヒ−エンゲルス−ボーゲン 12 (72)発明者 バルバラ フレッシュレ ドイツ連邦共和国 ドルンシュタット ジ ルヒェンヴェーク ４ (72)発明者 マルティン ケルバー ドイツ連邦共和国 ミュンヘン フローラ シュトラーセ 42 (72)発明者 アレクサンダー マットイス ドイツ連邦共和国 ミュンヘン ゴルトラ ウテンヴェーク １ Ｆターム(参考） 5F058 BA20 BC02 BE10 BF55 BF62 BF65 BJ01
Claims (7)
- 【請求項１】 次の工程： ａ）半導体基板を反応室中に準備する工程； ｂ）基板表面を水および／またはアルコールで湿潤させる工程； ｃ）弗素含有化合物を基板表面に導き、したがって弗素で被覆された清浄化半導
体表面を作製する工程； ｄ）弗素含有化合物を反応室から除去する工程；および ｅ）弗素で被覆された清浄化半導体表面を、水少なくとも１０体積％およびアル
コール少なくとも１０体積％を含有する混合物で湿潤させ、したがって所定量の
弗素で被覆された清浄化半導体表面を作製する工程 を有する、弗素で被覆された表面の作製方法。 - 【請求項２】 アルコールとしてメタノールまたはエタノールを使用する、
請求項１記載の方法。 - 【請求項３】 弗素含有化合物としてＨＦガスを使用する、請求項１または
２記載の方法。 - 【請求項４】 水およびアルコールを水蒸気もしくはアルコール蒸気の形で
基板表面上に供給する、請求項１から３までのいずれか１項に記載の方法。 - 【請求項５】 工程ｂ）の後で反応室中の圧力を低下させ、したがって薄手
の湿潤層だけを基板表面上に留める、請求項１から４までのいずれか１項に記載
の方法。 - 【請求項６】 弗素含有化合物を圧力の低下によって反応室から除去し、こ
の場合には、有利に水および／またはアルコールならびに基板表面の清浄化の際
に生じる反応生成物をも基板表面から除去する、請求項１から５までのいずれか
１項に記載の方法。 - 【請求項７】 引続きＨＦガスならびにオゾンおよび／または酸素を弗素で
被覆された清浄化半導体表面に導く、請求項１から６までのいずれか１項に記載
の方法。
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|---|---|---|---|
| DE19813757.5 | 1998-03-27 | ||
| DE19813757A DE19813757C2 (de) | 1998-03-27 | 1998-03-27 | Verfahren zur Herstellung einer mit Fluor belgten Halbleiteroberfläche |
| PCT/DE1999/000819 WO1999050896A1 (de) | 1998-03-27 | 1999-03-19 | Verfahren zur herstellung einer mit fluor belegten halbleiteroberfläche |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| DE3823765A1 (de) * | 1988-07-13 | 1990-01-18 | Wacker Chemitronic | Verfahren zur konservierung der oberflaeche von siliciumscheiben |
| US5098866A (en) * | 1988-12-27 | 1992-03-24 | Texas Instruments Incorporated | Method for reducing hot-electron-induced degradation of device characteristics |
| JPH02290050A (ja) * | 1989-02-23 | 1990-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5022961B1 (en) * | 1989-07-26 | 1997-05-27 | Dainippon Screen Mfg | Method for removing a film on a silicon layer surface |
| ATE109924T1 (de) | 1989-11-03 | 1994-08-15 | Asm Int | Verfahren zum ätzen von halbleiterscheiben mit halogenid in gegenwart von wasser. |
| US5306672A (en) * | 1991-10-17 | 1994-04-26 | Nec Corporation | Method of manufacturing a semiconductor device wherein natural oxide film is removed from the surface of silicon substrate with HF gas |
| JPH05226480A (ja) * | 1991-12-04 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JP3084497B2 (ja) | 1992-03-25 | 2000-09-04 | 東京エレクトロン株式会社 | ＳｉＯ２膜のエッチング方法 |
| US5234540A (en) | 1992-04-30 | 1993-08-10 | Submicron Systems, Inc. | Process for etching oxide films in a sealed photochemical reactor |
| JP2896268B2 (ja) * | 1992-05-22 | 1999-05-31 | 三菱電機株式会社 | 半導体基板の表面処理装置及びその制御方法 |
| US5571576A (en) * | 1995-02-10 | 1996-11-05 | Watkins-Johnson | Method of forming a fluorinated silicon oxide layer using plasma chemical vapor deposition |
| JPH0969509A (ja) * | 1995-09-01 | 1997-03-11 | Matsushita Electron Corp | 半導体ウェーハの洗浄・エッチング・乾燥装置及びその使用方法 |
| US5683946A (en) * | 1995-12-01 | 1997-11-04 | National Science Counsil | Method for manufacturing fluorinated gate oxide layer |
| US5851303A (en) * | 1996-05-02 | 1998-12-22 | Hemlock Semiconductor Corporation | Method for removing metal surface contaminants from silicon |
| DE19752218A1 (de) * | 1996-11-26 | 1998-07-02 | Max Planck Gesellschaft | Verfahren zur Adhäsionsvermeidung an einer Halbleiteroberfläche, Halbleiterwafer und mikromechanische Struktur |
| US6125859A (en) * | 1997-03-05 | 2000-10-03 | Applied Materials, Inc. | Method for improved cleaning of substrate processing systems |
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