JP2002503371A - 多数決用ハードウエア設計と、多数決の試験および保守 - Google Patents

Abstract

(57)【要約】 本発明は、多数決に関する。いくつかの入力信号は、各信号ごとに１つある別別の監視装置によって個別に監視される。各監視装置は、監視された信号の状態を表す制御信号を発生する。発生した制御信号は、レベル制御装置に送られる。レベル制御装置は、制御信号に従って多数決装置に対する入力レベルを調整する。レベル制御装置１３は、障害になっている信号の代わりに多数決論理に送られる特定の論理レベルの信号を選択する。これらのいわゆる置換用信号の論理レベルは、置換用信号が残りの正しい信号に障害を発生させないように選択される。さらに多数決された出力信号を監視してアラームを選択的に発生する。多数決機能は、第１の手順に従って入力信号を停止させることによって試験され、このためアラームを発生する。第２の手順に従って入力信号を停止させることによりアラームは、回避される。

Description

【発明の詳細な説明】 多数決用ハードウエア設計と、 多数決の試験および保守 発明の技術分野 本発明は、一般に信号の多数決に関し、特に多数決回路と多数決動作の試験お よび保守に関する。 発明の背景 多数決は、多くの技術分野における広範な技術的用途で頻繁に使用される。多 数決は、特に耐障害性の高いシステム、すなわち冗長システムで非常に重要であ る。かかるシステムの例は、クロック発生システムおよびデータ処理システムで ある。 一般に、多数決回路は、複数の論理入力信号を受け取って、その入力信号の多 数決を表す論理型出力信号を発生する。三入力信号のケースでは、一般に多数決 は、簡単なブール代数の式、（A AND B）OR（A AND C）OR（B AND C）に従って 実行される。ここで、Ａ、Ｂ、Ｃは、多数決回路に入力される信号の論理レベル を表す。入力信号の３つがすべてある場合、３つの入力信号の過半数が高レベル であるときは、多数決回路は、多数決された出力信号を高レベルに設定し、それ 以外の場合は、出力信号は低レベルに設定される。ただ１つの欠陥入力信号のケ ースでも、多数決回路は、正確な出力信号を発生することができる。 しかし、従来の多数決回路は、２つ以上の欠陥入力信号を処理する場合、特に 入力信号が周期的である場合には、効率の点で問題がある。 １９８６年４月１５日付けでイシイ（Ishii）ほかに発行された米国特許第4,5 83,224号明細書は、冗長制御に関連しており、多数決論理を使用する耐障害性の 高い冗長制御に特に関連している。ただ１つの多数決された制御信号を発生する ために、３つの同じ信号プロセッサからの３つの制御信号が多数決動作に使用さ れる冗長制御システムが開示されている。多数決された制御信号は、原子力発電 所のような装置やシステムを制御するために使用される。制御信号は、相互 に比較され、制御信号の１つが他の制御信号と異なる場合、その異なる制御信号 は、異常であるとみなされ、その異常信号に対応するエラー検出信号が発生する 。また、所定のレベル「０」または「１」に設定された信号を発生する手段も設 けられている。交換装置は、制御信号、エラー検出信号および設定された信号を 受信し、エラー検出信号に関連しない制御信号を多数決論理回路に送り、異常な 制御信号の代わりに、設定された信号を多数決論理回路に送る。多数決論理に対 する三入力の１つが「１」に設定されたレベルに固定されている場合、この論理 回路は、残りの入力が加えられたＯＲゲートと等価である。反対に、三入力の１ つが「０」に設定されたレベルに固定されている場合、この論理回路は、残りの 入力が加えられたＡＮＤゲートと等価である。 米国特許第4,583,224号明細書の制御システムは、静的信号に対して特定化さ れており、異常な制御信号の代わりに使用すべき論理レベルを「０」または「１ 」に事前に決定することによってのみ、３つの制御チャネルの２つに故障が発生 した後もフェイルセーフ動作を続けることができることは、明らかである。 発明の要約 本発明の一般的な目的は、信号の多数決に使用するための改善された強靭なハ ードウエア設計を提供することである。 特に、多数決動作を制御して欠陥入力信号を訂正する回路を提供することであ る。多数決動作は、１つ以上の入力信号に欠陥があったとしても、正しく定義さ れた正確な出力信号が発生するように機能しなければならない。一例として、ク ロック信号のような動的信号、すなわち、周期信号に対して多数決動作が実行さ れ、１つ以上のクロック信号が停止した場合、入力クロック信号が高または低論 理レベルで停止したとしても、正確な出力クロックが発生しなければならない。 別の目的は、改善された多数決ハードウエア設計に基づいて、クロック発生シ ステムと対応する方法とを提供することである。 本発明のさらに別の目的は、多数決動作の試験と保守をできるようにすること である。この目的に対して、対応する装置とともに、多数決動作の試験方法と保 守方法が提供されている。保守のためには、システムに障害を発生させずに、多 数決動作機能が実際に機能することをチェックできることが望ましい。 添付の請求の範囲の中で定義されているように、これらの各種目的は、本発明 によって解決される。 本発明は、以下に示す利点、すなわち、 − 強靱な多数決機能、 − 多数決論理が使用される電気通信交換機におけるクロックシステムのように 、障害や誤動作の影響を受けにくいシステム、 − 障害を発生させずに保守試験を実行することができるので、この種の試験を 頻繁に実行できるだけでなく、定期的に実行することさえ可能である点、 − 信頼性とサービス稼働率の改善、 を備える。 本発明が提供する他の利点は、本発明の実施例の説明を読めば理解される。 図面の詳細な説明 新しい特徴と確信する本発明の特長は、添付の請求の範囲に記述されている。 しかし、本発明の他の特徴や利点と同様、添付の図面とともに、以下の特定の実 施例に関する詳細な説明を参照することにより、本発明自体を最も良く理解でき る。図面中、 図１は、本発明による交換機の集積回路内のクロックシステム全体の関連部分 を示す模式的回路図、 図２は、本発明によるクロック監視回路の模式的回路図、 図３は、図２のクロック監視回路の動作に含まれる信号の模式的タイムチャー ト、 図４は、本発明によるレベル制御装置と多数決装置の模式的回路図、 図５は、本発明による多数決動作の方法に関する模式的フローチャート、 図６は、本発明による多数決されたクロックの監視装置の模式的回路図、 図７Ａ〜図７Ｃは、多数決されたクロック信号の位相がずれた場合の図６の多 数決されたクロックの監視回路の動作に含まれる信号の模式的タイムチャート、 図８は、訂正機能のある多数決回路の多数決機能を試験するための方法に関す る模式的フローチャートである。 本発明の実施例の詳細な説明 上述のように、一般に、多数決動作は、多くの技術分野で利用できるとともに 、異なる入力信号にも利用できる。しかし、以下の記述では、判りやすい例を参 照して本発明を説明する。さらに特定の技術的用途、すなわち、電気通信交換機 のクロックおよび同期信号発生システムに関連して本発明を説明する。勿論、本 発明は、この特定の実施例に限定されないことは理解される。 通常、電気通信交換機は、交換機回路にクロック信号と同期信号を供給するク ロック発生システムを含む。安全および信頼性の要求を満たすために、通常、ク ロック発生システムには、冗長度がある。クロック発生システムの冗長度は、複 数のクロック発生装置を使用することによって保証される。換言すると、クロッ ク発生装置は、複合化されており、二重化または三重化されているのが普通であ る。これらのクロック発生装置は、クロック・モジュールと呼ばれる。一例とし て、電気通信交換機には、３つの独立なクロック・モジュールがあると想定する 。各クロック・モジュールは、クロック信号と低周波の同期信号を発生する。普 通、３つのクロック信号と３つの同期信号とから主クロック信号と主同期信号を つくることが望ましい。このためには、多数決論理を使用することが適切である 。 本発明による考え方は、クロック信号と同期信号に対しては基本的に同じであ るから、主としてクロック信号の多数決について本発明を説明する。 以下の記述で、４ＭＨｚのクロック信号と記述される場合、この信号は、実際 には４．０９６ＭＨｚのクロック信号のことである。同様に、２４ＭＨｚのクロ ック信号は、２４．５７６ＭＨｚのクロック信号のことであり、４８ＭＨｚのク ロック信号は４９．１５２ＭＨｚのクロック信号のことである。 本開示全体を通して、「フリップフロップ」という用語は、従来のデータ用フ リップフロップを指す。 図の中で、記号、SIGNAL［x:0］(ここでｘは正の整数)は、ｘ＋１ビットの信 号を示す。 改善された多数決用ハードウエア設計 本発明の第１の特徴は、改善された強靱な多数決用ハードウエア設計に関する 。本発明の第１の発明を詳細に説明する前に、改善されたハードウエア設計の全 体的考え方を簡単に説明する。本発明によれば、クロック・モジュールから到着 す るクロック信号は、クロック信号が正常に動作しているか否かを知るために、各 クロック信号ごとに１つの別々のクロック監視装置によって監視される。各クロ ック監視装置は、そのクロック監視装置に対応するクロック信号が停止したか否 かを検出して、監視したクロック信号の状態を表す制御信号を発生する。一例と して、論理レベルが「１」の制御信号は、停止したか欠陥のあるクロック信号を 表し、論理レベルが「０」の制御信号は、正確で正しく定義されたクロック信号 を表す。発生した制御信号は、レベル制御装置に送られる。レベル制御装置は、 この制御信号に従って、多数決装置に対する入力レベルを制御する。レベル制御 装置は、オン・オフすることを停止したクロック信号の代わりに、多数決論理に 送られる特定の論理レベルの信号を選択する。これらのいわゆる置換用信号の特 定の論理レベルは、置換用信号が、残りの正確なクロック信号に障害を発生させ ないように選択される。このように、２つ以上のクロック信号が停止しても、多 数決は、良好に機能する。 このレベル制御装置は、多数決装置が実際の多数決を実行する前に欠陥クロッ ク信号を訂正するので、この意味では、この改善された多数決ハードウエア設計 には、事前に訂正する機能がある。 本発明による改善された多数決回路の明らかな利点は、クロック信号が高また は低論理レベルで停止したとしても、本多数決回路は、２つの停止したクロック 信号を処理できることである。この点に関する本発明の多数決回路は、クロック 信号および同期信号のような動的信号、すなわち、周期的入力信号に特定化され ている。 本発明のよりよい理解のため、判りやすい例を参照して本多数決ハードウエア 設計を詳細に説明する。以下の記述では、交換機には３つのクロック・モジュー ルがあり、各クロック・モジュールは、クロック信号を発生するものと想定する 。 図１は、本発明の判りやすい実施例による交換機集積回路内の冗長クロック発 生システム全体の関連部分を示す模式的回路図である。このシステムは、基本的 に３つのクロック・モジュールＣＬＭ０、ＣＬＭ１、ＣＬＭ２、３つのクロック 監視装置１２Ａ〜１２Ｃ、レベル制御装置１３、多数決動作を実行する多数決装 置１４、位相同期ループ（ＰＬＬ）１５および多数決クロック監視装置１８を含 む。クロック・モジュールＣＬＭ０、ＣＬＭ１、ＣＬＭ２は、それぞれクロック 信号ＣＰ１＿０、ＣＰ１＿１、ＣＰ１＿２を発生する。一般に、クロック監視装 置１２Ａ〜１２Ｃは、信号消失検出器である。クロック監視装置１２Ａ〜１２Ｃ の各１つは、到着するクロック信号が存在しているか否かを検出し、検出結果に 従って、その出力制御信号ＣＰ１＿ｘＥＲＲ（xは0，1または2）を設定する。一 例として、関連する到着クロック信号ＣＰ１＿ｘが停止すると、対応制御信号Ｃ Ｐ１＿ｘＥＲＲは、高論理レベルに設定され、クロック信号ＣＰ１＿ｘが正しく オン・オフしていると、制御信号ＣＰ１＿ｘＥＲＲは、低論理レベルに設定され る。クロック監視装置１２Ａ〜１２Ｃからの制御信号ＣＰ１＿０ＥＲＲ、ＣＰ１ ＿１ＥＲＲ、ＣＰ１＿２ＥＲＲは、クロック信号ＣＰ１＿０、ＣＰ１＿１、ＣＰ １＿２を受信するレベル制御装置１３に送られる。レベル制御装置１３は、多数 決装置１４に対する入力レベルを制御するが、このレベル制御は、制御信号ＣＰ １＿０ＥＲＲ、ＣＰ１＿１ＥＲＲ、ＣＰ１＿２ＥＲＲに従って実行される。到着 するクロック信号ＣＰ１＿０、ＣＰ１＿１、ＣＰ１＿２のすべてが、正確で正し く定義されていると、クロック監視装置１２Ａ〜１２Ｃは、レベル制御装置１３ の存在感がなくなり、その結果として、レベル調整せずにクロック信号が多数決 装置１４に分配されるように、各クロック監視装置の制御信号を設定する。しか し、１つまたは２つのクロック信号が停止してしまうと、レベル制御装置１３は 、その特定の障害状態に依存して、問題の１つまたは２つのクロック信号を強制 的に低または高論理レベルに設定する。一例として、欠陥があるとして２つのク ロック信号が検出されると、レベル制御装置１３は、多数決を実行している場合 、これらの欠陥クロック信号が残りのクロック信号に障害を発生させないように 、これらの欠陥クロック信号を異なる論理レベルに固定するように設定される。 多数決装置１４は、レベル制御装置１３から多数決装置１４に送られる信号ＣＰ １＿０Ｌ、ＣＰ１＿１Ｌ、ＣＰ１＿２Ｌで従来の多数決動作を実行する。したが って、多数決装置１４は、ただ１つの多数決された出力クロック信号ＣＰ１＿Ｍ Ｖを発生する。 クロック監視装置１２Ａ〜１２Ｃ、レベル制御装置１３および多数決装置１４ は、図１の参照番号１１で指定され、本発明による改善された多数決ハードウエ ア設計の中核部分を構成する。 この特定の例における多数決回路は、クロック発生システムで使用され、多数 決されたクロック信号ＣＰ１＿ＭＶは、高周波のクロック信号ＣＬＫ＿４８を発 生する位相同期ループ（ＰＬＬ）１５に送られる。一例として、多数決されたク ロックＣＰ１＿ＭＶの周波数は、４ＭＨｚであり、ＰＬＬの出力クロックＣＬＫ ＿４８の周波数は、４８ＭＨｚである。ＣＬＫ＿４８クロック信号は、交換機回 路のためのシステムクロック信号として有利に使用されるとともに、システムク ロック信号として、交換機回路にシステムクロック信号を供給するクロック分配 回路（示されていない）に送られる。 位相同期ループ（ＰＬＬ）１５は、望ましくはＰＬＬ出力信号発生装置１６と 、ＰＬＬ分周器１７を備えたフィードバックループとを含む。ＰＬＬ出力信号発 生装置１６は、位相検出器、フィルタおよび電圧制御発振器（ＶＣＯ）を含む。 多数決装置１４から発生する多数決された主クロック信号ＣＰ１＿ＭＶは、位相 同期ループ１５に送られ、発生する主クロック信号ＣＰ１＿ＭＶの位相は、位相 同期ループ１５の基準として使用される。このような理由で、クロック・モジュ ール（示されていない）から位相同期ループ１５までのクロック信号経路は、ク ロック信号経路にフリップフロップが１つも存在していないような組合せになる ことが望ましい。この例では、ＰＬＬ１５は、周波数を４ＭＨｚから４８ＭＨｚ に上げるので、入力基準信号ＣＰ１＿ＭＶと同じ周波数のフィードバック信号Ｃ ＬＫ４＿９０を得るために、フィードバックループにＰＬＬ分周器１７が必要で ある。ＶＣＯは、４８ＭＨｚのクロックを発生するので、このクロックは、分周 器１７の中で１２分周される。多数決されたクロック信号ＣＰ１＿ＭＶとフィー ドバッククロック信号ＣＬＫ４＿９０との間の位相関係は、位相検出器で比較さ れ、フィルタは、この比較に応答して制御電圧を発生する。発生した制御電圧は 、ＶＣＯの周波数を調節するために使用される。 いくつかの理由でＰＬＬ１５がシステムに設けられている。ＰＬＬ１５のＶＣ Ｏは、周波数を１２倍する。またＰＬＬ１５は、ＣＬＫ＿４８クロックの位相と 、多数決されたクロックＣＰ１＿ＭＶの位相を必ず同期させるので、ＰＬＬ１５ は、到着するクロック信号のすべてがオン・オフを停止しても短時間の間、正し く動 作を続ける。位相同期ループ１５の他の利点を以下に説明する。 本発明の多数決ハードウエア設計の特徴を説明するためには、多数決クロック 監視装置１８は、必要がないと考えられる。しかし、多数決監視機能に関連して 、多数決クロック監視装置１８を後で説明する。 図２は、本発明による判りやすいクロック監視装置の模式的回路図である。図 ２のクロック監視装置は、監視されるクロック信号ＣＰ１＿ｘは、所定の検出時 間の間、オン・オフしない場合に応答するように設計されている。たとえば、所 定の数３などの連続するクロックパルスが、監視されているクロック信号ＣＰ１ ＿ｘの中に存在していない場合、対応するＣＰ１＿ｘＥＲＲの制御ビットは、高 レベルに設定される。一例として、監視装置は、到着するクロック信号ＣＰ１ ｘの周期時間を２４ＭＨｚのクロックパルスによって測定する。この周期時間が 短すぎたり長すぎると、監視装置は、制御ビットを設定する。クロック監視装置 は、ＭＥＴＡ１フリップフロップ２１と呼ばれるメタ安定度保護フリップフロッ プ、２つの他のフリップフロップ２２、２３、インバータ２４、ＡＮＤゲート２ ５、３ビットの周期時間カウンタ２６および組合せ回路網２７を含む。 ２４ＭＨｚのクロック信号ＣＬＫ＿２４は、フリップフロップ２１、２２、２ ３と３ビットの周期時間カウンタ２６とに供給される。ＣＰ１＿ｘクロックとＣ ＬＫ＿２４クロックとの関係は、非同期なので、到着するクロック信号ＣＰ１ ｘがＭＥＴＡ１フリップフロップ２１にクロックとして入力されると、ＭＥＴＡ １フリップフロップ２１は、メタ安定度を保護する。そのため、このクロックが ２つの別のフリップフロップ２２、２３を通過すると、インバータ２４とＡＮＤ ゲート２５とによって、ＣＰ１＿ｘクロック信号が高レベルになるたびに正のパ ルスＮＥＷ＿ＰＥＲＩＯＤを発生する。ＮＥＷ＿ＰＥＲＩＯＤ信号は、３ビット ・カウンタ２６をクリアするために使用される。カウンタ２６は、２４ＭＨｚの クロックパルスによってＣＰ１＿ｘ信号の周期時間を表すＴＩＭＥ＿ＣＮＴカウ ンタ値を発生する。ＮＥＷ＿ＰＥＲＩＯＤが高レベルの場合、カウンタ２６が新 たにカウントを開始するように、カウンタ２６は、クリアされる。カウンタ２６ は、ＮＥＷ＿ＰＥＲＩＯＤが次に高レベルになるまで、ＣＬＫ＿２４のクロック 周期の数をカウントする。そのとき、組合せ回路網２７によってＴＩＭＥ＿ＣＮ Ｔカウンタ値が調べられる。ＮＥＷ＿ＰＥＲＩＯＤ信号とＴＩＭＥ＿ＣＮＴ信号 とが組合せ回路網２７に送られると、その組合せ論理は、これらの信号に基づい て制御ビットを設定すべきか否かを決定する。一例として、組合せ回路網２７は 、既知のプログラミング言語ＶＥＲＩＬＯＧと合成用プログラムＳＹＮＯＰＳＹ Ｓを使用することによって実現される。組合せ回路網２７の機能は、ＶＥＲＩＬ ＯＧで書かれたプログラムの中で定義され、合成用プログラムＳＹＮＯＰＳＹＳ は、ＶＥＲＩＬＯＧのプログラムをゲートおよびフリップフロップのハードウエ ア回路網に変換する。ＴＩＭＥ＿ＣＮＴ信号で表された周期時間は、ＮＥＷ＿Ｐ ＥＲＩＯＤが高レベルの場合に、カウンタ２６のカウンタ値ＴＩＭＥ＿ＣＮＴが ４、５または６のときは、組合せ論理によって承認される。この周期時間が承認 されると、制御信号ＣＰ１＿ｘＥＲＲは、低レベルに設定される。しかし、ＮＥ Ｗ＿ＰＥＲＩＯＤが高レベルになる場合に、ＴＩＭＥ＿ＣＮＴのカウンタ値が４ より小さいか６より大きいときは、周期時間に欠陥があるので、ＣＰ１＿ｘＥＲ Ｒ信号は、高レベル設定される。カウンタ２６のカウンタ値が７に達する前にＮ ＥＷ＿ＰＥＲＩＯＤが高レベルになっていないと、カウンタ２６は、この値で停 止する。 図３は、図２のクロック監視回路の動作に含まれる信号の模式的タイムチャー トである。 図４は、本発明によるレベル制御装置と多数決装置の模式的回路図である。レ ベル制御装置１３（図１）は、基本的に、それぞれが入力信号を受信する２つの 入力端子、クロック監視装置１２Ａ〜１２Ｃからそれぞれの制御信号ＣＰ１＿ｘ ＥＲＲ（ｘは０、１または２）の１つを受信する制御端子、および選択器の出力 信号ＣＰ１＿ｘＬ（ｘは０、１または２）として、２つの入力信号の１つを出力 する出力端子を有する３つの信号選択器（スイッチ）３１、３２、３３を含む。 各選択器は、その２つの入力端子の１つで、それぞれのクロック信号ＣＰ１＿ｘ （ｘは０、１または２）の１つを受信し、他の入力端子で一定レベルの信号を受 信する。本発明の判りやすい実施例によれば、２つの一定レベルの信号は、相互 に逆の論理レベル「０」および「１」に設定される。一例として、「０」の端子 は、大地に接続され、「１」の端子は、正の論理を供給するレールに接続される 。 クロック信号ＣＰ１＿０に応答する選択器３１は、一定レベルの信号「１」を受 信し、クロック信号ＣＰ１＿１に応答する選択器３２は、一定レベルの信号「０ 」を受信する。ＣＰ１＿２クロック信号に応答する選択器３３は、そのもう１つ の入力端子でＣＰ１＿１ＥＲＲ制御信号を受信する。制御信号ＣＰ１＿１ＥＲＲ は、低または高レベルであるが、それぞれ特定の欠陥状態においてＣＰ１＿１Ｅ ＲＲ信号は、低または高レベルなので、そのときは一定レベルの信号の役割をす る。レベル制御装置１３は、クロック監視装置１２Ａ〜１２Ｃから入力クロック 信号の状態に関する制御信号ＣＰ１＿０ＥＲＲ、ＣＰ１＿１ＥＲＲ、ＣＰ１＿２ ＥＲＲの形で情報を受信する。選択器３１、３２、３３のそれぞれの１つに対す る選択器の出力信号ＣＰ１＿ｘＬとして、２つの入力信号のどの１つが選択され るかということは、対応制御信号ＣＰ１＿ｘＥＲＲによって制御される。レベル 制御装置１３の機能動作は、以下のように要約される。すなわち、 − 到着するクロック信号ＣＰ１＿０がオン・オフを停止した場合、レベル制御 装置は、出力信号ＣＰ１＿０Ｌを高レベルに設定し、 − 到着するクロック信号ＣＰ１＿１がオン・オフを停止した場合、レベル制御 装置は、出力信号ＣＰ１＿１Ｌを低レベルに設定し、 − 到着するクロック信号ＣＰ１＿２がオン・オフを停止した場合、レベル制御 装置は、出力信号ＣＰ１＿２ＬをＣＰ１＿１ＥＲＲに設定する。 レベル制御装置１３の選択器の出力信号ＣＰ１＿０Ｌ、ＣＰ１＿１Ｌ、ＣＰ１ ＿２Ｌは、多数決装置１４に送られる。多数決装置１４は、簡単なＡＮＤゲート ３４、３５、３６とＯＲゲート３７を使用して、その入力信号で多数決動作を実 行する従来の装置であり、このように多数決された出力クロック信号ＣＰ１＿Ｍ Ｖを発生する。 実際に、個々のクロック監視装置１２Ａ〜１２Ｃ、レベル制御装置１３および 多数決装置１４の組合せは、到着する入力信号の１つが停止する場合、一般に残 りの２つのクロックがＡＮＤ演算されるように、レベル制御装置１３が多数決装 置１４に対する入力レベルを設定することを意味する。もう１つのクロック信号 が停止すると、オン・オフを停止したクロック信号に関連する選択器の出力信号 が残りのクロック信号に障害を発生させないように、レベル制御装置１３は、多 数決装置１４に対する入力レベルを設定する。このように、残りのクロック信号 が多数決された出力クロック信号ＣＰ１＿ＭＶになる。 ＣＰ１＿０クロック信号が停止すると、上に提案した設計は、ただ１つの特異 なケースで欠陥のある挙動を誘発する。そのとき残りの２つのクロック信号は、 同時にＡＮＤ演算される代わりに、ＯＲ演算される。これによって、発生する多 数決された主クロック信号に小さな位相跳躍が発生する。しかし、この種の位相 跳躍は、上記形式の多数決動作（A AND B）OR（A AND C）OR（B AND C）を使用 するすべてのシステムで発生するので、通常は、問題とみなされない。位相跳躍 の大きさは、残りの入力クロック信号間のスキューに依存するので、システムの 安全性の余裕内にある。また、多数決された出力クロック信号ＣＰ１＿ＭＶを受 信するために接続されている位相同期ループ１５（図１）は、位相跳躍を平滑な 遷移に変換する。 上記多数決制御回路は、３つのクロック信号の２つが停止しても、多数決機能 が作動することを基本的に保証する。交換機のクロックシステム全体が障害や誤 動作の影響を受けにくくなると、高信頼度になるとともにサービス稼働率が高ま る。 図５は、本発明による多数決の方法に関する模式的フローチャートである。こ の方法は、多数決された出力信号を発生するために、少なくとも３つの論理型入 力信号の多数決に関する。望ましくは、入力信号は、クロック信号のような周期 信号である。ステップＡにおいて、入力信号は、個別に監視され、論理入力信号 の各１つごとに論理入力信号の状態を表す対応制御信号を発生する。都合の良い ことに、信号の周期時間を常にチェックすることにより入力信号は、連続して監 視される。一例として、入力信号に所定の数のパルスが無いことが検出されると 、対応制御信号は、所定のレベル「１」に設定される。結果として、論理レベル が「０」の制御信号は、正確で正しく定義された入力信号を表す。ステップＢに おいては、第１の所定の論理レベルの第１の一定レベルの信号が発生し、第２の 所定の論理レベルの第２の一定レベルの信号が発生する。次に、ステップＣにお いて、 第１の入力信号に対応する制御信号に依存し、第１の選択された信号と して、第１の論理入力信号と第１の一定レベルの信号とのどちらか１つを選択し 、 第２の入力信号に対応する制御信号に依存し、第２の選択された信号と して、第２の論理入力信号と第２の一定レベルの信号とのどちらか１つを選択し 、 第３の入力信号に対応する制御信号に依存し、第３の選択された信号と して、第３の論理入力信号と制御信号の所定の１つとのどちらか１つを選択する 、ことにより選択手順が実行される。望ましくは、第１の一定レベルの信号は、 高レベルであり、第２の一定レベルの信号は、低レベルであり、第３の選択され た信号を選択するステップで使用される所定の制御信号は、第２の論理入力信号 に対応する制御信号である。ステップＤにおいて、第１，第２および第３の選択 された信号で多数決動作が実行され、多数決された出力信号を発生する。望まし くは、ステップＥにおいて、最終出力信号を発生する位相同期ループ（ＰＬＬ） に多数決された出力信号が与えられる。 多数決機能の保守 本発明の他の特徴は、改善された多数決機能の保守、監視および試験に関連す る。 先行技術における多数決の試験は、訂正機能のない簡単な多数決回路で実行さ れていた。 １９９４年４月１９日、ロース(Roos)に発行された米国特許第5,305,325号明 細書は、少なくとも３つの同一プレーンの装置を備えた多プレーン・デジタル時 間選択器で多数決を試験しかつ監視する方法と装置に関する。プレーンの各１つ は、発信データストリームを送り出す。これらのデータストリームは、多数決回 路によって受信され、その中の多数決動作に使用される。多数決されるデータス トリームに、所定のパターンに従ってエラーが故意に導入される。次に、これら のデータストリームは、多数決されたデータストリームと比較され、多数決回路 に到着するデータストリームのどれかにエラーが発見される場合は、この比較の 結果としてアラームが送出される。故意に導入されたエラーによって生じる期待 されたアラームは、他のエラーによって生じるアラームと区別するために識別さ れる。 本発明による保守方法は、予防保守と事後保守とを組合せたものを使用して、 サービス時間中の性能を高水準に維持することである。この保守方法の結果とし て、この保守システムによって可能な限り多くの機能が監視される。特にクロッ ク信号および同期信号は、デジタル電話網全体の同期と同様、交換システムにと って非常に重要である。したがって、多数決論理とそれに関連する制御論理が機 能していることをチェックできなければならない。 本発明によれば、発生する多数決されたクロック信号ＣＰ１＿ＭＶのクロック 信号パルスが消失する形式の障害は、クロック信号ＣＰ１＿ｘの２つを停止させ ることによって発生する。その上、多数決されたクロック信号ＣＰ１＿ＭＶおよ びＰＬＬ分周器１７からのＣＬＫ４信号を受信する多数決クロック監視装置１８ （図１）が設けられている。ＣＰ１＿ＭＶクロックおよびＣＬＫ４クロックは、 相互に比較され、この比較の結果に依存してアラームが選択的に発生する。多数 決クロック監視装置１８は、ＣＰＭＦアラームと呼ばれる多数決アラームが発生 するように、起こった障害を検出できなければならない。所定の第１の手順に従 って、クロック信号を一度に１つづつ停止させることによって、この必要条件を 満足させる。 多数決クロック監視装置は、多数決装置１４とそれに関連する制御論理１２Ａ 〜１２Ｃ、１３が、多数決されたクロックを回復する前に、消失クロックパルス を捕捉するのに十分な速さでなければならない、ということを理解することが重 要である。換言すると、多数決クロック監視装置１８は、レベル制御装置１３を 制御するクロック監視装置１２Ａ〜１２Ｃより速く対応できなければならない。 これに反し、クロック監視装置１２Ａ〜１２Ｃおよびレベル制御装置１３は、位 相同期ループ１５の出力信号が発生した障害の影響を受けないほどの速さでなけ ればならない。換言すると、位相同期ループ１５のフィルタによって障害が除去 されなければならない。これは、多数決装置１４の出力に接続されたＰＬＬ１５ を有するためのさらに別の理由である。ＰＬＬは、障害を発生させずに試験を実 行できるように、多数決ハードウエアを試験する場合に生じるクロックパルス消 失に注意する。これは、明らかな利点である。システムに障害を発生させずに、 定期的に試験を実行できるのである。 しかし、保守システムの障害カウンタを増分する不要な多数決アラームになら ずに、クロック・モジュールの変更など、他の通常の保守作業を実行できること も望ましいことである。したがって、多数決アラームにならずに１つまたは２つ のクロックを停止させることが可能でなければならない。所定の第１の手順とは 異なる所定の第２の手順に従ってクロックを停止させることにより、この必要条 件を満足させる。 図６は、本発明による多数決されたクロックの監視装置を詳細に示す模式的回 路図である。多数決クロック監視装置１８（図１）は、マルチプレクサ４１、４ ２、第１の組合せ回路網４３、フリップフロップ４４、第２の組合せ回路網４５ およびフリップフロップ４６、４７を含む。フリップフロップ４４、４６、４７ は、すべて４８ＭＨｚのＣＬＫ＿４８Ｍクロック信号によって制御される。多数 決クロック監視装置１８は、多数決されたクロック信号ＣＰ１＿ＭＶと、ＰＬＬ 分周器１７が発生する４ＭＨｚのＣＬＫ４を比較して、これらの信号間に２０ｎ ｓ以上の位相差がある場合はアラームを発生する。換言すると、ＰＬＬが固定さ れているときに、ＣＰ１＿ＭＶクロック信号に対して９０度の正常な位相関係と 比較して、ＰＬＬの位相が２０ｎｓずれている場合は、アラームが発生する。Ｐ ＬＬ分周器１７が発生するＣＬＫ４＿９０信号は、４８ＭＨｚのクロック信号Ｃ ＬＫ＿４８の正のエッジによって発生するので、多数決されたクロック信号ＣＰ １＿ＭＶは、ＰＬＬ１５が固定状態にある場合、このクロック信号の正のエッジ とほぼ同じレベルに変わる。このような理由で、レベルが変わることが予期され る場合、ＣＰ１＿ＭＶクロックは、チェックされず、この４８ＭＨｚクロックの 周期に間に、ＣＰ１＿ＭＶを定義された値（非動作状態）に設定するために、マ ルチプレクサ４１が使用される。マルチプレクサ４１の出力信号は、ＣＰ１＿Ｍ Ｖ＿ＣＯＭＰと呼ばれる。実際には、このことは、４８ＭＨｚのクロックの１２ 周期のうち１０周期についてＣＰ１＿ＭＶの値と位相がチェックされることを意 味する。これに対応して、ＣＬＫ４信号は、信号ＣＬＫ４＿ＣＯＭＰを発生する マルチプレクサ４２に送られる。ＣＬＫ４＿ＣＯＭＰ信号とＣＰ１＿ＭＶ＿ＣＯ ＭＰ信号とは、これらの信号が相互に異なっているか否かをチェックする第１の 組合せ回路網４３に送られる。すべてに異常が無い場合、これらの信号は等しい と考えられ、その他の場合はアラームを設定しなければならない。これらの信号 が相互に異なっている場合は、信号ＮＯＴ＿ＥＱＵＡＬが高レベルに設定される 。 この設定が行われると、アラームは、非同期になるかも知れない。何故ならば 、ある条件になっている間、たとえば、クロックが停止した場合、またはＰＬＬ １５が故障した場合および／または固定されない場合には、位相関係が変るかも 知れないからである。メタ安定度がモジュールの外部に広がることを避けるため に、発生するかも知れないメタ安定度に注意するメタ安定度保護フリップフロッ プ４４に、ＮＯＴ＿ＥＱＵＡＬ信号が送られ、信号ＣＰ１＿ＭＶ＿ＥＲＲ＿ＡＳ ＹＮＣを発生する。第２の組合せ回路網４５は、ＣＰ１＿ＭＶ＿ＥＲＲ＿ＡＳＹ ＮＣ、ＰＬＬ分周器１７からの４ビットのＰＬＬ＿ＤＩＶ信号およびフリップフ ロップ４６の出力信号ＨＯＬＤ＿ＡＬＡＲＭを受信する。フリップフロップ４６ からのＨＯＬＤ＿ＡＬＡＲＭ信号は、フィードバックループ内の第２の組合せ回 路網４５に与えられる。組合せ回路網４５は、２つの出力信号を発生し、その１ つはフリップフロップ４６に送られ、そのもう１つは、フリップフロップ４７に 送られて、安定したアラーム信号ＣＰ１＿ＭＶ＿ＥＲＲを発生する。 望ましくは、第１の組合せ回路網４３および第２の組合せ回路網４５は、プロ グラミング言語ＶＥＲＩＬＯＧと合成用プログラムＳＹＮＯＰＳＹＳを使用する ことによって実現される。 多数決アラームにならずにクロック信号の２つが停止できる必要条件を満足さ せることができるように、ＣＰ１＿１ＥＲＲ制御信号は、レベル制御装置１３（ 図１）の選択器の１つを制御するために使用される前に、ＣＬＫ＿４８ＭＨｚの クロックシステムのクロックと再同期しなければならない。 図７Ａ〜図７Ｃは、多数決されたクロック信号の位相がずれた場合の図６の多 数決されたクロックの監視装置の動作に含まれる信号の模式的タイムチャートで ある。図７ＡのＣＰ１＿ＭＶ（０）信号は、ＣＬＫ４信号より１０ｎｓ進んでい る。図７ＢのＣＰ１＿ＭＶ（１）は、ＣＬＫ４より１０ｎｓ遅れており、図７Ｃ のＣＰ１＿ＭＶ（２）は、ＣＬＫ４より３０ｎｓ遅れている。ＣＰ１＿ＭＶ信号 は、ＣＰ１＿ＭＶ（ｘ）と呼ばれ、ここでＸは、０、１または２であって、相互 に異なるケースを区別する。図１のＣＰＭＦと呼ばれるアラームＣＰ１＿ＭＶ＿ ＥＲＲは、図７Ｃに示すようにＣＰ１＿ＭＶ（２）が発生する。この例では、図 ７Ｃに示すようにＣＰ１＿ＭＶ＿ＥＲＲアラームの最短継続時間は、４ＭＨｚの １周期である。 多数決アラームになるためには、以下に示す第１の手順に従う。 − 先ずクロックＣＰ１＿０、ＣＰ１＿１、ＣＰ１＿２のどれがを停止させる。 そのクロックが低または高レベルで停止してもかまわない。次にＣＰ１＿０が先 に停止しているときは、次のクロックを高レベルで停止させ、ＣＰ１＿１または ＣＰ１＿２が停止しているときは、次のクロックを低レベルで停止させる。 多数決アラームにならないためには、以下に示す第２の手順に従う。 − 先ずクロックＣＰ１＿０、ＣＰ１＿１、ＣＰ１＿２のどれかを停止させる。 そのクロックが低または高レベルで停止してもかまわない。次に、ＣＰ１＿０が 先に停止しているときは、次のクロックを低レベルで停止させ、ＣＰ１＿１また はＣＰ１＿２が停止しているときは、次のクロックを高レベルで停止させる。 クロックを停止させる上記手順は、望ましくはソフトウエアで制御され、その ソフトウエアは、プロセッサで実行される。以下の記述では、ソフトウエアで制 御されるクロックの多数決試験の実行方法の判りやすい例が表１に示されている 。 表１ ソフトウエアによる多数決試験 「パルス」という用語は、クロックが正常に動作していることを示し、「低」 および「高」という用語は、クロックがそれぞれ低レベルおよび高レベルで停止 したことを示す。 表１で１、２および３と名付けられた構成におけるソフトウエアによる試験の 結果は、次の表２に示されている。 表２ 多数決試験の結果 ＣＳＦ＿ｘ（ｘは０、１または２）は、アラーム信号として作動しているとき の制御信号ＣＰ１＿ｘＥＲＲの名称であり、ＣＰＭＦは、多数決アラームの名称 である。ＣＳＦ＿ｘ（ＣＰ１＿ｘＥＲＲ）信号は、クロック監視装置１２Ａ〜１ ２Ｃから発生する。 多数決アラームにならずに２つのクロックを停止させる方法の判りやすい例が 、次の表３に示されている。 表３ 多数決アラームの回避 図８は、いくつかの入力信号の多数決動作を試験するための方法に関する模式 的フローチャートである。ステップＧにおいて、論理入力信号は、個別に監視さ れて、それらの論理入力信号の各１つごとに、論理入力信号の状態を表す対応制 御信号を発生する。ステップＨにおいて、欠陥入力信号は、監視した状態に従っ て入力レベルを制御することにより、多数決される入力信号に訂正される。ステ ップＩにおいて、制御された入力レベルで多数決動作が実行され、多数決された 出力信号を発生する。ステップＪにおいて、２つの入力信号を一度に一入力信号 づつ故意に停止させる。ステップＫにおいて、多数決された出力信号の状態が監 視される。ステップＬにおいて、多数決された出力信号の監視された状態に依存 して、アラームが選択的に発生する。第１の所定の手順に従って、入力信号を故 意に停止させるステップＪが実行されると、故意に停止させた入力信号が訂正さ れる前に、故意に停止させた入力信号によって生じる正しくない多数決された出 力信号が検出され、その検出に応答してアラームが発生する。しかし、第２の所 定の手順に従って入力信号を故意に停止させるステップＪが実行されると、アラ ームは、回避される。望ましくは、フィードバック信号を発生する位相同期ルー プ（ＰＬＬ）に多数決された出力信号が与えられると、多数決された信号とＰＬ Ｌのフィードバック信号を比較することによって、多数決された出力信号の状態 が監視される。 望ましくは、図８のフローチャートに示す方法は、図１から図４とともに上記 説明の改善された多数決ハードウエア設計と、図６の多数決クロック監視装置と を使用することによって実現される。 上に説明した実施例は、例として与えられているにすぎず、本発明がこれらの 実施例に限定されないことは理解される。本発明の趣旨を逸脱せずに、上記説明 以外の特定の形式で本発明を具体化することが可能である。たとえば、当業者に は公知の従来の位相同期ループを用いて動作するようにシステムを設計すること ができることも、クロック監視装置および多数決クロック監視装置を異なる方法 で設計できることも明らかである。ここに開示されかつ特許請求されている基本 的原理を保有する修正および改善は、本発明の趣旨と範囲の中にあるものとする 。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 カールソン、カール、ミカエル スウェーデン国 アルスタ、コルスナルス ベーゲン 23

Claims (1)

1. 【特許請求の範囲】 １．少なくとも３つの論理入力信号に応答して、多数決された出力信号を発生 する多数決回路であって、 それぞれが、前記論理入力信号のそれぞれの１つを監視するように動作でき、 前記論理入力信号の状態を表す対応制御信号を発生する少なくとも３つの入力信 号監視装置と、 第１の所定の論理レベルの第１の一定レベルの信号と、第２の所定の論理レベ ルの第２の一定レベルの信号とを発生する信号発生器と、 入力端子の１つで前記論理入力信号のうちの第１の信号を受信し、前記入力端 子の他の１つで前記第１の一定レベルの信号を受信する２つの入力端子と、前記 第１の一定レベルの信号に対応する前記制御信号を受信する制御端子とを有し、 前記対応制御信号に応答し、選択器の出力信号として、前記第１の論理入力信号 と前記第１の一定レベルの信号とのどちらか１つを選択する第１の信号選択器と 、 入力端子の１つで前記論理入力信号のうちの第２の信号を受信し、前記入力端 子の他の１つで前記第２の一定レベルの信号を受信する２つの入力端子と、前記 第２の一定レベルの信号に対応する前記制御信号を受信する制御端子とを有し、 前記対応制御信号に応答し、選択器の出力信号として、前記第２の論理入力信号 と前記第２の一定レベルの信号とのどちらか１つを選択する第２の信号選択器と 、 入力端子の１つで前記論理入力信号のうちの第３の信号を受信し、前記入力端 子の他の１つで前記制御信号の所定の１つを受信する２つの入力端子と、前記第 ３の論理入力信号に対応する前記制御信号を受信する制御端子とを有し、前記対 応制御信号に応答し、選択器の出力信号として、前記第３の論理入力信号と前記 所定の制御信号とのどちらか１つを選択する第３の信号選択器と、 前記選択器の出力信号に応答して、前記多数決された出力信号を発生する多数 決装置と、 を含む多数決回路。 ２．請求項１に記載の多数決回路において、前記論理入力信号は、周期信号で あり、前記入力信号監視装置の各１つは、周期的論理入力信号の中に所定の数の パルスが存在していないかチェックし、前記チェックの結果に従って、対応制御 信号の論理レベルを設定する手段を含む多数決回路。 ３．請求項２に記載の多数決回路において、前記チェックして設定する手段は 、前記周期的論理入力信号の周期時間を測定して、前記周期時間が所定の間隔内 にあるか否かを決定する手段を含む多数決回路。 ４．請求項１に記載の多数決回路であって、前記多数決された出力信号に応答 して別の論理出力信号を発生する位相同期ループ（ＰＬＬ）をさらに含む多数決 回路。 ５．請求項４に記載の多数決回路において、前記ＰＬＬは、フィードバック信 号に対するフィードバックループを有し、前記多数決された出力信号と前記フィ ードバック信号とに応答して、前記多数決された出力信号と前記フィードバック 信号とが、相互に比較して所定の値以上のスキューを有している場合、多数決ア ラーム信号を発生する多数決された出力信号監視装置をさらに含む多数決回路。 ６．請求項１に記載の多数決回路であって、 第１の所定の手順に従って、前記論理入力信号の２つを一度に一入力信号づつ 故意に停止させる手段と、 前記多数決された出力信号の状態を監視し、前記故意に停止させた入力信号が 廃棄され、前記対応する選択器によって前記第１の一定レベルの信号、前記第２ の一定レベルの信号または前記所定の制御信号と置き換えられる前に、前記故意 に停止させた入力信号によって生じる正しくない多数決された出力信号を検出し 、その検出に対応してアラームを発生する監視回路と、 をさらに含む多数決回路。 ７．請求項１に記載の多数決回路であって、 前記論理入力信号の２つを一度に一入力信号づつ故意に停止させる手段と、 前記多数決された出力信号の状態を監視して、 第１の所定の手順に従って２つの入力信号が停止すると、前記停止させた入力 信号が廃棄されて置換される前に、前記停止させた入力信号によって生じる正し くない多数決された出力信号が検出され、前記検出に応答して前記アラームが発 生するように、および、 第２の所定の手順に従って２つの入力信号が停止すると、前記アラームが回避 されるように、 前記多数決された出力信号の監視された状態に依存して、アラームを選択的に 発生する手段と、 をさらに含む多数決回路。 ８．それぞれが各クロック信号を発生する少なくとも３つのクロック信号発生 モジュールを有するクロック信号発生システムであって、 それぞれが前記クロック信号のそれぞれの１つを監視するように動作でき、前 記クロック信号の状態を表す対応制御信号を発生する少なくとも３つのクロック 信号監視装置と、 第１の所定の論理レベルの第１の一定レベルの信号と、第２の所定の論理レベ ルの第２の一定レベルの信号とを発生する信号発生器と、 前記入力端子の１つで前記クロック信号のうちの第１の信号を受信し、前記入 力端子の他の１つで前記第１の一定レベルの信号を受信する２つの入力端子と、 前記第１のクロック信号に対応する前記制御信号を受信する制御端子とを有し、 前記対応制御信号に応答し、選択器の出力信号として、前記第１のクロック信号 と前記第１の一定レベルの信号とのどちらか１つを選択する第１の信号選択器と 、 前記入力端子の１つで前記クロック信号のうちの第２の信号を受信し、前記入 力端子の他の１つで前記第２の一定レベルの信号を受信する２つの入力端子と、 前記第２のクロック信号に対応する前記制御信号を受信する制御端子とを有し、 前記対応制御信号に応答し、選択器の出力信号として、前記第２のクロック信号 と前記第２の一定レベルの信号とのどちらか１つを選択する第２の信号選択器と 、 前記入力端子の１つで前記クロック信号のうちの第３の信号を受信し、前記入 力端子の他の１つで前記制御信号の所定の１つを受信する２つの入力端子と、前 記第３のクロック信号に対応する前記制御信号を受信する制御端子とを有し、前 記対応制御信号に応答し、選択器の出力信号として、前記第３のクロック信号と 前記所定の制御信号とのどちらか１つを選択する第３の信号選択器と、 前記選択器の出力信号に応答して、前記選択器の出力信号で多数決動作を実行 し、多数決された主クロック信号を発生する多数決装置と、 を含むクロック信号発生システム。 ９．請求項８に記載のクロック信号発生システムであって、前記多数決された 主クロック信号に応答して別のクロック信号を発生する位相同期ループ（ＰＬＬ ）をさらに含むクロック信号発生システム。 １０．少なくとも３つの論理入力信号の多数決を実行して、多数決された出力 信号を発生する方法であって、 前記入力信号を個別に監視して、前記論理入力信号の各１つごとに、前記論理 入力信号の状態を表す対応制御信号を発生するステップと、 第１の所定の論理レベルの第１の一定レベルの信号と、第２の所定の論理レベ ルの第２の一定レベルの信号とを発生するステップと、 前記対応制御信号に依存し、第１の選択された信号として、第１の論理入力信 号と前記第１の一定レベルの信号とのどちらか１つを選択するステップと、 前記対応制御信号に依存し、第２の選択された信号として、第２の論理入力信 号と前記第２の一定レベルの信号とのどちらか１つを選択するステップと、 前記対応制御信号に依存し、第３の選択された信号として、第３の論理入力信 号と前記制御信号の所定の１つとのどちらか１つを選択するステップと、 前記第１の選択された信号、前記第２の選択された信号および前記第３の選択 された信号で多数決動作を実行し、前記多数決された出力信号を発生するステッ プと、 を含む多数決方法。 １１．請求項１０に記載の多数決方法において、前記論理入力信号は、周期信 号であり、 前記監視するステップは、前記論理入力信号の各１つごとに、 前記周期的論理入力信号の中に所定の数のパルスが存在していないかチェック するステップと、 前記チェックの結果に従って、前記対応制御信号の論理レベルを設定するステ ップと、 を含む多数決方法。 １２．請求項１０に記載の多数決方法であって、前記多数決された主クロック 信号を位相同期ループ（ＰＬＬ）に与えて、別の論理出力信号を発生するステッ プをさらに含む多数決方法。 １３．請求項１２に記載の多数決方法であって、前記ＰＬＬは、フィードバッ ク信号に対するフィードバックループを有し、 前記多数決された出力信号と前記フィードバック信号を比較するステップと、 前記比較に依存して多数決アラーム信号を選択的に発生するステップと、 含む多数決方法。 １４．請求項１３に記載の多数決方法において、前記多数決された出力信号と 前記フィードバック信号とは、相互に比較して所定の値以上のスキューを有して いる場合、前記多数決アラーム信号が発生する多数決方法。 １５．請求項１０に記載の多数決方法であって、 第１の所定の手順に従って、前記論理入力の２つを一度に一入力信号づつ故意 に停止させるステップと、 前記多数決された出力信号の状態を監視し、前記故意に停止させた入力信号の 結果として多数決アラームを発生するステップと、 をさらに含む多数決方法。 １６．請求項１５に記載の方法において、前記第１の一定レベルの信号は、高 レベルであり、前記第２の一定レベルの信号は、低レベルであり、前記第３の選 択された信号を選択する前記ステップで使用される前記所定の制御信号は、前記 第２の論理入力信号に対応する前記制御信号であり、前記論理入力信号を故意に 停止させる前記第１の所定の手順は、 先ず前記論理入力信号のどれかを停止させるステップと、 次に前記第１の論理入力信号が先に停止しているときは、前記次の論理入力信 号を高レベルで停止させ、前記第２または第３の論理入力信号が停止していると きは、前記次の論理入力信号を低レベルで停止させるステップと、 を含む方法。 １７．請求項１０に記載の多数決方法であって、 前記多数決された出力信号の状態を監視するステップと、 前記多数決された出力信号の監視された状態に依存して、アラームを選択的に 発生するステップと、 前記アラームが回避されるように、第２の所定の手順に従って、前記論理入力 の２つを一度に一入力信号づつ故意に停止させるステップと、 を含む多数決方法。 １８．請求項１７に記載の方法において、前記第１の一定レベルの信号は、高 レベルであり、前記第２の一定レベルの信号は、低レベルであり、前記第３の選 択された信号を選択する前記ステップで使用される前記所定の制御信号は、第２ の論理入力信号に対応する前記制御信号であり、前記論理入力信号を停止させる 前記第２の所定の手順は、 先ず前記論理入力信号のどれか１つを停止させるステップと、 次に前記第１の論理入力信号が先に停止しているときは、前記次の論理入力信 号を低レベルで停止させ、前記第２または第３の論理入力信号が停止していると きは、前記次の論理入力信号を高レベルで停止させるステップと、 を含む方法。 １９．少なくとも３つの二次クロック信号に基づいて主クロック信号を発生す る方法であって、 前記二次クロック信号を個別に監視して、前記二次クロック信号の１つごとに 前記二次クロック信号の状態を表す対応制御信号を発生するステップと、 第１の所定の論理レベルの第１の一定レベルの信号と、第２の所定の論理レベ ルの第２の一定レベルの信号とを発生するステップと、 前記対応制御信号に応答し、第１の選択された信号として第１の二次クロック 信号と前記第１の一定レベルの信号とのどちらか１つを選択するステップと、 前記対応制御信号に応答し、第２の選択された信号として第２の二次クロック 信号と前記第２の一定レベルの信号とのどちらか１つを選択するステップと、 前記対応制御信号に応答し、第３の選択された信号として第３の二次クロック 信号と前記制御信号の所定の１つとのどちらか１つを選択するステップと、 前記第１の選択された信号、前記第２の選択された信号および前記第３の選択 された信号で多数決動作を実行して、前記主クロック信号を発生するステップと 、 を含む方法。 ２０．いくつかの論理入力信号の多数決を試験する方法であって、 前記論理入力信号を個別に監視して、前記論理入力信号の１つごとに前記論理 入力信号の状態を表す対応制御信号を発生するステップと、 多数決される入力レベルを制御することによって、前記監視された状態に従っ て１つ以上の欠陥論理入力信号を訂正するステップと、 前記制御された入力レベルで多数決動作を実行し、多数決された出力信号を発 生するステップと、 前記論理型入力の２つを一度に一入力信号づつ故意に停止させるステップと、 前記多数決された出力信号の状態を監視するステップと、 第１の所定の手順に従って前記入力信号を故意に停止させる前記ステップが実 行されると、前記故意に停止させた入力信号が訂正される前に、前記故意に停止 させた入力信号によって生じる正しくない多数決された出力信号が検出され、前 記検出に応答して前記アラームが発生するように、前記多数決された出力信号の 監視された状態に依存してアラームを選択的に発生するステップと、 を含む方法。 ２１．請求項２０に記載の方法において、第２の所定の手順に従って前記入力 信号を故意に停止させる前記ステップが実行されると、前記アラームは、回避さ れる方法。 ２２．請求項２０に記載の多数決を試験する方法であって、フィードバック信 号を発生する位相同期ループに前記多数決された出力信号を与えるステップをさ らに含み、前記多数決された出力信号の状態を監視する前記ステップは、前記多 数決された出力信号と前記フィードバック信号を比較するステップをさらに含む 多数決を試験する方法。 ２３．いくつかの論理入力信号の多数決を試験する装置であって、 それぞれが前記論理入力信号のそれぞれの１つを監視するように動作でき、前 記論理入力信号の状態を表す対応制御信号を発生する信号監視装置と、 多数決されるように入力レベルを制御することによって前記監視された状態に 従って１つ以上の欠陥論理入力信号を訂正する手段と、 前記制御された入力レベルで多数決動作を実行して、多数決された出力信号を 発生する多数決装置と、 前記論理入力の２つを一度に一入力信号づつ故意に停止させる手段と、 前記多数決された出力信号の状態を監視し、前記故意に停止させた入力信号が 訂正される前に、前記故意に停止させた入力信号によって生じる正しくない多数 決された出力信号を検出し、前記検出に応答してアラームを発生する監視回路と 、 を含む装置。 ２４．請求項２３に記載の試験する装置であって、前記多数決された出力信号 に応答してフィードバック信号を発生する位相同期ループ（ＰＬＬ）をさらに含 み、前記監視回路は、前記多数決された出力信号と前記フィードバック信号を比 較することによって前記多数決された出力信号の状態を監視する装置。