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TECHNISCHES
GEBIET DER ERFINDUNG
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Die vorliegende Erfindung betrifft
allgemein ein Mehrheitswählen
von Signalen, und insbesondere eine Mehrheitswahlschaltung, und
auch ein Testen und eine Wartung eines Mehrheitswählens.
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HINTERGRUND DER ERFINDUNG
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Ein Mehrheitswählen wird in einem weiten Bereich
technischer Anwendungen in vielen technischen Gebieten häufig verwendet.
Insbesondere ist ein Mehrheitswählen
von großer
Wichtigkeit in fehlertoleranten oder redundanten Systemen. Beispiele
solcher Systeme sind Takterzeugungssysteme und Datenverarbeitungssysteme.
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Allgemein akzeptiert eine Mehrheitswahlschaltung
eine Vielzahl von logischen Eingangssignalen, um ein logisches Ausgangssignal
zu erzeugen, das die Mehrheitswahl der Eingangssignale repräsentiert.
Im Falle von drei Eingangssignalen wird die Mehrheitswahl allgemein
in Übereinstimmung
mit dem folgenden einfachen Bool'schen Ausdruck durchgeführt: (A
UND B) ODER (A UND C) ODER (B UND C), wobei A, B und C die logischen
Pegel der Signale repräsentieren,
die in die Mehrheitswahlschaltung eingegeben werden. Falls alle drei
Eingangssignale vorliegen, setzt die Mehrheitswahlschaltung das
Mehrheitswahlausgangssignal auf einen hohen Pegel, falls eine Mehrheit
der drei ankommenden Signale auf einem hohen Pegel liegen, andernfalls
wird das Ausgangssignal auf einen niedrigen Pegel eingestellt. Im
Falle eines einzelnen fehlerhaften Eingangssignals wird die Mehrheitswahlschaltung
immer noch dazu in der Lage sein, ein richtiges Ausgangssignal zu
erzeugen.
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Bekannte Mehrheitswahlschaltungen
haben jedoch Probleme bei einem effektiven Handhaben von mehr als
einem fehlerhaften Eingangssignal; insbesondere, wenn die Eingangssignale
periodisch sind.
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Das US-Patent 4,583,224, ausgegeben
an Ishii et al. am 15. April 1986, betrifft eine Redundanzsteuerung,
und insbesondere eine fehlertolerante Redundanzsteuerung unter Verwendung
einer Mehrheitswahllogik. Es wird ein redundantes Steuersystem offenbart,
in dem drei Steuersignale von drei äquivalenten Signalprozessoren
einer Mehrheitswahloperation unterzogen werden, um ein einzelnes
Mehrheitswahlsteuersignal zu erzeugen. Das Mehrheitswahlsteuersignal
wird dazu verwendet, eine Vorrichtung oder ein System wie beispielsweise
ein atomares Kraftwerk zu steuern. Die Steuersignale werden miteinander
verglichen, und falls eines der Steuersignale sich von den anderen
Steuersignalen unterscheidet, wird das andere Steuersignale als fehlerhaft
erachtet und ein Fehlererfassungssignal, in Entsprechung zum fehlerhaften
Signal, wird erzeugt. Es gibt auch eine Einrichtung zum Erzeugen
eines Setzsignals eines vorgegebenen Pegels, "0" oder "1". Eine Schaltvorrichtung
empfängt
die Steuersignale, das Fehlererfassungssignal und das Setzsignal
zum Weiterleiten der Steuersignale, die nicht in Verbindung mit
dem Fehlererfassungssignal stehen, zu einer Mehrheitslogikschaltung,
und zum Weiterleiten des Setzsignals zu der Mehrheitslogikschaltung,
anstatt des fehlerhaften Steuersignals. Wenn einer der drei Eingänge an die
Mehrheitslogik festgelegt ist, den Setzpegel von "1" aufzuweisen,
ist die Logikschaltung äquivalent
zu einem ODER-Gatter,
an das die verbleibenden Eingänge
angelegt werden. Auf der anderen Seite, wenn eines der drei Eingänge auf
den Setzpegel von "0" festgelegt ist, ist die Logikschaltung äquivalent
zu einem UND-Gatter, an das die verbleibenden Eingänge angelegt
werden.
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Das Steuersystem im US-Patent 4,583,224
ist offensichtlich für
statische Signale ausgelegt, und ein fehlersicherer Steuerbetrieb
kann fortgeführt
werden, nachdem Fehler in zwei der drei Steuerkanäle auftraten, lediglich
indem vorhergehend bestimmt wird, welcher logische Pegel "0" oder
"1" für
das fehlerhafte Steuersignal zu substituieren ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es ist eine allgemeine Aufgabe der
Erfindung, einen verbesserten und robusten Hardware-Entwurf für ein Mehrheitswählen von
Signalen bereitzustellen.
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Es ist insbesondere eine Aufgabe,
eine Schaltung bereitzustellen, die die Mehrheitswahl steuert, und die
fehlerhafte Eingangssignale korrigiert. Die Mehrheitswahl muss so
arbeiten, dass ein wohldefiniertes und richtiges Ausgangssignal
erzeugt wird, ungeachtet, ob eines oder mehr Eingangssignale fehlerhaft
sind. Falls als ein Beispiel eine Mehrheitswahl mit dynamischen
oder periodischen Signalen durchgeführt wird, wie beispielsweise
Taktsignalen, und eines oder mehrere der Taktsignale angehalten
haben, dann sollte ein richtiger Ausgangstakt erzeugt werden, ungeachtet
dessen, ob die Eingangssignale auf einem hohen oder niedrigen logischen
Pegel angehalten haben.
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Es ist eine weitere Aufgabe, ein
Takterzeugungssystem und ein entsprechendes Verfahren auf Grundlage
des verbesserten Mehrheitswahl-Hardware-Entwurfs bereitzustellen.
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Es ist noch eine weitere Aufgabe
der Erfindung, ein Testen und ein Warten der verbesserten Mehrheitswahlfunktionalität bereitzustellen.
Für Wartungszwecke
ist es wünschenswert,
prüfen
zu können,
ob die Mehrheitswahlfunktionalität
tatsächlich
funktioniert, ohne Störungen
im System hervorzurufen.
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Diese und andere Aufgaben werden
durch die Erfindung gelöst,
so wie sie in den begleitenden Ansprüchen definiert ist.
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Die Erfindung liefert die folgenden
Vorteile:
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- – eine
robuste Mehrheitswahlfunktionalität;
- – indem
die Mehrheitswahllogik verwendet wird, wird das System, wie beispielsweise
ein Taktsystem in einer Telekommunikationsvermittlung, weniger empfindlich
gegenüber
Störungen
und Fehlfunktionen;
- – Wartungstests
der verbesserten Mehrheitswahlfunktionalität können durchgeführt werden,
ohne Störungen hervorzurufen,
was wiederum bedeutet, dass diese Art von Testen öfter durchgeführt werden
kann, sogar auf einer Routinebasis; und
- – verbesserte
Zuverlässigkeit
und Serviceverfügbarkeit.
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Andere Vorteile, die durch die vorliegende
Erfindung bereitgestellt werden, ergeben sich mit einem Lesen der
untenstehenden Beschreibung der Ausführungsbeispiele der Erfindung.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die als charakteristisch für die Erfindung
angesehenen neuartigen Merkmale sind in den angefügten Ansprüchen ausgeführt. Die
Erfindung selbst ist jedoch, wie auch andere Merkmale und Vorteile,
am besten mit Bezug auf die detaillierte Beschreibung der speziellen
Ausführungsbeispiele
zu verstehen, welche folgt, wenn diese in Verbindung mit den begleitenden
Zeichnungen gesehen werden:
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1 zeigt
ein schematisches Schaltungsdiagramm, das zugehörige Teile des Gesamttaktsystems
in einer integrierten Vermittlungsschaltung gemäß der Erfindung;
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2 zeigt
ein schematisches Schaltungsdiagramm eines Taktmonitors gemäß der Erfindung;
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3 zeigt
ein schematisches Zeitvorgabediagramm von Signalen, die beim Betrieb
des Taktmonitors von 2 involviert
sind;
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4 zeigt
ein schematisches Schaltungsdiagramm einer Pegelsteuereinheit und
eines Mehrheitswählers
gemäß der Erfindung;
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5 zeigt
ein schematisches Flussdiagramm eines Verfahrens für ein Mehrheitswählen gemäß der Erfindung;
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6 zeigt
ein schematisches Schaltungsdiagramm eines Monitors für den Mehrheitswahltakt,
gemäß der Erfindung;
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7A–7B zeigen schematische Zeitvorgabediagramme
von Signalen, die beim Betrieb des Mehrheitswahltaktmonitors von 6 involviert sind, wenn
das Mehrheitswahltaktsignal nicht in der Phase liegt; und
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8 zeigt
ein schematisches Flussdiagramm eines Verfahrens zum Testen der
Mehrheitswahlfunktionalität
einer korrigierenden Mehrheitswahlschaltung.
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DETAILLIERTE
BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
DER ERFINDUNG
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Allgemein, wie oben erwähnt, ist
ein Mehrheitswählen
in vielen Technologiegebieten anwendbar, und auf verschiedene Arten
von Eingangssignalen. Im folgenden wird jedoch die Erfindung mit
Bezug auf ein veranschaulichendes Beispiel beschrieben. Zusätzlich wird
die Erfindung in Hinsicht auf eine bestimmte technische Anwendung
erläutert,
nämlich
ein Takt- und Synchronisationssignalerzeugungssystem in einer Telekommunikationsvermittlung.
Natürlich
versteht es sich, dass die Erfindung nicht auf dieses spezielle
Beispiel beschränkt
ist.
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Eine Telekommunikationsvermittlung
enthält
normalerweise ein Takterzeugungssystem, das die Schaltungen in der
Vermittlung mit Takt- und Synchronisationssignalen versorgt. Um
Sicherheits- und Zuverlässigkeitsanforderungen
zu erfüllten,
ist das Takterzeugungssystem normalerweise redundant. Eine Redundanz
im Takterzeugungssystem wird sichergestellt, indem multiple Takterzeugungseinheiten
verwendet werden. Mit anderen Worten ist die Takterzeugungseinheit
mehrfach bereitgestellt, normalerweise verdoppelt oder verdreifacht.
Diese Takterzeugungseinheiten werden auch als Taktmodule bezeichnet.
Man nehme beispielsweise an, dass es drei unabhängige Taktmodule in einer Telekommunikationsvermittlung
gibt. Jedes Taktmodul erzeugt ein Taktsignal und ein Synchronisationssignal
mit niedriger Frequenz. Es ist normalerweise wünschenswert, ein Haupttaktsignal
und ein Hauptsynchronisationssignal aus den drei Taktsignalen und
den drei Synchronisationssignalen bereitzustellen. Zu diesem Zweck
ist es sinnvoll, die Mehrheitswahllogik zu verwenden.
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Da die Idee gemäß der Erfindung grundsätzlich die
gleiche für
Taktsignale und Synchronisationssignale ist, wird die Erfindung
hauptsächlich
mit Bezug auf Mehrheitswählen
von Taktsignalen beschrieben.
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Im folgenden, wenn ein 4 MHz Taktsignal
erwähnt
wird, bedeutet das tatsächlich
ein Taktsignal mit 4,096 MHz. Auf die gleiche Art und Weise bedeutet
ein 24 MHz Taktsignal ein Taktsignal mit 24,576 MHz und 48 MHz Taktsignal
bezeichnet ein Taktsignal mit 49,152 MHz.
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In der gesamten Beschreibung bezeichnet
der Ausdruck "Flip-Flop"
ein bekanntes Daten-Flip-Flop.
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In den Figuren bezeichnet die Notation
SIGNAL [x : 0] (wobei x eine positive ganze Zahl ist) ein Signal mit
x + 1 Bits.
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Ein verbesserter
Hardware-Entwurf für
ein Mehrheitswählen
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Ein erster Gesichtspunkt der Erfindung
betrifft einen verbesserten und robusten Hardware-Entwurf für ein Mehrheitswählen. Vor
einer detaillierten Beschreibung des ersten Gesichtspunkts der Erfindung
wird nun kurz die allgemeine Idee des verbesserten Hardware-Entwurfs
beschrieben. In Übereinstimmung
mit der Erfindung werden von den Taktmodulen kommende Taktsignale
individuell durch getrennte Taktmonitore überwacht, durch einen Taktmonitor
für jedes
Taktsignal, um festzustellen, ob die Taktsignale normal laufen oder nicht.
Jeder Taktmonitor erfasst, ob sein entsprechendes Taktsignal angehalten
hat oder nicht, und erzeugt ein Steuersignal, das den Zustand des überwachten
Taktsignals darstellt. Als ein Beispiel bezeichnet ein Steuersignal
mit dem logischen Pegel von "1" ein gestopptes oder auf andere Weise
fehlerhaftes Taktsignal, wohingegen ein Taktsignal mit dem logischen
Pegel von "0" ein richtiges und wohldefiniertes Taktsignal darstellt.
Die erzeugten Taktsignale werden zu einer Pegelsteuereinheit gesendet.
Die Pegelsteuereinheit steuert die Eingangspegel zu einem Mehrheitswähler in Übereinstimmung
mit den Steuersignalen. Statt der Taktsignale, die mit einem Hin-
und Herschalten aufgehört
haben, wählt
die Pegelsteuereinheit Signale mit speziell logischen Pegeln, die
zu der Mehrheitslogik weiterzuleiten sind. Die speziellen logischen
Pegel dieser sogenannten Ersatzsignale werden so ausgewählt, dass
die Ersatzsignale nicht mit den verbleibenden richtigen Taktsignalen interferieren.
Auf diese Weise wird die Mehrheitswahl immer noch funktionieren,
auch wenn eines oder mehrere Taktsignale anhält.
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Die Pegelsteuereinheit korrigiert
fehlerhafte Taktsignale, bevor die tatsächliche Mehrheitswahloperation
durch den Mehrheitswähler
durchgeführt
wird, und in diesem Sinne ist der verbesserte Mehrheitswahl Hardware-Entwurf
vorkorrigierend.
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Ein klarer Vorteil der verbesserten
Mehrheitswahlschaltung gemäß der Erfindung
ist es, dass sie dazu in der Lage ist, zwei gestoppte Taktsignale
zu handhaben, ungeachtet der Tatsache, ob die Taktsignale auf einem
hohen oder niedrigen logischen Pegel angehalten haben. In diesem
Sinne ist die erfindungsgemäße Mehrheitswahlschaltung
ausgelegt für
dynamische oder periodische Eingangssignale, wie beispielsweise Takt-
und Synchronisationssignale.
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Für
ein besseres Verständnis
der Erfindung wird nun der Mehrheitswahl Hardware-Entwurf detaillierter mit
Bezug auf ein veranschaulichendes Beispiel beschrieben. Im folgenden
wird angenommen, dass es drei Taktmodule in der Vermittlung gibt,
von denen jedes ein Taktsignal erzeugt.
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1 zeigt
ein schematisches Schaltungsdiagramm, das maßgebende Teile eines gesamten
redundanten Takterzeugungssystems in einer integrierten Vermittlungsschaltung
gemäß einem
veranschaulichenden Ausführungsbeispiel
der Erfindung veranschaulicht. Das System umfasst grundsätzlich drei
Taktmodule CLM0, CLM1, CLM2, drei Taktmonitors 12A–C, eine
Pegelsteuerschaltung 13, einen Mehrheitswähler 14 zur Durchführung einer Mehrheitswahloperation,
einen Phasenregelkreis (PLL) 15, und einen Mehrheitswahltaktmonitor 18.
Die Taktmodule CLMO, CLM1 und CLM2 erzeugen die Taktsignale CP1_0,
CP1_1 bzw. CP1_2. Allgemein sind die Taktmonitore 12A–C Signalverlustdetektoren.
Jeder der Taktmonitore 12A–C stellt
fest, ob das entsprechende ankommende Taktsignal vorliegt oder nicht,
und setzt sein Ausgangssteuersignal CP_xERR (x ist 0, 1 oder 2)
dementsprechend. Falls beispielsweise ein ankommendes Taktsignal
CP1_x angehalten hat, wird das entsprechende Steuersignal CP1_xERR
auf einen hohen logischen Pegel eingestellt, wohingegen dann, falls
das Taktsignal CP1_x korrekt hin- und her schaltet, das Steuersignal
CP1_xERR auf einen niedrigen logischen Pegel eingestellt ist. Die
Steuersignale CP1_OERR, CP1_1ERR und CP1_ERR von den Taktmonitoren 12A–C werden
zu der Pegelsteuereinheit 13 übermittelt, die auch die Taktsignale
CP1_0, CP1_1 und CP1_2 empfängt. Die Pegelsteuereinheit 13 steuert
die Eingangspegel des Mehrheitswählers 14, und
die Pegelsteuerung wird in Übereinstimmung
mit den Steuersignalen CP1_OERR, CP1_1ERR und CP1_2ERR durchgeführt. Falls
alle ankommenden Taktsignale CP1_0, CP1_1 und CP1_2 richtig und
wohldefiniert sind, werden die Taktmonitore 12A–C ihre
Steuersignale so einstellen, dass die Pegelsteuereinheit 13 transparent
wird, und demzufolge werden die Taktsignale zu dem Mehrheitswähler 14 ohne
Pegeleinstellung übermittelt.
Falls jedoch eines oder zwei Taktsignale angehalten haben, wird
die Pegelsteuereinheit 13 das fragliche Taktsignal bzw.
die fraglichen Taktsignale auf einen niedrigen oder hohen logischen
Pegel erzwingen, in Abhängigkeit
von der speziellen Fehlersituation. Falls beispielsweise zwei Taktsignale
als fehlerhaft festgestellt werden, wird die Pegelsteuereinheit 13 so
gesetzt, dass sie diese fehlerhaften Taktsignale auf unterschiedliche
logische Pegel festsperrt, so dass die nicht mit dem verbleibenden
Taktsignal interferieren, wenn die Mehrheitswahl durchgeführt wird.
Der Mehrheitswähler 14 führt eine
bekannte Mehrheitswähloperation
mit diesen Signalen CP1_OL, CP1_1L, CP1_2L durch, die in den Wähler 14 von
der Pegelsteuereinheit
13 gesendet werden. Demzufolge erzeugt
der Wähler 14 ein
einzelnes Mehrheitswahlausgangstaktsignal CP1_MV.
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Die Taktmonitore 12A–C,
die Pegelsteuereinheit 13 und der Mehrheitswähler 14 stellen
den Hauptkern dar, durch das Bezugszeichen 11 in 1 bezeichnet, des verbesserten
Mehrheitswahl Hardware-Entwurfs gemäß der Erfindung.
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In diesem speziellen Beispiel wird
die Mehrheitswahlschaltung in einem Takterzeugungssystem verwendet,
und das Mehrheitswahltaktsignal CP1_MV wird zu einem Phasenregelkreis
(PLL) 15 gesendet, der ein höherfrequentes Taktsignal CLK_48
erzeugt. Als ein Beispiel weist der Mehrheitswahltakt CP1_MV eine Frequenz
von 4 MHz auf und der PLL Ausgangstakt CLK_48 hat eine Frequenz
von 48 MHz. Das CLK_48 Taktsignal wird vorteilhafter Weise als ein
Systemtaktsignal für
die Schaltungen der Vermittlung verwendet, und als solches zu einer
Taktverteilungsschaltung (nicht gezeigt) übermitte1t, die die Schaltungen
in der Vermittlung mit einem Systemtaktsignal versieht.
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Der Phasenregelkreis (PLL) 15 umfasst
vorzugsweise eine PLL Ausgangssignalerzeugungseinheit 16 und
eine Rückführungsschleife
mit einem PLL Frequenzteiler 17. Die PLL Ausgangssignalerzeugungseinheit 16 enthält einen
Phasendetektor, einen Filter und einen spannungsgesteuerten Oszillator
(VCO). Das sich ergebende Mehrheitswahl Haupttaktsignal CP1 MV von
dem Mehrheitswähler 14 wird
zum Phasenregelkreis 15 übermittelt, und die Phase des
sich ergebenden Haupttaktsignals CP1 MV wird als Referenz im Phasenregelkreis 15 verwendet.
Aufgrund dessen sind die Taktsignalpfade von den Taktmodulen (nicht
gezeigt) zum Phasenregelkreis 15 vorzugsweise kombinatorisch,
so dass keine Flip-Flops in den Taktsignalpfaden vorhanden sind.
Da der PLL 15 die Frequenz, in diesem Beispiel, von 4 auf
48 MHz erhöht
ist der PLL-Frequenzteiler 17 in der Rückführungsschleife erforderlich,
um ein Rückführungssignal CLK4_90
mit der gleichen Frequenz wie das Eingangsreferenzsignal CP1 MV
zu erhalten. Der VCO erzeugt ein 48 MHz Taktsignal und dieses Taktsignal
wird im Frequenzteiler 17 durch 12 geteilt. Die Phasenbeziehung
zwischen dem Mehrheitswahltaktsignal CP1 MV und dem Rückführungstaktsignal
CLK4_90 wird in dem Phasendetektor verglichen, und der Filter erzeugt
eine Steuerspannung in Reaktion auf diesen Vergleich. Die erzeugte
Steuerspannung wird zum Regulieren der Frequenz des VCO verwendet.
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Der PLL 15 ist im System
aus verschiedenen Gründen
bereitgestellt. Der VCO im PLL 15 erhöht die Frequenz um einen Faktor
von 12. Der PLL 15 stellt auch sicher, dass der CLK_48
Takt phasensynchron zum Mehrheitswahltakt CP1 MV ist, und der PLL 15 wird
für eine
kurze Zeitperiode mit einem richtigen Laufen fortfahren, auch wenn
alle Taktsignale mit einem Hin- und Herschalten anhalten. Andere
Vorteile des Phasenregelkreises 15 werden unterhalb beschrieben.
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Der Mehrheitswahltaktmonitor 18 wird
nicht als erforderlich erachtet für eine Erläuterung des Mehrheitswahl Hardware-Entwurfsgesichtspunkt
der Erfindung. Es wird jedoch später
zum Mehrheitswahltaktmonitor 18 in Verbindung mit der Mehrheitswahlüberwachungsfunktion
zurückgekehrt.
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2 zeigt
ein schematisches Schaltungsdiagramm eines veranschaulichenden Taktmonitors
gemäß der Erfindung.
Der Taktmonitor von 2 ist
dazu ausgelegt, zu reagieren, falls das überwachte Taktsignal CP1_x
für eine
vorgegebene Erfassungszeit nicht hin- und herschwingt. Falls eine
vorgegebene Anzahl, wie beispielsweise 3, von aufeinanderfolgenden
Taktpulsen in dem überwachten
Taktsignal CP1_x abwesend sind, wird das entsprechende CP1_xERR
Steuerbit auf hoch eingestellt. Beispielsweise misst der Monitor
die Zeitperiode des ankommenden Taktsignals CP1_x hinsichtlich 24
MHz Taktpulsen. Falls die Zeitperiode zu kurz oder zu lang ist,
setzt der Monitor das Steuerbit. Der Taktmonitor umfasst ein Metastabilitätsschutz-Flip-Flop, auch
als META1 Flip-Flop 21 bezeichnet, zwei weitere Flip-Flops 22, 23,
einen Inverter 24, ein UND-Gatter 25, einen 3-Bit
Zeitperiodenzähler 26,
und ein kombinatorisches Netzwerk 27.
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Ein 24 MHz Taktsignal CLK_24 wird
den Flip-Flops 21, 22, 23, und dem Zeitperiodenzähler 26 bereitgestellt.
Das ankommende Taktsignal CP1_x wird in das META1 Flip-Flop 21 getaktet,
was einen Schutz gegen Metastabilität bereitstellt, das das Verhältnis zwischen
dem CP1_x Takt und dem CLK 24 Takt asynchron ist. Dann
wird der Takt durch zwei zusätzliche
Flip-Flops 22, 23 geführt, die mit dem Inverter 24 und
dem UND-Gatter 25 einen positiven Impuls NEW_PERIOD jedes
Mal dann erzeugen, wenn das CP1_x Taktsignal auf hoch übergeht.
Das NEW_PERIOD Signal wird dazu verwendet, den 3-Bit Zähler 26 zu
löschen.
Der Zähler 26 erzeugt
einen TIME_CNT Zählerwert,
der die Periodenzeit des CP1_x Signals hinsichtlich 24 MHz Taktpulsen
darstellt. Wenn NEW_PERIOD hoch ist, wird der Zähler 26 gelöscht, so
dass der Zähler 26 mit
einer neuen Zählung
beginnt. Der Zähler 26 zählt die
Anzahl von CLK_24 Taktzyklen, bis das nächste Mal NEW_PERIOD auf hoch übergeht.
Zu diesem Zeitpunkt wird der TIME-CNT Zählerwert durch das kombinatorische
Netzwerk 27 untersucht. Das NEW_PERIOD Signal und das TIME_CNT
Signal werden in das kombinatorische Netzwerk 27 übermittelt,
und die kombinatorische Logik entscheidet, ob oder ob nicht das
Steuerbit basierend auf diesen Signalen eingestellt werden soll.
Beispielsweise ist das kombinatorische Netzwerk 27 unter
Verwendung der bekannten Programmierungssprache VERILOG und dem
bekannten Synthetisierprogramm SYNOPSYS implementiert. Die Funktionalität des kombinatorischen
Netzwerks 27 wird durch ein in VERILOG geschriebenes Programm
definiert, und das Synthetisierprogramm SYNOPSYS transformiert das
VERILOG Programm in ein Hardwarenetzwerk von Gattern und Flip-Flops.
Die durch das TIME_CNT Signal repräsentierte Periodenzeit wird
durch die kombinatorische Logik bestätigt, falls der Zählerwert
TIME_CNT des Zählers 26
4, 5 oder 6 ist,
wenn NEW_PERIOD hoch ist. Falls die Periodenzeit bestätigt wird,
wird das Steuersignal CP1 xERR auf niedrig eingestellt. Falls der
TIME_CNT Zählerwert
jedoch geringer als 4 oder größer als
6 ist, wenn NEW_PERIOD auf hoch übergeht,
ist die Periodenzeit fehlerhaft, und das CP1 xERR Signal wird auf
hoch eingestellt. Falls NEW-PERIOD nicht auf hoch übergegangen
ist, bevor der Zähler 26 den
Zählerwert 7 erreicht, stoppt
der Zähler 26 auf
diesem Wert.
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3 zeigt
ein schematisches Zeitdiagramm von dem Betrieb des Taktmonitors
von 2 zugehörigen Signalen.
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4 zeigt
ein schematisches Schaltungsdiagramm einer Pegelsteuereinheit und
eines Mehrheitswählers
gemäß der Erfindung.
Die Pegelsteuereinheit 13 (1)
umfasst im wesentlichen drei Signalselektoren (Schalter) 31, 32, 33,
die jeder zwei Eingangsanschlüsse
aufweisen, zum Empfangen von Eingangssignalen, einen Steueranschluss
zum Empfang eines jeweiligen der Steuersignale CP1_xERR (x ist 0,
1 oder 2) von den Taktmonitoren 12A–C, und einen Ausgangsanschluss
zum Ausgeben eines der zwei Eingangssignale als ein Selektorausgangssignal
CP1_xL (x ist 0, 1 oder 2). Jeder Selektor empfängt ein jeweiliges der Taktsignale CP1_x
(x ist 0, 1 oder 2), an einem seiner zwei Eingangsanschlüsse, und
ein Konstantpegelsignal am anderen Anschluss. In Übereinstimmung
mit einem veranschaulichenden Ausführungsbeispiel der Erfindung
sind zwei der Konstantpegelsignale auf entgegengesetzte logische
Pegel eingestellt; "0" und "1". In einem Beispiel ist der "0"-Anschluss mit Masse
verbunden, und der "1"-Anschluss ist mit der positiven logischen
Versorgungsschiene verbunden. Der Selektor 31, der auf
das Taktsignal CP1_0 reagiert, empfängt das Konstantpegelsignal
"1", und der Selektor 32, der auf das Taktsignal CP1_1
anspricht, empfängt
das Konstantpegelsignal "0". Der Selektor 33, der auf das
CP1 2 Taktsignal anspricht, empfängt das CP1_1ERR Steuersignal
an seinem anderen Eingangsanschluss. Das Steuersignal CP1_1ERR kann
einen niedrigen oder einen hohen Pegel aufweisen, es ist jedoch
n jeder speziellen Fehlersituation das CP1_1ERR Signal entweder
niedrig oder hoch, und tritt somit zu diesem Zeitpunkt als Konstantpegelsignal
auf. Die Pegelsteuereinheit 13 empfängt Information in der Form
der Steuersignale CP1_OERR, CP1_1ERR, CP1_2ERR von den Taktmonitoren 12A–C bezüglich des
Status der Eingangstaktsignale. Welches der zwei Eingangssignale
als Selektorausgangssignal CP1_xL für jeden der Selektoren 31, 32, 33 ausgewählt werden
wird, wird durch das entsprechende Steuersignal CP1 xERR gesteuert.
Der Funktionalbetrieb der Pegelsteuereinheit 13 kann wie
folgt zusammengefasst werden:
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- – Falls
das eingehende Taktsignal CP1_0 mit einem Hin- und Herschalten aufgehört hat,
setzt die Pegelsteuereinheit das Ausgangssignal CP1_01 auf einen
hohen Pegel;
- – Falls
das eingehende Taktsignal CP1_1 mit einem Hin- und Herschalten aufgehört hat,
setzt die Pegelsteuereinheit das Ausgangssignal CP1_1L auf einen
niedrigen Pegel; und
- – Falls
das eingehende Taktsignal CP1 2 mit einem Hin- und Herschalten
aufgehört
hat, setzt die Pegelsteuereinheit das Ausgangssignal CP1 2L auf
CP1_1ERR.
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Die Selektorausgangssignale CP1_OL,
CP1 L und CP1 2L der Pegelsteuereinheit 13 werden zu dem Mehrheitswähler 14 übermittelt.
Der Mehrheitswähler 14 ist
eine bekannte Einheit, die einen Mehrheitswahlbetriebsvorgang mit
dessen Eingangssignalen durchführt,
mittels einfacher UND-Gatter 34, 35, 36 und
einem ODER-Gatter 37, wodurch ein Mehrheitswahlausgangssignal
CP1_MV erzeugt wird.
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In der Praxis bedeutet die Kombination
der individuellen Taktmonitore 12A–C, der Pegelsteuereinheit 13 und
des Mehrheitswählers 14,
dass dann, wenn eines der eingehenden Takte anhält, die Pegelsteuereinheit 13 die
Mehrheitswählereingangspegel
so einstellt, dass die verbleibenden zwei Takte allgemein miteinander UND
verarbeitet werden. Falls ein weiterer Takt stoppt, setzt die Pegelsteuereinheit 13 die
Eingangspegel des Mehrheitswählers 14 so
ein, dass die Ausgangssignale der Selektoren, die den Taktsignalen
zugehören,
mit einem Hin- und Herschalten aufgehört haben, nicht mit dem verbleibenden
Taktsignal interferieren. Auf diese Weise wird das verbleibende
Taktsignal als das Mehrheitswahlausgangstaktsignal CP1_MV durchgeführt.
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Die oben vorgeschlagene Implementierung
bewirkt einen fehlerhaften Betrieb nur in einem einzigen Fall; falls
das CP1_0 Taktsignal anhält.
Dann werden die verbleibenden zwei Taktsignale miteinander ODER-verarbeitet,
anstatt miteinander UND-verarbeitet zu werden. Dieses wird einen
kleinen Phasensprung im sich ergebenden Mehrheitswahl Haupttaktsignal
bewirken. Diese Art von Phasensprung wird jedoch in allen Systemen
angetroffen, die den obigen Typ von Mehrheitswahloperation anwenden,
(A UND B) ODER (A UND C) ODER (B UND C), und wird normalerweise
nicht als ein Problem betrachtet. Die Größe des Phasensprungs hängt von
der Verdrehung zwischen den verbleibenden Eingangstaktsignalen ab,
und liegt gut innerhalb der Sicherheitsbandbreiten des Systems.
Zusätzlich
wird der Phasenregelkreis 15 (1), der dazu angeschlossen ist, den Mehrheitswahlausgangstakt
CP1 MV zu empfangen, den Phasensprung in einen gleichmäßigen Übergang
transformieren.
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Die obige Mehrheitswahlsteuerschaltung
stellt im wesentlichen sicher, dass die Mehrheitswahlfunktionalität immer
noch arbeitet, wenn zwei von drei Taktsignalen anhalten. Das gesamte
Taktsystem in der Vermittlung wird weniger empfindlich hinsichtlich
Störungen
und Fehlfunktionen, was seinerseits zu einer höheren Zuverlässigkeit
und Serviceverfügbarkeit
führt.
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5 zeigt
ein schematisches Flussdiagramm eines Verfahrens für ein Mehrheitswählen gemäß der Erfindung.
Das Verfahren betrifft ein Mehrheitswählen von mindestens drei logischen
Eingangssignalen, um ein Mehrheitswahlausgangssignal zu erzeugen.
Vorzugsweise sind die Eingangssignale periodische Signale, wie beispielsweise
Taktsignale. In einem Schritt A werden die Eingangssignale individuell überwacht,
um für ein
jedes der logischen Eingangssignale ein entsprechendes Steuersignal
zu erzeugen, das den Zustand des logischen Eingangssignals darstellt.
Vorteilhafter Weise werden die Signale überwacht, indem kontinuierlich die
Signalperiodenzeit überprüft wird.
Falls beispielsweise die Abwesenheit einer vorgegebenen Anzahl von Impulsen
in einem Eingangssignal festgestellt wird, wird das entsprechende
Steuersignal auf dem vorgegebenen Pegel von "1" eingestellt. Als
eine Folge wird ein Steuersignal mit dem logischen Pegel in "0"
ein richtiges und wohldefiniertes Eingangssignal repräsentieren.
Im Schritt B wird ein erstes Konstantpegelsignal mit einem ersten
vorgegebenen logischen Pegel erzeugt, und ein zweites Konstantpegelsignal
eines zweiten vorgegebenen logischen Pegels. Als nächste wird
im Schritt C eine Selektionsprozedur durchgeführt, durch: Auswählen eines
ersten logischen Eingangssignals oder des ersten Konstantpegelsignals
als ein erstes Auswahlsignal, in Abhängigkeit vom Steuersignal,
das dem ersten Eingangssignal entspricht;
Auswählen eines
zweiten logischen Eingangssignals oder des zweiten Konstantpegelsignals
als ein zweites ausgewähltes
Signal, in Abhängigkeit
von dem Steuersignal, das dem zweiten Eingangssignal entspricht;
und
Auswählen
eines dritten logischen Eingangssignals oder eines vorgegebenen
einen der Steuersignale als ein drittes ausgewähltes Signal, in Abhängigkeit
vom Steuersignal, das dem dritten Eingangssignal entspricht. Vorzugsweise
ist das erste Konstantpegelsignal hoch, und das zweite Konstantpegelsignal
ist niedrig, und das vorgegebene Steuersignal, das im Schritt eines
Auswählens
des dritten ausgewählten
Signals verwendet wird, ist das Steuersignal, das dem zweiten logischen
Eingangssignal entspricht. Im Schritt D wird eine Mehrheitswahloperation
mit dem ersten, zweiten und dritten ausgewählten Signal durchgeführt, um
das Mehrheitswahlausgangssignal zu erzeugen. Vorzugsweise wird im
Schritt E das Mehrheitswahlausgangssignal einem Phasenregelkreis
(PLL) zugeführt,
der ein endgültiges
Ausgangssignal erzeugt.
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Wartung der
Mehrheitswahlfunktionalität
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Ein weiterer Gesichtspunkt der Erfindung
betrifft Wartung, Überwachung
und Testen der verbesserten Mehrheitswahlfunktionalität.
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Ein Testen von Mehrheitswahlen wurde
im Stand der Technik hinsichtlich einfachen nicht korrigierenden
Mehrheitswahlschaltungen durchgeführt.
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Das an Roos an 19. April 1994 erteilte
U.S.-Patent 5,305,325 betrifft ein Verfahren und eine Vorrichtung
zum Testen und Überwachen
von Mehrheitswahlen in einem multi-ebenen digitalen Zeitselektor
mit mindestens drei identischen Baugruppenebenen. Jede dieser Ebenen
liefert einen ausgehenden Datenstrom. Diese Datenströme werden
durch eine Mehrheitswahlschaltung empfangen und darin einem Mehrheitswahlbetriebsvorgang
unterzogen. Ein Fehler wird den Datenströmen für eine Mehrheitswahl in Übereinstimmung
mit einem vorgegebenen Muster freiwillig hinzugefügt. Die
Datenströme
werden dann mit dem Mehrheitswahldatenstrom verglichen, und ein
Alarm wird als eine Folge dieses Vergleichs ausgegeben, falls ein
Fehler in irgendeinem der zu der Mehrheitswahlschaltung verlaufenden
Datenströme
festgestellt wird. Ein erwarteter Alarm, bewirkt durch einen freiwillig
hinzugefügten
Fehler, wird festgestellt, um von durch andere Fehler bewirkten
Alarmen abzugrenzen.
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Die Wartungsstrategie gemäß der Erfindung
ist es, eine Mischung aus präventivem
und korrigierendem Warten zu verwenden, um einen hohen Grad von
Betriebsleistungsfähigkeit
sicherzustellen. Als eine Folge dieser Wartungsstrategie sollte
so viel Funktionalität
wie möglich
durch das Wartungssystem überwacht werden.
Die Takt- und Synchronisationssignale insbesondere sind für das Vermittlungssystem
extrem wichtig, wie auch für
die gesamte Digitaltelefonnetzwerksynchronisation. Demzufolge muss
es möglich
sein, zu überprüfen, dass
die Mehrheitswahllogik und zugehörige
Steuerlogik arbeiten.
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In Übereinstimmung mit der Erfindung
wird eine Störung
in der Form eines fehlenden Taktimpulses in dem sich ergebenden
Mehrheitswahltaktsignal CP1 MV erzeugt, indem zwei der Taktsignale
CP1_x gestoppt werden. Darüber
hinaus wird ein Mehrheitswahltaktmonitor 18 (1) bereitgestellt, der das
Mehrheitswahltaktsignal CP1_MV und das CLK4 Signal von dem PLL Teiler 17 empfängt. Der
CP1_MV Takt und der CLK4 Takt werden miteinander verglichen, und
ein Alarm wird in Abhängigkeit
von dem Ergebnis des Vergleichs selektiv erzeugt. Der Mehrheitswahltaktmonitor 18 sollte
dazu in der Lage sein, die provozierte Störung zu erfassen, so dass ein
Mehrheitswahlalarm, auch als CPMF A1arm bezeichnet, erzeugt wird.
Diese Anforderung wird durch ein Stoppen der Takte, einer nach dem
anderen, in Übereinstimmung
mit einer vorgegebenen ersten Prozedur erfüllt.
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Es ist wichtig, dass verstanden wird,
dass der Mehrheitswahltaktmonitor schnell genug sein muss, den fehlenden
Taktimpuls zu erfassen, bevor der Mehrheitswähler 14 und die zugehörige Steuerlogik 12A–C, 13, den
Mehrheitswahltakt wiedereinrichten. Mit anderen Worten muss der
Mehrheitswahltaktmonitor 18 schneller reagieren als die Taktmonitore 12A–C,
die die Pegelsteuereinheit 13 steuern. Auf der anderen
Seite müssen die
Taktmonitore 12A–C und
die Pegelsteuereinheit 13 so schnell sein, dass das Ausgangssignal
des Phasenregelkreises 15 durch die erzeugte Störung nicht
beeinflusst wird. Mit anderen Worten muss die Störung durch den Filter des Phasenregelkreises 15 entfernt
werden. Dies ist ein weiterer Grund dafür, einen mit dem Ausgang des
Mehrheitswählers 14 verbundenen
PLL 15 zu haben. Der PLL berücksichtigt den fehlenden Taktimpuls,
der beim Testen der Mehrheitswahl Hardware erzeugt wird, so dass
Tests ohne ein Bewirken von Störungen
durchgeführt
werden können.
Dieses ist ein klarer Vorteil. Ein Testen kann sogar routinemäßig ohne
Störung
des Systems durchgeführt
werden.
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Es ist jedoch auch wünschenswert,
dass andere normale Wartungsvorgänge,
wie beispielsweise ein Tausch des Taktmoduls, auszuführen sein
sollten, ohne unerwünschte
Mehrheitswahlalarme zu bewirken, die Fehlerzähler im Wartungssystem erhöhen werden.
Es sollte daher möglich
sein, einen oder zwei Takte zu stoppen, ohne einen Mehrheitswahlalarm
zu erhalten. Diese Forderung wird erfüllt, indem die Takte in Übereinstimmung
mit einem vorgegebenen zweiten Verfahren gestoppt werden, das sich
von der vorgegebenen ersten Prozedur unterscheidet.
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6 zeigt
ein schematisches Schaltungsdiagramm, das einen Monitor für das Mehrheitswahltaktsignal
detailliert veranschaulicht. Der Mehrheitswahltaktmonitor 18 (1) umfasst Multiplexer 41, 42,
ein erstes kombinatorisches Netzwerk 43, ein Flip-Flop 44,
ein zweites kombinatorisches Netzwerk 45, und Flip-Flops 46, 47.
Die Flip-Flops 44, 46 und 47 werden alle
durch das 48 MHz CLK_48 M Taktsignal getaktet. Der Mehrheitswahltaktmonitor 18 vergleicht
das Mehrheitswahltaktsignal CP1 MV mit dem 4 MHz CLK4 Taktsignal,
erzeugt durch den PLL Teiler 17, und erzeugt einen A1arm,
falls eine Phasendifferenz von 20 ns oder mehr zwischen den Signalen
vorliegt. Mit anderen Worten wird ein A1arm erzeugt, wenn der PLL 20 ns
Phasenverschiebung aufweist, im Vergleich mit dem normalen 90 Grad
Phasenverhältnis
zum CP1_MV Taktsignal, wenn der PLL eingeregelt ist. Wenn das CLK4-90
Signal, auch durch den PLL Teiler 17 bereitgestellt, durch
die positive Flanke des 48 MHz Taktsignals CLK 48 erzeugt
wird, wird das Mehrheitswahltaktsignal CP1 MV einen Pegel sehr nahe
an der positiven Flanke dieses Taktsignals ändern, wenn der PLL 15 in
einem verriegelten Zustand ist. Aus diesem Grund wird der CP1 MV
Takt nicht geprüft,
wenn erwartet wird, dass er den Pegel ändert, und der Multiplexer 41 wird
dazu verwendet, CP1 MV auf einen definierten Wert (nicht aktiv)
während
dieser 48 MHz Taktperiode zu setzen. Das Ausgangssignal des Multiplexers 41 wird
als CP1_MV_COMP bezeichnet. In der Praxis bedeutet dies, dass der
Wert und die Phase des CP1 MV in 10 von 12 48 MHz Taktperioden überprüft wird.
Demzufolge wird das CLK4 Signal zu einem Multiplexer 42 gesendet,
um das Signal CLK COMP zu erzeugen. Das CLK4 COMP Signal und das
CP1 MV_COMP Signal werden zum ersten kombinatorischen Netzwerk 43 gesendet,
welches überprüft, ob diese
Signale sich voneinander unterscheiden. Falls alles in Ordnung ist,
wird erwartet, dass sie gleich sind, andernfalls sollte ein Alarm
gesetzt werden. Falls sie voneinander sich unterscheiden, wird ein
Signal NOT_EQUAL auf hoch eingestellt.
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Wenn gesetzt, kann der Alarm asynchron
sein, da das Phasenverhältnis
sich während
bestimmter Bedingungen verändern
kann, z. B. wenn ein Taktsignal stoppt, oder wenn der PLL 15 fehlerhaft
und/oder nicht verriegelt ist. Um zu verhindern, dass eine Metastabilität sich außerhalb
des Moduls verbreitet, wird das NOT_EQUAL Signal zum Metastabilitätsschutz-Flip-Flop 44 gesendet,
das sich einer möglichen
Metastabilität annimmt,
und das Signal CP1_MV_ERR_ASYNC erzeugt. Das zweite kombinatorische
Netzwerk 45 empfängt das
CP1_MV_ERR ASYNC Signal, ein 4-Bit PLL DIV Signal von dem PLL Teiler 17,
und ein Ausgangssignal HOLD ALARM von dem Flip-Flop 46.
Das HOLD ALARM Signal von dem Flip-Flop 46 wird dem zweiten
kombinatorischen Netzwerk 45 in einer Rückführungsschleife bereitgestellt.
Das kombinatorische Netzwerk 45 erzeugt zwei Ausgangssignale,
von denen eins zu dem Flip-Flop 46 übermittelt wird, und das andere
zum Flip-Flop 47 gesendet wird, um das stabile Alarmsignal
CP1_MV_ERR zu erzeugen.
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Vorzugsweise wird das erste kombinatorische
Netzwerk 43 und das zweite kombinatorische Netzwerk 45 implementiert
unter Verwendung der Programmiersprache VERILOG und dem Synthetisierprogramm
SYNOPSYS.
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Um in der Lage zu sein, die Anforderung
zu erfüllen,
dass zwei der Taktsignale anhalten können, ohne einen Mehrheitswahlalarm
zu erhalten, muss das CP1_1ERR Steuersignal in das CLK_48 MHz Taktsystem eingetaktet
werden, bevor es dazu verwendet wird, einen der Selektoren in der
Pegelsteuereinheit 13 (1) zu
steuern.
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Die 7A-C veranschaulichen
schematische Zeitvorgabediagramme von Signalen, die den Betrieb des
Mehrheitswahltaktmonitors von 6 betreffen,
wenn das Mehrheitswahltaktsignal die Phase verloren hat. In 7A ist das CP1_MV(0) Signal 10 ns
früher
als das CLK4 Signal. In 7B ist
CP1_MV(1) 10 ns später
als CLK4, und in 7C ist
CP1_MV(2) 30 ns später
als CLK4. Das CP1_MV Signal wird als CP1_MV(x) bezeichnet, wobei
x 0,1 oder 2 ist, um die unterschiedlichen Fälle voneinander zu unterscheiden. Der
A1arm CP1 MV_ERR, auch als CPMF in 1 bezeichnet,
wird durch CP1 MV (2) erzeugt, wie in 7C veranschaulicht.
In diesem Beispiel, wie in 7C gezeigt,
ist die Minimaldauer des CP1_MV_ERR Alarms ein 4 MHz Zyklus.
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Um einen Mehrheitswahlalarm zu erhalten,
ist der unterhalb ausgeführten
ersten Prozedur zu folgen:
– Man stoppe zuerst einen beliebigen
der Takte CP1_0, CP1_1 oder CP1 2. Es ist unerheblich,
ob dieser niedrig oder hoch gestoppt wird. Dann stoppe man den nächsten Takt
auf hoch, falls CP1_0 vorhergehend gestoppt wurde, andernfalls,
falls CP1_1 oder CP1_2 gestoppt wurden, stoppe den nächsten Takt
auf niedrig.
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Um einen Mehrheitswahlalarm zu vermeiden,
folge man der zweiten unterhalb ausgeführten Prozedur:
– Man stoppe
zuerst einen beliebigen der Takte CP1_0, CP1_1 oder CP1_2. Es ist
unerheblich, ob dieser niedrig oder hoch gestoppt wird. Dann stoppe
man den nächsten
Takt auf niedrig, falls CP1_0 vorhergehend gestoppt wurde, andernfalls,
falls CP1_1 oder CP1_2 gestoppt wurden, stoppe den nächsten Takt
auf hoch.
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Die obigen Prozeduren zum Anhalten
der Take sind vorzugsweise softwaregesteuert, und die Software wird
in einem Prozessor ausgeführt.
Im folgenden wird ein veranschaulichendes Beispiel dafür, wie ein
softwaregesteuerter Taktmehrheitswahltest durchzuführen ist,
in Tabelle 1 gegeben.
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Tabelle
1: Softwaremehrheitswahltest
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Der Ausdruck "Impuls" zeigt an, dass
der Takt normal arbeitet, wohingegen die Ausdrücke 'Niedrig' und 'Hoch' anzeigen,
das der Takt auf einem niedrigen Pegel beziehungsweise einem hohen
Pegel angehalten hat.
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Die Ergebnisse des Softwaretests
in den mit 1, 2 und 3 in Tabelle 1 bezeichneten Konfigurationen
sind unterhalb in Tabelle 2 ausgeführt. Tabelle
2: Ergebnis des Mehrheitswahltests
CSF_ x (x ist 0, 1 oder 2) bezeichnet das Steuersignal
CP1 xERR, wenn es als ein Alarmsignal arbeitet, und CPMF bezeichnet
den Mehrheitswahlalarm. Die CSF_x (CP1 xERR) Signale werden durch
die Taktmonitore
12A–C erzeugt.
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In der untenstehenden Tabelle 3 ist
ein veranschaulichendes Beispiel dafür gezeigt, wie zwei Takte gestoppt
werden, ohne einen Mehrheitswahlalarm zu bekommen. Tabelle
3: Mehrheitswahlalarmvermeidung
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8 zeigt
ein schematisches Flussdiagramm eines Verfahrens zum Testen eines
Mehrheitswählens einer
Anzahl von Eingangssignalen. Im Schritt G werden die logischen Eingangssignale
individuell überwacht, um
für ein
jedes der logischen Eingangssignale ein entsprechendes Steuersignal
zu erzeugen, das den Zustand des logischen Eingangssignals darstellt.
Im Schritt H werden fehlerhafte Eingangssignale korrigiert, indem
die Eingangspegel für
die Mehrheitswahl in Übereinstimmung
mit dem Überwachungszustand
geregelt werden. Im Schritt I wird eine Mehrheitswahloperation mit
den geregelten Eingangspegeln durchgeführt, um ein Mehrheitswahlausgangssignal
zu erzeugen. Im Schritt J werden zwei Eingangssignale bewusst angehalten,
ein Eingangssignal pro Zeitpunkt. Im Schritt K wird der Status des
Mehrheitswahlausgangssignals überwacht.
Im Schritt L wird in Abhängigkeit
von dem Überwachungszustand
des Mehrheitswahlausgangssignals ein A1arm selektiv erzeugt. Falls
der Schritt J eines bewussten Anhaltens der Eingangssignale in Übereinstimmung
mit einer ersten Prozedur durchgeführt wird, dann wird ein fehlerhaftes
Mehrheitswahlausgangssignal, durch die freiwillig angehaltenen Eingangssignale
bewirkt, erfasst, bevor die freiwillig angehaltenen Eingangssignale
korrigiert werden, und ein A1arm wird in Reaktion auf die Erfassung
erzeugt. Falls jedoch der Schritt J eines bewussten Anhaltens der
Eingangssignale in Übereinstimmung
mit einer zweiten vorgegebenen Prozedur durchgeführt wird, dann wird ein A1arm
vermieden. Vorzugsweise wird das Mehrheitswahlausgangssignal einem
Phasenregelkreis (PLL) zugeführt,
der ein Rückführungssignal
erzeugt, und der Status des Mehrheitswahlausgangssignals wird überwacht,
indem das Mehrheitswahlsignal mit dem Rückführungssignal des PLL verglichen
wird.
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Vorzugsweise wird das in dem Flussdiagramm
von 8 veranschaulichte
Verfahren unter Verwendung des verbesserten Mehrheitswahl Hardware-Entwurfs,
um mit Bezug auf die 1 bis
4 beschrieben, und den Mehrheitswahltaktmonitor von 6 implementiert.
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Die oben beschriebenen Ausführungsbeispiele
dienen lediglich als Beispiele, und es versteht sich, dass die vorliegende
Erfindung nicht darauf beschränkt
ist. Es ist natürlich
möglich,
die Erfindung in speziellen Formen zu verkörpern, die sich von den beschriebenen
unterscheiden. Beispielsweise versteht es sich, dass das System
dazu ausgelegt sein könnte,
mit einem beliebigen im Stand der Technik bekannten Phasenregelkreis
zu arbeiten, und die Taktmonitore und der Mehrheitswahltaktmonitor
könnte
auf andere Weise ausgelegt sein. Weitere Modifikationen und Verbesserungen,
die die zugrundeliegenden Prinzipien beinhalten, die hierin offenbart
und beansprucht sind, liegen innerhalb des Umfangs der Erfindung.
