DE3317642C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Datenverarbeitungsein­ richtung nach dem Oberbegriff des Anspruches 1.

Aus der US-PS 30 56 108 ist eine Fehlerprüfschaltung bekannt, mit der fehlende oder besondere Taktimpulse von einem Taktimpulsverteiler angezeigt werden. Beispielsweise wird zur Anzeige fehlender Impulse ein Flip-Flop mit ungeradzahligen und geradzahligen Taktimpulsen abwechselnd in seine entgegen­ gesetzten stabilen Zustände gesetzt und rückgesetzt. Gleich­ zeitig werden diese Impulse um eine Zeitdauer verzögert, die etwas größer ist als die Zeitdauer zwischen aufeinanderfol­ genden Taktimpulsen. Fehlt ein Taktimpuls, behält eine Gatterschaltung ihren Zustand bei, und wenn eine Prüfung durch den verzögerten Impuls erfolgt, ergibt dies ein Fehlersignal, das einen Alarm auslöst. Aus einer derartigen Fehlerprüfschaltung läßt sich keine Einrichtung zum Überwa­ chen von internen Vorgängen in Modulen und auch keine Anregung zur Verwendung des Taktsignales für das Modulieren eines Fehlersignales herleiten.

Bei der Überwachung der internen Arbeitsweise einer Datenver­ arbeitungseinrichtung werden Paritätsprüfungen angewendet, um Fehler in einzelnen Schaltungen, z. B. Registern anzuzeigen. Das Prüfen kann in jedem einer Anzahl von getrennten Modulen vorgenommen werden, und die Resultate der individuellen Prüfungen können in einer zentralen Überwachungseinheit kombiniert werden. Ein Nachteil besteht hierbei darin, daß normalerweise keine Möglichkeit besteht, einen Fehler der Taktsignaleinspeisung in einen Modul anzuzeigen. Wenn das Taktsignal fehlerhaft ist, während die Inhalte der Register in dem Modul alle richtig sind, bleiben die Register in diesem korrekten Zustand, und damit zeigt die Prüfung weiterhin einen korrekten Betrieb an.

Aufgabe der Erfindung ist es, diesen Nachteil zu beseitigen und die gattungsgemäße Einrichtung so weiterzubilden, daß verhindert wird, daß ein von einer Prüfschaltung erzeugtes Fehlersignal, das fehlerhaft ist, eine falsche Anzeige einer einwandfreien Arbeitsweise des Moduls ergibt.

Gemäß der Erfindung wird diese Aufgabe mit den Merkmalen des Kennzeichens des Anspruches 1 gelöst. Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Jedes Modul nimmt ein Taktsignal auf, das verwendet wird, um den Richtungssinn des Fehlersignales (PF) in aufeinanderfol­ genden Taktperioden zu invertieren. Beispielsweise zeigt in einer Taktperiode (Periode n) PF=0 einen einwandfreien Betrieb und PF=1 einen Fehler an. In der nächsten Takt­ periode (n+1) wird der Richtungssinn des Fehlersignales invertiert, so daß PF=0 einen Fehler und PF=1 einen korrekten Betrieb anzeigt. Ähnlich wird in der übernächsten Taktperiode (n+2) der Richtungssinn des Fehlersignales wiederum invertiert, so daß PF=0 einen einwandfreien Betrieb und PF=1 einen Fehler anzeigt, usw. Das Fehlersig­ nal PF wird für jedes Modul durch das in dieses Modul eingespeiste Taktsignal moduliert. Bei Fehlen eines Fehlers der Takteinspeisung in einem Modul wechselt das Fehlersignal PF, das durch dieses Modul erzeugt wird, zwischen zwei Werten (0 und 1). Die Phasenlage dieses Signales relativ zum Taktsignal zeigt an, ob ein interner Fehler durch die Prüfschaltung im Modul angezeigt worden ist oder nicht. Wenn jedoch die Takteinspeisung in das Modul fehlerhaft ist, wird das Fehlersignal aus diesem Modul bei einem Wert 0 oder 1 eingefroren.

Mit der Erfindung wird erreicht, daß die einzelnen Module für interne Fehler (z. B. Paritätsfehler) und auch für Fehler der Takteinspeisung in die individuellen Module unter Verwendung nur eines einzigen Fehlersignalausgangs für jedes Modul überwacht werden.

Nachstehend wird eine Ausführungsform einer Datenverarbei­ tungseinrichtung nach der Erfindung in Verbindung mit der Zeichnung beschrieben. Es zeigt:

Fig. 1 eine Gesamtansicht der Datenverarbeitungseinrichtung nach der Erfindung,

Fig. 2 ein Schaltbild eines Chips, der einen Teil der Datenverarbeitungseinrichtung bildet,

Fig. 3 ein Schaltbild einer Paritätsprüfschaltung, und

Fig. 4 ein Schaltbild einer zentralen Überwachungseinrich­ tung.

Die Datenverarbeitungseinrichtung weist nach Fig. 1 eine Vielzahl von LSI-Chips 10 auf, deren jeder Verarbeitungsschaltungen und Überwachungsschaltungen enthält. Die Verarbeitungsschaltungen weisen verschiedene Register zum Speichern von Teilresultaten, Daten usw. auf. Die Verarbeitungsschaltungen und die Art und Weise, in der sie miteinander zusammengeschaltet sind, sind nicht Gegenstand vorliegender Erfindung und werden hier nicht näher beschrieben. Die Einrichtung besitzt ferner eine zentrale Überwachungsein­ richtung 11, die mit jedem Chip 10 über einen Serieneingangs­ pfad 12 und einen Serienausgangspfad 13 verbunden ist. Jeder der Chips 10 und auch die Überwachungseinrichtung 11 nehmen ein Taktsignal CLK aus einer Taktschaltung 14 auf.

Nach Fig. 2 enthält jeder Chip 10 eine durch zwei teilende Schaltung 20, die das Taktsignal CLK aufnimmt und ein Steuer­ signal PH sowie seinen inversen Wert erzeugt, dessen Wert zwischen hohen und niedrigen logischen Pegeln in aufeinander­ folgenden Taktperioden wechselt. Die Überwachungseinrichtung 11 enthält ferner eine ähnliche Zählschaltung, die nicht gezeigt ist. Im normalen Betrieb, d. h. bei Fehlen eines Fehlers, sind alle Signale PH in den Chips 10 und die Überwachungseinrichtung 11 miteinander synchronisiert. Wenn die Takteinspeisung zu einem Chip jedoch ausfällt, wird das Signal PH in diesem Chip mit einem konstanten Wert eingefroren.

Fig. 2 zeigt eines der Register 21, das einen Teil der Verar­ beitungsschaltungen auf dem Chip darstellt. Dieses Register enthält acht Datenbits und ein Paritätsbit P, das auf einen solchen Wert gesetzt wird, daß es eine ungerade Anzahl von binären Einsen im Register ergibt. Der Inhalt des Registers 21 einschließlich des Paritätsbits wird in eine Paritätsprüf­ schaltung 22 zusammen mit dem Steuersignal PH eingeführt.

Die Paritätsprüfschaltung ist im einzelnen in Fig. 3 gezeigt. Die Schaltung besteht aus drei Netzwerken aus Äquivalenzgattern. Die fünf Gatter 31 auf der linken Seite der Figur nehmen die acht Datenbits, das Paritätsbit P und das Steuersignal PH auf. Das Gatter 32 auf der rechten Seite der Fig. 3 erzeugt ein Ausgangsparitätsfehlersignal PF. Im normalen Betrieb, d. h. bei Fehlen eines Paritätsfehlers, wechselt das Paritätsfehler­ signal PF in der Polarität in aufeinanderfolgenden Takt­ perioden und ist dabei gleich dem Steuersignal PH. Im Falle eines Paritätsfehlers wechselt das Signal PF zwar, es ist je­ doch nunmehr gleich dem inversen Wert von PH. Wenn die Pari­ tätsschaltung selbst fehlerhaft ist, derart, daß der Ausgang des Gatters 32 auf einem hohen oder einem niedrigen logischen Pegel gehalten wird, oder wenn die Takteinspeisung zum Chip ausfällt, wechselt das Paritätsfehlersignal PF nicht mehr.

Nach Fig. 2 wird das Paritätsfehlersignal PF in einem Register 23 zusammen mit ähnlichen Signalen von anderen Paritätsprüf­ schaltungen (nicht gezeigt) auf dem gleichen Chip gespeichert. Das Register 23 wird durch das Signal CLK getaktet, so daß normalerweise sein Inhalt in jeder Taktperiode fortgeschaltet wird. Daraus ergibt sich, daß im normalen Betrieb, d. h., wenn kein Fehler am Chip vorhanden ist, die Inhalte des Registers entweder alle eine binäre Eins (im Falle von PH=1) oder alle Nullen (wenn PH=0) sind.

Die Bedingung "Alle Einsen" wird durch ein NAND-Gatter 24 und die Bedingung "Alle Nullen" durch ein ODER-Gatter 25 angezeigt, dessen Ausgang einem Inverter 26 aufgegeben wird. Der Ausgang des NAND-Gatters 24 und der des Inverters 26 werden einer Daten­ auswählschaltung 27 aufgegeben, die durch die Signale PH und gesteuert werden. Wenn PH=1 wählt die Schaltung 27 den Ausgang des NAND-Gatters 24 und wenn PH=0 wählt die Schaltung 27 den invertierten Ausgang des ODER-Gatters 25. Das ausgewählte Signal ergibt ein Gesamtchip-Fehlersignal CHPF.

Treten Fehler auf dem Chip nicht auf, wechselt das Signal CHPF seine Polarität in aufeinanderfolgenden Taktperioden und ent­ spricht dem inversen Wert von PH. Wenn jedoch eines der Bits des Registers 23 einen Fehler anzeigt, wird CHPF invertiert. Auch wenn die Takteinspeisung in den Chip fehler­ hat ist, wird das Signal CHPF bei einem konstanten Wert eingefroren.

Die Ausgänge der Gatter 24, 25 werden ferner einer anderen Datenauswählschaltung 28 zugeführt, deren Ausgang invertiert und dem LOAD-Steuereingang des Registers 23 aufgegeben wird. Im normalen Betrieb ist der Ausgang der Auswählvorrichtung 28 niedrig, und damit wird das Register 23 in die Lage versetzt, daß neue Informationen bei jeder Taktperiode eingeschrieben wer­ den. Wenn eines der Bits im Register 23 einen Paritätsfehler anzeigt, geht der Ausgang der Auswählvorrichtung 28 noch hoch, und damit wird jedes weitere Füllen des Registers 23 unterbunden. Der Inhalt des Registers 23 wird damit eingefroren und kann ge­ prüft werden, um die Lage des Fehlers festzustellen.

Alle Register auf dem Chip (wie z. B. die Register 21 und 23) wirken normalerweise als parallele Eingangs/Ausgangsregister, wie dies für ihre normalen Funktionen erforderlich ist. Jedes dieser Register kann jedoch mit Hilfe eines Steuersignals SHIFT so geschaltet werden, daß es als ein Serieneingangs-/Ausgangs­ schieberegister wirkt. Die Register sind alle in Reihe geschal­ tet, wie durch die gestrichelte Linie 29 angedeutet ist. Der Serieneingang des ersten Registers in der Serie nimmt ein Daten­ eingangssignal DIN von dem Serieneingangspfad 12 aus der Über­ wachungsvorrichtung auf. Der Serienausgang des letzten Registers in der Reihe ergibt ein Ausgangssignal DOUT.

Das Chipausfallsignal CHPF und das Datenausgangssignal DOUT werden entsprechenden Eingängen einer Datenauswählschaltung 30 zugeführt, deren Ausgang in den Serienausgangspfad 13 gegeben wird, der zu der Überwachungsvorrichtung 11 führt. Die Schal­ tung 30 wählt das Signal CHPF in Abhängigkeit von einem Steuer­ signal RUN, und wählt das Signal DOUT entsprechend dem Steuer­ signal SHIFT.

Im normalen Verarbeitungsbetrieb der Einrichtung ist RUN=1 und SHIFT=0. Bei dieser Betriebsart wird das Signal CHPF in die Überwachungsvorrichtung zurückgeführt und ergibt eine An­ zeige darüber, ob der Chip einwandfrei funktioniert. Anderer­ seits kann die Einrichtung in einer diagnostischen Betriebsart betrieben werden, wobei RUN=0 und SHIFT=1 gemacht wird. In diesem Fall werden die Register alle in Schieberegister umge­ wandelt, und das Signal DOUT wird in die Überwachungsvorrichtung zurückgeführt. Bei dieser Betriebsart können die Testdaten, die von der Überwachungsvorrichtung erzeugt werden, in Serie in die Register über den Pfad verschoben werden, und die Inhalte der Register können in Serie zur Inspektion in die Überwachungsvor­ richtung verschoben werden.

Der Pfad 13 führt zwei unterschiedliche Signale DOUT und CHPF entsprechend der ausgewählten Betriebsart. Diese Signale können über getrennte Pfade übertragen worden sein, eine Übertragung in Multiplexschaltung spart jedoch auf jedem Chip einen extra Stift ein. Nach Fig. 4 nimmt die Überwachungsvorrichtung 11 die Signale aus Pfaden 13 von allen Chips 10 auf. Die Pfade sind mit den Eingängen eines ODER-Gatters 40 und eines NAND-Gatters 41 verbunden. Die Ausgänge der Gatter 40, 41 sind an entspre­ chende Eingänge einer Datenauswählschaltung 42 gelegt, die durch die Signale PH, gesteuert wird, welche lokal in der Überwachungsvorrichtung erzeugt werden.

Bei dem normalen Verarbeitungsbetrieb (RUN=1, SHIFT=0) kom­ binieren die Schaltungen 40, 41, 42 die CHPF-Signale aus den einzelnen Chips 10 und erzeugen ein Fehlersignal SYSF für die Gesamteinrichtung, das anzeigt, ob ein Fehler in einem der Chips vorhanden ist. Wenn keine angezeigten Fehler vorliegen, sind die Signale CHPF alle 0, falls PH=1, und alle 1, wenn PH=0. Somit bleibt in diesem Zustand das Signal SYSF stets Null. Wenn jedoch ein Fehler auftritt, entweder als Resultat des Ausfalles eines Datenbits in einem Register oder des Fehlers einer Paritätsprüfschaltung oder des Fehlers der Takteinspeisung in einem Chip, wird das Signal SYSF eine 1.

Im diagnostischen Betrieb wird das Signal SYSF durch die Über­ wachungsvorrichtung ignoriert. Statt dessen wählt die Über­ wachungsvorrichtung einen der Pfade 13 mit Hilfe eines Multiplexers 43, so daß das Seriendatenausgangssignal DOUT aus dem Register eines ausgewählten Chips geprüft wird.

Claims (7)

1. Datenverarbeitungseinrichtung mit einer Vielzahl von Modulen, deren jedes ein Taktsignal aufnimmt und eine Prüfschaltung zur Überwachung der internen Arbeitsweise des Moduls sowie zur Erzeugung eines Fehlersignales für die Anzeige, ob das Modul einwandfrei arbeitet oder nicht, aufweist, dadurch gekennzeichnet, daß das Taktsignal (CLK) in jedem Modul (10) verwendet wird, um den Richtungssinn des Fehlersignales (PF) in aufeinanderfolgenden Taktperioden zu invertieren, so daß bei Fehlen eines Taktfehlers das Fehlersignal (PF) von jedem Modul kontinuierlich zwischen zwei Werten wechselt, und die Phasenlage des Fehlersig­ nales (PF) in bezug auf das Taktsignal (CLK) angibt, ob ein Fehler durch die Prüfschaltung (22) in diesem Modul angezeigt worden ist oder nicht, und daß das Fehlersignal (PF) aus diesem Modul in einem Zustand eingefroren wird, wenn die Takteinspeisung in ein Modul fehlerhaft ist.

2. Datenverarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Richtungssinn des Fehlersignales (PF) dadurch invertiert wird, daß ein Wechselsignal (PH), das aus dem Taktsignal (CLK) gewonnen wird, an einen Eingang der Prüfschaltung gegeben wird.

3. Datenverarbeitungseinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jedes Modul (10) ein Chip mit integrierter Schaltung ist.

4. Datenverarbeitungseinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Prüfschaltung (22) eine Paritätsprüfschaltung ist.

5. Datenverarbeitungseinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jedes Modul (10) eine Vielzahl von Prüfschaltungen (22) aufweist, die indivi­ duelle Fehlersignale (PF) erzeugen, deren jedes in aufeinanderfolgenden Taktperioden invertiert wird, und daß diese individuellen Fehlersignale in einer logischen Schaltung (24-27) kombiniert werden, um ein Gesamt­ fehlersignal (CHPF) für das Modul (10) zu erzeugen.

6. Datenverarbeitungseinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Fehlersignale (CHPF) aus den Modulen in einer von einem aus dem Taktsignal (CLK) abgeleiteten Signal (PH) gesteuerten logischen Schaltung (40-42) kombiniert werden, um ein Gesamtfehlersignal (SYSF) für die Einrichtung zu erzie­ len, derart, daß das Fehlersignal (SYSF) des Gesamt­ systems das Auftreten eines Fehlers durch eine Prüf­ schaltung (22) in einem der Modulen oder eines Fehlers der Takteinspeisung in einen der Module angezeigt wird.

7. Datenverarbeitungseinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jedes Modul (10) in einem Schiebebetrieb betätigbar ist, in welchem interne Register (21, 23) im Modul (10) so kombiniert werden, daß sie ein Schieberegister mit einem Seriendatenausgang (DOUT) bilden, und daß der Seriendatenausgang (DOUT) mit dem Fehlersignal (CHPF) gemultiplext wird, so daß beide den gleichen Ausgangsanschluß (13) am Modul (10) be­ nutzen.