DE3325362C2

DE3325362C2 - Testschaltung für eine Zeitverzögerungsschaltung

Info

Publication number: DE3325362C2
Application number: DE3325362A
Authority: DE
Inventors: William David San Jose Calif. Hill; Kenneth Byne Stackhouse
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1982-07-27
Filing date: 1983-07-14
Publication date: 1985-04-18
Also published as: SE8304114D0; ES524449A0; JPS5963000A; SE8304114L; US4519090A; KR840005625A; DE3325362A1; IT1170168B; ES8501586A1; IT8322043A0

Abstract

Eine testbare Zeitverzögerungsschaltung (10) enthält eine Einrichtung (11) zum Testen des Komponentenbetriebes während jeder Stufe der Systemfunktion und eine Einrichtung (12) zum ständigen Überwachen und Testen der Komponentenfunktionen. Die Schaltung ist insbesondere in kritischen Prozeßsteuerungen, wie beispielsweise in einem Kernreaktorsteuersystem, brauchbar.

Description

des Ergebnisregisters 32 verbunden. Der Ausgang des 1-Hz-Oszillators 16 ist mit dem Takteingang des Rückwärtszählers 18 und mit dem Takteingang des Vorwärtszählers 34 verbunden. Die Datenausgangsklemmen des Rückwärtszählers 18, des Vorwärtszählers 34 und der Frontplattenschalter 22 sind mit vorbestimmten Positionen des Ergebnisregisters 32 verbunden. Diese drei Datenzustände werden durch ein Selbsttestprotokoll verglichen, um sicherzustellen, daß die Summe der Ausgangsdaten des Vorwärtszählers 34 und des Rückwärtszählers 18 immer gleich der Einstellung der Frontplattenschalter 22 ist Jedes andere Ergebnis zeigt dem zentralen Teststeuersystem an, daß wenigstens eine der Komponenten ausgefallen ist

Die Eingangs-UND/ODER-Wählschaltung 24, die die komplementären Funktionseingangssignale und die komplementären eingespeisten oder Testeingangssignale empfängt erzeugt ein gemeinsames Ausgangssignal. Eine logische Null zeigt an, daß irgendeiner der vier Eingänge in aktivem Zustand ist Der Ausgang der i; U N D/ODER-Wähischaitung 24 ist mit dem Eingang des fi 2-ms-Fiiters 26 und mit dem Eingang des Speicherflip- *?! flops 20 verbunden, und zwar mit einem Eingasig eines i> ODER-Gatters 40, dessen Ausgangssignal das invertier- •ß te Systemausgangssignal und (über einen Inverter 42) i'A das nichtinvertierte System ausgangssignal der Zeitver- !!■'■»' zögerungsschaltung ist

T~ Gemäß der Erfindung wird der Speicherflipflop 20

'■X getestet, indem ein kurzer Impuls, im allgemeinen in der lh Größenordnung von 1 ms, über die komplementären Jf Einspeisungseingänge der UND/ODER-Wählschaltung ic 24 angelegt wird. Der Testimpuls soll bewirken, daß der J': Speicherflipflop 20 vorübergehend seinen Zustand für ; eine Zeitspanne ändert die nicht ausreicht, um die Re-V; generation zu bewirken, durch die eine stabile Zustandsänderung des Speicherflipflops 20 erzwungen würde. :-■ Wenn der Testimpuls ausreichend kurz ist, werden das an den Eingang des 2-ms-Filters 26 angelegte Signal und das Signal in der Rückkopplungsschleife über eine Verzögerungsleitung 54 nicht weitergeleitet, so das der Flipflop 20 nicht einrastet und der Rückwärtszähler 18 nicht rückgesetzt wird. Während des normalen Betriebes wird das Funktionseingangssignal über das 2-ms-Filter 26, über ein ODER-Gatter 44 und anschließend über ein ODER-Gatter 46 an den Rücksetz- oder »JAM«-Eingang des Rückwärtszählers 18 angelegt um :_ dadurch zu bewirken, daß die Daten der Frontplatten-

■■' schalter 22 zum Rücksetzen der Verzögerungszeit in j dem Rückwärtszähler \H blockiert (jammed) werden.

' Der Rückwärtszähler 18 (eitet ein Signal bei dem Zählerstand null über ein ODER-Gatter 48 und von diesem aus über ein UND-Gatter 50 zu einem Eingang des Speicherflipflops 20, und zwar zu einem Eingang eines UND-Gatters 52, dessen Ausgang mit dem zweiten Eingang des ODER-Gatters 40 verbunden ist Der Ausgang '' des ODER-Gatters 40 ist über die Verzögerungsleitung : 54 mit dem zweiten Eingang des UND-Gatters 52

: kreuzweise verbunden. Die Verzögerungsleitung 54 gewährleistet, daß kurze Impulse (kürzer als etwa 15 ms) nicht als echte Daten erkannt werden, indem sie die : ■ Rückkopplungsregeneration kurzer Dauer in dem Flipflop 20 blockiert.

Das Übertragungsausgangssignal für das Bit mit höchstem Stellenwert des Rückwärtszählers 18 an der Ausgangsklemme de» ODER-Gatters 48 wird über eine Rückkopplungsleitung 56 und über das 100-rns-Filter 28 an den zweiten Eingang cres ODER-Gatters 44 und dadurch an den Rücksetzeingang des Rückwärtszählers 18 angelegt Diese Rückkopplungsleitung ist vorgesehen, um den Rückwärtszähler 18 während des gesamten Betriebes der Funktionslogik ständig zu regenerieren. Mit dem 100-ms-Filter 28 wird bezweckt, die Gültigkeit des Ausgangszustands des Rückwärtszählers 18 für wenigstens 100 ms zu gewährleisten, wobei das 100-ms-Filter dem Speicherflipflop 20 mit der 15-ms-Verzögerungsleitung 54 genug Zeit gibt um einzurasten, wenn eine Zeitverzögerung gültig ist

ίο In Verbindung mit dem Regenerieren des Zählers über die Rückkopplungsleitung 56 wird das Ausgangssignal für das Bit mit niedrigstem Stellenwert (LSB) des Rückwärtszählers 18 an einen Eingang der Ausgangs-UND/ODER-Wählschaltung 36 angelegt, wodurch das Signal zu einem zentralen Teststeuersystem weitergeleitet werden kann. Das Bit mit dem niedrigstem Stellenwert wird, wenn richtig gearbeitet wird, Obergänge mit einer Frequenz von einem Obergang pro Sekunde erzeugeq. Dir, Zeit zwischen den Obergängen kann unabhängig von der Funktionslogik gerissen werden, um den korrekten und genauen Betrieb der- Oszillators 16 zu überprüfen. Eine Steuerleitung 58 wird mit einem Bit des Einspeisungsregisters 30 versorgt um zwischen den Eingängen der Ausgangs-UND/ODER-Wählschaltung 36 auszuwählen, wenn Zugriff auf eine Oszillatorprüffunktion gewünscht wird.

Das 2-ms-Filter 26 liefert ein Ausgangssignal über eine Leitung 60, welche das Vorhandensein eines aktiven Eingangssignals angibt Das Signal auf der Leitung 60 wird über ein eine Eingangshysterese aufweisendes Invertergatter 62, dessen Ausgang mit dem zweiten Eingang des ODER-Gatters 48 verbunden ist, an einen Eingang des Speicherflipflops 20 und an den Eingang des 100-ms-Filters 28 angelegt. Das Hysteresegatter 62 dient dem Zweck, das Ein/asten des Speicherflipflops 20 in dem Fall zu verhindern, in welchem der Rückwärtszähler 18 zur selben Zeit die Zeitsperre erreicht, zu der Funktion- oder Testsignaldaten an dem Eingang der UND/ODER-Wählschaltung 24 anliegen.

Der Zweck der Zeitverzögerungsschaltung 10 ist, einen aktiven Zustand, der an den Funktionseingängen anliegt zu dem Systemausgang zu einer genau vorbestimmten Zeit im Anschluß an das Anlegen des Funktionseingangssignals weiterzuleiten. Gemäß der Erfindung können alle Systeme und Komponenten der Zeitverzögerungsschaltung zu jeder Zeit während des tatsächlichen Betriebes des Zeitverzögerungssystems getestet werden. Außer dem tatsächlichen ständigen Überwachen und Testen von ausgewählten Komponenten benutzt das Sysfsm einen 1 ms langen Einspeisungstest während welchem ein ausgewähltes Datenmustsr über das Einspeisungsregister 30 zugeführt werden kenn und die Testergebnisse in das Ergebnisregister 32 geladen werden. Der Test wird aktiviert, wenn die Steuerlogik 38 ein Signal an den Eingang des UND-Gatters 50 beim Zusammentreffen eines Testimpulses und eines Kartenwählsignals anlegt. Der Eingang des UND-Gatter 50, der normalerweise in dem Zustand logisch Eins ist, geht auf einen Zustand logisch Null, um die 1-ms-

Testfolge 2U aktivieren.

Der Vorwärtszähler 34 spricht auf dieselben Signale, die an den Rückwärtszähler 18 angelegt werden, und auf dasselbe Ausgangssignal des Oszillators 16 an. Die Funktionslogik der Verzögerungszeitgebereinheit Ii und die Selbsttestschaltung 12 sind auf derse* Jen Schaltungsplatte aufgebaut, obgleich sie körperlich und elektronisch voneinander getrennt sind. Das System nach der Erfindung hat einander überlappende Testfunktio-

nen, um eine angemessene Testredundanz zu gewährleisten.

Fig.2 zeigt ein Blockschaltbild des SelbsttestverzögerungsiEeitgebers 10, wie er oben beschrieben ist, in Verbindung mit einem zentralen Teststeuersystem 14. Der Selbsttestverzögerungszeitgeber 10 enthält die Verzögerungszeitgebereinheit 11 mit der Selbsttestschaltung 12, welch letztere mit dem zentralen Teststeuersystem 14 verbunden ist. Das zentrale Teststeuersystem 14 enthält zur Verwendung mit dem Selbsttester 12 eine Zählerprüfeinrichtung 15, eine Zeitgeberprüfeinrichtung 17 und eine Funktionsprüfeinrichtung 19.

Die Zählerprüfeinrichtung 15 ist ein Addierer und Komparator, der die Ausgangsdaten des Vorwärtszählers 34 und des Rückwärtszählers 18, wie sie dem Ergebnisregistcr 32 entnommen werden, addiert und die Summe mit der Einstellung der Frontplattenschalter 22, die

LbMwlltcifl.1 UVlII MghUIIIJI bgldlU -J* VIItIIUIIIIIIWII VTIIU,

vergleicht

Die Zeitgeberprüfeinrichtung 17 prüft das Niederfrequenzsiginal, das von dem LSB-Ausgang des Rückwärtszählers 18 über die Ausgangs-UND/ODER-Wählschaltung 36 angelegt wird, in bezug auf wenigstens ein unabhängig erzeugtes Zeitsteuersignal, um sicherzustellen, daß der Oszillator 16 und der Rückwärtszähler 18 inner- 2s halb der Spezifikation arbeiten.

Die Funktionsprüfeinrichtung 19 legt Testsignale während einer 1-ms-Testfolge an die UND/ODER-Wählschnltung 24 an, um den richtigen Betrieb des Flipflops 20 mit den Ergebnissen aus dem Ergebnisregister 32 zu überprüfen und um die Funktionstüchtigkeit der Funktionssignalleitung zwischen der UND/ODER-Wählschaltung 24 und dem Ausgang des Flipflops 20 zu überprüfen.

Geeignete Einrichtungen sind zur Testüberwachung vorgesehen, beispielsweise eine Teststatusausgangseinheit 13. Die Überwachungsfunktion kann durch Anzeigelampen od. dgl. erfüllt werden.

Hierzu 3 Blatt Zeichnungen

45

50

55

60

65

Claims

1 2 stet werden kann. Patentansprüche: Die Aufgabe wird erfindungsgemäß durch Merkmale gemäß dem kennzeichnenden Teil des Patentanspru-

1. Testschaltung für eine Zeitverzögerungsschal· ches 1 gelöst

tung, die ein Ausgangssignal mit einer vorgewählten 5 Vorteilhafte Ausgestaltungen der Erfindung sind in

Zeitverzögerung nach einem Eingangssignal er- den Unteransprüchen gekennzeichnet

zeugt, dadurch gekennzeichnet, daß das Die mit der Erfindung erzielbaren Vorteüe bestehen

Eingangssignal über ein Flip-Flop (20) mit einer Ein- insbesondere darin, daß individuelle Funktionen entwe-

rastsperre (54) zugeführt ist, die eine stabile Zu- der innerhalb einer Zeitspanne, die kurzer ist als die

Standsänderung bei einem Eingangssignal, dessen io vorgewählte Funktionssignaldauer, oder ständig gete-

Dauer kurzer als ein vorgewähltes Intervall ist, ver- stet werden können, ohne den normalen Betrieb zu un-

hindert terbrechen. Beispielsweise kann ein Transparenztesl

2. Testschaltung nach Anspruch 1, gekennzeichnet durchgeführt werden, indem ein Impuls über die Hauptdurch eine ständig in Betrieb befindliche erste Zähl- signalleitung angelegt wird, dessen Dauer kleiner als einrichtung (18) die einen Zählwert sowohl zur Zeit- 15 etwa 1 ms ist, um die Unversehrtheit der Signalleitung steuerung als auch zum Testen erzeugt und nur bei des Flip-Flops und des Ausgangs zu prüfen, ohne den einem Eingangssignal, das wenigstens eine vorbe- Flip-Flop einrasten zu lassen. In einem weite^ren Test stimmte Dauer hat, auf einen voreingestellten Zähl- kann ein Signal in das Einspeisungsregister eingespeist wert rücksei_i>ar ist und dann in einem vorbestimmten Intervall abgetastet

3. TesisdhaUung nach Anspruch 2, dadurch ge- 20 werden, beispielsweise 8QQ μ* nach dem Einspeisungssikennzeichnet, daß die erste Zähleinrichtung (18) ei- gnal, um die Gesamtfunktion der Vorrichtung zu testen, nen Abwärtszähler mit einem Rückkopplungssignal- Die Vorrichtung kann mit einem zentralen Teststeuerweg (56) zu dem Eingang enthält, wobei der Signal- system verbunden werden, wodurch Testprogramme weg ein Tiefpaßfilter (26) zum Blockieren von Im- implementiert und der Status überwacht werden könpulsen von weniger als einer vorbestimmten Dauer 25 nen.

aufweist Ausführungsbeispiile der Erfindung werden im fol-

4. Testschaltung nach Anspruch 3, dadurch ge- genden anhand der Zeichnung näher erläutert
kennzeichnet, daß ein Einspeisungsregister (30) zum Es zeigen

Empfangen ein Eingangstestmuster empfängt, ein Fig. IA und IB gemeinsam ein Schaltbild einer test-

Ergebnisregi:;^fef (32) ein Testantwortmuster spei- 30 baren Zeitverzögerungsschaltung gemäß einem Aus-

chert und eine Testzähleinrichtung (34) einen Zähl- führungsbeispiel der Erfindung und

wert zum ständigen Vergleich mit einem von der F i g. 2 ein Blockschaltbild einer testbaren Zeitverzö-

ersten Zähleinrichtung (18) gelieferten Zählwerk er- gerungsschaltung, die mit einem zentralen Teststeuersy-

zeugt stern verbunden ist

5. Testschaltung nach Anspruch 4, dadurch ge- 35 Die testbare Zeitverzögerungsschaltung 10 nach der kennzeichnet daß ein Oszillator (16) mit der ersten Erfindung enthält zwei Funktionsabschnitte, und zwar Zähleinrichtung (18) und mit der Testzähleinrich- eine Funktionslogik in einer Verzögerungszeitgebereintung (34) verbunden ist, wobei die Testzähleinrich- heit 11, die die Zeitverzöger.ungsfir^;Vtion steuert, und tung (34) in einer zu der ersten Zähleinrichtung (18) eine Selbsttestschaltung 12 zum Anwenden und Überentgegengesetzten Richtung inkrementiert wird. 40 wachen der Zeitverzögerungsfunktion. Die Funktionslogikschaltung 11 enthält einen 1-Hz-Oszillator 16, einen Rückwärtszähler 18, einen Speicherflipflop 20 mit eingebauter Verzögerung, Frontplattenschalter 22, die mit dem Rückwärtszähler 18 verbunden sind, und eine

Die Erfindung bezieht sich auf eine Testschaltung für 45 UND/ODER-Wählschaltung 24, mittels welcher entwe-

eine Zeitverzögerungsschaltung gemäß dem Oberbe- der Testsignale oder Funktionssignale entweder im in-

griff des Patentanspruchs 1. Eine derartige Testschal- vertierten oder im nichtinvertierten Zustand empfangen

tung ist in der DE-OS 28 19 519 beschrieben. werden können und ein einzelnes Ausgangssignal er-

Zeitverzögerungsschaltungen sind auf dem Meßgerä- zeugt wird. Weiter enthält sie ein 2-ms-Tiefpaß- oder

tegebiet bekannt, für Steuer- und Überwachungsfunk- 50 erstes Kurzimpulsblockierfilter 26 und ein 100-ms-Tief-

tionen in einer Kernreaktoranlage, wo ständiges Testen piß- oder zweites Kurzimpulsblockierfilter 28. Es sind

und ein störungsfreier Betrieb erforderlich sind. Testba- verschiedene weitere Gatter vorgesehen, die im folgen-

re Zeitverzögerungsvorrichtungen sind ebenfalls be- den erläutert sind.

kannt, jedoch unterbrechen alle bekannten Testverfah- Die Selbsttestschaltung 12 enthält ein Einspeisungsren auf irgendeine Weise den normalen Funktionsbe- 55 register 30, ein Ergebnisregister 32, einen Selbsttestvortrieb. Daher können einige Störungen in einer Zeitver- wärtszähler 34 und eine Ausgangs-UND/ODER-Wählzögerungsschaltung unerkannt bleiben, bis ein Betriebs- schaltung 36. Weiter sind Schaltungselemente vorgeseausfall auftritt, der in kritischen Fällen katastrophale hen zum Zuleiten von Steuerlogiksignalen, die im fol-Folgen haben kann. Es ist bislang keine Zeitverzöge- genden als Steuerlogikschaltungsanordnung 38 bezeichrungsschaltiing bekannt, die jederzeit und insbesondere 60 net sind.

jederzeit während des normalen Betriebes getestet wer- Die Verzögerungszeitgebereinheit 11 und die Selbstden kann, infolgedessen wird umfangreiche manuelle testlogikschaltung 12 sind mit einander in verschiedenen Arbeit beim häufigen Testen von solchen Vorrichtun- Leistungstrenntechniken verbunden, so daß die Selbstgen im ausgeschalteten Zustand aufgewandt. testschaltungsanordnung per Definition den Betrieb der

Es ist Aufgabe der Erfindung eine Testschaltung der 65 Funktionslogikschaltungsanordnung nicht vcrschlech-

eingangs genannten Gattung derart auszugestalten, daß tern kann.

die Zeitvers:ögerungsschaltung während ihres Betriebs Die Frontplattenschalter 22 der Funktionslogik sind

und ohne Unterbrechung ihrer normalen Funktion gete- mit den Dateneingängen des Rückwärtszählers 18 und