CN1259213A - 用于多数表决,和测试以及多数表决维护的硬件设计 - Google Patents

Abstract

本发明涉及多数表决。多个输入信号分别由分开的监控器监控,一个监控器用于每个信号。每个监控器产生一个表示监控信号状态的控制信号。所产生的控制信号被送到电平控制单元。电平控制单元根据控制信号控制到多数表决电路的输入电平。取代错误的信号,电平控制单元选择具体逻辑电平信号送到多数表决逻辑。选择被称为替换信号的这些逻辑电平以使替换信号不影响剩余校正信号。另外,监控多数表决输出信号以便有选择地产生一个报警。根据第一程序通过停止输入信号测试表决功能度,由此产生一个报警停止输入信号测试表决功能度,根据第二程序通过停止输入信号,避免报警。

Description

用于多数表决，和测试以及多数表决维护的硬件设计

发明的技术领域

本发明一般涉及信号的多数表决，特别涉及多数表决电路，以及多数表决电路的测试和维护。

发明背景

在很多技术领域的多种技术应用中频繁使用多数表决。特别是，多数表决在容错或冗余系统中尤为重要。这种系统的实例是时钟发生系统和数据处理系统。

通常，多数表决电路接受多个逻辑输入信号以产生一个表示输入信号的多数表决的逻辑输出信号。在三个输入信号的情况下，一般根据下面的简单的布尔表达式：(A AND B)OR(A AND C)OR(B AND C)执行多数表决，其中A，B和C表示输入到多数表决电路的信号的逻辑电平。如果出现所有三个输入信号，并且如果三个输入信号中的多数为高电平，则多数表决电路将多数表决输出信号设定到高电平，反之，将输出信号设定到低电平。在信号为错误输入信号的情况下，多数表决电路将仍能够产生一个正确的输出信号。

然而，常规的多数表决电路在有效处理多于一个的错误输入信号时存在问题；特别是对于输入信号为周期性的情况。

1986，4，15颁布给Ishii等人的美国专利4,583,224涉及冗余控制，特别是使用多数表决逻辑的容错冗余控制。这里公开一种冗余控制系统，其中来自三个等效信号处理器的三个控制信号进行多数表决操作以产生一个信号多数表决控制信号。使用多数表决控制信号用于控制一个诸如自动发电厂之类的装置和系统。控制信号相互比较，并且如果控制信号中的一个与其他控制信号不同，则不同的控制信号被认为是不正常的和并产生与异常信号对应的错误检测信号。还提供用于产生一组预定电平，“0”或“1”的信号。一个切换装置接收控制信号，错误检测信号和将与错误检测信号无关的控制信号送到多数表决电路的设定信号，以及将设定信号而不是异常控制信号送到多数表决电路。当到多数表决电路的三个输入中的一个固定具有设定电平“1”时，该逻辑电路等效于一个备有剩余输入的OR门。另一方面，当三个输入中的一个固定具有设定电平“0”时，该逻辑电路等效于一个使用剩余输入的AND门。

显然，美国专利4,583,224中的控制系统适合于静态信号，并且在三个控制信道中的两个出现故障之后，仅通过预先确定是逻辑电平“0”还是“1”来代替异常控制信号可继续自动防故障控制操作。

发明概述

本发明的一般目的是提供一个用于信号的多数表决的改进和稳定的硬件设计。

特别是，本发明的一个目的是提供控制多数表决并修正错误输入信号的电路。无论一个或多个输入信号是错误的，必须进行多数表决以便产生一个被明确定义并校正的输出信号。作为一个实例，如果对诸如时钟信号之类的动态或周期性的信号执行多数表决，并且一个或多个时钟信号已停止，则无论输入时钟是停止在高逻辑电平还是低逻辑电平，则必须产生一个校正的输出时钟。

进一步的目的是提供一个时钟发生系统以及基于改进的多数表决硬件设计的相应方法。

本发明的再一目的是能够进行多数表决的测试和维护。为此目的，提供多数表决的测试和维护方法以及相应设备。由于维护的原因，在不影响系统的情况下，需要能够检查多数表决功能度为实际工作的情况。

通过附属权利要求书定义的本发明解决这些和其他目的。

本发明提供下面的优点：

-稳定的多数表决功能；

-对于电信交换中的时钟系统之类的系统，所使用的多数表决逻辑对于干扰或故障更不敏感；

-在不产生干扰的情况下进行维护测试，因此这就意味着能够更经常地进行这种测试，甚至在例行程序的基础上；和

-提高稳定性和业务可行性

通过阅读对于本发明实施例的详细描述，本发明的其他优点将更加显而易见。

附图的简要说明

在附属权利要求书提出了被认为是本发明特征的新颖特点。然而，结合附图，参照特定实施例的详细描述将更好理解本发明本身，以及其他特点和优点，其中：

图1是表示根据本发明的交换集成电路中的整个时钟系统的相关部件的示意电路图；

图2是根据本发明的时钟监控器的示意电路图；

图3是图2的时钟监控器的操作所包含的信号的示意时序图；

图4是根据本发明的电平控制单元和多数表决的示意电路图；

图5是根据本发明用于多数表决的方法的示意流程图；

图6是根据本发明的用于多数表决时钟的监控器的示意电路图；

图7A-C是当多数表决时钟信号异相时图6的多数表决时钟监控器的操作所包含的信号的示意时序图；和

图8是用于测试一个校正多数表决电路的多数表决功能性的方法的示意流程图。

发明实施例的详细说明

通常，如上所述，多数表决适用于很多技术领域，和不同的输入信号类型。然而，下面，将参照示意性的实例描述本发明。另外，将涉及一个特定的技术应用，即，电信交换中的时钟和同步信号发生系统解释本发明。自然，应理解本发明不限定为该特定实例。

一个电信交换系统一般包括一个时钟发生系统，该系统提供时钟交换内的电路和同步信号。为满足安全性和可靠性的要求，时钟发生系统一般为冗余系统。通过使用多个时钟发生单元保证时钟发生系统的冗余。换言之，该时钟发生单元具有多种形式，通常为重复的或重复三次的。这些时钟发生单元也被称为时钟模块。假定电信交换的一个实例具有三个独立的时钟模块。每个时钟模块产生一个时钟信号和一个低频同步信号。在三个时钟信号和三个同步信号以外通常要求一个主时钟信号和一个主同步信号。为此目的，显然硬实用多数表决逻辑。

由于基于本发明的思想基本用于相同的时钟信号和同步信号，因此将主要就时钟信号的多数表决描述本发明。

下面，当提到4MHz时钟信号时，实际意味着4.096MHz的时钟信号。以相同方式，24MHz时钟信号含义是24.576MHz的时钟信号，以及48MHz时钟信号含义是49.152MHz的时钟信号。

在所公开部分，术语“触发器”将指定一个常规的数据触发器。

在图中，符号SIGNAL[x：0](这里x是一个正整数)表示一个x+1位的信号。

用于多数表决的改进的硬件设计

本发明的第一方面涉及一个用于多数表决的改进和稳定的硬件设计。在详细描述本发明的第一方面之前，现在简要解释一下改进的硬件设计的总的思想。根据本发明，来自时钟模块的时钟信号由分开的时钟监控器分别监控，用于每个时钟信号的一个时钟监控器，以检查时钟信号是否正常运行。每个时钟监控器检测其相应的时钟信号是否已停止，并产生一个表示监控时钟信号状态的控制信号。作为一个实例，具有逻辑电平“1”的控制信号表示一个停止或错误的时钟信号，反之，具有逻辑电平“0”的控制信号表示一个校正和定义明确的时钟信号。所产生的时钟信号被送到一个电平控制单元。该电平控制单元根据控制信号控制输入电平到多数表决电路。取代已停止切换的时钟信号，电平控制单元选择被送到多数逻辑电路的具体逻辑电平信号。选择称为替换信号的这些具体逻辑电平，以便替换信号不干扰剩余校正时钟信号。以这种方式，即使多于一个的时钟信号停止，多数表决逻辑仍可进行。

在由多数表决电路执行实际的多数表决操作之前，电平控制单元校正错误时钟信号，并且在该意义上，改进的多数表决硬件设计是预-校正的。

根据本发明的改进的多数表决电路的一个明显优点是，无论时钟信号是停止在高逻辑电平还是低逻辑电平，其能够处理两个停止信号。在这点上，本发明的多数表决电路适用于动态或周期性的输入信号，例如时钟和同步信号。

为更好理解本发明，现在参照示范实例将详细描述多数表决硬件设计。下面，假定在一个交换机存在三个时钟模块，每个时钟模块产生一个时钟信号。

图1是表示根据本发明的示范实施例的一个交换集成电路中的整体冗余时钟发生系统的相关部件的示意电路图。该系统基本包括三个时钟模块CLM0，CLM1，CLM2，三个时钟监控器12A-C，一个电平控制单元13，一个执行多数表决操作的多数表决电路14，一个锁相环(PLL)15和一个多数表决时钟监控器18。时钟模块CLM0，CLM1和CLM2分别产生时钟信号CP1_0，CP1_1和CP1_2。通常，时钟监控器12A-C为损耗信号检测器。时钟监控器12A-C中的每一个检测是否存在相应的输入时钟信号，并由此将其输出控制信号设定到CP1_xERR(x是0，1或2)。通过一个实例，如果输入时钟信号CP1_x已停止，将相应的控制信号CP1_xERR设定到一个高逻辑电平，相反，如果输入时钟信号CP1_x被正确触发，将控制信号CP1_xERR设定到一个低逻辑电平。来自时钟监控器12A-C的控制信号CP1_0ERR，CP1_1ERR和CP1_2ERR被送到也接收时钟信号CP1_0，CP1_1和CP1_2的电平控制单元13。电平控制单元13控制到多数表决电路14的输入电平，并根据控制信号CP1_0ERR，CP1_1ERR和CP1_2ERR进行电平控制。如果所有输入时钟信号CP1_0，CP1_1和CP1_2正确并被明确定义，则时钟监控器12A-C将设定其控制信号，以便电平控制单元13成为透明，并随后在不进行电平调整的情况下将时钟信号分配到多数表决电路14。然而，如果一个或两个时钟信号已停止，则电平控制单元13将根据特定故障情况使上述的时钟信号或信号为低或高逻辑电平。通过一个实例，如果两个时钟信号检测为错误，电平控制单元13被设定为将这些错误时钟信号锁定为不同的逻辑电平，以便在进行多数表决时它们不影响剩余时钟信号。多数表决电路14对从电平控制单元13送到表决电路14的信号CP1_0L，CP1_1L和CP1_2L执行常规的多数表决操作。因此，表决电路14产生一个单独的多数表决输出时钟信号CP1_MV。

在图1中标记为数字11的时钟监控器12A-C，电平控制单元13以及多数表决电路14构成根据本发明的改进多数表决硬件设计的主要部分。

在该特定实例中，在一个时钟发生系统使用多数表决电路，并且多数表决时钟信号CP1_MV被送到产生高频时钟信号CLK_48的锁相环(PLL)15。作为一个实例，多数表决时钟CP1_MV具有4MHz的频率，并且PLL输出时钟CLK_48具有48MHz的频率。CLK_48时钟信号用作交换机电路的系统时钟信号非常有利，从而转到提供在具有系统时钟信号的交换机中电路的时钟分配电路(未示出)。

锁相环(PLL)15最好包括一个PLL输出信号发生单元16，和一个具有PLL分频器17的反馈环。PLL输出信号发生单元16包括一个相位检测器，滤波器和一个电压控制震荡器(VCO)。从多数表决电路14产生的多数表决主时钟信号CP1_MV被送到锁相环15，所产生的主时钟信号CP1_MV的相位用作锁相环15的基准。为此原因从时钟模块(未示出)到锁相环15的时钟信号路径最好为组合的，以便在时钟信号路径不存在触发器。因为在该实例PLL15将频率从4提高到48MHz，在反馈环需要PLL分频器17以便得到与输入基准信号CP1_MV相同频率的反馈信号CLK4_90。VCO产生48MHz时钟并且在分频器17将该时钟除以12。在相位检测器中比较多数表决时钟信号CP1_MV和反馈时钟信号CLK4_90之间的相位关系，并且滤波器响应该比较产生一个控制电压。所产生的控制信号用于调节VCO的频率。

基于几个原因在系统中提供PLL15。PLL15中的VCO将频率提高一个系数12。PLL15也保证CLK_48时钟与多数表决时钟信号CP1_MV相位同步，并且即使所有的输入时钟信号停止触发，在一个短时间内PLL15也能继续正确运行。下面将描述锁相环15的其他优点。

在解释本发明的多数表决硬件设计方面，多数表决时钟监控器18认为不是必要的。然而，在后面结合多数表决检查操作时我们将返回多数表决时钟监控器18。

图2是根据本发明的说明时钟监控器的示意电路图。图2的时钟监控器设计为，如果在预定的检测时间监控时钟信号CP1_x不触发就反应。如果在监控时钟信号CP1_x缺少预定数目的连续时钟脉冲，例如，三个，将相应的CP1_xERR控制位设定为高。作为一个实例，监控器根据24MH时钟脉冲测量输入时钟信号CP1_x的时间周期。如果该时间周期太短或太长，则监控器设定控制位。时钟监控器包括一个中间稳定性保护触发器，也称为META1触发器21，两个其他触发器22，23，一个反相器24，一个AND门25，一个3-位时间周期计数器26，和一个组合网络27。

一个24MHz时钟信号CLK_24提供给触发器21，22，23，以及时间周期计数器26。输入时钟信号CP1_x被计入META1触发器21，保护中间稳定性，因为CP1_x时钟和CP1_24时钟之间的关系为异步，接着，该时钟通过两个附加的触发器22，23，每次CP1_x时钟信号为高时，触发器22，23使用反相器24和AND门25产生一个正脉冲NEW_PERIOD。使用NEW_PERIOD信号以清零3-位计数器26。计数器26产生一个TIME_CNT计数器值，该值表示根据24MH时钟脉冲的CP1_x信号的时间周期。当NEW_PERIOD为高时，清零计数器26，以便计数器开始进行一个新计数。计数器26计数CLK_24时钟周期的数目，直到下一次NEW_PERIOD为高为止。此时，通过组合网络27检查TIME_CNT计数器值。NEW_PERIOD信号和TIME_CNT信号送到组合网络27，并且组合逻辑根据这些信号决定是否设定控制位。通过一个实例，使用公知编程语言VERILOG和公知同步程序SYNOPSYS实现组合网络。组合网络27的功能度由VERILOG编写的程序定义，并且同步程序SYNOPSYS将VERILOG程序传送到门电路和触发器的硬件网络。然而，当NEW_PERIOD信号为高时，如果计数器26的计数值TIME CNT是4，5，或6，则由组合逻辑检验TIME_CNT信号表示的周期时间。如果检验周期时间，则控制信号CP1_xERR设定为低。然而，当NEW_PERIOD变为高时，TIME_CNT计数值小于4，或大于6，周期时间出错并将CP1_xERR信号设定为高。如果NEW_PERIOD在计数器26到达计数器值7之前还未变为高，则计数器26停在该值。

图3是图2的时钟监控器的操作所包括的信号的示意时序图。

图4是根据本发明的电平控制单元和多数表决电路的示意电路图。电平控制单元13(图1)基本包括三个信号选择器(开关)31，32，33，每个选择器具有接收输入信号的两个输入端，从时钟监控器12A-C接收控制信号CP1_xERR(x是0，1或2)中的相应一个的一个控制端和输出两个输入信号中的一个作为选择器输出信号CP1_xL(x是0，1或2)的一个输出端。每个选择器接收在其两个输入端中的一个接收时钟信号CP1_x(x是0，1或2)中相应的一个，在另一个输入端接收恒定电平信号。根据本发明的示范实施例，两个恒定电平信号被设定为相反的逻辑电平；“0”和“1”。作为一个实例，“0”端连接到地，“1”端连接到正逻辑电源栅栏。响应时钟信号CP1_0的选择器31接收恒定电平信号“1”，响应时钟信号CP1_1的选择器32接收恒定电平信号“0”。响应时钟信号CP1_2的选择器33在其另一个输入端接收CP1_1ERR控制信号。控制信号CP1_1ERR可以具有低或高电平，但是在每个特定的故障情况下，CP1_1ERR可以具有低或高电平，这样作为该时刻的恒定电平信号。电平控制单元13以控制信号CP1_0ERR，CP1_1ERR，CP1_2ERR的形式从时钟监控器12A-C接收关于输入时钟信号状态的信息。由相应的控制信号CP1_xERR控制选择两个输入信号中的哪一个作为每一个选择器31，32，33的选择器输出信号CP1_xL。电平控制单元13的功能度操作总结如下：

-如果输入时钟信号CP1_0已停止触发，则电平控制单元将输出信号CP1_0L设定为高电平；

-如果输入时钟信号CP1_1已停止触发，则电平控制单元将输出信号CP1_1L设定为低电平；和

-如果输入时钟信号CP1_2已停止触发，则电平控制单元将输出信号CP1_2L设定为CP1_1ERR。

将电平控制单元13的选择器输出信号CP1_0L，CP1_1L和CP1_2L送到多数表决电路14。多数表决电路14是一个常规单元，通过简单的AND门电路34，35，36和OR门电路37对其输入信号进行多数表决操作，这样产生一个多数表决输出信号CP1_MV。

实际上，各个时钟监控器12A-C，电平控制单元13和多数表决电路14的组合意味着，如果输入时钟中的一个停止，则电平控制单元13设定多数表决输入电平，以便通常将剩余的两个时钟进行AND操作。如果多于一个的时钟停止，则电平控制单元13将输入电平设定到多数表决电路14，以便与已停止触发的时钟信号相关的选择器的输出信号不影响剩余的时钟信号。以这种方式，剩余时钟信号将形成为多数表决输出时钟信号CP1_MV。

上面提到的方法在一个单独的情况下，即，如果CP1_0时钟信号停止，出现错误状况。剩余的两个时钟信号将进行OR操作以取代AND操作。这就使得在产生的多数表决主时钟信号出现一个小的相位跃变。然而，在使用上述类型的多数表决操作，(A AND B)OR(A ANDC)OR(B AND C)，的所有系统出现这种相位跃变，并且一般不将其认为是问题。相位跃变的幅度取决于剩余输入时钟信号之间的失真，并且该幅度最好处于系统的安全界限内。另外，所连接以接收多数表决输出时钟CP1_MV的锁相环15(图1)将该相位跃变变换为一个平滑的瞬态。

甚至如果三个时钟信号中的两个停止，上面的多数表决控制电路基本保证多数表决功能度仍能工作。交换机中的整个时钟系统对于干扰或故障更不敏感，这就导致较高的可靠性和业务可用性。

图5是根据本发明的多数表决方法的示意流程图。该方法涉及至少三个逻辑输入信号的多数表决，以产生一个多数表决输出信号。最好是，该信号为诸如时钟信号之类的周期性信号。在步骤A，对于每个逻辑输入信号监控输入信号以分别产生相应控制信号，该控制信号表示逻辑输入信号的状态。更为有利的是，通过连续检查信号周期时间监控输入信号。作为一个实例，如果检测到输入信号中的预定数目脉冲的缺席，则将相应控制信号设定到预定电平“1”。结果是，具有逻辑电平“0”的控制信号将表示一个校正并明确定义的输入信号。在步骤B，产生第一预定逻辑电平的第一恒定电平信号，和第二预定逻辑电平的第二恒定电平信号。接着，在步骤C，通过：

根据与第一输入信号对应的控制信号选择第一逻辑输入信号和第一恒定电平信号中的一个作为第一选择信号；

根据与第二输入信号对应的控制信号选择第二逻辑输入信号和第二恒定电平信号中的一个作为第二选择信号；和

根据与第三输入信号对应的控制信号选择第三逻辑输入信号和一个预定的控制信号中的一个作为第三选择信号。最好，第一恒定电平信号为高，第二恒定电平信号为低，在选择第三选择信号的步骤所使用的预定控制信号为与第二逻辑输入信号对应的控制信号。在步骤D，对第一，第二和第三选择信号执行多数表决操作以产生多数表决输出信号，最好，在步骤E，将多数表决输出信号提供给产生一个最终输出信号的锁相环(PLL)执行选择程序。

多数表决功能度的维护

本发明的另一个方面涉及改进的多数表决功能度的维护，检查和测试。

在已有技术由简单的非校正多数表决电路执行多数表决的测试。

1994年4月19日颁布给Roos的美国专利5,305,325涉及测试和检查具有至少三个同相装置的多层数字时间选择器中的多数表决的方法和设备。每一层传送一个输出数据流。通过一个多数表决电路接收这些数据流并对其进行多数表决操作。根据预定的模式将一个错误故意引入进行多数表决的数据流。接着将该数据流与多数表决数据流进行比较，如果在输入多数表决电路的任何一个数据流中发现错误就发出一个报警作为该比较的结果。识别由故意引入错误产生的期望报警以便与由其他错误引起的报警相区别。

根据本发明的维护策略是使用预防和校正相结合以保持业务性能的高质量。作为这种维护策略的结果，应由维护系统检查尽可能多的功能。时钟和同步信号对于交换机系统以及整个数字电信网络同步极为重要。从而，必须有可能检查多数表决逻辑及其相关的控制逻辑的操作。

根据本发明，通过停止时钟信号CP1_x中的两个在得到的多数表决时钟信号CP1_MV产生丢失时钟脉冲形式的干扰。另外，提供一个从PLL分频器17接收多数表决时钟信号CP1_MV和CLK4信号的多数表决时钟监控器18(图1)。CP1_MV时钟和CLK4时钟相互比较，并且根据比较结果有选择地产生一个报警。多数表决时钟监控器18应能检测所引起的干扰，以便产生一个多数表决报警，也称为CPMF报警。通过根据预定的第一程序，在某一时刻停止一个时钟来满足该要求。

在多数表决电路14及其相关控制逻辑12A-C，13恢复多数表决时钟之前，理解多数表决时钟监控器必须足够快以捕捉丢失的时钟脉冲极为重要。换言之，多数表决时钟监控器18必须比控制电平控制单元13的时钟监控器12A-C反应快。另一方面，时钟监控器12A-C和电平控制单元13必须足够快，以便锁相环15的输出信号不受所产生干扰的影响。换言之，通过锁相环15的滤波器必须消除干扰。这也是将PLL15连接到多数表决电路14的输出的另一个原因。PLL在测试多数表决硬件时注意所产生的丢失时钟脉冲，从而在不产生干扰的情况下进行测试。这是一个很明显的优点。甚至在不影响系统的情况下也能稳定地进行测试。

然而，也要求在未产生不希望的多数表决报警的情况下，有可能执行其他的正常维护工作，例如时钟模块的改变，上述报警将增加维护系统的故障计数器。因此，在未得到多数表决报警的情况下应有可能停止一个或两个时钟。通过根据预定的第二程序停止时钟来满足该要求，预定的第二程序与预定的第一程序不同。

图6是详细表示多数表决时钟信号的监控器的示意电路图。多数表决时钟监控器18(图1)包括多路复用器41，42，第一组合网络43，触发器44，第二组合网络45，和触发器46，47。触发器44，46和47都由48MHz CLK_48_M时钟信号计时。多数表决时钟监控器18比较多数表决时钟信号CP1_MV和PLL分频器17产生的4MHz CLK4时钟信号，并且如果信号之间存在一个20ns或更多的相差就产生一个报警。换言之，当PLL锁定时，与相对于CP1_MV时钟信号的标准90度相位相比，如果PLL为20ns不同相，则产生报警。由于由48MHz时钟信号CLK_48的正边缘产生CLK4_90信号，也可由PLL分频器17产生，当PLL15处于锁定状态时，多数表决时钟信号CP1_MV在极接近该时钟信号的正边缘时改变电平。为此原因，在该48MHz时钟周期期间，当要求CP1_MV时钟改变电平时不检查CP1_MV，并且使用多路复用器41以便将CP1_MV设定到一个定义值(未激活)。多路复用器41的输出信号称为CP1_MV_COMP。实际上，这意味着在12个48MHz时钟周期期中的10个检查CP1_MV的值和相位。从而，CLK4信号被送到多路复用器42以产生信号CLK4_COMP。CLK4_COMP信号和CP1_MV_COMP信号被送到第一组合网络43，该网络检查这些信号是否互不相同。如果一切正常，则它们被指望相同，否则应设定报警。如果这些信号互不相同，则信号NOT_EQUAL设定为高。

当设定时，由于在某些条件期间，例如，当时钟信号停止时，或PLL15发生故障和/或未被锁定时，因相位关系可能变化，报警可能异步。为避免这种亚稳定性扩散到模块外部，将NOT_EQUAL信号发送到关注这种亚稳定性的可能性的亚稳定性保护触发器44，并产生信号CP1_MV_ERR_ASYNC。第二组合网络45从PLL分频器17接收CP1_MV_ERR_ASYNC信号，4_位PLL_DIV信号，以及触发器46的输出信号HOLD_ALARM。来自触发器46的HOLD_ALARM信号提供给反馈环内的第二组合网络45。组合网络45产生两个输出信号，其中之一送到触发器46，另一个送到触发器47以产生稳定的报警信号CP1_MV_ERR。

最好，通过使用编程语言VERILOG和同步程序SYNOPSYS实现第一组合网络43和第二组合网络45。

在未得到多数表决报警的情况下为能够满足时钟信号中的两个应能停止的要求，在使用CP1_1ERR控制信号以控制电平控制单元13中的选择器中的一个之前必须将其重新同步到CLK_48时钟系统(图1)。

图7A-C是当多数表决时钟信号异相时图6的多数表决时钟监控器的操作中所包含的信号的示意时序图。在图7A，CP1_MV(0)信号比CLK4信号早10ns。在图7B，CP1_MV(1)信号比CLK4晚10ns，以及，在图7C，CP1_MV(2)信号比CLK4晚30ns。CP1_MV信号被称为CP1_MV(x)以使不同情况相互区别，这里x为0，1或2。通过图7C所示的CP1_MV(2)产生报警CP1_MV_ERR，在图1被称为CPMF。在该实例，如图7C所示，CP1_MV_ERR报警的最小持续时间为一个4MHz周期。

为得到多数表决报警，进行下面给出的第一程序：

-首先停止时钟CP1_0，CP1_1或CP1_2中的任何一个，与这些时钟停在低电平或高电平无关紧要。接着，如果CP1_0已被在前停止，则使下一个时钟信号停在低电平，否则，如果CP1_1或CP1_2已被停止，则使下一个时钟信号停在高电平。

为避免多数表决报警，进行下面给出的第二程序：

-首先停止时钟CP1_0，CP1_1或CP1_2中的任何一个，与这些时钟停在低电平或高电平无关紧要。接着，如果CP1_0已被在前停止，则使下一个时钟信号停在低电平，否则，如果CP1_1或CP1_2已被停止，则使下一个时钟信号停在高电平。

上面停止时钟的过程最好由软件控制，并在一个处理器执行该软件。下面，表1给出如何执行控制时钟多数表决测试的软件的示范实例。

表1：软件多数表决测试

配置	CP1_0	CP1_1	CP1_2
				正常	脉冲	脉冲	脉冲
一个正在进行	低	脉冲	脉冲
				1	低	高	脉冲
二个正在进行	低	脉冲	脉冲
				2	低	脉冲	高
三个正在进行	脉冲	脉冲	高
				3	脉冲	低	高
正常进行	脉冲	低	脉冲
				正常	脉冲	脉冲	脉冲

术语‘脉冲’表示该时钟正常进行，而术语‘低’和‘高’分别表示时钟已停在低电平和高电平。

对表1中标号为1，2和3的配置进行的软件测试结果由下面的表2给出。

表2：多数表决测试结果

配置	CSF_0	CSF_1	CSF_2	CPMF
					1	报警	报警	-	报警
2	报警	-	报警	报警
					3	-	报警	报警	报警

当CSF_x(x为0，1或2)作为报警信号时，其表示控制信号CP1_xERR，CPMF表示多数表决报警。CSF_x(CP1_xERR)信号由时钟监控器12A-C产生。

在下面的表3，给出在未得到多数表决报警的情况下如何停止两个时钟的示范实例。

表3：多数表决报警避免

配置	CP1_0	CP1_1	CP1_2
				正常	脉冲	脉冲	脉冲
停止第一时钟	低	脉冲	脉冲
				停止第二时钟	低	低	脉冲
返回正常	低	脉冲	脉冲
				正常	脉冲	脉冲	脉冲

图8是用于测试多个输入信号的多数表决的方法的示意流程图。在步骤G，分别监控逻辑输入信号以产生用于每个逻辑输入信号的相应控制信号，所述控制信号表示逻辑输入信号的状态。在步骤H，根据监控状态通过控制多数表决的输入电平校正故障输入信号。在步骤I，对控制的输入电平进行多数表决操作以产生一个多数表决输出信号。在步骤J，故意停止输入信号中的两个，在某一时刻的一个输入信号。在步骤K，监控多数表决输出信号的状态。在步骤L，根据多数表决输出信号的监控状态有选择地产生报警。如果根据第一预定程序执行故意停止输入信号的步骤J，则在故意停止输入信号被校正之前检测由故意停止输入信号引起的错误多数表决输出信号，并且响应该检测产生一个报警。然而，如果根据第二预定程序执行故意停止输入信号的步骤J，则避免报警。最好，将多数表决输出信号提供给产生一个反馈信号的锁相环(PLL)，并通过比较多数表决信号和PLL的反馈信号监控多数表决输出信号的状态。

最好，通过使用结合图1到4所述的改进的多数表决硬件设计，以及图6的多数表决时钟监控器实现图8的流程图所示的方法。

上面实施例仅作为实例给出，应该明白本发明不限于此。在不脱离本发明精神的情况下，自然有可能以不同于上述实施例的其他具体形式实现本发明。例如，该系统应设计为使用本领域公知的任何常规锁相环来工作，并且以不同的方式设计时钟监控器和多数表决时钟监控器。另外，保留本文所公开和声明的基本原则的修改和改进处于本发明的范围和精神内。

Claims (24)

1.一种响应至少三个逻辑输入信号用于产生多数表决输出信号的多数表决电路，所述电路包括：

至少三个输入信号监控器，其中的每一个能够监控用于产生一个表示逻辑输入信号的状态的一个相应的逻辑输入信号；

信号发生器，用于产生第一预定逻辑电平的第一恒定电平信号，和第二预定逻辑电平的第二恒定电平信号；

第一信号选择器，具有用于在一个输入端接收逻辑输入信号的第一个和在另一个输入端接收所述第一恒定电平的两个输入端，和一个用于接收对应于所述第一逻辑输入信号的控制信号的控制端，用于选择所述第一逻辑输入信号和响应于相应的控制信号作为选择器输出信号的所述第一恒定电平信号中的一个；

第二选择器，具有用于在输入端中的一个接收逻辑输入信号的第二个和在另一个输入端接收所述第二恒定电平信号的两个输入端，和一个用于接收对应于所述第二逻辑输入信号的控制信号的控制端，用于选择所述第二逻辑输入信号和响应于相应的控制信号作为选择器输出信号的所述第二恒定电平信号中的一个；和

第三选择器，具有用于在输入端中的一个接收逻辑输入信号的第三个和在另一个输入端接收所述控制信号中的预定一个的两个输入端。和一个用于接收对应于所述第三逻辑输入信号的控制信号的控制端，用于选择所述第三逻辑输入信号和响应于相应的控制信号作为选择器输出信号的所述预定控制信号中的一个；和

一个多数表决电路，该电路响应于所述选择器输出信号用于产生多数表决输出信号。

2.如权利要求1所述的多数表决电路，其中逻辑输入信号是周期性信号，所述输入信号监控器中的每一个包括用于在周期性逻辑输入信号检查所缺席的预定数目脉冲并根据所述检查结果设定相应控制信号的逻辑电平的装置。

3.如权利要求2所述的多数表决电路，其中用于检查和设定的所述装置包括用于测量周期性逻辑输入信号的周期时间并确定所述周期时间是否处于预定间隔的装置。

4.如权利要求1所述的多数表决电路，进一步包括一个响应多数表决输出信号用于产生一个进一步的逻辑输出信号的锁相环(PLL)。

5.如权利要求4所述的多数表决电路，其中所述PLL具有一个使用反馈信号的反馈环，所述多数表决电路进一步包括一个多数表决输出信号监控器，该监控器响应多数表决输出信号，并且如果多数表决输出信号和所述反馈信号具有超过一预定值的相互失真，则该监控器产生用于产生一个多数表决报警信号。

6.如权利要求1所述的多数表决电路，进一步包括：

一个根据第一预定程序，在某一时刻故意停止逻辑输入信号中的两个，一个输入信号的装置；和

一个监控器电路，在由相应的检测器删除所述故意停止输入信号并由所述第一恒定电平信号，所述第二恒定电平信号或所述预定控制信号替换之前，用于监控多数表决输出信号的状态并检测由所述故意停止输入信号引起的错误的多数表决输出信号，以响应检测产生一个报警信号。

7.如权利要求1所述的多数表决电路，进一步包括：

用于在某一时刻停止逻辑输入信号中的两个，一个输入信号的装置；

用于监控多数表决输出信号的状态，并根据多数表决输出信号的监控状态有选择地产生一个报警的电路，以便：

如果根据第一预定程序停止两个输入信号，则在所述停止输入信号被删除和替换之前检测由所述停止输入信号引起的错误多数表决输出信号，并响应所述检测产生所述报警；和

如果根据第二预定程序停止两个输入信号，则避免所述报警。

8.一种具有至少三个时钟信号发生模块的时钟信号发生系统，其中的每个时钟信号发生模块产生一个相应的时钟信号，所述时钟信号发生系统包括：

至少三个时钟信号监控器，其中的每一个用于监控产生表示时钟信号状态的相应控制信号的一个相应时钟信号；

一个信号发生器，用于产生第一预定逻辑电平的第一恒定电平信号，和一个第二预定逻辑电平的第二恒定电平信号；

第一信号选择器，具有用于在一个输入端接收时钟信号的第一个和在另一个输入端接收所述第一恒定电平的两个输入端，和一个用于接收对应于所述第一时钟信号的控制信号的控制端，用于选择所述第一时钟信号和响应于相应的控制信号作为选择器输出信号的所述第一恒定电平信号中的一个；

第二选择器，具有用于在输入端中的一个接收时钟信号的第二个和在另一个输入端接收所述第二恒定电平信号的两个输入端，和一个用于接收对应于所述第二时钟信号的控制信号的控制端，用于选择所述第二时钟信号和响应于相应的控制信号作为选择器输出信号的所述第二恒定电平信号中的一个；和

第三选择器，具有用于在输入端中的一个接收时钟信号的第三个和在另一个输入端接收控制信号中的预定一个的两个输入端，和一个用于接收对应于所述第三时钟信号的控制信号的控制端，用于选择所述第三时钟信号和响应于相应的控制信号作为选择器输出信号的所述预定控制信号中的一个；和

一个多数表决电路，该电路响应于所述选择器输出信号用于对所述选择器输出信号执行多数表决操作以产生一个多数表决主时钟信号。

9.如权利要求8所述的时钟信号发生系统，进一步包括一个响应多数表决主时钟信号用于产生一个进一步的时钟信号的锁相环(PLL)。

10.一种用于至少三个逻辑输入信号的多数表决以产生一个多数表决输出信号的方法，所述方法包括步骤：

监控各个输入信号以产生，用于逻辑输入信号中的每一个的相应控制信号，该控制信号表示逻辑输入信号的状态；

产生第一预定逻辑电平的第一恒定电平信号，和第二预定逻辑电平的第二恒定电平信号；

根据相应的控制信号选择第一逻辑输入信号和所述第一恒定电平信号中的一个作为第一选择信号；

根据相应的控制信号选择第二逻辑输入信号和所述第二恒定电平信号中的一个作为第二选择信号；

根据相应的控制信号选择第三逻辑输入信号和所述控制信号中预定的一个作为第三选择信号；和

对所述第一选择信号，所述第二选择信号和所述第三选择信号执行多数表决操作以产生一个多数表决输出信号。

11.如权利要求10所述的多数表决方法，其中逻辑输入信号是周期性信号，并且用于每一个逻辑输入信号的所述监控步骤包括步骤：

在周期性逻辑输入信号中检查预定数目脉冲的缺席；和

根据所述检查结果设定相应的控制信号的逻辑电平。

12.如权利要求10所述的多数表决方法，进一步包括将多数表决输出信号提供给锁相环(PLL)以产生一个进一步的逻辑输出信号的步骤。

13.如权利要求12所述的多数表决方法，其中PLL具有一个反馈信号的反馈环，所述方法进一步包括步骤：

比较多数表决输出信号和所述反馈信号；和

根据所述比较有选择地产生一个多数表决报警信号。

14.如权利要求13所述多数表决方法，如果多数表决输出信号和所述反馈信号具有超过一预定值的相互失真，则产生一个多数表决报警信号。

15.如权利要求10所述的多数表决方法，进一步包括步骤：

根据第一预定程序，在某一时刻故意停止逻辑输入信号中的两个，一个输入信号；

监控多数表决输出信号的状态以产生多数表决报警作为所述故意停止输入信号的结果。

16.如权利要求15所述的多数表决方法，其中所述第一恒定电平信号为高，并且所述第二恒定电平信号为低，在选择所述第三选择信号的所述步骤使用的所述预定控制信号是对应于第二逻辑输入信号的控制信号，并且其中故意停止逻辑输入信号的所述第一预定程序包括步骤：

首先，停止逻辑输入信号中的任何一个；和

接着，如果第一逻辑输入信号已被在前停止，则下一个逻辑输入信号为高，否则，如果第二或第三逻辑输入信号已被停止，则下一个逻辑输入信号为低。

17.如权利要求10所述的多数表决方法，进一步包括步骤：

监控多数表决输出信号的状态；

根据多数表决输出信号的监控状态有选择地产生一个报警；和

根据第二预定程序，在一个时刻停止两个逻辑输入信号，一个输入信号以避免所述报警。

18.如权利要求17所述的多数表决方法，其中所述第一恒定电平信号为高，并且所述第二恒定电平信号为低，在选择所述第三选择信号的所述步骤使用的所述预定控制信号是对应于第二逻辑输入信号的控制信号，并且其中停止逻辑输入信号的所述第二预定程序包括步骤：

首先，停止逻辑输入信号中的任何一个；和

接着，如果第一逻辑输入信号已被在前停止，则下一个逻辑输入信号为低，否则，如果第二或第三逻辑输入信号已被停止，则下一个逻辑输入信号为高。

19.一种根据至少三个第二时钟信号产生主时钟信号的方法，所述方法包括步骤：

监控第二时钟信号以分别产生用于第二时钟信号中的每一个的相应控制信号，所述控制信号表示第二时钟信号的状态；

产生第一预定逻辑电平的第一恒定电平信号，和第二预定逻辑电平的第二恒定电平信号；

响应于相应的控制信号选择第一个第二时钟信号和所述第一恒定电平信号中的一个作为第一选择信号；

响应于相应的控制信号选择第二个第二时钟信号和所述第二恒定电平信号中的一个作为第二选择信号；和

响应于相应的控制信号选择第三个第二时钟信号和所述第三恒定电平信号中的一个作为第三选择信号；和

对所述第一选择信号，所述第二选择信号和所述第三选择信号执行多数表决操作以产生主时钟信号。

20.一种用于测试多个逻辑输入信号的多数表决的方法，包括步骤：

监控逻辑输入信号以分别产生用于逻辑输入信号中的每一个的相应控制信号，所述控制信号表示逻辑输入信号的状态；

根据所述监控状态通过控制进行多数表决的输入电平来校正一个或多个错误逻辑输入信号；

对所述输入电平执行多数表决操作以产生一个多数表决输出信号；

在某一时刻故意停止两个逻辑输入信号，一个输入信号；

监控多数表决输出信号的状态；

根据多数表决输出信号的监控状态有选择地产生一个报警，以便如果根据第一预定程序执行故意停止输入信号的所述步骤，则在所述故意停止输入信号被校正之前检测由所述故意停止输入信号引起的错误的多数表决输出信号，并响应所述检测产生所述报警。

21.如权利要求20所述方法，其中如果根据第二预定程序执行故意停止输入信号的所述步骤，则避免报警。

22.如权利要求20所述测试多数表决的方法，进一步包括将多数表决输出信号提供给产生一个反馈信号的锁相环，并且其中监控多数表决输出信号的状态的所述步骤包括比较多数表决输出信号与反馈信号的步骤。

23.一种用于测试多个逻辑输入信号的多数表决的设备，包括：

信号监控器，其中每一个监控器能够监控逻辑输入信号中相应的一个以产生表示逻辑输入信号状态的相应控制信号；

用于根据所述监控状态通过控制进行多数表决的输入电平来校正一个或多个错误逻辑输入信号的装置；

用于对所述控制输入电平执行多数表决操作以产生一个多数表决输出信号的多数表决电路；

用于根据第一预定程序，在某一时刻故意停止两个逻辑输入信号，一个输入信号的装置；

用于监控多数表决输出信号的状态，并在所述故意停止输入信号被校正之前检测由所述故意停止输入信号引起的错误的多数表决输出信号，以响应所述检测产生一个报警。

24.如权利要求23所述设备，进一步包括一个锁相环(PLL)，该PLL响应多数表决输出信号用于产生一个反馈信号，并且其中所述监控器电路通过将其与所述反馈信号进行比较监控多数表决输出信号的状态。

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