JP2002367827A - プリント回路基板を用いたインダクタ - Google Patents
プリント回路基板を用いたインダクタInfo
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- JP2002367827A JP2002367827A JP2001173580A JP2001173580A JP2002367827A JP 2002367827 A JP2002367827 A JP 2002367827A JP 2001173580 A JP2001173580 A JP 2001173580A JP 2001173580 A JP2001173580 A JP 2001173580A JP 2002367827 A JP2002367827 A JP 2002367827A
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Abstract
(57)【要約】
【課題】 プリント回路基板を用いたインダクタを提供
する。 【解決手段】 本発明は、コア本体とエキサイター素子
とからなり、前記エキサイター素子は前記コア本体の一
部を受け入れる開口部を備えるプリント回路基板により
構成され、前記プリント回路基板上の導電ラインは前記
開口部の周りを特定の方向に沿って巻き、インダクタの
エキサイターコイルを形成するので、製造の為のエネル
ギーと時間の浪費が改善でき、生産性と品質制御を高め
る。また、導電ラインの層数とコイル数を増やすことに
より、インダクタンス及び耐電流値を増加することがで
きる。
する。 【解決手段】 本発明は、コア本体とエキサイター素子
とからなり、前記エキサイター素子は前記コア本体の一
部を受け入れる開口部を備えるプリント回路基板により
構成され、前記プリント回路基板上の導電ラインは前記
開口部の周りを特定の方向に沿って巻き、インダクタの
エキサイターコイルを形成するので、製造の為のエネル
ギーと時間の浪費が改善でき、生産性と品質制御を高め
る。また、導電ラインの層数とコイル数を増やすことに
より、インダクタンス及び耐電流値を増加することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、インダクタに関す
るもので、特にプリント回路基板（Printed Circuit Bo
ard）を使用した公知のコイルを代替するインダクタに
関するものである。
るもので、特にプリント回路基板（Printed Circuit Bo
ard）を使用した公知のコイルを代替するインダクタに
関するものである。
【０００２】
【従来の技術】公知のインダクタ素子又は装置は主にコ
ア（Core）の周囲にワイヤを巻いて形成される。このワ
イヤを巻く作業は、手作業で行ったり、コイリングマシ
ンにより行っていた。
ア（Core）の周囲にワイヤを巻いて形成される。このワ
イヤを巻く作業は、手作業で行ったり、コイリングマシ
ンにより行っていた。
【０００３】
【発明が解決しようとする課題】しかし、手で巻いた
り、コイリングマシン（Coiling Machine）を使用する
のは、相当なエネルギーと時間を費やす。更に様々なコ
イリングの方法はしばしばワイヤーに損傷を与えてしま
う。コイリング工程の際、ワイヤーの保護／絶縁層の損
傷により、品質の不一致が生じる。絶縁塗料はワイヤー
とコア又はロビンとの間の過度な摩擦、繰り返されるた
わみや巻き取りが原因で、しばしば剥げ落ちてしまう。
本発明は、上記実情に鑑みコア本体とエキサイター素子
とからなる新規のインダクタを提供することを目的とす
る。
り、コイリングマシン（Coiling Machine）を使用する
のは、相当なエネルギーと時間を費やす。更に様々なコ
イリングの方法はしばしばワイヤーに損傷を与えてしま
う。コイリング工程の際、ワイヤーの保護／絶縁層の損
傷により、品質の不一致が生じる。絶縁塗料はワイヤー
とコア又はロビンとの間の過度な摩擦、繰り返されるた
わみや巻き取りが原因で、しばしば剥げ落ちてしまう。
本発明は、上記実情に鑑みコア本体とエキサイター素子
とからなる新規のインダクタを提供することを目的とす
る。
【０００４】
【課題を解決するための手段】エキサイター素子は回路
基板に開口部を備えるプリント回路基板からなり、コア
本体の一部分を受け入れている。プリント回路基板上の
導電ライン（Conductive Lines）は特定方向（時計回り
又は反時計回り）に沿って開口部を巻き、基板の層を通
じて電気的に接続し、インダクタ装置のエキサイターコ
イルを形成する。更に、プリント回路基板上の層数及び
コイル数は、インダクタンスの需要と耐電力の要求によ
り変更が可能である。
基板に開口部を備えるプリント回路基板からなり、コア
本体の一部分を受け入れている。プリント回路基板上の
導電ライン（Conductive Lines）は特定方向（時計回り
又は反時計回り）に沿って開口部を巻き、基板の層を通
じて電気的に接続し、インダクタ装置のエキサイターコ
イルを形成する。更に、プリント回路基板上の層数及び
コイル数は、インダクタンスの需要と耐電力の要求によ
り変更が可能である。
【０００５】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【０００６】第１具体例 図１と図２は本発明の第１具体例のインダクタを示す図
である。図１に示されるように、本発明のインダクタ１
０はコア本体１２と、エキサイターコイルとなるプリン
ト回路基板１４とからなる。本具体例では、４層の基板
が例としてプリント回路基板１４に採用されている。
である。図１に示されるように、本発明のインダクタ１
０はコア本体１２と、エキサイターコイルとなるプリン
ト回路基板１４とからなる。本具体例では、４層の基板
が例としてプリント回路基板１４に採用されている。
【０００７】コア１２はこの場合、ＥＥ型であるが、本
発明ではＥＥ型に限定せず、ＵＵ型、ＵＩ型又は他の型
を本発明に適用しても良い。プリント回路基板１４は開
口部ＣＷを備え、コア１２の一部分を受け入れている。
プリント回路基板１４上の導電ライン１６は時計回りで
巻かれ、基板の層を通じて電気的に接続し、インダクタ
装置のエキサイターコイルを形成する。インダクタ１０
上の２つのノードＮ１及びＮ２は外部接続するのに用い
られる。図３は、図１の４層の基板上の導電パス層の可
能なパターンの概略斜視図である。図４は、図３に示す
基板を組み合わせた状態を示す斜視図である。
発明ではＥＥ型に限定せず、ＵＵ型、ＵＩ型又は他の型
を本発明に適用しても良い。プリント回路基板１４は開
口部ＣＷを備え、コア１２の一部分を受け入れている。
プリント回路基板１４上の導電ライン１６は時計回りで
巻かれ、基板の層を通じて電気的に接続し、インダクタ
装置のエキサイターコイルを形成する。インダクタ１０
上の２つのノードＮ１及びＮ２は外部接続するのに用い
られる。図３は、図１の４層の基板上の導電パス層の可
能なパターンの概略斜視図である。図４は、図３に示す
基板を組み合わせた状態を示す斜視図である。
【０００８】プリント回路基板１４は４層の基板を備
え、４層の導電パス層（Ｌ1〜Ｌ4）と２層の導電パス層
の間に別々に挟まれた３層の絶縁基板層（Ｓ1〜Ｓ3）と
からなる。
え、４層の導電パス層（Ｌ1〜Ｌ4）と２層の導電パス層
の間に別々に挟まれた３層の絶縁基板層（Ｓ1〜Ｓ3）と
からなる。
【０００９】図３で示されるように、導電パス層Ｌ1の
導電ラインはＩ1を起点として、時計回り（図中矢印が
示す方向）に沿って開口部ＣＷの周りを終点Ｅ1の方向
に内側（図の矢印が示す）に巻き、導電パス層Ｌ2の導
電ラインは、起点Ｉ2が絶縁基板層Ｓ1を突き通って導電
パス層Ｌ1の終点Ｅ1と接続されることにより、時計回り
に沿って開口部ＣＷの周りを外側に向かって導電パスの
終点Ｅ2まで巻く。同様に、導電パス層Ｌ3の導電ライン
は、起点Ｉ3が絶縁基板層Ｓ2を突き通って導電パス層Ｌ
2の終点Ｅ2と接続されることにより、時計回りに沿って
開口部ＣＷの周りを内側に向かって導電パスの終点Ｅ3
まで巻く。導電パス層Ｌ4の導電ラインは起点Ｉ4が絶縁
基板層Ｓ3を突き通って導電パス層Ｌ3の終点Ｅ3と電気
的に接続することにより、時計回りに沿って開口部ＣＷ
の周りを外側に向かって導電パスの終点Ｅ4まで巻く。
導電ラインはＩ1を起点として、時計回り（図中矢印が
示す方向）に沿って開口部ＣＷの周りを終点Ｅ1の方向
に内側（図の矢印が示す）に巻き、導電パス層Ｌ2の導
電ラインは、起点Ｉ2が絶縁基板層Ｓ1を突き通って導電
パス層Ｌ1の終点Ｅ1と接続されることにより、時計回り
に沿って開口部ＣＷの周りを外側に向かって導電パスの
終点Ｅ2まで巻く。同様に、導電パス層Ｌ3の導電ライン
は、起点Ｉ3が絶縁基板層Ｓ2を突き通って導電パス層Ｌ
2の終点Ｅ2と接続されることにより、時計回りに沿って
開口部ＣＷの周りを内側に向かって導電パスの終点Ｅ3
まで巻く。導電パス層Ｌ4の導電ラインは起点Ｉ4が絶縁
基板層Ｓ3を突き通って導電パス層Ｌ3の終点Ｅ3と電気
的に接続することにより、時計回りに沿って開口部ＣＷ
の周りを外側に向かって導電パスの終点Ｅ4まで巻く。
【００１０】このように、導電パス層（Ｌ1〜Ｌ4）の導
電ラインは、絶縁基板層を通じて接続され、導電ライン
１６を形成し（起点I1 及び終点E4を備える）、時計回
りに沿って開口部ＣＷのコア１２を巻くことにより、イ
ンダクタ１０を形成する。図４で示されるように、図２
の信号ノードＮ１及びＮ２は、プリント回路基板が形成
しているエキサイタ−コイルの導電ラインの起点I1と終
点E4である。
電ラインは、絶縁基板層を通じて接続され、導電ライン
１６を形成し（起点I1 及び終点E4を備える）、時計回
りに沿って開口部ＣＷのコア１２を巻くことにより、イ
ンダクタ１０を形成する。図４で示されるように、図２
の信号ノードＮ１及びＮ２は、プリント回路基板が形成
しているエキサイタ−コイルの導電ラインの起点I1と終
点E4である。
【００１１】本発明では、導電パス層の層数を増やすこ
とにより、インダクタ１０のインダクタンスを増加させ
ることが出来ると同時に、インダクタのエキサイターコ
イルの数を増加することが出来る。加えて、プリント回
路基板１４の導電ライン１６の銅箔パスの幅は可変で、
インダクタ１０の耐電力値を増すことができる。
とにより、インダクタ１０のインダクタンスを増加させ
ることが出来ると同時に、インダクタのエキサイターコ
イルの数を増加することが出来る。加えて、プリント回
路基板１４の導電ライン１６の銅箔パスの幅は可変で、
インダクタ１０の耐電力値を増すことができる。
【００１２】第２具体例 銅箔パスの幅を増加させる以外に、以下の方法によって
耐電流値の増加が達成される。図５はｎ層の導電ライン
層（ＬＬ1〜ＬＬn）とｎ−１層の基板層（ＳＳ 1〜ＳＳ
n-1）とからなる導電パスの組み合わせ層（Ｌt）の略図
である。絶縁基板層（ＳＳ1〜ＳＳn-1）は２層の導電ラ
イン層（ＬＬ1〜ＬＬn）の間にそれぞれ構成されてい
る。全ての導電ライン層（ＬＬ1〜ＬＬn）はこの方式で
配置され、パスラインの起点（Ａ1〜Ａn）は全ての絶縁
基板層（ＳＳ1〜ＳＳn-1）を通じて電気的に接続され
る。図３の導電パス層と比較して、導電パス組み合わせ
層（Ｌ t）は導電パス層Ｌ1〜Ｌ4のどの層でもそのｎ倍
の耐電流値を備える。
耐電流値の増加が達成される。図５はｎ層の導電ライン
層（ＬＬ1〜ＬＬn）とｎ−１層の基板層（ＳＳ 1〜ＳＳ
n-1）とからなる導電パスの組み合わせ層（Ｌt）の略図
である。絶縁基板層（ＳＳ1〜ＳＳn-1）は２層の導電ラ
イン層（ＬＬ1〜ＬＬn）の間にそれぞれ構成されてい
る。全ての導電ライン層（ＬＬ1〜ＬＬn）はこの方式で
配置され、パスラインの起点（Ａ1〜Ａn）は全ての絶縁
基板層（ＳＳ1〜ＳＳn-1）を通じて電気的に接続され
る。図３の導電パス層と比較して、導電パス組み合わせ
層（Ｌ t）は導電パス層Ｌ1〜Ｌ4のどの層でもそのｎ倍
の耐電流値を備える。
【００１３】第１具体例の導電パス層（Ｌ1〜Ｌ4）は、
図３の導電パス層の図を参照にして、図５の方法を用い
て組み合わされ、改良されたプリント回路基板を形成す
る。ｎ＝２の時、導電ラインのプリント回路基板は、本
来の４層に代わって８層の導電ラインを備える。これに
より、耐電流値も２倍になる。他の導電パス層の組み合
わせ数も本発明に適用できる。
図３の導電パス層の図を参照にして、図５の方法を用い
て組み合わされ、改良されたプリント回路基板を形成す
る。ｎ＝２の時、導電ラインのプリント回路基板は、本
来の４層に代わって８層の導電ラインを備える。これに
より、耐電流値も２倍になる。他の導電パス層の組み合
わせ数も本発明に適用できる。
【００１４】プリント回路基板の製造工程に関して、２
層、４層、８層、又はそれ以上の組み合わせた導電パス
層の基板の厚さの差異は僅かである。耐電流値がかなり
増加した時でも、プリント回路基板のこの厚さはそれほ
ど大きくならない。
層、４層、８層、又はそれ以上の組み合わせた導電パス
層の基板の厚さの差異は僅かである。耐電流値がかなり
増加した時でも、プリント回路基板のこの厚さはそれほ
ど大きくならない。
【００１５】上述の説明より明らかなように、プリント
回路基板は公知のワイヤーラップに代わって銅箔のパス
ラインを導入する。これにより、プリント回路基板の銅
箔パスラインの構成を定義することにより、巻回数、耐
電流値、その他公知のエキサイターワイヤーの特性は同
等であると定義される。従って、公知の配線方法のエネ
ルギーと時間の浪費の問題は本発明により解決される。
銅箔パス構造の簡略工程により、品質と生産性は大きく
改善される。更に、層数及びプリント回路の導電ライン
の概数を増やすことにより、インダクタンスと耐電流値
が増加されて要求に応えることが出来る。プリント回路
基板をＳＭＤモードにすれば製造及び組み立て工程が容
易になる利点がある。
回路基板は公知のワイヤーラップに代わって銅箔のパス
ラインを導入する。これにより、プリント回路基板の銅
箔パスラインの構成を定義することにより、巻回数、耐
電流値、その他公知のエキサイターワイヤーの特性は同
等であると定義される。従って、公知の配線方法のエネ
ルギーと時間の浪費の問題は本発明により解決される。
銅箔パス構造の簡略工程により、品質と生産性は大きく
改善される。更に、層数及びプリント回路の導電ライン
の概数を増やすことにより、インダクタンスと耐電流値
が増加されて要求に応えることが出来る。プリント回路
基板をＳＭＤモードにすれば製造及び組み立て工程が容
易になる利点がある。
【００１６】以上の説明では好ましい実施例を前述の通
り開示したが、本発明は決してこれらの実施例に限定さ
れるものではなく、当該技術を熟知する者なら誰でも、
本発明の精神と領域を逸脱しない範囲内で各種の設計変
更を加えることができる。従って本発明の保護範囲は、
特許請求の範囲で指定した内容を基準とする。
り開示したが、本発明は決してこれらの実施例に限定さ
れるものではなく、当該技術を熟知する者なら誰でも、
本発明の精神と領域を逸脱しない範囲内で各種の設計変
更を加えることができる。従って本発明の保護範囲は、
特許請求の範囲で指定した内容を基準とする。
【００１７】
【発明の効果】本発明は、従来のワイヤをコアに巻いた
インダクタに比べて、エネルギーと時間の浪費が改善で
き、生産性と品質制御を高めることができる。更に、本
発明は導電ラインの層数とコイル数を増やすことによ
り、インダクタンス及び耐電流値を増加させることがで
きる。
インダクタに比べて、エネルギーと時間の浪費が改善で
き、生産性と品質制御を高めることができる。更に、本
発明は導電ラインの層数とコイル数を増やすことによ
り、インダクタンス及び耐電流値を増加させることがで
きる。
【図１】図１は、本発明の第１具体例によるインダクタ
を示す組立図である。
を示す組立図である。
【図２】図２は、本発明の第１具体例によるインダクタ
を示す側面図である。
を示す側面図である。
【図３】図３は、図１の４層の基板上の導電パス層の可
能なパターンを示す概略斜視図である。
能なパターンを示す概略斜視図である。
【図４】図４は、図３に示す基板を組み合わせた状態を
示す斜視図である。
示す斜視図である。
【図５】図５は、導電パス組み合わせ層（Ｌt）の概略
説明図である。
説明図である。
１０ インダクタ １２ コア本体 １４ プリント回路基板 １６ 導電ライン ＣＷ 開口部 Ｌ1〜Ｌ4 導電パス層 Ｓ1〜Ｓ3 絶縁基板層 Ｎ１、Ｎ２ 信号ノード Ｉ1〜Ｉ4 導電パス起点 Ｅ1〜Ｅ4 導電パス終点 ＬＬ1〜ＬＬn 導電ライン層 ＳＳ1〜ＳＳn 絶縁基板層 Ａ1〜Ａn 導電ライン起点 Ｂ1〜Ｂn 導電ライン終点
Claims (8)
- 【請求項１】 コア本体とエキサイター素子とからな
り、前記エキサイター素子は前記コア本体の一部を受け
入れる開口部を備えるプリント回路基板により構成さ
れ、前記プリント回路基板上の導電ラインは前記開口部
の周りを特定の方向に沿って巻き、インダクタのエキサ
イターコイルを形成することを特徴とするインダクタ。 - 【請求項２】 前記プリント回路基板は、前記導電ライ
ンを形成するｋ層の導電パス層（Ｌ1〜ＬK；ｋ≧２）
と、２層の前記導電パス層の間にそれぞれ形成されたｋ
−１層の絶縁基板層（Ｓ1〜ＳK-1）とからなり、前記導
電パス層のいずれも、前記開口部の周りを前記導電パス
の起点から終点まで、特定の方向に巻かれることを特徴
とする請求項１に記載のインダクタ。 - 【請求項３】 前記導電パス層Ｌaの前記起点は前記絶
縁基板層Ｓa-1を突き通って前記導電パス層Ｌa-1の前記
終点と電気的に接続し、前記導電パス層Ｌaの前記終点
は、前記絶縁基板層Ｓaを突き通って前記導電パス層Ｌ
a+1の前記起点と電気的に接続する（ａ≧２）ことを特
徴とする請求項２に記載のインダクタ。 - 【請求項４】 前記導電パス層Ｌaは前記開口部から外
側に向かって巻き、前記導電パス層Ｌa+1は前記開口部
に向かって内側に巻くことを特徴とする請求項３に記載
のインダクタ。 - 【請求項５】 前記導電パス層Ｌaは前記開口部に向か
って内側に巻き、前記導電パス層Ｌa+1は前記開口部か
ら外側に向かって巻くことを特徴とする請求項３に記載
のインダクタ。 - 【請求項６】 前記特定の方向は時計回りと反時計回り
とからなる群で、前記開口部に沿った環状であることを
特徴とする請求項１に記載のインダクタ。 - 【請求項７】 前記導電ラインは起点から終点まで、前
記開口部の方へ前記特定の方向に沿って内側に巻き、前
記導電ラインの前記終点は前記プリント回路基板を突き
通って、前記プリント回路基板のもう一面で前記導電パ
スと電気的に接続することを特徴とする請求項６に記載
のインダクタ。 - 【請求項８】 前記導電パス層の各層は、ｎ層の導電ラ
イン層と、２層の前記導電ライン層にそれぞれ挟まれた
n−１層の絶縁基板層と、を更に備え、前記導電ライン
層の全層の前記起点は前記ｎ−１層の絶縁基板層を通過
して互いに電気的に接続し、前記導電ライン層の全層の
前記終点は、同様に前記ｎ−１層の絶縁基板層を通過し
て互いに電気的に接続することを特徴とする請求項２に
記載のインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173580A JP2002367827A (ja) | 2001-06-08 | 2001-06-08 | プリント回路基板を用いたインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173580A JP2002367827A (ja) | 2001-06-08 | 2001-06-08 | プリント回路基板を用いたインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002367827A true JP2002367827A (ja) | 2002-12-20 |
Family
ID=19015020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173580A Pending JP2002367827A (ja) | 2001-06-08 | 2001-06-08 | プリント回路基板を用いたインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002367827A (ja) |
Cited By (4)
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| CN103956250A (zh) * | 2014-05-13 | 2014-07-30 | 华为技术有限公司 | 表贴型平面磁性元件及模块 |
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2001
- 2001-06-08 JP JP2001173580A patent/JP2002367827A/ja active Pending
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