JP2002299683A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体層を接着して形成する際、熱処理によ
り大きな応力が発生していた。 【解決手段】 ＧａＡｓ基板１２上に形成した各半導体
層１７、１６、８〜３により構成される第１の半導体層
１４に、ＧａＰ１基板上に形成した第２接着層２により
構成される第２の半導体層を貼り合わせ、３５０〜４０
０℃で１回目の熱処理をする。このため、接合界面は相
互に接着される。この後、ＧａＡｓ基板１２を除去し、
７００〜８００℃で２回目の熱処理をする。このよう
に、１回目の熱処理は低温であるためＧａＡｓ基板１２
及びＧａＰ基板１に発生する応力を低減でき、また、予
めＧａＡｓ基板１２を除去しているため、２回目の熱処
理をする際、ＧａＰ基板１に発生する応力を低減し、且
つ接合界面は強固に接着される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＩｎＧａＡ
ｌＰ等の半導体材料を用いた半導体素子、特に、格子定
数が相互に異なる半導体層により構成される半導体素子
の製造方法に関する。

【０００２】

【従来の技術】半導体基板上に発光層等の半導体層を積
層して形成された半導体素子が知られている。この半導
体層の材料としてＩｎＧａＡｌＰ、ＧａＡｌＡｓ、Ｉｎ
ＧａＰ、ＧａＰ、ＧａＮ等が用いられる。これら半導体
層を形成する際、半導体基板上にエピタキシャル成長法
により各層を順次積層する方法が採られている。しかし
ながら、従来から、結晶の格子定数が異なる半導体層を
良好な状態で上記方法により形成することは困難であ
る。

【０００３】例えば、上記材料として、ＧａＡｓやＧａ
ＡｌＡｓ等は高周波において優れた特性を有することが
知られている。一般にＧａＡｓやＧａＡｌＡｓ等の半導
体層は、これらと格子定数がほぼ等しいＧａＡｓ基板上
に形成される。一方、ロジック等の半導体素子を形成す
る際、高密度で集積することが可能なＳｉ材料が基板、
半導体層等に多く使用される。そこでＳｉ材料の半導体
素子とＧａＡｌＡｓ、ＧａＡｓ材料の半導体素子を１つ
のＳｉ基板上に形成することにより、両者の特性を生か
した半導体素子を形成できる。しかし、Ｓｉ材料とＧａ
ＡｌＡｓ、ＧａＡｓ材料とは格子定数が異なることが知
られている。したがって、Ｓｉ基板上にＧａＡｓやＧａ
ＡｌＡｓをエピタキシャル成長して形成することはほぼ
不可能である。このため、現在急速に発展する携帯電話
等のモバイル機器の小型化、高機能化が妨げられてい
る。

【０００４】また、ＩｎＧａＡｌＰ系の材料を用いた半
導体発光素子においては、ＩｎＧａＡｌＰと格子定数が
ほぼ等しいＧａＡｓ基板が用いられる。しかし、ＧａＡ
ｓ基板は可視光に対して透明ではない。このため、発光
層から発せられた光のうちＧａＡｓ基板方向に向かうも
のは全てＧａＡｓ基板に吸収されてしまう。これは、Ｌ
ＥＤを高輝度化する上で大きな障害となっている。とこ
ろで、ＧａＰ基板は赤乃至緑の波長を有する光を透過す
ることが知られている。したがって、ＧａＰ基板上にＩ
ｎＧａＡｌＰ系材料を形成できれば、発光層から発せら
れた光は全方向から取り出すことができ、素子の高輝度
化が可能となる。

【０００５】また、ＧａＮ系の材料を用いた半導体発光
素子においては、格子定数がＧａＮと等しく且つ入手の
容易な基板が今のところ存在しない。このため、一般に
サファイア基板やＳｉＣ基板上に特殊な方法を用いてＭ
ＯＣＶＤ（Metal Organic Chemical Vapor Depositio
n）によりエピタキシャル成長されている。すなわち、
これらの基板上にまず約５００℃のＭＯＣＶＤによりア
モルファスバッファ層を形成する。続けてこのアモルフ
ァスバッファ層上に約１０００℃のＭＯＣＶＤにより単
結晶薄膜のＧａＮを形成する。しかしながら、この方法
によっても良好な状態でＧａＮ系材料の薄膜を形成する
ことはできない。また、アモルファスバッファ層には電
流が流れにくく、素子の動作電圧を低減することは困難
であった。さらに、サファイア基板は絶縁性であるた
め、電極をサファイア基板上に設ける構成とすることが
できない。このため、電極を側面に設ける必要があり、
上下方向に電極を設ける一般的な発光素子を形成する場
合に比べ、工程数が増大する。

【０００６】これらの問題は、基板上に基板とは格子定
数が異なる半導体層をエピタキシャル成長により形成す
ることが困難であることによる。そこで、この方法に代
えて、それぞれ別の基板上に形成した半導体層同士を接
着して形成する方法が最近用いられている。

【０００７】図２４はＧａＰ基板を使用し、上記接着に
よる方法を用いて形成された半導体発光素子を示してい
る。図２４において、１は例えば２５０μｍの厚さを有
するｐ型のＧａＰ基板である（以下、ｐ型をｐ−、ｎ型
をｎ−と略記する）。このＧａＰ基板１上に、厚さが例
えば０．５μｍのｐ−ＧａＰによる第２接着層２、厚さ
が例えば０．０３μｍ〜０．１μｍのｐ−ＩｎＧａＰに
よる第１接着層３が設けられている。この第２接着層
２、第１接着層３は、前記ＧａＰ基板１と、後述する各
半導体層を接着するために設けられる。

【０００８】上記第１接着層３上には、ｐ−ＩｎＡｌＰ
によるｐ−クラッド層４、ＩｎＧａＡｌＰによる活性層
５、ｎ−ＩｎＡｌＰによるｎ−クラッド層６が順次形成
されている。各層の厚さは、例えばｐ−クラッド層４が
１．０μｍ、活性層５が０．６μｍ、ｎ−クラッド層６
が０．６μｍである。７は、ｐ−クラッド層４、活性層
５、ｎ−クラッド層６により構成された発光層である。

【０００９】ｎ−クラッド層６上には、例えば１５μｍ
の厚さを有する、ｎ−ＩｎＧａＡｌＰによる電流拡散層
８が形成されている。この電流拡散層８は後述する電極
より注入された電流を拡散させることにより、前記発光
層７において効率よく発光させる機能を有する。

【００１０】上記電流拡散層８上の中央には、例えば
０．１μｍの厚さを有する、ｎ−ＧａＡｓによるコンタ
クト層９が形成されている。このコンタクト層９上には
厚さが例えば０．２μｍのＩｎＧａＡｌＰによる電流ブ
ロック層１６、厚さが例えば０．１μｍのＧａＡｓによ
るカバー層１７を介して例えばＡｕＧｅ系の表面細線電
極１０が設けられている。また、前記電流拡散層８上の
両端には、コンタクト層９を介して表面細線電極１０が
形成されている。また、前記ＧａＰ基板１の、第２接着
層２との界面と反対面には、例えばＡｕＺｎ系の裏面電
極１１が設けられている。

【００１１】上記構成とすることによって、発光層から
発せられた光を全方向から取り出すことができる。

【００１２】図２５は上記半導体発光素子の従来の製造
方法を示している。図２５に示すようにｎ型のＧａＡｓ
基板１２上に、ｎ−ＧａＡｓによるバッファ層１３、カ
バー層１７、電流ブロック層１６、コンタクト層９、電
流拡散層８が順次ＭＯＣＶＤ（Metal Organic Chemical
Vapor Deposition）によりエピタキシャル成長され
る。さらに、電流拡散層８上にｎ−クラッド層６、活性
層５、ｐ−クラッド層４、第１接着層３が同様に形成さ
れる。このようにして第１の半導体層１４が形成され
る。

【００１３】次に図２６に示すようにｐ型のＧａＰ基板
１上に、第２接着層２をＭＯＣＶＤにより堆積して、第
２の半導体層１５を形成する。この第２接着層２と第１
接着層３とを界面として、第２の半導体層１５と上記第
１の半導体層１４を室温で貼り合わせる。続いて、不活
性ガス雰囲気中で、約７００〜８００℃で１時間の熱処
理を行うことにより第１の半導体層１４と第２の半導体
層１５が接着される。この後、ＧａＡｓ基板１２を除去
し、電極１０、１１が形成され、図２４に示す半導体発
光素子となる。

【００１４】

【発明が解決しようとする課題】ところで、上記ＧａＡ
ｓ基板１２とＧａＰ基板１との間には熱膨張係数に大き
な差がある。このため、第１の半導体層１４と第２の半
導体層１５を熱処理により接着する際、これら基板の間
に大きな応力が発生する。したがって、ＧａＡｓ基板１
２、ＧａＰ基板及び接着界面である第１の半導体層１４
と第２の半導体層１５に転位やクラックが発生する。こ
れは、各基板及び半導体層の強度を弱め、製品パッケー
ジを組み立てる際、チップ破損の原因になる。あるい
は、発光層７へダメージが生じ、素子の光出力、ライフ
特性等を低下させる。

【００１５】一般に熱膨張係数の差による影響は、２つ
の基板の熱膨張係数の差が増大するに連れ大きくなる。
また、基板の厚さが厚いほど、熱処理温度が高いほど、
同様に影響は大きくなる。そこで、上記影響を低減する
ため、以下に示す方法が考えられる。

【００１６】まず、各基板間の熱膨張係数差を小さくす
ることにより、基板間に発生する応力を小さくすること
ができる。しかし、熱膨張係数は材料固有の物性値であ
るため変えることはできない。

【００１７】次に、基板の厚さを薄くすること、すなわ
ち熱処理前にＧａＡｓ基板１２を除去することが考えら
れる。しかし、熱処理を行う前に室温で第１の半導体層
１４と第２の半導体層１５を張り合わせたのみでは接着
強度が弱く、ＧａＡｓ基板１２を除去する際に、半導体
層３〜９、１３、１６、１７等が剥離してしまう。

【００１８】さらに、熱処理温度を低くする方法が考え
られるが、熱処理温度を下げると第１の接着層３と第２
の接着層２の接着強度が低下してしまう。これら接着層
１、２を強固に接着するためには熱処理温度を７００℃
以上にする必要がある。また、接着界面で低抵抗のオー
ミック接触を得るためにも、熱処理温度は７００℃以上
であることが必要である。すなわち、接着時の熱処理温
度が７００℃以上であると良好なオーミック接触が得ら
れ、素子の動作電圧は１．９Ｖ〜２．０Ｖ程度まで十分
に低減化できる。一方、クラックの発生を防ぐためには
熱処理温度は５００℃以下にする必要がある。したがっ
て、これらの温度条件を同時に満たすことは不可能であ
り、熱処理温度を低くする方法も採用することはできな
い。

【００１９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、基板上にこ
の基板と格子定数の異なる半導体層を形成し、且つ熱処
理により発生する応力を低減できる半導体素子の製造方
法を提供しようとするものである。

【００２０】

【課題を解決するための手段】本発明の半導体素子の製
造方法は、上記課題を解決するため、半導体層基板上に
少なくとも１つの半導体層を含む第１の半導体層を形成
する工程と、前記半導体層上に第２の半導体層を配置す
る工程と、前記半導体基板、第１の半導体層、第２の半
導体層を第１の温度で熱処理する工程と、前記半導体基
板を除去する工程と、前記第１の半導体層及び第２の半
導体層を前記第１の温度より高い第２の温度で熱処理す
る工程とを具備することを特徴とする。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２２】（第１の実施形態）本発明に係る半導体素
子の断面図は図２４に示す半導体素子と同様であるた
め、説明は省略する。

【００２３】図１乃至図４は、上記構成の半導体素子の
製造方法を示しており、図１乃至図４において図２４と
同一部分は同一符号を付す。以下、図１乃至図４を参照
して製造方法を説明する。

【００２４】図１に示すようにＧａＡｓ基板１２上に、
バッファ層１３がＭＯＣＶＤによりエピタキシャル成長
し、堆積される。

【００２５】ＭＯＣＶＤの材料として、例えばＧａ源に
はＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ
（トリメチルアルミニウム）、Ｉｎ源にはＴＭＩ（トリ
メチルインジウム）などの有機金属、また、アルシン、
ホスフィンなどの水素化物ガスが用いられる。ＭＯＣＶ
Ｄの成長温度は例えば約７００℃である。以下、各工程
のＭＯＣＶＤも同様の条件、材料により行われる。

【００２６】上記バッファ層１３上に、カバー層１７、
電流ブロック層１６、コンタクト層９、電流拡散層８、
ｎ−クラッド層６がＭＯＣＶＤにより順次エピタキシャ
ル成長により形成される。次にこれらコンタクト層９、
電流拡散層８、ｎ−クラッド層６に、ｎ型不純物として
例えばシリコンが注入される。シリコンの材料には例え
ばシランが使用される。

【００２７】次に、ｎ−クラッド層６上に活性層５がＭ
ＯＣＶＤにより形成される。この活性層５の組成は、発
光波長に応じて決定される。すなわち、ＩｎＧａＡｌＰ
中のＧａとＡｌとのバランスを変えることにより、この
バランスに応じ赤色、橙色、黄色、黄緑色、緑色の光を
得られる。

【００２８】続いて上記活性層５上にｐ−クラッド層
４、第１接着層３がＭＯＣＶＤにより順次形成される。
この後、これらｐ−クラッド層４、第１接着層３に、ｐ
型不純物として例えば亜鉛が注入される。亜鉛の材料に
は例えばＤＭＺ（ジメチル亜鉛）が使用される。このよ
うにして第１の半導体層（第１のウェハ）１４が形成さ
れる。

【００２９】次に、図２に示すように、ＧａＰ基板１上
に第２接着層２がＭＯＣＶＤにより形成され、ｐ型不純
物が注入され、第２の半導体層（第２のウェハ）１５が
形成される。

【００３０】次に、図３に示すように、前記第２の接着
層２及び第１接着層３を界面として、前記第１の半導体
層１４と第２の半導体層１５とを室温で貼り合わせる。
この後、不活性ガス雰囲気内で、約３００〜４５０℃、
好ましくは４００℃で１回目の熱処理をする。こうする
ことにより、第１の半導体層１４と第２の半導体層１５
が接着される。

【００３１】続いて、図４に示すように、前記ＧａＡｓ
基板１２を機械的研磨またはエッチングにより除去す
る。このとき、１回目の熱処理により第１の半導体層１
４と第２の半導体層１５が接着されているため、ＧａＡ
ｓ基板１２を除去する際、これら半導体層１４、１５が
接着界面で剥離することを回避できる。

【００３２】この後、不活性ガス雰囲気内で、約７００
〜８００℃、好ましくは７７０℃で２回目の熱処理をす
る。この後、バッファ層１３をエッチング等により除去
する。

【００３３】次に、素子両端部の電流ブロック層１６及
びカバー層１７が除去される。この後、図２４に示すよ
うに、素子中央部のカバー層１７上、及び両端部のコン
タクト層９上にＡｕＧｅ系の金属が堆積され、リソグラ
フィ工程により加工され、表面細線電極１０がそれぞれ
形成される。また、同様に、ＧａＰ基板１上にＡｕＺｎ
系の金属が堆積され、リソグラフィ工程により加工さ
れ、裏面電極１１が形成される。

【００３４】図５は第２の半導体層１５に対する熱処理
温度とＸＲＤ（Ｘ線解析）による半値幅との関係を示し
ている。図５に示すように、第１の半導体層１４と第２
の半導体層１５とを貼り合わせ、３００℃以下で熱処理
した場合、第２の半導体層１５のＸＲＤによる半値幅は
４０秒以下となっている。すなわち、第２の半導体層１
５には転位が発生していない。これは、４００℃以下で
熱処理した場合、第１の半導体層１４との接着界面に発
生する応力が小さく、それぞれの半導体層の変形は弾性
変形の範囲にとどまるためである。しかし、熱処理温度
が４５０℃以上になると、半値幅は大きくなり、第２の
半導体層１５に転位及びクラックが発生する。これは、
接着界面に発生した応力により第１の半導体層１４及び
第２の半導体層１５が変形したとき、第２の半導体層１
５に非弾性変形（結晶の破壊）が起こるからである。

【００３５】上記理由により、１回目の熱処理温度を３
００〜４５０℃としている。このため、熱処理によりＧ
ａＰ基板１及びＧａＡｓ基板１２、及び第１の半導体層
１４と第２の半導体層１５の接着界面に転位及びクラッ
クが発生することを回避できる。

【００３６】第１の実施形態によれば、第１の半導体層
１４と第２の半導体層１５とを張り合わせ、３００〜４
５０℃で１回目の熱処理によりこれら半導体層を相互に
接着し、この後ＧａＡｓ基板１２を除去し、７００〜８
００℃で２回目の熱処理をしている。このように、１回
目の熱処理は低温であるため、第１の半導体層１４と第
２の半導体層１５の間に発生する応力を低減できる。ま
た、予めＧａＡｓ基板１２を除去しているため、２回目
の熱処理をする際、第２の半導体層１５、及び各半導体
層３〜９、１３、１６、１７に発生する応力を低減でき
る。したがって、ＧａＰ基板１、及び第１の半導体層１
４と第２の半導体層１５の接着界面に転位及びクラック
が発生することを回避できる。このため、ＧａＰ基板を
使用し、高輝度な半導体発光素子を形成しつつ、パッケ
ージング等の工程で第１接着層と第２接着層が剥離した
り、半導体チップが破損したりする問題を回避できる。
また、発光層７にダメージが発生することを防止できる
ため、素子の光出力を向上することができる。

【００３７】また、高温で２回目の熱処理をしているた
め、第１接着層３、第２接着層２間で十分な接着強度を
得られ、且つ良好なオーミック接触を得られる。したが
って、素子の動作電圧を低く抑えることができる。

【００３８】尚、２回目の熱処理に先立ち、ＧａＡｓ基
板１２を全て除去する工程とした。しかし、ＧａＡｓ基
板１２の一部を例えば１μｍ程度残しておくことによっ
て、後述する熱処理工程のとき、コンタクト層９乃至第
２接着層２の各半導体層に対する熱の影響を遮断するこ
とができる。

【００３９】（第２の実施形態）図６は本発明の第２の
実施形態を示す断面図である。第２の実施形態は、第１
の実施形態を適用し、Ｓｉ基板上にＧａＡｓ系材料、及
びＩｎＧａＰによるバイポーラトランジスタを形成して
いる。すなわち、図６に示すように、Ｓｉ基板２１上の
全面に例えば０．５μｍの厚さのｎ−ＧａＡｓによるサ
ブコレクタ層２２が形成されている。このサブコレクタ
層２２上に厚さが例えば０．４μｍのｎ−ＧａＡｓによ
るコレクタ層２３及び例えば例えばＡｕ系金属によるコ
レクタ電極２４が相互に離間して設けられている。

【００４０】前記コレクタ層２３上の全面に厚さが例え
ば０．０５μｍのｐ−ＧａＡｓによるベース層２５が形
成されている。さらに、このベース層２５上に厚さが例
えば０．０３μｍのｎ−ＩｎＧａＰによるエミッタ層２
６及び例えばＡｕ系金属によるベース電極２７が相互に
離間して設けられている。

【００４１】前記エミッタ層２６上に厚さが例えば０．
２μｍのｎ−ＧａＡｓによる第１コンタクト層２８が形
成されている。この第１コンタクト層２８上の一部に厚
さが例えば０．０５μｍのｎ−ＩｎＧａＡｓによる第２
コンタクト層２９を介して例えばＡｕ系金属によるエミ
ッタ電極３０が設けられている。

【００４２】図７乃至図９は、上記構成の半導体素子の
製造方法を示しており、図７乃至図９において図６と同
一部分は同一符号を付す。以下、図７乃至図９を参照し
て製造方法を説明する。

【００４３】図７に示すように、ＧａＡｓ基板１２上に
第２コンタクト層２９、第１コンタクト層２８、エミッ
タ層２６、ベース層２５、コレクタ層２３、サブコレク
タ層２２がＭＯＣＶＤにより順次エピタキシャル成長
し、形成される。尚、ＭＯＣＶＤの条件、材料は第１の
実施形態と同様である。また、ベース層２５には不純物
として炭素が注入され、その材料として例えば４臭化炭
素（ＣＢｒ４）が用いられる。サブコレクタ層２２、コ
レクタ層２３、エミッタ層２６、第１コンタクト層２
８、第２コンタクト層２９には材料としてシランを使用
し、シリコンが注入される。

【００４４】次に、図８に示すようにサブコレクタ層２
２上にＳｉ基板２１を室温で貼り合わせた後、不活性ガ
ス雰囲気中で約３００〜５００℃、好ましくは約４００
℃で１回目の熱処理をする。こうすることにより、サブ
コレクタ層２２とＳｉ基板２１とが接着される。

【００４５】次に、図９に示すようにＧａＡｓ基板１２
を機械的研磨またはエッチングにより除去する。このと
き、１回目の熱処理によりサブコレクタ層２２とＳｉ基
板２１とが接着されているため、ＧａＡｓ基板１２を除
去する際、サブコレクタ層２２とＳｉ基板２１が接着界
面で剥離することを回避できる。この後、不活性ガス雰
囲気内で、約５００〜９００℃、好ましくは約７７０℃
で２回目の熱処理をする。

【００４６】この後、図６に示すように、各半導体層２
３、２５、２６、２８、２９がフォトリソグラフィ工程
により加工され、各電極２４、２７、３０が形成され
る。

【００４７】第２の実施形態によれば、３００〜５００
℃で１回目の熱処理によりサブコレクタ層２２とＳｉ基
板２１とを接着し、この後ＧａＡｓ基板１２を除去し、
５００〜９００℃で２回目の熱処理をしている。このた
め、Ｓｉ基板２１及びサブコレクタ層２２に転位及びク
ラックが発生することなく、Ｓｉ基板２１上にＧａＡｓ
を使用した半導体素子を形成できる。したがって、１つ
のＳｉ基板上にＳｉを材料とした従来の半導体素子とＧ
ａＡｓを使用した半導体素子を形成することができる。

【００４８】（第３の実施形態）図１０は本発明の第３
の実施形態を示す断面図である。第３の実施形態は、図
２と同様、Ｓｉ基板上にＩｎＧａＡｓ系材料、及びＩｎ
ＧａＰによるＭＯＳＦＥＴを形成している。すなわち、
図１０に示すように、Ｓｉ基板２１上に厚さが例えば
０．５μｍのＧａＡｓによるバッファ層３１が形成され
ている。このバッファ層３１上に厚さが例えば０．０１
５μｍのＩｎＧａＡｓによるチャネル層３２、厚さが例
えば０．０３μｍのｎ−ＩｎＧａＰによる電子供給層３
３が順次形成されている。

【００４９】前記電子供給層３３上には厚さが例えば１
５μｍのｎ−ＧａＡｓによるコンタクト層３４が両端部
に形成されている。一方のコンタクト層３４上には例え
ばＡｕ系金属によるソース電極３５が形成され、他方の
コンタクト層３４上には例えばＡｕ系金属によるドレイ
ン電極３６が形成されている。また、前記電子供給層３
３上の、ソース電極３５とドレイン電極３６との間に
は、各電極３５、３６と離間して例えばＡｕ系金属によ
るゲート電極３７が設けられている。

【００５０】図１１乃至図１３は、上記構成の半導体素
子の製造方法を示しており、図１１乃至図１３におい
て、図１０と同一部分には同一符号を付す。以下、図１
１乃至図１３を参照して製造方法を説明する。

【００５１】図１１に示すように、ＧａＡｓ基板１２上
にコンタクト層３４、電子供給層３３、チャネル層３
２、バッファ層３１がＭＯＣＶＤにより順次エピタキシ
ャル成長し、形成される。尚、ＭＯＣＶＤの際の条件、
材料は第１の実施形態と同様である。また、電子供給層
３３及びコンタクト層３４には原料として例えばシラン
を用い、シリコンを注入する。

【００５２】次に、図１２に示すようにバッファ層３１
上にＳｉ基板２１を室温で貼り合わせた後、不活性ガス
雰囲気中で、約３００〜５００℃、好ましくは約４００
℃で１回目の熱処理をする。こうすることにより、バッ
ファ層３１とＳｉ基板２１とが接着される。

【００５３】次に、図１３に示すようにＧａＡｓ基板１
２を機械的研磨またはエッチングにより除去する。この
とき、１回目の熱処理によりバッファ層３１とＳｉ基板
２１とが接着されているため、ＧａＡｓ基板１２を除去
する際、バッファ層３１とＳｉ基板とが接着界面で剥離
することを回避できる。この後、不活性ガス雰囲気内
で、約５００〜９００℃、好ましくは約７７０℃の高温
で２回目の熱処理をする。

【００５４】この後、図１０に示すように、各コンタク
ト層３４がフォトリソグラフィ工程により形成され、続
いて各電極３５〜３７が形成される。

【００５５】第３の実施形態によれば、第２の実施形態
と同様の効果を得られる。

【００５６】（第４の実施形態）図１４は本発明に係る
半導体素子の第４の実施形態を示す断面図である。第４
の実施形態は半導体発光素子であり、ＧａＮ系材料によ
り活性層を構成している。図１４において、４１は厚さ
が例えば２５０μｍのｎ型のＳｉＣ基板である。このＳ
ｉＣ基板４１上に例えば厚さが５．０μｍのｎ−ＧａＮ
による接着層４２、厚さが例えば０．４μｍのｎ−Ａｌ
ＧａＮによるｎ−クラッド層４３、厚さが例えば０．２
μｍのｎ−ＧａＮによるｎ−ガイド層４４が形成されて
いる。このｎ−ガイド層４４上には、多重量子井戸構造
の活性層４５が形成されている。この活性層４５は図１
５に示すように、例えば層の厚さが５ｎｍ、Ｉｎ含有率
が１５％のＩｎＧａＮ層４５ａと、層の厚さが８ｎｍ、
Ｉｎ含有率が２．５％のＩｎＧａＮ層４５ｂを交互に堆
積することにより形成される。堆積される層数は、例え
ばＩｎＧａＡｌＰ層４５ａが１１層、ＩｎＧａＡｌＰ層
４５ｂが１０層である。

【００５７】前記活性層４５上には厚さが例えば０．２
μｍのｐ−ＧａＮによるｐ−ガイド層４６、厚さが例え
ば０．４μｍのｐ−ＡｌＧａＮによるｐ−クラッド層４
７、厚さが例えば０．１μｍのｐ−ＧａＮによるコンタ
クト層４８が順次形成されている。

【００５８】前記コンタクト層４８上には例えばＡｕＮ
ｉ系の表面電極５５が設けられており、前記ＳｉＣ基板
４１上には例えばＡｕＮｉ系の裏面電極５６が設けられ
ている。

【００５９】図１６乃至図１９は上記構成の半導体素子
の製造方法を示しており、図１６乃至図１９において、
図１４と同一部分には同一符号を付す。以下、図１６乃
至図１９を参照して製造方法を説明する。

【００６０】図１６において、４９は例えば厚さが２５
０μｍのサファイア基板である。このサファイア基板４
９上に厚さが例えば０．０５μｍのＡｌＮによるバッフ
ァ層５０を約５００℃のＭＯＣＶＤにより形成する。こ
のバッファ層５０上に接着層４２を約１０００℃のＭＯ
ＣＶＤにより形成する。尚、図１６乃至１８に示す符号
５１については、第５の実施形態で説明する。

【００６１】次に、図１７に示すように接着層４２上に
ＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰
囲気中で、約５００〜６００℃、好ましくは約４００℃
で１回目の熱処理をする。こうすることにより、接着層
４２とＳｉＣ基板４１とが接着される。

【００６２】続いて、図１８に示すように、サファイア
基板４９を機械的研磨により除去する。このとき、１回
目の熱処理により接着層４２とＳｉＣ基板４１とが接着
されているため、サファイア基板４９を除去する際、接
着層４２とＳｉＣ基板４１とが接着界面で剥離すること
を回避できる。次に、不活性ガス雰囲気中で、約７００
〜８００℃で２回目の熱処理をする。

【００６３】この後、バッファ層５０を除去し、図１９
に示すように、接着層４２上にｎ−クラッド層４３、ｎ
−ガイド層４４、活性層４５、ｐ−ガイド層４６、ｐ−
クラッド層４７、コンタクト層４８が順次形成される。

【００６４】次に、図１４に示すように、表面電極５
５、裏面電極５６が形成される。

【００６５】第４の実施形態によれば、５００〜６００
℃で１回目の熱処理により接着層４２とＳｉＣ基板４１
とを接着し、この後サファイア基板４９及びバッファ層
５０を除去し、７００〜８００℃で２回目の熱処理をし
ている。このため、ＳｉＣ基板４１及び接着層４２に発
生する応力を低減し、転位及びクラックが発生すること
を回避できる。さらに、アモルファスバッファ層を介さ
ずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子
を形成できる。よって、発光素子の動作電圧を低減でき
る。

【００６６】（第５の実施形態）第５の実施形態は第４
の実施形態の変形例である。すなわち、半導体素子の構
造については第４の実施形態と同様であり、製造方法の
みが異なる。このため、素子構造についての説明は省略
し、以下、図１６乃至図１９を参照して製造方法につい
て説明する。

【００６７】図１６に示すように、サファイア基板４９
上に厚さが例えば０．１μｍのＺｎＯバッファ層５１を
高周波スパッタリングにより形成する。このとき、原料
（ターゲット）として焼結されたＺｎＯを用いる。次
に、バッファ層５１上に、ＨＶＰＥ（Hydride Vapor Ph
ase Epitaxy）またはＭＯＣＶＤにより、約１０００℃
で厚さが例えば５〜３０μｍのｎ−ＧａＮによる接着層
４２を形成する。ＨＶＰＥの際、原料として例えばＧａ
（ガリウム）、ＨＣｌ（塩化水素ガス）、ＮＨ４（アン
モニアガス）を用い、キャリアガスとして窒素を用い、
不純物としてシランを用いる。

【００６８】次に、図１７に示すように接着層４２上に
ＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰
囲気中で、約５００〜６００℃で１回目の熱処理をす
る。

【００６９】続いて、図１８に示すように、サファイア
基板４９を機械的研磨及びエッチングにより除去する。
この後、不活性ガス雰囲気中で、約７００〜８００℃で
２回目の熱処理をし、続いてバッファ層５１が除去され
る。この後の工程については、第４の実施形態と同じで
あるため、説明は省略する。

【００７０】上記第５の実施形態によれば、第４の実施
形態と同様の効果を得られる。すなわち、ＳｉＣ基板４
１及び接着層４２に転位及びクラックが発生することな
く、アモルファスバッファ層を介さずに、ＳｉＣ基板２
１上にＧａＮを使用した半導体素子を形成できる。

【００７１】（第６の実施形態）第６の実施形態は第４
の実施形態の変形例である。すなわち、半導体素子の構
造については第４の実施形態と同様であり、製造方法の
みが異なる。このため、素子構造についての説明は省略
し、以下、図２０乃至図２３を参照して製造方法につい
て説明する。

【００７２】図２０に示すように、サファイア基板４９
上に厚さが例えば０．０５μｍのＡｌＮによるバッファ
層５２を約５００℃のＭＯＣＶＤにより形成し、このバ
ッファ層５２上に厚さが例えば２μｍのｎ−ＧａＮによ
るバッファ層５３を約１０００℃のＭＯＣＶＤにより形
成する。次に、バッファ層５３上にＳｉＯ２によるスト
ライプ層５４を形成する。

【００７３】図２１はストライプ層５４を上面から見た
平面図である。図２１において、５４ａはＳｉＯ２によ
るストライプである。各ストライプの幅は例えば３μｍ
であり、高さは例えば０．１μｍであり、各ストライプ
相互の間隔は例えば９μｍである。このストライプ層５
４は、例えばスパッタリングによりバッファ層５３上の
全面にＳｉＯ２層を形成し、この後、所定のパターンを
用い、リソグラフィ工程により形成される。

【００７４】続いて、図２０に示すように、厚さが例え
ば５〜３０μｍのｎ−ＧａＮ接着層４２を約１０００℃
のＭＯＣＶＤまたはＨＶＰＥにより形成する。

【００７５】次に、図２２に示すように接着層４２上に
ＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰
囲気中において、約５００〜６００℃で１回目の熱処理
をする。

【００７６】続いて、図２３に示すように、サファイア
基板４９、バッファ層５２、５３、ストライプ層５４を
機械的研磨及びエッチングにより除去する。この後、不
活性ガス雰囲気中において、約７００〜８００℃で２回
目の熱処理をする。この後の工程については、第４の実
施形態と同じであるため、説明は省略する。

【００７７】上記第６の実施形態によれば、第４の実施
形態と同様の効果を得られる。すなわち、ＳｉＣ基板４
１及び接着層４２に転位及びクラックが発生することな
く、アモルファスバッファ層を介さずに、ＳｉＣ基板２
１上にＧａＮを使用した半導体素子を形成できる。

【００７８】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。

【００７９】

【発明の効果】以上、詳述したように本発明によれば、
基板上にこの基板と格子定数の異なる半導体層を形成
し、熱処理により発生する応力を低減できる半導体素子
の製造方法を提供できる。

【図面の簡単な説明】

【図１】本発明に係る半導体素子の第１の実施形態の製
造方法を示す図。

【図２】本発明に係る半導体素子の第１の実施形態の製
造方法を示す図。

【図３】本発明に係る半導体素子の第１の実施形態の製
造方法を示す図。

【図４】本発明に係る半導体素子の第１の実施形態の製
造方法を示す図。

【図５】ＧａＰ半導体層に対する熱処理温度とＸＲＤに
よる半値幅との関係を示す図。

【図６】本発明に係る半導体素子の第２の実施形態を示
す図。

【図７】図６に示す半導体素子の製造方法を示す図。

【図８】図６に示す半導体素子の製造方法を示す図。

【図９】図６に示す半導体素子の製造方法を示す図。

【図１０】本発明に係る半導体素子の第３の実施形態を
示す図。

【図１１】図１０に示す半導体素子の製造方法を示す
図。

【図１２】図１０に示す半導体素子の製造方法を示す
図。

【図１３】図１０に示す半導体素子の製造方法を示す
図。

【図１４】本発明に係る半導体素子の第４、第５の実施
形態を示す図。

【図１５】図１４に示す半導体素子の多重量子井戸構造
の活性層を示す図。

【図１６】図１４に示す半導体素子の製造方法を示す
図。

【図１７】図１４に示す半導体素子の製造方法を示す
図。

【図１８】図１４に示す半導体素子の製造方法を示す
図。

【図１９】図１４に示す半導体素子の製造方法を示す
図。

【図２０】本発明に係る半導体素子の第６の実施形態の
製造方法を示す図。

【図２１】本発明に係る半導体素子の第６の実施形態の
製造方法を示す図。

【図２２】本発明に係る半導体素子の第６の実施形態の
製造方法を示す図。

【図２３】本発明に係る半導体素子の第６の実施形態の
製造方法を示す図。

【図２４】従来の半導体素子の構造を示す図。

【図２５】従来の半導体素子の製造方法を示す図。

【図２６】従来の半導体素子の製造方法を示す図。

【符号の説明】

１…ｐ型ＧａＰ基板、 ２…第２接着層、 ３…第１接着層、 ４…ｐ−クラッド層、 ５…活性層、 ６…ｎ−クラッド層、 ７…発光層、 ８…電流拡散層、 ９…コンタクト層、 １０…表面細線電極、 １１…裏面電極、 １２…ＧａＡｓ基板、 １３…バッファ層、 １４…第１の半導体層、 １５…第２の半導体層、 １６…電流ブロック層、 １７…カバー層。

フロントページの続き Ｆターム(参考） 5F041 AA03 AA40 CA33 CA34 CA35 CA37 CA40 CA65 CA73 CA74 CA77 CB33

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体層基板上に少なくとも１つの半導
   体層を含む第１の半導体層を形成する工程と、 前記半導体層上に第２の半導体層を配置する工程と、 前記半導体基板、第１の半導体層、第２の半導体層を第
   １の温度で熱処理する工程と、 前記半導体基板を除去する工程と、 前記第１の半導体層及び第２の半導体層を前記第１の温
   度より高い第２の温度で熱処理する工程とを具備するこ
   とを特徴とする半導体素子の製造方法。
2. 【請求項２】 前記半導体基板はＧａＡｓ基板であっ
   て、 前記第１の半導体層は前記ＧａＡｓ基板上に形成された
   バッファ層と、このバッファ層上に形成されたコンタク
   ト層と、このコンタクト層上に形成された電流拡散層
   と、この電流拡散層上に形成された第１のクラッド層
   と、この第１のクラッド層上に形成された活性層と、こ
   の活性層上に形成された第２のクラッド層と、この第２
   クラッド層上に形成された第１の接着層とを有しており
   前記第２の半導体層はＧａＰ基板と、このＧａＰ基板上
   に形成された第２の接着層とを有しており、 前記第１の温度は３００〜４５０℃であり、前記第２の
   温度は７００〜８００℃であることを特徴とする請求項
   １記載の半導体素子の製造方法。
3. 【請求項３】 前記半導体基板はＧａＡｓ基板であっ
   て、 前記第１の半導体層は前記ＧａＡｓ基板上に形成された
   第２のコンタクト層とこの第２のコンタクト層上に形成
   された第１のコンタクト層と、この第１のコンタクト層
   上に形成されたエミッタ層と、このエミッタ層上に形成
   されたベース層と、このベース層上に形成されたコレク
   タ層と、このコレクタ層上に形成されたサブコレクタ層
   とを有しており、 前記第２の半導体層はＳｉ基板であって、 前記第１の温度は３００〜５００℃の範囲内であり、前
   記第２の温度は５００〜９００℃の範囲内であることを
   特徴とする請求項１記載の半導体素子の製造方法。
4. 【請求項４】 前記半導体基板はＧａＡｓ基板であっ
   て、 前記第１の半導体層は前記ＧａＡｓ基板上に形成された
   コンタクト層と、このコンタクト層上に形成された電子
   供給層と、この電子供給層上に形成されたチャネル層
   と、このチャネル層上に形成されたバッファ層とを有し
   ており、 前記第２の半導体層はＳｉ基板であって、 前記第１の温度は３００〜５００℃の範囲内であり、前
   記第２の温度は５００〜９００℃の範囲内であることを
   特徴とする請求項１記載の半導体素子の製造方法。
5. 【請求項５】 前記半導体基板はサファイア基板であっ
   て、 前記第１の半導体層は前記サファイア基板上に形成され
   たバッファ層と、このバッファ層上に形成された接着層
   とを有しており、 前記第２の半導体層はＳｉＣ基板であって、 前記第１の温度は５００〜６００℃の範囲内であり、前
   記第２の温度は７００〜８００℃の範囲内であることを
   特徴とする請求項１記載の半導体素子の製造方法。
6. 【請求項６】 前記半導体基板はサファイア基板上に形
   成された前記第１のバッファ層と、この第１のバッファ
   層上に形成された第２のバッファ層と、この第２のバッ
   ファ層上に形成されたストライプ層とを有しており、 前記第１の半導体層は前記ストライプ層上に形成された
   接着層であって、 前記第２の半導体層はＳｉＣ基板であって、 前記第１の温度は５００〜６００℃の範囲内であり、前
   記第２の温度は７００〜８００℃の範囲内であることを
   特徴とする請求項１記載の半導体素子の製造方法。