JP4153673B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＩｎＧａＡｌＰ等の半導体材料を用いた半導体素子、特に、格子定数が相互に異なる半導体層により構成される半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体基板上に発光層等の半導体層を積層して形成された半導体素子が知られている。この半導体層の材料としてＩｎＧａＡｌＰ、ＧａＡｌＡｓ、ＩｎＧａＰ、ＧａＰ、ＧａＮ等が用いられる。これら半導体層を形成する際、半導体基板上にエピタキシャル成長法により各層を順次積層する方法が採られている。しかしながら、従来から、結晶の格子定数が異なる半導体層を良好な状態で上記方法により形成することは困難である。
【０００３】
例えば、上記材料として、ＧａＡｓやＧａＡｌＡｓ等は高周波において優れた特性を有することが知られている。一般にＧａＡｓやＧａＡｌＡｓ等の半導体層は、これらと格子定数がほぼ等しいＧａＡｓ基板上に形成される。一方、ロジック等の半導体素子を形成する際、高密度で集積することが可能なＳｉ材料が基板、半導体層等に多く使用される。そこでＳｉ材料の半導体素子とＧａＡｌＡｓ、ＧａＡｓ材料の半導体素子を１つのＳｉ基板上に形成することにより、両者の特性を生かした半導体素子を形成できる。しかし、Ｓｉ材料とＧａＡｌＡｓ、ＧａＡｓ材料とは格子定数が異なることが知られている。したがって、Ｓｉ基板上にＧａＡｓやＧａＡｌＡｓをエピタキシャル成長して形成することはほぼ不可能である。このため、現在急速に発展する携帯電話等のモバイル機器の小型化、高機能化が妨げられている。
【０００４】
また、ＩｎＧａＡｌＰ系の材料を用いた半導体発光素子においては、ＩｎＧａＡｌＰと格子定数がほぼ等しいＧａＡｓ基板が用いられる。しかし、ＧａＡｓ基板は可視光に対して透明ではない。このため、発光層から発せられた光のうちＧａＡｓ基板方向に向かうものは全てＧａＡｓ基板に吸収されてしまう。これは、ＬＥＤを高輝度化する上で大きな障害となっている。ところで、ＧａＰ基板は赤乃至緑の波長を有する光を透過することが知られている。したがって、ＧａＰ基板上にＩｎＧａＡｌＰ系材料を形成できれば、発光層から発せられた光は全方向から取り出すことができ、素子の高輝度化が可能となる。
【０００５】
また、ＧａＮ系の材料を用いた半導体発光素子においては、格子定数がＧａＮと等しく且つ入手の容易な基板が今のところ存在しない。このため、一般にサファイア基板やＳｉＣ基板上に特殊な方法を用いてＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によりエピタキシャル成長されている。すなわち、これらの基板上にまず約５００℃のＭＯＣＶＤによりアモルファスバッファ層を形成する。続けてこのアモルファスバッファ層上に約１０００℃のＭＯＣＶＤにより単結晶薄膜のＧａＮを形成する。しかしながら、この方法によっても良好な状態でＧａＮ系材料の薄膜を形成することはできない。また、アモルファスバッファ層には電流が流れにくく、素子の動作電圧を低減することは困難であった。さらに、サファイア基板は絶縁性であるため、電極をサファイア基板上に設ける構成とすることができない。このため、電極を側面に設ける必要があり、上下方向に電極を設ける一般的な発光素子を形成する場合に比べ、工程数が増大する。
【０００６】
これらの問題は、基板上に基板とは格子定数が異なる半導体層をエピタキシャル成長により形成することが困難であることによる。そこで、この方法に代えて、それぞれ別の基板上に形成した半導体層同士を接着して形成する方法が最近用いられている。
【０００７】
図２４はＧａＰ基板を使用し、上記接着による方法を用いて形成された半導体発光素子を示している。図２４において、１は例えば２５０μｍの厚さを有するｐ型のＧａＰ基板である（以下、ｐ型をｐ−、ｎ型をｎ−と略記する）。このＧａＰ基板１上に、厚さが例えば０．５μｍのｐ−ＧａＰによる第２接着層２、厚さが例えば０．０３μｍ〜０．１μｍのｐ−ＩｎＧａＰによる第１接着層３が設けられている。この第２接着層２、第１接着層３は、前記ＧａＰ基板１と、後述する各半導体層を接着するために設けられる。
【０００８】
上記第１接着層３上には、ｐ−ＩｎＡｌＰによるｐ−クラッド層４、ＩｎＧａＡｌＰによる活性層５、ｎ−ＩｎＡｌＰによるｎ−クラッド層６が順次形成されている。各層の厚さは、例えばｐ−クラッド層４が１．０μｍ、活性層５が０．６μｍ、ｎ−クラッド層６が０．６μｍである。７は、ｐ−クラッド層４、活性層５、ｎ−クラッド層６により構成された発光層である。
【０００９】
ｎ−クラッド層６上には、例えば１５μｍの厚さを有する、ｎ−ＩｎＧａＡｌＰによる電流拡散層８が形成されている。この電流拡散層８は後述する電極より注入された電流を拡散させることにより、前記発光層７において効率よく発光させる機能を有する。
【００１０】
上記電流拡散層８上の中央には、例えば０．１μｍの厚さを有する、ｎ−ＧａＡｓによるコンタクト層９が形成されている。このコンタクト層９上には厚さが例えば０．２μｍのＩｎＧａＡｌＰによる電流ブロック層１６、厚さが例えば０．１μｍのＧａＡｓによるカバー層１７を介して例えばＡｕＧｅ系の表面細線電極１０が設けられている。また、前記電流拡散層８上の両端には、コンタクト層９を介して表面細線電極１０が形成されている。また、前記ＧａＰ基板１の、第２接着層２との界面と反対面には、例えばＡｕＺｎ系の裏面電極１１が設けられている。
【００１１】
上記構成とすることによって、発光層から発せられた光を全方向から取り出すことができる。
【００１２】
図２５は上記半導体発光素子の従来の製造方法を示している。図２５に示すようにｎ型のＧａＡｓ基板１２上に、ｎ−ＧａＡｓによるバッファ層１３、カバー層１７、電流ブロック層１６、コンタクト層９、電流拡散層８が順次ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によりエピタキシャル成長される。さらに、電流拡散層８上にｎ−クラッド層６、活性層５、ｐ−クラッド層４、第１接着層３が同様に形成される。このようにして第１の半導体層１４が形成される。
【００１３】
次に図２６に示すようにｐ型のＧａＰ基板１上に、第２接着層２をＭＯＣＶＤにより堆積して、第２の半導体層１５を形成する。この第２接着層２と第１接着層３とを界面として、第２の半導体層１５と上記第１の半導体層１４を室温で貼り合わせる。続いて、不活性ガス雰囲気中で、約７００〜８００℃で１時間の熱処理を行うことにより第１の半導体層１４と第２の半導体層１５が接着される。この後、ＧａＡｓ基板１２を除去し、電極１０、１１が形成され、図２４に示す半導体発光素子となる。
【００１４】
【発明が解決しようとする課題】
ところで、上記ＧａＡｓ基板１２とＧａＰ基板１との間には熱膨張係数に大きな差がある。このため、第１の半導体層１４と第２の半導体層１５を熱処理により接着する際、これら基板の間に大きな応力が発生する。したがって、ＧａＡｓ基板１２、ＧａＰ基板及び接着界面である第１の半導体層１４と第２の半導体層１５に転位やクラックが発生する。これは、各基板及び半導体層の強度を弱め、製品パッケージを組み立てる際、チップ破損の原因になる。あるいは、発光層７へダメージが生じ、素子の光出力、ライフ特性等を低下させる。
【００１５】
一般に熱膨張係数の差による影響は、２つの基板の熱膨張係数の差が増大するに連れ大きくなる。また、基板の厚さが厚いほど、熱処理温度が高いほど、同様に影響は大きくなる。そこで、上記影響を低減するため、以下に示す方法が考えられる。
【００１６】
まず、各基板間の熱膨張係数差を小さくすることにより、基板間に発生する応力を小さくすることができる。しかし、熱膨張係数は材料固有の物性値であるため変えることはできない。
【００１７】
次に、基板の厚さを薄くすること、すなわち熱処理前にＧａＡｓ基板１２を除去することが考えられる。しかし、熱処理を行う前に室温で第１の半導体層１４と第２の半導体層１５を張り合わせたのみでは接着強度が弱く、ＧａＡｓ基板１２を除去する際に、半導体層３〜９、１３、１６、１７等が剥離してしまう。
【００１８】
さらに、熱処理温度を低くする方法が考えられるが、熱処理温度を下げると第１の接着層３と第２の接着層２の接着強度が低下してしまう。これら接着層１、２を強固に接着するためには熱処理温度を７００℃以上にする必要がある。また、接着界面で低抵抗のオーミック接触を得るためにも、熱処理温度は７００℃以上であることが必要である。すなわち、接着時の熱処理温度が７００℃以上であると良好なオーミック接触が得られ、素子の動作電圧は１．９Ｖ〜２．０Ｖ程度まで十分に低減化できる。一方、クラックの発生を防ぐためには熱処理温度は５００℃以下にする必要がある。したがって、これらの温度条件を同時に満たすことは不可能であり、熱処理温度を低くする方法も採用することはできない。
【００１９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、基板上にこの基板と格子定数の異なる半導体層を形成し、且つ熱処理により発生する応力を低減できる半導体素子の製造方法を提供しようとするものである。
【００２０】
【課題を解決するための手段】
本発明の半導体素子の製造方法は、上記課題を解決するため、半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、前記半導体層上に第２の半導体層を配置する工程と、前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、前記半導体基板を除去する工程と、前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
（第１の実施形態）
本発明に係る半導体素子の断面図は図２４に示す半導体素子と同様であるため、説明は省略する。
【００２３】
図１乃至図４は、上記構成の半導体素子の製造方法を示しており、図１乃至図４において図２４と同一部分は同一符号を付す。以下、図１乃至図４を参照して製造方法を説明する。
【００２４】
図１に示すようにＧａＡｓ基板１２上に、バッファ層１３がＭＯＣＶＤによりエピタキシャル成長し、堆積される。
【００２５】
ＭＯＣＶＤの材料として、例えばＧａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、Ｉｎ源にはＴＭＩ（トリメチルインジウム）などの有機金属、また、アルシン、ホスフィンなどの水素化物ガスが用いられる。ＭＯＣＶＤの成長温度は例えば約７００℃である。以下、各工程のＭＯＣＶＤも同様の条件、材料により行われる。
【００２６】
上記バッファ層１３上に、カバー層１７、電流ブロック層１６、コンタクト層９、電流拡散層８、ｎ−クラッド層６がＭＯＣＶＤにより順次エピタキシャル成長により形成される。次にこれらコンタクト層９、電流拡散層８、ｎ−クラッド層６に、ｎ型不純物として例えばシリコンが注入される。シリコンの材料には例えばシランが使用される。
【００２７】
次に、ｎ−クラッド層６上に活性層５がＭＯＣＶＤにより形成される。この活性層５の組成は、発光波長に応じて決定される。すなわち、ＩｎＧａＡｌＰ中のＧａとＡｌとのバランスを変えることにより、このバランスに応じ赤色、橙色、黄色、黄緑色、緑色の光を得られる。
【００２８】
続いて上記活性層５上にｐ−クラッド層４、第１接着層３がＭＯＣＶＤにより順次形成される。この後、これらｐ−クラッド層４、第１接着層３に、ｐ型不純物として例えば亜鉛が注入される。亜鉛の材料には例えばＤＭＺ（ジメチル亜鉛）が使用される。このようにして第１の半導体層（第１のウェハ）１４が形成される。
【００２９】
次に、図２に示すように、ＧａＰ基板１上に第２接着層２がＭＯＣＶＤにより形成され、ｐ型不純物が注入され、第２の半導体層（第２のウェハ）１５が形成される。
【００３０】
次に、図３に示すように、前記第２の接着層２及び第１接着層３を界面として、前記第１の半導体層１４と第２の半導体層１５とを室温で貼り合わせる。この後、不活性ガス雰囲気内で、約３００〜４５０℃、好ましくは４００℃で１回目の熱処理をする。こうすることにより、第１の半導体層１４と第２の半導体層１５が接着される。
【００３１】
続いて、図４に示すように、前記ＧａＡｓ基板１２を機械的研磨またはエッチングにより除去する。このとき、１回目の熱処理により第１の半導体層１４と第２の半導体層１５が接着されているため、ＧａＡｓ基板１２を除去する際、これら半導体層１４、１５が接着界面で剥離することを回避できる。
【００３２】
この後、不活性ガス雰囲気内で、約７００〜８００℃、好ましくは７７０℃で２回目の熱処理をする。この後、バッファ層１３をエッチング等により除去する。
【００３３】
次に、素子両端部の電流ブロック層１６及びカバー層１７が除去される。この後、図２４に示すように、素子中央部のカバー層１７上、及び両端部のコンタクト層９上にＡｕＧｅ系の金属が堆積され、リソグラフィ工程により加工され、表面細線電極１０がそれぞれ形成される。また、同様に、ＧａＰ基板１上にＡｕＺｎ系の金属が堆積され、リソグラフィ工程により加工され、裏面電極１１が形成される。
【００３４】
図５は第２の半導体層１５に対する熱処理温度とＸＲＤ（Ｘ線解析）による半値幅との関係を示している。図５に示すように、第１の半導体層１４と第２の半導体層１５とを貼り合わせ、３００℃以下で熱処理した場合、第２の半導体層１５のＸＲＤによる半値幅は４０秒以下となっている。すなわち、第２の半導体層１５には転位が発生していない。これは、４００℃以下で熱処理した場合、第１の半導体層１４との接着界面に発生する応力が小さく、それぞれの半導体層の変形は弾性変形の範囲にとどまるためである。しかし、熱処理温度が４５０℃以上になると、半値幅は大きくなり、第２の半導体層１５に転位及びクラックが発生する。これは、接着界面に発生した応力により第１の半導体層１４及び第２の半導体層１５が変形したとき、第２の半導体層１５に非弾性変形（結晶の破壊）が起こるからである。
【００３５】
上記理由により、１回目の熱処理温度を３００〜４５０℃としている。このため、熱処理によりＧａＰ基板１及びＧａＡｓ基板１２、及び第１の半導体層１４と第２の半導体層１５の接着界面に転位及びクラックが発生することを回避できる。
【００３６】
第１の実施形態によれば、第１の半導体層１４と第２の半導体層１５とを張り合わせ、３００〜４５０℃で１回目の熱処理によりこれら半導体層を相互に接着し、この後ＧａＡｓ基板１２を除去し、７００〜８００℃で２回目の熱処理をしている。このように、１回目の熱処理は低温であるため、第１の半導体層１４と第２の半導体層１５の間に発生する応力を低減できる。また、予めＧａＡｓ基板１２を除去しているため、２回目の熱処理をする際、第２の半導体層１５、及び各半導体層３〜９、１３、１６、１７に発生する応力を低減できる。したがって、ＧａＰ基板１、及び第１の半導体層１４と第２の半導体層１５の接着界面に転位及びクラックが発生することを回避できる。このため、ＧａＰ基板を使用し、高輝度な半導体発光素子を形成しつつ、パッケージング等の工程で第１接着層と第２接着層が剥離したり、半導体チップが破損したりする問題を回避できる。また、発光層７にダメージが発生することを防止できるため、素子の光出力を向上することができる。
【００３７】
また、高温で２回目の熱処理をしているため、第１接着層３、第２接着層２間で十分な接着強度を得られ、且つ良好なオーミック接触を得られる。したがって、素子の動作電圧を低く抑えることができる。
【００３８】
尚、２回目の熱処理に先立ち、ＧａＡｓ基板１２を全て除去する工程とした。しかし、ＧａＡｓ基板１２の一部を例えば１μｍ程度残しておくことによって、後述する熱処理工程のとき、コンタクト層９乃至第２接着層２の各半導体層に対する熱の影響を遮断することができる。
【００３９】
（第２の実施形態）
図６は本発明の第２の実施形態を示す断面図である。第２の実施形態は、第１の実施形態を適用し、Ｓｉ基板上にＧａＡｓ系材料、及びＩｎＧａＰによるバイポーラトランジスタを形成している。すなわち、図６に示すように、Ｓｉ基板２１上の全面に例えば０．５μｍの厚さのｎ−ＧａＡｓによるサブコレクタ層２２が形成されている。このサブコレクタ層２２上に厚さが例えば０．４μｍのｎ−ＧａＡｓによるコレクタ層２３及び例えば例えばＡｕ系金属によるコレクタ電極２４が相互に離間して設けられている。
【００４０】
前記コレクタ層２３上の全面に厚さが例えば０．０５μｍのｐ−ＧａＡｓによるベース層２５が形成されている。さらに、このベース層２５上に厚さが例えば０．０３μｍのｎ−ＩｎＧａＰによるエミッタ層２６及び例えばＡｕ系金属によるベース電極２７が相互に離間して設けられている。
【００４１】
前記エミッタ層２６上に厚さが例えば０．２μｍのｎ−ＧａＡｓによる第１コンタクト層２８が形成されている。この第１コンタクト層２８上の一部に厚さが例えば０．０５μｍのｎ−ＩｎＧａＡｓによる第２コンタクト層２９を介して例えばＡｕ系金属によるエミッタ電極３０が設けられている。
【００４２】
図７乃至図９は、上記構成の半導体素子の製造方法を示しており、図７乃至図９において図６と同一部分は同一符号を付す。以下、図７乃至図９を参照して製造方法を説明する。
【００４３】
図７に示すように、ＧａＡｓ基板１２上に第２コンタクト層２９、第１コンタクト層２８、エミッタ層２６、ベース層２５、コレクタ層２３、サブコレクタ層２２がＭＯＣＶＤにより順次エピタキシャル成長し、形成される。尚、ＭＯＣＶＤの条件、材料は第１の実施形態と同様である。また、ベース層２５には不純物として炭素が注入され、その材料として例えば４臭化炭素（ＣＢｒ４）が用いられる。サブコレクタ層２２、コレクタ層２３、エミッタ層２６、第１コンタクト層２８、第２コンタクト層２９には材料としてシランを使用し、シリコンが注入される。
【００４４】
次に、図８に示すようにサブコレクタ層２２上にＳｉ基板２１を室温で貼り合わせた後、不活性ガス雰囲気中で約３００〜５００℃、好ましくは約４００℃で１回目の熱処理をする。こうすることにより、サブコレクタ層２２とＳｉ基板２１とが接着される。
【００４５】
次に、図９に示すようにＧａＡｓ基板１２を機械的研磨またはエッチングにより除去する。このとき、１回目の熱処理によりサブコレクタ層２２とＳｉ基板２１とが接着されているため、ＧａＡｓ基板１２を除去する際、サブコレクタ層２２とＳｉ基板２１が接着界面で剥離することを回避できる。この後、不活性ガス雰囲気内で、約５００〜９００℃、好ましくは約７７０℃で２回目の熱処理をする。
【００４６】
この後、図６に示すように、各半導体層２３、２５、２６、２８、２９がフォトリソグラフィ工程により加工され、各電極２４、２７、３０が形成される。
【００４７】
第２の実施形態によれば、３００〜５００℃で１回目の熱処理によりサブコレクタ層２２とＳｉ基板２１とを接着し、この後ＧａＡｓ基板１２を除去し、５００〜９００℃で２回目の熱処理をしている。このため、Ｓｉ基板２１及びサブコレクタ層２２に転位及びクラックが発生することなく、Ｓｉ基板２１上にＧａＡｓを使用した半導体素子を形成できる。したがって、１つのＳｉ基板上にＳｉを材料とした従来の半導体素子とＧａＡｓを使用した半導体素子を形成することができる。
【００４８】
（第３の実施形態）
図１０は本発明の第３の実施形態を示す断面図である。第３の実施形態は、図２と同様、Ｓｉ基板上にＩｎＧａＡｓ系材料、及びＩｎＧａＰによるＭＯＳＦＥＴを形成している。すなわち、図１０に示すように、Ｓｉ基板２１上に厚さが例えば０．５μｍのＧａＡｓによるバッファ層３１が形成されている。このバッファ層３１上に厚さが例えば０．０１５μｍのＩｎＧａＡｓによるチャネル層３２、厚さが例えば０．０３μｍのｎ−ＩｎＧａＰによる電子供給層３３が順次形成されている。
【００４９】
前記電子供給層３３上には厚さが例えば１５μｍのｎ−ＧａＡｓによるコンタクト層３４が両端部に形成されている。一方のコンタクト層３４上には例えばＡｕ系金属によるソース電極３５が形成され、他方のコンタクト層３４上には例えばＡｕ系金属によるドレイン電極３６が形成されている。また、前記電子供給層３３上の、ソース電極３５とドレイン電極３６との間には、各電極３５、３６と離間して例えばＡｕ系金属によるゲート電極３７が設けられている。
【００５０】
図１１乃至図１３は、上記構成の半導体素子の製造方法を示しており、図１１乃至図１３において、図１０と同一部分には同一符号を付す。以下、図１１乃至図１３を参照して製造方法を説明する。
【００５１】
図１１に示すように、ＧａＡｓ基板１２上にコンタクト層３４、電子供給層３３、チャネル層３２、バッファ層３１がＭＯＣＶＤにより順次エピタキシャル成長し、形成される。尚、ＭＯＣＶＤの際の条件、材料は第１の実施形態と同様である。また、電子供給層３３及びコンタクト層３４には原料として例えばシランを用い、シリコンを注入する。
【００５２】
次に、図１２に示すようにバッファ層３１上にＳｉ基板２１を室温で貼り合わせた後、不活性ガス雰囲気中で、約３００〜５００℃、好ましくは約４００℃で１回目の熱処理をする。こうすることにより、バッファ層３１とＳｉ基板２１とが接着される。
【００５３】
次に、図１３に示すようにＧａＡｓ基板１２を機械的研磨またはエッチングにより除去する。このとき、１回目の熱処理によりバッファ層３１とＳｉ基板２１とが接着されているため、ＧａＡｓ基板１２を除去する際、バッファ層３１とＳｉ基板とが接着界面で剥離することを回避できる。この後、不活性ガス雰囲気内で、約５００〜９００℃、好ましくは約７７０℃の高温で２回目の熱処理をする。
【００５４】
この後、図１０に示すように、各コンタクト層３４がフォトリソグラフィ工程により形成され、続いて各電極３５〜３７が形成される。
【００５５】
第３の実施形態によれば、第２の実施形態と同様の効果を得られる。
【００５６】
（第４の実施形態）
図１４は本発明に係る半導体素子の第４の実施形態を示す断面図である。第４の実施形態は半導体発光素子であり、ＧａＮ系材料により活性層を構成している。図１４において、４１は厚さが例えば２５０μｍのｎ型のＳｉＣ基板である。このＳｉＣ基板４１上に例えば厚さが５．０μｍのｎ−ＧａＮによる接着層４２、厚さが例えば０．４μｍのｎ−ＡｌＧａＮによるｎ−クラッド層４３、厚さが例えば０．２μｍのｎ−ＧａＮによるｎ−ガイド層４４が形成されている。このｎ−ガイド層４４上には、多重量子井戸構造の活性層４５が形成されている。この活性層４５は図１５に示すように、例えば層の厚さが５ｎｍ、Ｉｎ含有率が１５％のＩｎＧａＮ層４５ａと、層の厚さが８ｎｍ、Ｉｎ含有率が２．５％のＩｎＧａＮ層４５ｂを交互に堆積することにより形成される。堆積される層数は、例えばＩｎＧａＡｌＰ層４５ａが１１層、ＩｎＧａＡｌＰ層４５ｂが１０層である。
【００５７】
前記活性層４５上には厚さが例えば０．２μｍのｐ−ＧａＮによるｐ−ガイド層４６、厚さが例えば０．４μｍのｐ−ＡｌＧａＮによるｐ−クラッド層４７、厚さが例えば０．１μｍのｐ−ＧａＮによるコンタクト層４８が順次形成されている。
【００５８】
前記コンタクト層４８上には例えばＡｕＮｉ系の表面電極５５が設けられており、前記ＳｉＣ基板４１上には例えばＡｕＮｉ系の裏面電極５６が設けられている。
【００５９】
図１６乃至図１９は上記構成の半導体素子の製造方法を示しており、図１６乃至図１９において、図１４と同一部分には同一符号を付す。以下、図１６乃至図１９を参照して製造方法を説明する。
【００６０】
図１６において、４９は例えば厚さが２５０μｍのサファイア基板である。このサファイア基板４９上に厚さが例えば０．０５μｍのＡｌＮによるバッファ層５０を約５００℃のＭＯＣＶＤにより形成する。このバッファ層５０上に接着層４２を約１０００℃のＭＯＣＶＤにより形成する。尚、図１６乃至１８に示す符号５１については、第５の実施形態で説明する。
【００６１】
次に、図１７に示すように接着層４２上にＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰囲気中で、約５００〜６００℃、好ましくは約４００℃で１回目の熱処理をする。こうすることにより、接着層４２とＳｉＣ基板４１とが接着される。
【００６２】
続いて、図１８に示すように、サファイア基板４９を機械的研磨により除去する。このとき、１回目の熱処理により接着層４２とＳｉＣ基板４１とが接着されているため、サファイア基板４９を除去する際、接着層４２とＳｉＣ基板４１とが接着界面で剥離することを回避できる。次に、不活性ガス雰囲気中で、約７００〜８００℃で２回目の熱処理をする。
【００６３】
この後、バッファ層５０を除去し、図１９に示すように、接着層４２上にｎ−クラッド層４３、ｎ−ガイド層４４、活性層４５、ｐ−ガイド層４６、ｐ−クラッド層４７、コンタクト層４８が順次形成される。
【００６４】
次に、図１４に示すように、表面電極５５、裏面電極５６が形成される。
【００６５】
第４の実施形態によれば、５００〜６００℃で１回目の熱処理により接着層４２とＳｉＣ基板４１とを接着し、この後サファイア基板４９及びバッファ層５０を除去し、７００〜８００℃で２回目の熱処理をしている。このため、ＳｉＣ基板４１及び接着層４２に発生する応力を低減し、転位及びクラックが発生することを回避できる。さらに、アモルファスバッファ層を介さずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子を形成できる。よって、発光素子の動作電圧を低減できる。
【００６６】
（第５の実施形態）
第５の実施形態は第４の実施形態の変形例である。すなわち、半導体素子の構造については第４の実施形態と同様であり、製造方法のみが異なる。このため、素子構造についての説明は省略し、以下、図１６乃至図１９を参照して製造方法について説明する。
【００６７】
図１６に示すように、サファイア基板４９上に厚さが例えば０．１μｍのＺｎＯバッファ層５１を高周波スパッタリングにより形成する。このとき、原料（ターゲット）として焼結されたＺｎＯを用いる。次に、バッファ層５１上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）またはＭＯＣＶＤにより、約１０００℃で厚さが例えば５〜３０μｍのｎ−ＧａＮによる接着層４２を形成する。ＨＶＰＥの際、原料として例えばＧａ（ガリウム）、ＨＣｌ（塩化水素ガス）、ＮＨ４（アンモニアガス）を用い、キャリアガスとして窒素を用い、不純物としてシランを用いる。
【００６８】
次に、図１７に示すように接着層４２上にＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰囲気中で、約５００〜６００℃で１回目の熱処理をする。
【００６９】
続いて、図１８に示すように、サファイア基板４９を機械的研磨及びエッチングにより除去する。この後、不活性ガス雰囲気中で、約７００〜８００℃で２回目の熱処理をし、続いてバッファ層５１が除去される。この後の工程については、第４の実施形態と同じであるため、説明は省略する。
【００７０】
上記第５の実施形態によれば、第４の実施形態と同様の効果を得られる。すなわち、ＳｉＣ基板４１及び接着層４２に転位及びクラックが発生することなく、アモルファスバッファ層を介さずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子を形成できる。
【００７１】
（第６の実施形態）
第６の実施形態は第４の実施形態の変形例である。すなわち、半導体素子の構造については第４の実施形態と同様であり、製造方法のみが異なる。このため、素子構造についての説明は省略し、以下、図２０乃至図２３を参照して製造方法について説明する。
【００７２】
図２０に示すように、サファイア基板４９上に厚さが例えば０．０５μｍのＡｌＮによるバッファ層５２を約５００℃のＭＯＣＶＤにより形成し、このバッファ層５２上に厚さが例えば２μｍのｎ−ＧａＮによるバッファ層５３を約１０００℃のＭＯＣＶＤにより形成する。次に、バッファ層５３上にＳｉＯ２によるストライプ層５４を形成する。
【００７３】
図２１はストライプ層５４を上面から見た平面図である。図２１において、５４ａはＳｉＯ２によるストライプである。各ストライプの幅は例えば３μｍであり、高さは例えば０．１μｍであり、各ストライプ相互の間隔は例えば９μｍである。このストライプ層５４は、例えばスパッタリングによりバッファ層５３上の全面にＳｉＯ２層を形成し、この後、所定のパターンを用い、リソグラフィ工程により形成される。
【００７４】
続いて、図２０に示すように、厚さが例えば５〜３０μｍのｎ−ＧａＮ接着層４２を約１０００℃のＭＯＣＶＤまたはＨＶＰＥにより形成する。
【００７５】
次に、図２２に示すように接着層４２上にＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰囲気中において、約５００〜６００℃で１回目の熱処理をする。
【００７６】
続いて、図２３に示すように、サファイア基板４９、バッファ層５２、５３、ストライプ層５４を機械的研磨及びエッチングにより除去する。この後、不活性ガス雰囲気中において、約７００〜８００℃で２回目の熱処理をする。この後の工程については、第４の実施形態と同じであるため、説明は省略する。
【００７７】
上記第６の実施形態によれば、第４の実施形態と同様の効果を得られる。すなわち、ＳｉＣ基板４１及び接着層４２に転位及びクラックが発生することなく、アモルファスバッファ層を介さずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子を形成できる。
【００７８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７９】
【発明の効果】
以上、詳述したように本発明によれば、基板上にこの基板と格子定数の異なる半導体層を形成し、熱処理により発生する応力を低減できる半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図２】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図３】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図４】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図５】ＧａＰ半導体層に対する熱処理温度とＸＲＤによる半値幅との関係を示す図。
【図６】本発明に係る半導体素子の第２の実施形態を示す図。
【図７】図６に示す半導体素子の製造方法を示す図。
【図８】図６に示す半導体素子の製造方法を示す図。
【図９】図６に示す半導体素子の製造方法を示す図。
【図１０】本発明に係る半導体素子の第３の実施形態を示す図。
【図１１】図１０に示す半導体素子の製造方法を示す図。
【図１２】図１０に示す半導体素子の製造方法を示す図。
【図１３】図１０に示す半導体素子の製造方法を示す図。
【図１４】本発明に係る半導体素子の第４、第５の実施形態を示す図。
【図１５】図１４に示す半導体素子の多重量子井戸構造の活性層を示す図。
【図１６】図１４に示す半導体素子の製造方法を示す図。
【図１７】図１４に示す半導体素子の製造方法を示す図。
【図１８】図１４に示す半導体素子の製造方法を示す図。
【図１９】図１４に示す半導体素子の製造方法を示す図。
【図２０】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２１】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２２】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２３】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２４】従来の半導体素子の構造を示す図。
【図２５】従来の半導体素子の製造方法を示す図。
【図２６】従来の半導体素子の製造方法を示す図。
【符号の説明】
１…ｐ型ＧａＰ基板、
２…第２接着層、
３…第１接着層、
４…ｐ−クラッド層、
５…活性層、
６…ｎ−クラッド層、
７…発光層、
８…電流拡散層、
９…コンタクト層、
１０…表面細線電極、
１１…裏面電極、
１２…ＧａＡｓ基板、
１３…バッファ層、
１４…第１の半導体層、
１５…第２の半導体層、
１６…電流ブロック層、
１７…カバー層。
【発明の属する技術分野】
本発明は、例えばＩｎＧａＡｌＰ等の半導体材料を用いた半導体素子、特に、格子定数が相互に異なる半導体層により構成される半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体基板上に発光層等の半導体層を積層して形成された半導体素子が知られている。この半導体層の材料としてＩｎＧａＡｌＰ、ＧａＡｌＡｓ、ＩｎＧａＰ、ＧａＰ、ＧａＮ等が用いられる。これら半導体層を形成する際、半導体基板上にエピタキシャル成長法により各層を順次積層する方法が採られている。しかしながら、従来から、結晶の格子定数が異なる半導体層を良好な状態で上記方法により形成することは困難である。
【０００３】
例えば、上記材料として、ＧａＡｓやＧａＡｌＡｓ等は高周波において優れた特性を有することが知られている。一般にＧａＡｓやＧａＡｌＡｓ等の半導体層は、これらと格子定数がほぼ等しいＧａＡｓ基板上に形成される。一方、ロジック等の半導体素子を形成する際、高密度で集積することが可能なＳｉ材料が基板、半導体層等に多く使用される。そこでＳｉ材料の半導体素子とＧａＡｌＡｓ、ＧａＡｓ材料の半導体素子を１つのＳｉ基板上に形成することにより、両者の特性を生かした半導体素子を形成できる。しかし、Ｓｉ材料とＧａＡｌＡｓ、ＧａＡｓ材料とは格子定数が異なることが知られている。したがって、Ｓｉ基板上にＧａＡｓやＧａＡｌＡｓをエピタキシャル成長して形成することはほぼ不可能である。このため、現在急速に発展する携帯電話等のモバイル機器の小型化、高機能化が妨げられている。
【０００４】
また、ＩｎＧａＡｌＰ系の材料を用いた半導体発光素子においては、ＩｎＧａＡｌＰと格子定数がほぼ等しいＧａＡｓ基板が用いられる。しかし、ＧａＡｓ基板は可視光に対して透明ではない。このため、発光層から発せられた光のうちＧａＡｓ基板方向に向かうものは全てＧａＡｓ基板に吸収されてしまう。これは、ＬＥＤを高輝度化する上で大きな障害となっている。ところで、ＧａＰ基板は赤乃至緑の波長を有する光を透過することが知られている。したがって、ＧａＰ基板上にＩｎＧａＡｌＰ系材料を形成できれば、発光層から発せられた光は全方向から取り出すことができ、素子の高輝度化が可能となる。
【０００５】
また、ＧａＮ系の材料を用いた半導体発光素子においては、格子定数がＧａＮと等しく且つ入手の容易な基板が今のところ存在しない。このため、一般にサファイア基板やＳｉＣ基板上に特殊な方法を用いてＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によりエピタキシャル成長されている。すなわち、これらの基板上にまず約５００℃のＭＯＣＶＤによりアモルファスバッファ層を形成する。続けてこのアモルファスバッファ層上に約１０００℃のＭＯＣＶＤにより単結晶薄膜のＧａＮを形成する。しかしながら、この方法によっても良好な状態でＧａＮ系材料の薄膜を形成することはできない。また、アモルファスバッファ層には電流が流れにくく、素子の動作電圧を低減することは困難であった。さらに、サファイア基板は絶縁性であるため、電極をサファイア基板上に設ける構成とすることができない。このため、電極を側面に設ける必要があり、上下方向に電極を設ける一般的な発光素子を形成する場合に比べ、工程数が増大する。
【０００６】
これらの問題は、基板上に基板とは格子定数が異なる半導体層をエピタキシャル成長により形成することが困難であることによる。そこで、この方法に代えて、それぞれ別の基板上に形成した半導体層同士を接着して形成する方法が最近用いられている。
【０００７】
図２４はＧａＰ基板を使用し、上記接着による方法を用いて形成された半導体発光素子を示している。図２４において、１は例えば２５０μｍの厚さを有するｐ型のＧａＰ基板である（以下、ｐ型をｐ−、ｎ型をｎ−と略記する）。このＧａＰ基板１上に、厚さが例えば０．５μｍのｐ−ＧａＰによる第２接着層２、厚さが例えば０．０３μｍ〜０．１μｍのｐ−ＩｎＧａＰによる第１接着層３が設けられている。この第２接着層２、第１接着層３は、前記ＧａＰ基板１と、後述する各半導体層を接着するために設けられる。
【０００８】
上記第１接着層３上には、ｐ−ＩｎＡｌＰによるｐ−クラッド層４、ＩｎＧａＡｌＰによる活性層５、ｎ−ＩｎＡｌＰによるｎ−クラッド層６が順次形成されている。各層の厚さは、例えばｐ−クラッド層４が１．０μｍ、活性層５が０．６μｍ、ｎ−クラッド層６が０．６μｍである。７は、ｐ−クラッド層４、活性層５、ｎ−クラッド層６により構成された発光層である。
【０００９】
ｎ−クラッド層６上には、例えば１５μｍの厚さを有する、ｎ−ＩｎＧａＡｌＰによる電流拡散層８が形成されている。この電流拡散層８は後述する電極より注入された電流を拡散させることにより、前記発光層７において効率よく発光させる機能を有する。
【００１０】
上記電流拡散層８上の中央には、例えば０．１μｍの厚さを有する、ｎ−ＧａＡｓによるコンタクト層９が形成されている。このコンタクト層９上には厚さが例えば０．２μｍのＩｎＧａＡｌＰによる電流ブロック層１６、厚さが例えば０．１μｍのＧａＡｓによるカバー層１７を介して例えばＡｕＧｅ系の表面細線電極１０が設けられている。また、前記電流拡散層８上の両端には、コンタクト層９を介して表面細線電極１０が形成されている。また、前記ＧａＰ基板１の、第２接着層２との界面と反対面には、例えばＡｕＺｎ系の裏面電極１１が設けられている。
【００１１】
上記構成とすることによって、発光層から発せられた光を全方向から取り出すことができる。
【００１２】
図２５は上記半導体発光素子の従来の製造方法を示している。図２５に示すようにｎ型のＧａＡｓ基板１２上に、ｎ−ＧａＡｓによるバッファ層１３、カバー層１７、電流ブロック層１６、コンタクト層９、電流拡散層８が順次ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によりエピタキシャル成長される。さらに、電流拡散層８上にｎ−クラッド層６、活性層５、ｐ−クラッド層４、第１接着層３が同様に形成される。このようにして第１の半導体層１４が形成される。
【００１３】
次に図２６に示すようにｐ型のＧａＰ基板１上に、第２接着層２をＭＯＣＶＤにより堆積して、第２の半導体層１５を形成する。この第２接着層２と第１接着層３とを界面として、第２の半導体層１５と上記第１の半導体層１４を室温で貼り合わせる。続いて、不活性ガス雰囲気中で、約７００〜８００℃で１時間の熱処理を行うことにより第１の半導体層１４と第２の半導体層１５が接着される。この後、ＧａＡｓ基板１２を除去し、電極１０、１１が形成され、図２４に示す半導体発光素子となる。
【００１４】
【発明が解決しようとする課題】
ところで、上記ＧａＡｓ基板１２とＧａＰ基板１との間には熱膨張係数に大きな差がある。このため、第１の半導体層１４と第２の半導体層１５を熱処理により接着する際、これら基板の間に大きな応力が発生する。したがって、ＧａＡｓ基板１２、ＧａＰ基板及び接着界面である第１の半導体層１４と第２の半導体層１５に転位やクラックが発生する。これは、各基板及び半導体層の強度を弱め、製品パッケージを組み立てる際、チップ破損の原因になる。あるいは、発光層７へダメージが生じ、素子の光出力、ライフ特性等を低下させる。
【００１５】
一般に熱膨張係数の差による影響は、２つの基板の熱膨張係数の差が増大するに連れ大きくなる。また、基板の厚さが厚いほど、熱処理温度が高いほど、同様に影響は大きくなる。そこで、上記影響を低減するため、以下に示す方法が考えられる。
【００１６】
まず、各基板間の熱膨張係数差を小さくすることにより、基板間に発生する応力を小さくすることができる。しかし、熱膨張係数は材料固有の物性値であるため変えることはできない。
【００１７】
次に、基板の厚さを薄くすること、すなわち熱処理前にＧａＡｓ基板１２を除去することが考えられる。しかし、熱処理を行う前に室温で第１の半導体層１４と第２の半導体層１５を張り合わせたのみでは接着強度が弱く、ＧａＡｓ基板１２を除去する際に、半導体層３〜９、１３、１６、１７等が剥離してしまう。
【００１８】
さらに、熱処理温度を低くする方法が考えられるが、熱処理温度を下げると第１の接着層３と第２の接着層２の接着強度が低下してしまう。これら接着層１、２を強固に接着するためには熱処理温度を７００℃以上にする必要がある。また、接着界面で低抵抗のオーミック接触を得るためにも、熱処理温度は７００℃以上であることが必要である。すなわち、接着時の熱処理温度が７００℃以上であると良好なオーミック接触が得られ、素子の動作電圧は１．９Ｖ〜２．０Ｖ程度まで十分に低減化できる。一方、クラックの発生を防ぐためには熱処理温度は５００℃以下にする必要がある。したがって、これらの温度条件を同時に満たすことは不可能であり、熱処理温度を低くする方法も採用することはできない。
【００１９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、基板上にこの基板と格子定数の異なる半導体層を形成し、且つ熱処理により発生する応力を低減できる半導体素子の製造方法を提供しようとするものである。
【００２０】
【課題を解決するための手段】
本発明の半導体素子の製造方法は、上記課題を解決するため、半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、前記半導体層上に第２の半導体層を配置する工程と、前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、前記半導体基板を除去する工程と、前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
（第１の実施形態）
本発明に係る半導体素子の断面図は図２４に示す半導体素子と同様であるため、説明は省略する。
【００２３】
図１乃至図４は、上記構成の半導体素子の製造方法を示しており、図１乃至図４において図２４と同一部分は同一符号を付す。以下、図１乃至図４を参照して製造方法を説明する。
【００２４】
図１に示すようにＧａＡｓ基板１２上に、バッファ層１３がＭＯＣＶＤによりエピタキシャル成長し、堆積される。
【００２５】
ＭＯＣＶＤの材料として、例えばＧａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、Ｉｎ源にはＴＭＩ（トリメチルインジウム）などの有機金属、また、アルシン、ホスフィンなどの水素化物ガスが用いられる。ＭＯＣＶＤの成長温度は例えば約７００℃である。以下、各工程のＭＯＣＶＤも同様の条件、材料により行われる。
【００２６】
上記バッファ層１３上に、カバー層１７、電流ブロック層１６、コンタクト層９、電流拡散層８、ｎ−クラッド層６がＭＯＣＶＤにより順次エピタキシャル成長により形成される。次にこれらコンタクト層９、電流拡散層８、ｎ−クラッド層６に、ｎ型不純物として例えばシリコンが注入される。シリコンの材料には例えばシランが使用される。
【００２７】
次に、ｎ−クラッド層６上に活性層５がＭＯＣＶＤにより形成される。この活性層５の組成は、発光波長に応じて決定される。すなわち、ＩｎＧａＡｌＰ中のＧａとＡｌとのバランスを変えることにより、このバランスに応じ赤色、橙色、黄色、黄緑色、緑色の光を得られる。
【００２８】
続いて上記活性層５上にｐ−クラッド層４、第１接着層３がＭＯＣＶＤにより順次形成される。この後、これらｐ−クラッド層４、第１接着層３に、ｐ型不純物として例えば亜鉛が注入される。亜鉛の材料には例えばＤＭＺ（ジメチル亜鉛）が使用される。このようにして第１の半導体層（第１のウェハ）１４が形成される。
【００２９】
次に、図２に示すように、ＧａＰ基板１上に第２接着層２がＭＯＣＶＤにより形成され、ｐ型不純物が注入され、第２の半導体層（第２のウェハ）１５が形成される。
【００３０】
次に、図３に示すように、前記第２の接着層２及び第１接着層３を界面として、前記第１の半導体層１４と第２の半導体層１５とを室温で貼り合わせる。この後、不活性ガス雰囲気内で、約３００〜４５０℃、好ましくは４００℃で１回目の熱処理をする。こうすることにより、第１の半導体層１４と第２の半導体層１５が接着される。
【００３１】
続いて、図４に示すように、前記ＧａＡｓ基板１２を機械的研磨またはエッチングにより除去する。このとき、１回目の熱処理により第１の半導体層１４と第２の半導体層１５が接着されているため、ＧａＡｓ基板１２を除去する際、これら半導体層１４、１５が接着界面で剥離することを回避できる。
【００３２】
この後、不活性ガス雰囲気内で、約７００〜８００℃、好ましくは７７０℃で２回目の熱処理をする。この後、バッファ層１３をエッチング等により除去する。
【００３３】
次に、素子両端部の電流ブロック層１６及びカバー層１７が除去される。この後、図２４に示すように、素子中央部のカバー層１７上、及び両端部のコンタクト層９上にＡｕＧｅ系の金属が堆積され、リソグラフィ工程により加工され、表面細線電極１０がそれぞれ形成される。また、同様に、ＧａＰ基板１上にＡｕＺｎ系の金属が堆積され、リソグラフィ工程により加工され、裏面電極１１が形成される。
【００３４】
図５は第２の半導体層１５に対する熱処理温度とＸＲＤ（Ｘ線解析）による半値幅との関係を示している。図５に示すように、第１の半導体層１４と第２の半導体層１５とを貼り合わせ、３００℃以下で熱処理した場合、第２の半導体層１５のＸＲＤによる半値幅は４０秒以下となっている。すなわち、第２の半導体層１５には転位が発生していない。これは、４００℃以下で熱処理した場合、第１の半導体層１４との接着界面に発生する応力が小さく、それぞれの半導体層の変形は弾性変形の範囲にとどまるためである。しかし、熱処理温度が４５０℃以上になると、半値幅は大きくなり、第２の半導体層１５に転位及びクラックが発生する。これは、接着界面に発生した応力により第１の半導体層１４及び第２の半導体層１５が変形したとき、第２の半導体層１５に非弾性変形（結晶の破壊）が起こるからである。
【００３５】
上記理由により、１回目の熱処理温度を３００〜４５０℃としている。このため、熱処理によりＧａＰ基板１及びＧａＡｓ基板１２、及び第１の半導体層１４と第２の半導体層１５の接着界面に転位及びクラックが発生することを回避できる。
【００３６】
第１の実施形態によれば、第１の半導体層１４と第２の半導体層１５とを張り合わせ、３００〜４５０℃で１回目の熱処理によりこれら半導体層を相互に接着し、この後ＧａＡｓ基板１２を除去し、７００〜８００℃で２回目の熱処理をしている。このように、１回目の熱処理は低温であるため、第１の半導体層１４と第２の半導体層１５の間に発生する応力を低減できる。また、予めＧａＡｓ基板１２を除去しているため、２回目の熱処理をする際、第２の半導体層１５、及び各半導体層３〜９、１３、１６、１７に発生する応力を低減できる。したがって、ＧａＰ基板１、及び第１の半導体層１４と第２の半導体層１５の接着界面に転位及びクラックが発生することを回避できる。このため、ＧａＰ基板を使用し、高輝度な半導体発光素子を形成しつつ、パッケージング等の工程で第１接着層と第２接着層が剥離したり、半導体チップが破損したりする問題を回避できる。また、発光層７にダメージが発生することを防止できるため、素子の光出力を向上することができる。
【００３７】
また、高温で２回目の熱処理をしているため、第１接着層３、第２接着層２間で十分な接着強度を得られ、且つ良好なオーミック接触を得られる。したがって、素子の動作電圧を低く抑えることができる。
【００３８】
尚、２回目の熱処理に先立ち、ＧａＡｓ基板１２を全て除去する工程とした。しかし、ＧａＡｓ基板１２の一部を例えば１μｍ程度残しておくことによって、後述する熱処理工程のとき、コンタクト層９乃至第２接着層２の各半導体層に対する熱の影響を遮断することができる。
【００３９】
（第２の実施形態）
図６は本発明の第２の実施形態を示す断面図である。第２の実施形態は、第１の実施形態を適用し、Ｓｉ基板上にＧａＡｓ系材料、及びＩｎＧａＰによるバイポーラトランジスタを形成している。すなわち、図６に示すように、Ｓｉ基板２１上の全面に例えば０．５μｍの厚さのｎ−ＧａＡｓによるサブコレクタ層２２が形成されている。このサブコレクタ層２２上に厚さが例えば０．４μｍのｎ−ＧａＡｓによるコレクタ層２３及び例えば例えばＡｕ系金属によるコレクタ電極２４が相互に離間して設けられている。
【００４０】
前記コレクタ層２３上の全面に厚さが例えば０．０５μｍのｐ−ＧａＡｓによるベース層２５が形成されている。さらに、このベース層２５上に厚さが例えば０．０３μｍのｎ−ＩｎＧａＰによるエミッタ層２６及び例えばＡｕ系金属によるベース電極２７が相互に離間して設けられている。
【００４１】
前記エミッタ層２６上に厚さが例えば０．２μｍのｎ−ＧａＡｓによる第１コンタクト層２８が形成されている。この第１コンタクト層２８上の一部に厚さが例えば０．０５μｍのｎ−ＩｎＧａＡｓによる第２コンタクト層２９を介して例えばＡｕ系金属によるエミッタ電極３０が設けられている。
【００４２】
図７乃至図９は、上記構成の半導体素子の製造方法を示しており、図７乃至図９において図６と同一部分は同一符号を付す。以下、図７乃至図９を参照して製造方法を説明する。
【００４３】
図７に示すように、ＧａＡｓ基板１２上に第２コンタクト層２９、第１コンタクト層２８、エミッタ層２６、ベース層２５、コレクタ層２３、サブコレクタ層２２がＭＯＣＶＤにより順次エピタキシャル成長し、形成される。尚、ＭＯＣＶＤの条件、材料は第１の実施形態と同様である。また、ベース層２５には不純物として炭素が注入され、その材料として例えば４臭化炭素（ＣＢｒ４）が用いられる。サブコレクタ層２２、コレクタ層２３、エミッタ層２６、第１コンタクト層２８、第２コンタクト層２９には材料としてシランを使用し、シリコンが注入される。
【００４４】
次に、図８に示すようにサブコレクタ層２２上にＳｉ基板２１を室温で貼り合わせた後、不活性ガス雰囲気中で約３００〜５００℃、好ましくは約４００℃で１回目の熱処理をする。こうすることにより、サブコレクタ層２２とＳｉ基板２１とが接着される。
【００４５】
次に、図９に示すようにＧａＡｓ基板１２を機械的研磨またはエッチングにより除去する。このとき、１回目の熱処理によりサブコレクタ層２２とＳｉ基板２１とが接着されているため、ＧａＡｓ基板１２を除去する際、サブコレクタ層２２とＳｉ基板２１が接着界面で剥離することを回避できる。この後、不活性ガス雰囲気内で、約５００〜９００℃、好ましくは約７７０℃で２回目の熱処理をする。
【００４６】
この後、図６に示すように、各半導体層２３、２５、２６、２８、２９がフォトリソグラフィ工程により加工され、各電極２４、２７、３０が形成される。
【００４７】
第２の実施形態によれば、３００〜５００℃で１回目の熱処理によりサブコレクタ層２２とＳｉ基板２１とを接着し、この後ＧａＡｓ基板１２を除去し、５００〜９００℃で２回目の熱処理をしている。このため、Ｓｉ基板２１及びサブコレクタ層２２に転位及びクラックが発生することなく、Ｓｉ基板２１上にＧａＡｓを使用した半導体素子を形成できる。したがって、１つのＳｉ基板上にＳｉを材料とした従来の半導体素子とＧａＡｓを使用した半導体素子を形成することができる。
【００４８】
（第３の実施形態）
図１０は本発明の第３の実施形態を示す断面図である。第３の実施形態は、図２と同様、Ｓｉ基板上にＩｎＧａＡｓ系材料、及びＩｎＧａＰによるＭＯＳＦＥＴを形成している。すなわち、図１０に示すように、Ｓｉ基板２１上に厚さが例えば０．５μｍのＧａＡｓによるバッファ層３１が形成されている。このバッファ層３１上に厚さが例えば０．０１５μｍのＩｎＧａＡｓによるチャネル層３２、厚さが例えば０．０３μｍのｎ−ＩｎＧａＰによる電子供給層３３が順次形成されている。
【００４９】
前記電子供給層３３上には厚さが例えば１５μｍのｎ−ＧａＡｓによるコンタクト層３４が両端部に形成されている。一方のコンタクト層３４上には例えばＡｕ系金属によるソース電極３５が形成され、他方のコンタクト層３４上には例えばＡｕ系金属によるドレイン電極３６が形成されている。また、前記電子供給層３３上の、ソース電極３５とドレイン電極３６との間には、各電極３５、３６と離間して例えばＡｕ系金属によるゲート電極３７が設けられている。
【００５０】
図１１乃至図１３は、上記構成の半導体素子の製造方法を示しており、図１１乃至図１３において、図１０と同一部分には同一符号を付す。以下、図１１乃至図１３を参照して製造方法を説明する。
【００５１】
図１１に示すように、ＧａＡｓ基板１２上にコンタクト層３４、電子供給層３３、チャネル層３２、バッファ層３１がＭＯＣＶＤにより順次エピタキシャル成長し、形成される。尚、ＭＯＣＶＤの際の条件、材料は第１の実施形態と同様である。また、電子供給層３３及びコンタクト層３４には原料として例えばシランを用い、シリコンを注入する。
【００５２】
次に、図１２に示すようにバッファ層３１上にＳｉ基板２１を室温で貼り合わせた後、不活性ガス雰囲気中で、約３００〜５００℃、好ましくは約４００℃で１回目の熱処理をする。こうすることにより、バッファ層３１とＳｉ基板２１とが接着される。
【００５３】
次に、図１３に示すようにＧａＡｓ基板１２を機械的研磨またはエッチングにより除去する。このとき、１回目の熱処理によりバッファ層３１とＳｉ基板２１とが接着されているため、ＧａＡｓ基板１２を除去する際、バッファ層３１とＳｉ基板とが接着界面で剥離することを回避できる。この後、不活性ガス雰囲気内で、約５００〜９００℃、好ましくは約７７０℃の高温で２回目の熱処理をする。
【００５４】
この後、図１０に示すように、各コンタクト層３４がフォトリソグラフィ工程により形成され、続いて各電極３５〜３７が形成される。
【００５５】
第３の実施形態によれば、第２の実施形態と同様の効果を得られる。
【００５６】
（第４の実施形態）
図１４は本発明に係る半導体素子の第４の実施形態を示す断面図である。第４の実施形態は半導体発光素子であり、ＧａＮ系材料により活性層を構成している。図１４において、４１は厚さが例えば２５０μｍのｎ型のＳｉＣ基板である。このＳｉＣ基板４１上に例えば厚さが５．０μｍのｎ−ＧａＮによる接着層４２、厚さが例えば０．４μｍのｎ−ＡｌＧａＮによるｎ−クラッド層４３、厚さが例えば０．２μｍのｎ−ＧａＮによるｎ−ガイド層４４が形成されている。このｎ−ガイド層４４上には、多重量子井戸構造の活性層４５が形成されている。この活性層４５は図１５に示すように、例えば層の厚さが５ｎｍ、Ｉｎ含有率が１５％のＩｎＧａＮ層４５ａと、層の厚さが８ｎｍ、Ｉｎ含有率が２．５％のＩｎＧａＮ層４５ｂを交互に堆積することにより形成される。堆積される層数は、例えばＩｎＧａＡｌＰ層４５ａが１１層、ＩｎＧａＡｌＰ層４５ｂが１０層である。
【００５７】
前記活性層４５上には厚さが例えば０．２μｍのｐ−ＧａＮによるｐ−ガイド層４６、厚さが例えば０．４μｍのｐ−ＡｌＧａＮによるｐ−クラッド層４７、厚さが例えば０．１μｍのｐ−ＧａＮによるコンタクト層４８が順次形成されている。
【００５８】
前記コンタクト層４８上には例えばＡｕＮｉ系の表面電極５５が設けられており、前記ＳｉＣ基板４１上には例えばＡｕＮｉ系の裏面電極５６が設けられている。
【００５９】
図１６乃至図１９は上記構成の半導体素子の製造方法を示しており、図１６乃至図１９において、図１４と同一部分には同一符号を付す。以下、図１６乃至図１９を参照して製造方法を説明する。
【００６０】
図１６において、４９は例えば厚さが２５０μｍのサファイア基板である。このサファイア基板４９上に厚さが例えば０．０５μｍのＡｌＮによるバッファ層５０を約５００℃のＭＯＣＶＤにより形成する。このバッファ層５０上に接着層４２を約１０００℃のＭＯＣＶＤにより形成する。尚、図１６乃至１８に示す符号５１については、第５の実施形態で説明する。
【００６１】
次に、図１７に示すように接着層４２上にＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰囲気中で、約５００〜６００℃、好ましくは約４００℃で１回目の熱処理をする。こうすることにより、接着層４２とＳｉＣ基板４１とが接着される。
【００６２】
続いて、図１８に示すように、サファイア基板４９を機械的研磨により除去する。このとき、１回目の熱処理により接着層４２とＳｉＣ基板４１とが接着されているため、サファイア基板４９を除去する際、接着層４２とＳｉＣ基板４１とが接着界面で剥離することを回避できる。次に、不活性ガス雰囲気中で、約７００〜８００℃で２回目の熱処理をする。
【００６３】
この後、バッファ層５０を除去し、図１９に示すように、接着層４２上にｎ−クラッド層４３、ｎ−ガイド層４４、活性層４５、ｐ−ガイド層４６、ｐ−クラッド層４７、コンタクト層４８が順次形成される。
【００６４】
次に、図１４に示すように、表面電極５５、裏面電極５６が形成される。
【００６５】
第４の実施形態によれば、５００〜６００℃で１回目の熱処理により接着層４２とＳｉＣ基板４１とを接着し、この後サファイア基板４９及びバッファ層５０を除去し、７００〜８００℃で２回目の熱処理をしている。このため、ＳｉＣ基板４１及び接着層４２に発生する応力を低減し、転位及びクラックが発生することを回避できる。さらに、アモルファスバッファ層を介さずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子を形成できる。よって、発光素子の動作電圧を低減できる。
【００６６】
（第５の実施形態）
第５の実施形態は第４の実施形態の変形例である。すなわち、半導体素子の構造については第４の実施形態と同様であり、製造方法のみが異なる。このため、素子構造についての説明は省略し、以下、図１６乃至図１９を参照して製造方法について説明する。
【００６７】
図１６に示すように、サファイア基板４９上に厚さが例えば０．１μｍのＺｎＯバッファ層５１を高周波スパッタリングにより形成する。このとき、原料（ターゲット）として焼結されたＺｎＯを用いる。次に、バッファ層５１上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）またはＭＯＣＶＤにより、約１０００℃で厚さが例えば５〜３０μｍのｎ−ＧａＮによる接着層４２を形成する。ＨＶＰＥの際、原料として例えばＧａ（ガリウム）、ＨＣｌ（塩化水素ガス）、ＮＨ４（アンモニアガス）を用い、キャリアガスとして窒素を用い、不純物としてシランを用いる。
【００６８】
次に、図１７に示すように接着層４２上にＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰囲気中で、約５００〜６００℃で１回目の熱処理をする。
【００６９】
続いて、図１８に示すように、サファイア基板４９を機械的研磨及びエッチングにより除去する。この後、不活性ガス雰囲気中で、約７００〜８００℃で２回目の熱処理をし、続いてバッファ層５１が除去される。この後の工程については、第４の実施形態と同じであるため、説明は省略する。
【００７０】
上記第５の実施形態によれば、第４の実施形態と同様の効果を得られる。すなわち、ＳｉＣ基板４１及び接着層４２に転位及びクラックが発生することなく、アモルファスバッファ層を介さずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子を形成できる。
【００７１】
（第６の実施形態）
第６の実施形態は第４の実施形態の変形例である。すなわち、半導体素子の構造については第４の実施形態と同様であり、製造方法のみが異なる。このため、素子構造についての説明は省略し、以下、図２０乃至図２３を参照して製造方法について説明する。
【００７２】
図２０に示すように、サファイア基板４９上に厚さが例えば０．０５μｍのＡｌＮによるバッファ層５２を約５００℃のＭＯＣＶＤにより形成し、このバッファ層５２上に厚さが例えば２μｍのｎ−ＧａＮによるバッファ層５３を約１０００℃のＭＯＣＶＤにより形成する。次に、バッファ層５３上にＳｉＯ２によるストライプ層５４を形成する。
【００７３】
図２１はストライプ層５４を上面から見た平面図である。図２１において、５４ａはＳｉＯ２によるストライプである。各ストライプの幅は例えば３μｍであり、高さは例えば０．１μｍであり、各ストライプ相互の間隔は例えば９μｍである。このストライプ層５４は、例えばスパッタリングによりバッファ層５３上の全面にＳｉＯ２層を形成し、この後、所定のパターンを用い、リソグラフィ工程により形成される。
【００７４】
続いて、図２０に示すように、厚さが例えば５〜３０μｍのｎ−ＧａＮ接着層４２を約１０００℃のＭＯＣＶＤまたはＨＶＰＥにより形成する。
【００７５】
次に、図２２に示すように接着層４２上にＳｉＣ基板４１を室温で貼り合わせた後、不活性ガス雰囲気中において、約５００〜６００℃で１回目の熱処理をする。
【００７６】
続いて、図２３に示すように、サファイア基板４９、バッファ層５２、５３、ストライプ層５４を機械的研磨及びエッチングにより除去する。この後、不活性ガス雰囲気中において、約７００〜８００℃で２回目の熱処理をする。この後の工程については、第４の実施形態と同じであるため、説明は省略する。
【００７７】
上記第６の実施形態によれば、第４の実施形態と同様の効果を得られる。すなわち、ＳｉＣ基板４１及び接着層４２に転位及びクラックが発生することなく、アモルファスバッファ層を介さずに、ＳｉＣ基板２１上にＧａＮを使用した半導体素子を形成できる。
【００７８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７９】
【発明の効果】
以上、詳述したように本発明によれば、基板上にこの基板と格子定数の異なる半導体層を形成し、熱処理により発生する応力を低減できる半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図２】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図３】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図４】本発明に係る半導体素子の第１の実施形態の製造方法を示す図。
【図５】ＧａＰ半導体層に対する熱処理温度とＸＲＤによる半値幅との関係を示す図。
【図６】本発明に係る半導体素子の第２の実施形態を示す図。
【図７】図６に示す半導体素子の製造方法を示す図。
【図８】図６に示す半導体素子の製造方法を示す図。
【図９】図６に示す半導体素子の製造方法を示す図。
【図１０】本発明に係る半導体素子の第３の実施形態を示す図。
【図１１】図１０に示す半導体素子の製造方法を示す図。
【図１２】図１０に示す半導体素子の製造方法を示す図。
【図１３】図１０に示す半導体素子の製造方法を示す図。
【図１４】本発明に係る半導体素子の第４、第５の実施形態を示す図。
【図１５】図１４に示す半導体素子の多重量子井戸構造の活性層を示す図。
【図１６】図１４に示す半導体素子の製造方法を示す図。
【図１７】図１４に示す半導体素子の製造方法を示す図。
【図１８】図１４に示す半導体素子の製造方法を示す図。
【図１９】図１４に示す半導体素子の製造方法を示す図。
【図２０】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２１】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２２】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２３】本発明に係る半導体素子の第６の実施形態の製造方法を示す図。
【図２４】従来の半導体素子の構造を示す図。
【図２５】従来の半導体素子の製造方法を示す図。
【図２６】従来の半導体素子の製造方法を示す図。
【符号の説明】
１…ｐ型ＧａＰ基板、
２…第２接着層、
３…第１接着層、
４…ｐ−クラッド層、
５…活性層、
６…ｎ−クラッド層、
７…発光層、
８…電流拡散層、
９…コンタクト層、
１０…表面細線電極、
１１…裏面電極、
１２…ＧａＡｓ基板、
１３…バッファ層、
１４…第１の半導体層、
１５…第２の半導体層、
１６…電流ブロック層、
１７…カバー層。
Claims (5)
- 半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、
前記半導体層上に第２の半導体層を配置する工程と、
前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、
前記半導体基板を除去する工程と、
前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程と
を具備し、
前記半導体基板はＧａＡｓ基板であって、
前記第１の半導体層は前記ＧａＡｓ基板上に形成されたバッファ層と、このバッファ層上に形成されたコンタクト層と、このコンタクト層上に形成された電流拡散層と、この電流拡散層上に形成された第１のクラッド層と、この第１のクラッド層上に形成された活性層と、この活性層上に形成された第２のクラッド層と、この第２クラッド層上に形成された第１の接着層とを有しており、
前記第２の半導体層はＧａＰ基板と、このＧａＰ基板上に形成された第２の接着層とを有しており、
前記第１の温度は３００〜４５０℃であり、前記第２の温度は７００〜８００℃である、
ことを特徴とする半導体素子の製造方法。 - 半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、
前記半導体層上に第２の半導体層を配置する工程と、
前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、
前記半導体基板を除去する工程と、
前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程と
を具備し、
前記半導体基板はＧａＡｓ基板であって、
前記第１の半導体層は前記ＧａＡｓ基板上に形成された第２のコンタクト層とこの第２のコンタクト層上に形成された第１のコンタクト層と、この第１のコンタクト層上に形成されたエミッタ層と、このエミッタ層上に形成されたベース層と、このベース層上に形成されたコレクタ層と、このコレクタ層上に形成されたサブコレクタ層とを有しており、
前記第２の半導体層はＳｉ基板であって、
前記第１の温度は３００〜５００℃の範囲内であり、前記第２の温度は５００〜９００℃の範囲内である、
ことを特徴とする半導体素子の製造方法。 - 半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、
前記半導体層上に第２の半導体層を配置する工程と、
前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、
前記半導体基板を除去する工程と、
前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程と
を具備し、
前記半導体基板はＧａＡｓ基板であって、
前記第１の半導体層は前記ＧａＡｓ基板上に形成されたコンタクト層と、このコンタクト層上に形成された電子供給層と、この電子供給層上に形成されたチャネル層と、このチャネル層上に形成されたバッファ層とを有しており、
前記第２の半導体層はＳｉ基板であって、
前記第１の温度は３００〜５００℃の範囲内であり、前記第２の温度は５００〜９００℃の範囲内である、
ことを特徴とする半導体素子の製造方法。 - 半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、
前記半導体層上に第２の半導体層を配置する工程と、
前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、
前記半導体基板を除去する工程と、
前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程と
を具備し、
前記半導体基板はサファイア基板であって、
前記第１の半導体層は前記サファイア基板上に形成されたバッファ層と、このバッファ層上に形成された接着層とを有しており、
前記第２の半導体層はＳｉＣ基板であって、
前記第１の温度は５００〜６００℃の範囲内であり、前記第２の温度は７００〜８００℃の範囲内である、
ことを特徴とする半導体素子の製造方法。 - 半導体層基板上に少なくとも１つの半導体層を含む第１の半導体層を形成する工程と、
前記半導体層上に第２の半導体層を配置する工程と、
前記半導体基板、第１の半導体層、第２の半導体層を第１の温度で熱処理する工程と、
前記半導体基板を除去する工程と、
前記第１の半導体層及び第２の半導体層を前記第１の温度より高い第２の温度で熱処理する工程と
を具備し、
前記半導体基板はサファイア基板上に形成された前記第１のバッファ層と、この第１のバッファ層上に形成された第２のバッファ層と、この第２のバッファ層上に形成されたストライプ層とを有しており、
前記第１の半導体層は前記ストライプ層上に形成された接着層であって、
前記第２の半導体層はＳｉＣ基板であって、
前記第１の温度は５００〜６００℃の範囲内であり、前記第２の温度は７００〜８００℃の範囲内である、
ことを特徴とする半導体素子の製造方法。
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