JP2002270651A - 半導体パッケージ用チップ支持基板、その製造方法および半導体装置 - Google Patents
半導体パッケージ用チップ支持基板、その製造方法および半導体装置Info
- Publication number
- JP2002270651A JP2002270651A JP2002040773A JP2002040773A JP2002270651A JP 2002270651 A JP2002270651 A JP 2002270651A JP 2002040773 A JP2002040773 A JP 2002040773A JP 2002040773 A JP2002040773 A JP 2002040773A JP 2002270651 A JP2002270651 A JP 2002270651A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- etching
- semiconductor package
- support substrate
- supporting substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 半導体パッケージ用チップ支持基板の外部接
続端子用穴加工を化学的に形成することにより、多数の
穴加工を同時に迅速に行い低価格で実現する。 【解決手段】 １８μｍ厚銅はくに２５μｍの絶縁層と
感光層を有するフィルムをラミネータで圧着する。感光
層を焼付し現像で穴加工を施しこれをエッチングレジス
トとして絶縁層をエッチングして穴を形成する。感光層
を剥離後この絶縁層をそのまま支持基板として銅箔に回
路を形成し半導体パッケージ用チップ支持基板が得られ
る。
続端子用穴加工を化学的に形成することにより、多数の
穴加工を同時に迅速に行い低価格で実現する。 【解決手段】 １８μｍ厚銅はくに２５μｍの絶縁層と
感光層を有するフィルムをラミネータで圧着する。感光
層を焼付し現像で穴加工を施しこれをエッチングレジス
トとして絶縁層をエッチングして穴を形成する。感光層
を剥離後この絶縁層をそのまま支持基板として銅箔に回
路を形成し半導体パッケージ用チップ支持基板が得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
用チップ支持基板、その製造法及び半導体装置に関す
る。
用チップ支持基板、その製造法及び半導体装置に関す
る。
【０００２】
【従来の技術】半導体の集積度が向上するに従い、入出
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）
が代表的である。これを多端子化する場合は、端子ピッ
チを縮小することが必要であるが、０．５ｍｍピッチ以
下の領域では、配線板との接続に高度な技術が必要にな
る。後者のアレイタイプは比較的大きなピッチで端子配
列が可能なため、多ピン化に適している。従来、アレイ
タイプは接続ピンを有するＰＧＡ（ＰｉｎＧｒｉｄ Ａ
ｒｒａｙ）が一般的であるが、配線板との接続は挿入型
となり、表面実装には適していない。このため、表面実
装可能なＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と称
するパッケージが開発されている。
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）
が代表的である。これを多端子化する場合は、端子ピッ
チを縮小することが必要であるが、０．５ｍｍピッチ以
下の領域では、配線板との接続に高度な技術が必要にな
る。後者のアレイタイプは比較的大きなピッチで端子配
列が可能なため、多ピン化に適している。従来、アレイ
タイプは接続ピンを有するＰＧＡ（ＰｉｎＧｒｉｄ Ａ
ｒｒａｙ）が一般的であるが、配線板との接続は挿入型
となり、表面実装には適していない。このため、表面実
装可能なＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と称
するパッケージが開発されている。
【０００３】一方、電子機器の小型化に伴って、パッケ
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ（ＣＳ
Ｐ； Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案され
ている。これは、半導体チップの周辺部でなく、実装領
域内に外部配線基板との接続部を有するパッケージであ
る。具体例としては、バンプ付きポリイミドフィルムを
半導体チップの表面に接着し、チップと金リード線によ
り電気的接続を図った後、エポキシ樹脂などをポッティ
ングして封止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩＡ
ＬＳ ＆ ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．１４
０，ｐ１８−１９）や、仮基板上に半導体チップ及び外
部配線基板との接続部に相当する位置に金属バンプを形
成し、半導体チップをフェースダウンボンディング後、
仮基板上でトランスファーモールドしたもの（Ｓｍａｌ
ｌｅｓｔ Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ Ｐａｃｋａｇ
ｅ ＣＳＰ； ＴｈｅＳｅｃｏｎｄ ＶＬＳＩ Ｐａｃｋａ
ｇｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｆ Ｊａｐａｎ，ｐ４６
−５０，１９９４）などがある。
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ（ＣＳ
Ｐ； Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案され
ている。これは、半導体チップの周辺部でなく、実装領
域内に外部配線基板との接続部を有するパッケージであ
る。具体例としては、バンプ付きポリイミドフィルムを
半導体チップの表面に接着し、チップと金リード線によ
り電気的接続を図った後、エポキシ樹脂などをポッティ
ングして封止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩＡ
ＬＳ ＆ ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．１４
０，ｐ１８−１９）や、仮基板上に半導体チップ及び外
部配線基板との接続部に相当する位置に金属バンプを形
成し、半導体チップをフェースダウンボンディング後、
仮基板上でトランスファーモールドしたもの（Ｓｍａｌ
ｌｅｓｔ Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ Ｐａｃｋａｇ
ｅ ＣＳＰ； ＴｈｅＳｅｃｏｎｄ ＶＬＳＩ Ｐａｃｋａ
ｇｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｆ Ｊａｐａｎ，ｐ４６
−５０，１９９４）などがある。
【０００４】
【発明が解決しようとする課題】従来より製造されてい
るＣＳＰの場合、支持基板の穴加工は一般的にドリル加
工、パンチング加工およびレーザ加工など機械的に行う
のが一般的であった。このため、機械的な穴加工工程お
よび穴加工後の材料の貼り合せ工程が必要となり余分な
費用が発生していた。一方、支持基板を化学的に穴加工
する方法として穴加工しようとする支持基板表面に配線
回路と異なる銅はくを積層または圧着し、この銅箔に穴
を施した後支持基板を化学的に処理する方法があるが、
あらかじめ銅箔に穴を施す工程が必要であった。このよ
うに各種提案されているＣＳＰのなかでポリイミドフィ
ルム基板を用いたＣＳＰは信頼性とコストを両立できる
ものとして期待されている。しかしながら、ポリイミド
フィルム基板に外部接続用はんだボール搭載穴を穴明け
する工程は、穴数が多いために問題がある。パンチング
では金型が高価であり寿命が短い。また、ドリルやレー
ザでは加工時間が長くなる。したがって、低コスト化可
能な生産性のよい穴明けが重要な課題である。本発明は
低価格の小型半導体パッケージ用チップ支持基板および
これを用いたパッケージを提供するものである。
るＣＳＰの場合、支持基板の穴加工は一般的にドリル加
工、パンチング加工およびレーザ加工など機械的に行う
のが一般的であった。このため、機械的な穴加工工程お
よび穴加工後の材料の貼り合せ工程が必要となり余分な
費用が発生していた。一方、支持基板を化学的に穴加工
する方法として穴加工しようとする支持基板表面に配線
回路と異なる銅はくを積層または圧着し、この銅箔に穴
を施した後支持基板を化学的に処理する方法があるが、
あらかじめ銅箔に穴を施す工程が必要であった。このよ
うに各種提案されているＣＳＰのなかでポリイミドフィ
ルム基板を用いたＣＳＰは信頼性とコストを両立できる
ものとして期待されている。しかしながら、ポリイミド
フィルム基板に外部接続用はんだボール搭載穴を穴明け
する工程は、穴数が多いために問題がある。パンチング
では金型が高価であり寿命が短い。また、ドリルやレー
ザでは加工時間が長くなる。したがって、低コスト化可
能な生産性のよい穴明けが重要な課題である。本発明は
低価格の小型半導体パッケージ用チップ支持基板および
これを用いたパッケージを提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体パッケー
ジ用チップ支持基板は、絶縁性支持基板の一表面に半導
体チップ電極と接続するインナー接続部及び外部接続端
子と導通するアウター接続部を有する配線が形成されて
おり、前記絶縁性支持基板の前記配線のアウター接続部
の箇所に開口が設けられており、前記開口はエッチング
で形成されたものであることを特徴とする。
ジ用チップ支持基板は、絶縁性支持基板の一表面に半導
体チップ電極と接続するインナー接続部及び外部接続端
子と導通するアウター接続部を有する配線が形成されて
おり、前記絶縁性支持基板の前記配線のアウター接続部
の箇所に開口が設けられており、前記開口はエッチング
で形成されたものであることを特徴とする。
【０００６】本発明の半導体パッケージ用チップ支持基
板の製造法は、金属箔に絶縁性樹脂層と感光性樹脂層を
この順に形成する工程Ａ、感光性樹脂層を露光・現像し
て所定の開口部を有するエッチングレジストを形成する
工程Ｂ、前記エッチングレジスト開口部の絶縁性樹脂層
をエッチングする工程Ｃ、金属箔をエッチングし配線を
形成する工程Ｄを備えるものである。具体的には、 工程Ａ→工程Ｂ→工程Ｃ→工程Ｄを順に行う工程、 工程Ａ→工程Ｄ→工程Ｂ→工程Ｃを順に行う工程、 工程Ａ→工程Ｂ→工程Ｄ→工程Ｃを順に行う工程 のいずれかを含む方法により半導体パッケージ用チップ
支持基板を製造することができる。金属箔に絶縁性樹脂
層と感光性樹脂層を備えるフィルムを圧着することが好
ましい。
板の製造法は、金属箔に絶縁性樹脂層と感光性樹脂層を
この順に形成する工程Ａ、感光性樹脂層を露光・現像し
て所定の開口部を有するエッチングレジストを形成する
工程Ｂ、前記エッチングレジスト開口部の絶縁性樹脂層
をエッチングする工程Ｃ、金属箔をエッチングし配線を
形成する工程Ｄを備えるものである。具体的には、 工程Ａ→工程Ｂ→工程Ｃ→工程Ｄを順に行う工程、 工程Ａ→工程Ｄ→工程Ｂ→工程Ｃを順に行う工程、 工程Ａ→工程Ｂ→工程Ｄ→工程Ｃを順に行う工程 のいずれかを含む方法により半導体パッケージ用チップ
支持基板を製造することができる。金属箔に絶縁性樹脂
層と感光性樹脂層を備えるフィルムを圧着することが好
ましい。
【０００７】また本発明の半導体パッケージ用チップ支
持基板の製造法は、金属箔に感光性樹脂層を形成する工
程Ａ’、感光性樹脂層を露光・現像して所定の開口を形
成する工程Ｂ’、金属箔をエッチングし配線を形成する
工程Ｃ’を備えるものであり、具体的には、 工程Ａ’→工程Ｂ’→工程Ｃ’を順に行う工程、 工程Ａ’→工程Ｃ’→工程Ｂ’を順に行う工程 のいずれかを含む方法により半導体パッケージ用チップ
支持基板を製造することができる。
持基板の製造法は、金属箔に感光性樹脂層を形成する工
程Ａ’、感光性樹脂層を露光・現像して所定の開口を形
成する工程Ｂ’、金属箔をエッチングし配線を形成する
工程Ｃ’を備えるものであり、具体的には、 工程Ａ’→工程Ｂ’→工程Ｃ’を順に行う工程、 工程Ａ’→工程Ｃ’→工程Ｂ’を順に行う工程 のいずれかを含む方法により半導体パッケージ用チップ
支持基板を製造することができる。
【０００８】また本発明の半導パッケージ用チップ支持
基板は、絶縁性支持基板の一表面には複数組の配線が形
成されており、前記配線は少なくとも半導体チップ電極
と接続するインナー接続部及び半導体チップ搭載領域部
を有すものであり、前記絶縁性支持基板には、前記絶縁
性支持基板の前記配線が形成されている箇所であって前
記インナー接続部と導通するアウター接続部が設けらる
箇所に、開口が設けられており、前記開口はエッチング
で形成したことを特徴とする。
基板は、絶縁性支持基板の一表面には複数組の配線が形
成されており、前記配線は少なくとも半導体チップ電極
と接続するインナー接続部及び半導体チップ搭載領域部
を有すものであり、前記絶縁性支持基板には、前記絶縁
性支持基板の前記配線が形成されている箇所であって前
記インナー接続部と導通するアウター接続部が設けらる
箇所に、開口が設けられており、前記開口はエッチング
で形成したことを特徴とする。
【０００９】以上のように本発明は、半導体パッケージ
用チップ支持基板において、支持基板の穴を焼付・現像
・樹脂エッチング等化学的に形成しドリル等機械的な方
法で行わないことを特徴とし、従来技術の問題点を解決
しようとするものである。
用チップ支持基板において、支持基板の穴を焼付・現像
・樹脂エッチング等化学的に形成しドリル等機械的な方
法で行わないことを特徴とし、従来技術の問題点を解決
しようとするものである。
【００１０】
【発明の実施の形態】本発明の半導体パッケージ用チッ
プ支持基板は、所定の厚さの金属箔に感光層と絶縁層の
２層構造を持つフィルムを圧着し、感光層に必要な穴加
工を施しこれをエッチングレジストとして絶縁層に穴を
形成した後、絶縁層をそのまま保持基板とする半導体パ
ッケージ用チップ支持基板である。また金属箔に必要な
導体回路を形成した後、感光層に必要な穴加工を施しこ
れをエッチングレジストとして絶縁層に穴を形成した
後、絶縁層をそのまま支持基板とすることも出来る。ま
た本発明の半導体パッケージ用チップ支持基板は、所定
の厚さの金属箔に感光性樹脂を塗工または感光性フィル
ムを圧着し、感光性樹脂に必要な穴を形成した後、感光
性樹脂をそのまま保持基板とする、または金属箔に必要
な導体回路を形成した後感光性樹脂に必要な穴を形成
し、感光性樹脂をそのまま支持基板とすることにより製
造することが出来る。
プ支持基板は、所定の厚さの金属箔に感光層と絶縁層の
２層構造を持つフィルムを圧着し、感光層に必要な穴加
工を施しこれをエッチングレジストとして絶縁層に穴を
形成した後、絶縁層をそのまま保持基板とする半導体パ
ッケージ用チップ支持基板である。また金属箔に必要な
導体回路を形成した後、感光層に必要な穴加工を施しこ
れをエッチングレジストとして絶縁層に穴を形成した
後、絶縁層をそのまま支持基板とすることも出来る。ま
た本発明の半導体パッケージ用チップ支持基板は、所定
の厚さの金属箔に感光性樹脂を塗工または感光性フィル
ムを圧着し、感光性樹脂に必要な穴を形成した後、感光
性樹脂をそのまま保持基板とする、または金属箔に必要
な導体回路を形成した後感光性樹脂に必要な穴を形成
し、感光性樹脂をそのまま支持基板とすることにより製
造することが出来る。
【００１１】絶縁性支持基板としては、ポリイミドが好
適であり、カプトン（東レデュポン（株）製商品名）、
アピカル（鐘淵化学（株）製商品名）、ユーピレックス
（宇部興産（株）製商品名）、エスパネックス（新日鉄
化学（株）製商品名）、カバーレイフィルムＳＦＰ（新
日鉄化学（株）製商品名））等が使用できる。絶縁性支
持基板の一表面に複数組の配線を形成すには、銅箔をエ
ッチングする方法、所定の箇所に銅めっきをする方法、
それらを併用する方法等が使用できる。絶縁性支持基板
に外部接続部、貫通穴などの開口を設けるにはエッチン
グ法を用いる。エッチング液としては、有機アルカリ系
が望ましく、その他ヒドラジン系等を用いることが出来
る。インナー接続部と導通するアウター接続部は、絶縁
性支持基板開口部にハンダボール、めっき等によりバン
プ等を形成することにより作成することができる。これ
は外部の基板等に接続される。
適であり、カプトン（東レデュポン（株）製商品名）、
アピカル（鐘淵化学（株）製商品名）、ユーピレックス
（宇部興産（株）製商品名）、エスパネックス（新日鉄
化学（株）製商品名）、カバーレイフィルムＳＦＰ（新
日鉄化学（株）製商品名））等が使用できる。絶縁性支
持基板の一表面に複数組の配線を形成すには、銅箔をエ
ッチングする方法、所定の箇所に銅めっきをする方法、
それらを併用する方法等が使用できる。絶縁性支持基板
に外部接続部、貫通穴などの開口を設けるにはエッチン
グ法を用いる。エッチング液としては、有機アルカリ系
が望ましく、その他ヒドラジン系等を用いることが出来
る。インナー接続部と導通するアウター接続部は、絶縁
性支持基板開口部にハンダボール、めっき等によりバン
プ等を形成することにより作成することができる。これ
は外部の基板等に接続される。
【００１２】本発明の半導体パッケージ用チップ支持基
板を使用して半導体装置を製造するには、本発明の半導
体パッケージ用チップ支持基板のチップ搭載域に液状ま
たはフィルム状接着剤を用いて半導体チップを接着し、
半導体チップ電極を支持基板のインナー接続部とワイヤ
ーボンディング等により接続する。さらに半導体チップ
の少なくとも半導体チップ電極面を樹脂封止し、アウタ
ー接続部にはんだボールを搭載することにより半導体装
置を製造することが出来る。
板を使用して半導体装置を製造するには、本発明の半導
体パッケージ用チップ支持基板のチップ搭載域に液状ま
たはフィルム状接着剤を用いて半導体チップを接着し、
半導体チップ電極を支持基板のインナー接続部とワイヤ
ーボンディング等により接続する。さらに半導体チップ
の少なくとも半導体チップ電極面を樹脂封止し、アウタ
ー接続部にはんだボールを搭載することにより半導体装
置を製造することが出来る。
【００１３】１８μｍ厚銅はくに２５μｍの絶縁層と感
光層を有する新日鉄化学社製フォトカバーレイフィルム
（ＳＦＰ）をラミネータで圧着し、感光層を焼付し現像
で穴加工を施しこれをエッチングレジストとして絶縁層
をエッチングして穴を形成した後、この絶縁層をそのま
ま支持基板として銅はくに回路を形成しＣＳＰ（Ｃｈｉ
ｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）基板を製造することがで
きる。又１８μｍ厚銅はくに日立化成社製感光性ポリア
ミドイミド ソルダレジストを２５μｍの厚みで塗布
し、半硬化させた後パターンを基板に直接焼付し現像で
基板に穴を形成し、ポリアミドイミド ソルダレジスト
をそのまま支持基板として銅はくに回路を形成しＣＳＰ
基板を製造することができる。
光層を有する新日鉄化学社製フォトカバーレイフィルム
（ＳＦＰ）をラミネータで圧着し、感光層を焼付し現像
で穴加工を施しこれをエッチングレジストとして絶縁層
をエッチングして穴を形成した後、この絶縁層をそのま
ま支持基板として銅はくに回路を形成しＣＳＰ（Ｃｈｉ
ｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）基板を製造することがで
きる。又１８μｍ厚銅はくに日立化成社製感光性ポリア
ミドイミド ソルダレジストを２５μｍの厚みで塗布
し、半硬化させた後パターンを基板に直接焼付し現像で
基板に穴を形成し、ポリアミドイミド ソルダレジスト
をそのまま支持基板として銅はくに回路を形成しＣＳＰ
基板を製造することができる。
【００１４】
【実施例】実施例１ 図１により説明する。１８μｍ厚銅箔１に、２５μｍの
絶縁層２と感光層３を有しこの２層構造の両面をＰＥＴ
離型フィルム４で保護したＳＦＰ（新日鉄化学（株）製
商品名）の絶縁層側の離型フィルムを剥がし、絶縁層２
を銅箔１に対面させ通常のドライフィルムラミネート条
件（８０℃ ０．６ｍ／ｍｉｎ ３ｋｇ／ｃｍ2）で銅箔
と張り合わせる（図１（ａ））。直径０．３ｍｍのラン
ドを有する所定のパターンを施したネガ５を真空で密着
し、水銀灯露光機により露光（７０−１５０ｍＪ／ｃｍ
2）する（図１（ｂ））。次にＰＥＴ離型フィルム４を
剥がし、０．２−０．３％乳酸水溶液を用いて現像（常
温２０−４０秒 シャワー）し水洗を行い感光層による
パターン６を形成する（図１（ｃ））。次に１０％Ｎａ
ＯＨ水溶液を用いて絶縁層をアルカリエッチング（液温
４０−５０℃ ２０−４０秒）後直ちに温水４０℃で更
にエッチング（３０−４０秒）する（図１（ｄ））。次
に１０％乳酸水溶液で感光層を剥離（液温３０−４０℃
４０−６０秒）し水洗を行い４０−５０℃の熱風乾燥を
行う。これらのウエットエッチング・剥離の後１３０℃
の熱風オーブンにて１０−１５分、その後１６０℃２
分、２００℃２分間行い最終硬化を２７０℃の熱風オー
ブンで２分間行い絶縁層のパターン形成を完了する（図
１（ｅ））。次にドライフィルム７を両面にラミネート
し（図１（ｆ））、露光・現像により絶縁層のパターン
をテンテングすると共にエッチングにより銅箔面に配線
（インナー接続部及び展開配線）８を形成する。さらに
露出している配線に無電解ニッケルめっき（膜厚５μ
ｍ）無電解金めっき（膜厚０．５μｍ）を順次施す（図
１（ｇ））。次に無銀ペースト（日立化成工業（株）製
商品名ＥＮ−４３２２）を用いて半導体チップを支持
基板の所定の位置に接着し１８０℃１時間のアフタキュ
アを行い無銀ペーストを硬化させる。さらに半導体チッ
プ電極とインナー接続部を金ワイヤでボンデングして電
機的に接続する。この様にして形成したものをトランス
ファモールド金型に装填し半導体封止用エポキシ樹脂
（日立化成工業（株）製商品名ＣＬ−７７００）を用い
て封止する。その後アウター接続部となる開口部にはん
だボールを配置し溶融させレーザ切断により個々のパッ
ケージに分離し半導体装置が得られる。
絶縁層２と感光層３を有しこの２層構造の両面をＰＥＴ
離型フィルム４で保護したＳＦＰ（新日鉄化学（株）製
商品名）の絶縁層側の離型フィルムを剥がし、絶縁層２
を銅箔１に対面させ通常のドライフィルムラミネート条
件（８０℃ ０．６ｍ／ｍｉｎ ３ｋｇ／ｃｍ2）で銅箔
と張り合わせる（図１（ａ））。直径０．３ｍｍのラン
ドを有する所定のパターンを施したネガ５を真空で密着
し、水銀灯露光機により露光（７０−１５０ｍＪ／ｃｍ
2）する（図１（ｂ））。次にＰＥＴ離型フィルム４を
剥がし、０．２−０．３％乳酸水溶液を用いて現像（常
温２０−４０秒 シャワー）し水洗を行い感光層による
パターン６を形成する（図１（ｃ））。次に１０％Ｎａ
ＯＨ水溶液を用いて絶縁層をアルカリエッチング（液温
４０−５０℃ ２０−４０秒）後直ちに温水４０℃で更
にエッチング（３０−４０秒）する（図１（ｄ））。次
に１０％乳酸水溶液で感光層を剥離（液温３０−４０℃
４０−６０秒）し水洗を行い４０−５０℃の熱風乾燥を
行う。これらのウエットエッチング・剥離の後１３０℃
の熱風オーブンにて１０−１５分、その後１６０℃２
分、２００℃２分間行い最終硬化を２７０℃の熱風オー
ブンで２分間行い絶縁層のパターン形成を完了する（図
１（ｅ））。次にドライフィルム７を両面にラミネート
し（図１（ｆ））、露光・現像により絶縁層のパターン
をテンテングすると共にエッチングにより銅箔面に配線
（インナー接続部及び展開配線）８を形成する。さらに
露出している配線に無電解ニッケルめっき（膜厚５μ
ｍ）無電解金めっき（膜厚０．５μｍ）を順次施す（図
１（ｇ））。次に無銀ペースト（日立化成工業（株）製
商品名ＥＮ−４３２２）を用いて半導体チップを支持
基板の所定の位置に接着し１８０℃１時間のアフタキュ
アを行い無銀ペーストを硬化させる。さらに半導体チッ
プ電極とインナー接続部を金ワイヤでボンデングして電
機的に接続する。この様にして形成したものをトランス
ファモールド金型に装填し半導体封止用エポキシ樹脂
（日立化成工業（株）製商品名ＣＬ−７７００）を用い
て封止する。その後アウター接続部となる開口部にはん
だボールを配置し溶融させレーザ切断により個々のパッ
ケージに分離し半導体装置が得られる。
【００１５】実施例２ 絶縁層のパターン形成方法として、銅箔にポリアミドイ
ミド樹脂系感光性液状フォトソルダマスク（日立化成工
業（株）製）を塗布しプリベーク（９０℃１０分）を施
した後直径０．３ｍｍのランドを有する所定のパターン
を施したネガを真空で密着し、メタルハイライトランプ
露光機により露光（１００ｍＪ／ｃｍ2）し、次に０．
５％ＮａＯＨ水溶液を用いて現像（４５℃７５秒）し水
洗後ＵＶ照射（１ｍＪ／ｃｍ2）する。次に後加熱とし
て１７５℃の熱風オーブンにて６０分行うこと以外は、
実施例１と同様にして半導体装置を得た。
ミド樹脂系感光性液状フォトソルダマスク（日立化成工
業（株）製）を塗布しプリベーク（９０℃１０分）を施
した後直径０．３ｍｍのランドを有する所定のパターン
を施したネガを真空で密着し、メタルハイライトランプ
露光機により露光（１００ｍＪ／ｃｍ2）し、次に０．
５％ＮａＯＨ水溶液を用いて現像（４５℃７５秒）し水
洗後ＵＶ照射（１ｍＪ／ｃｍ2）する。次に後加熱とし
て１７５℃の熱風オーブンにて６０分行うこと以外は、
実施例１と同様にして半導体装置を得た。
【００１６】実施例３ 図２により説明する。１８μｍ厚銅箔１に、２５μｍの
絶縁層２と感光層３を有しこの２層構造の両面をＰＥＴ
離型フィルム４で保護したＳＦＰ（新日鉄化学（株）製
商品名）の絶縁層側の離型フィルムを剥がし、絶縁層２
を銅箔１に対面させ通常のドライフィルムラミネート条
件（８０℃ ０．６ｍ／ｍｉｎ ３ｋｇ／ｃｍ2）で銅箔
と張り合わせる（図２（ａ））。次にドライフィルム７
を銅箔面にラミネートし（図２（ｂ））、エッチングレ
ジストパターン９を形成し（図２（ｃ））、エッチング
により銅箔面に配線（インナー接続部及び展開配線）８
を形成する。さらに露出している配線に無電解ニッケル
めっき（膜厚５μｍ）無電解金めっき（膜厚０．５μ
ｍ）を順次施す（図２（ｄ））。直径０．３ｍｍのラン
ドを有する所定のパターンを施したネガ５を真空で密着
し、水銀灯露光機により露光（７０−１５０ｍＪ／ｃｍ
2）し、ＰＥＴ離型フィルム４を剥がし、０．２−０．
３％乳酸水溶液を用いて現像（常温２０−４０秒 シャ
ワー）し水洗を行い感光層によるパターン６を形成する
（図２（ｅ））。次に１０％ＮａＯＨ水溶液を用いて絶
縁層をアルカリエッチング（液温４０−５０℃ ２０−
４０秒）後直ちに温水４０℃で更にエッチング（３０−
４０秒）する（図１（ｆ））。次に１０％乳酸水溶液で
感光層を剥離（液温３０−４０℃ ４０−６０秒）し水
洗を行い４０−５０℃の熱風乾燥を行う。これらのウエ
ットエッチング・剥離の後１３０℃の熱風オーブンにて
１０−１５分、その後１６０℃２分、２００℃２分間行
い最終硬化を２７０℃の熱風オーブンで２分間行い絶縁
層のパターン形成を完了する（図１（ｇ））。以降は実
施例１と同様にして半導体装置を得た。
絶縁層２と感光層３を有しこの２層構造の両面をＰＥＴ
離型フィルム４で保護したＳＦＰ（新日鉄化学（株）製
商品名）の絶縁層側の離型フィルムを剥がし、絶縁層２
を銅箔１に対面させ通常のドライフィルムラミネート条
件（８０℃ ０．６ｍ／ｍｉｎ ３ｋｇ／ｃｍ2）で銅箔
と張り合わせる（図２（ａ））。次にドライフィルム７
を銅箔面にラミネートし（図２（ｂ））、エッチングレ
ジストパターン９を形成し（図２（ｃ））、エッチング
により銅箔面に配線（インナー接続部及び展開配線）８
を形成する。さらに露出している配線に無電解ニッケル
めっき（膜厚５μｍ）無電解金めっき（膜厚０．５μ
ｍ）を順次施す（図２（ｄ））。直径０．３ｍｍのラン
ドを有する所定のパターンを施したネガ５を真空で密着
し、水銀灯露光機により露光（７０−１５０ｍＪ／ｃｍ
2）し、ＰＥＴ離型フィルム４を剥がし、０．２−０．
３％乳酸水溶液を用いて現像（常温２０−４０秒 シャ
ワー）し水洗を行い感光層によるパターン６を形成する
（図２（ｅ））。次に１０％ＮａＯＨ水溶液を用いて絶
縁層をアルカリエッチング（液温４０−５０℃ ２０−
４０秒）後直ちに温水４０℃で更にエッチング（３０−
４０秒）する（図１（ｆ））。次に１０％乳酸水溶液で
感光層を剥離（液温３０−４０℃ ４０−６０秒）し水
洗を行い４０−５０℃の熱風乾燥を行う。これらのウエ
ットエッチング・剥離の後１３０℃の熱風オーブンにて
１０−１５分、その後１６０℃２分、２００℃２分間行
い最終硬化を２７０℃の熱風オーブンで２分間行い絶縁
層のパターン形成を完了する（図１（ｇ））。以降は実
施例１と同様にして半導体装置を得た。
【００１７】実施例４ 図３により説明する。１８μｍ厚銅箔１に、２５μｍの
絶縁層２と感光層３を有しこの２層構造の両面をＰＥＴ
離型フィルム４で保護したＳＦＰ（新日鉄化学（株）製
商品名）の絶縁層側の離型フィルムを剥がし、絶縁層２
を銅箔１に対面させ通常のドライフィルムラミネート条
件（８０℃ ０．６ｍ／ｍｉｎ ３ｋｇ／ｃｍ2）で銅箔
と張り合わせる（図３（ａ））。次にドライフィルム７
を銅箔面にラミネートし（図３（ｂ））、張り合わせネ
ガ（位置合わせ済みの２枚セットのネガ）を使用し両面
にネガを配置し、露光・現像により感光層によるパター
ン６とエッチングレジストパターン９を形成し（図３
（ｃ））、エッチングにより銅箔面に配線（インナー接
続部及び展開配線）８を形成する（図３（ｄ））。１０
％ＮａＯＨ水溶液を用いて絶縁層をアルカリエッチング
（液温４０−５０℃２０−４０秒）後直ちに温水４０℃
で更にエッチング（３０−４０秒）する（図３
（ｅ））。１０％乳酸水溶液でを感光層によるパターン
６とエッチングレジストパターン９を剥離（液温３０−
４０℃ ４０−６０秒）後、１３０℃の熱風オーブンに
て１０−１５分、その後１６０℃２分、２００℃２分間
行い最終硬化を２７０℃の熱風オーブンで２分間行い絶
縁層のパターン形成を完了し、露出している配線に無電
解ニッケルめっき（膜厚５μｍ）無電解金めっき（膜厚
０．５μｍ）を順次施す（図３（ｆ））。以降は実施例
１と同様にして半導体装置を得た。
絶縁層２と感光層３を有しこの２層構造の両面をＰＥＴ
離型フィルム４で保護したＳＦＰ（新日鉄化学（株）製
商品名）の絶縁層側の離型フィルムを剥がし、絶縁層２
を銅箔１に対面させ通常のドライフィルムラミネート条
件（８０℃ ０．６ｍ／ｍｉｎ ３ｋｇ／ｃｍ2）で銅箔
と張り合わせる（図３（ａ））。次にドライフィルム７
を銅箔面にラミネートし（図３（ｂ））、張り合わせネ
ガ（位置合わせ済みの２枚セットのネガ）を使用し両面
にネガを配置し、露光・現像により感光層によるパター
ン６とエッチングレジストパターン９を形成し（図３
（ｃ））、エッチングにより銅箔面に配線（インナー接
続部及び展開配線）８を形成する（図３（ｄ））。１０
％ＮａＯＨ水溶液を用いて絶縁層をアルカリエッチング
（液温４０−５０℃２０−４０秒）後直ちに温水４０℃
で更にエッチング（３０−４０秒）する（図３
（ｅ））。１０％乳酸水溶液でを感光層によるパターン
６とエッチングレジストパターン９を剥離（液温３０−
４０℃ ４０−６０秒）後、１３０℃の熱風オーブンに
て１０−１５分、その後１６０℃２分、２００℃２分間
行い最終硬化を２７０℃の熱風オーブンで２分間行い絶
縁層のパターン形成を完了し、露出している配線に無電
解ニッケルめっき（膜厚５μｍ）無電解金めっき（膜厚
０．５μｍ）を順次施す（図３（ｆ））。以降は実施例
１と同様にして半導体装置を得た。
【００１８】実施例５ 図４により説明する。厚さ５０μｍのカプトン（東レデ
ュポン）４１に１８μｍの銅を蒸着とめっきでメタライ
ズ４２した基板（東洋メタライズ）を用い（図４ａ）、
インナー接続部及び展開配線４３を通常のエッチング法
で形成する（図４ｂ）。次に、配線反対面にドライフィ
ルムレジストを貼り、アウター接続用開口穴部分をネガ
型マスクを用いて露光、現像する。ついで、エッチング
液（エタノール６５重量部、純水２０重量部、エチレン
ジアミン１０重量部、水酸化カリウム５重量部）中で７
０℃で５分間、開口部に垂直に液を吹付け穴明け加工
（アウター接続用開口部４）を行った後、洗浄し（図４
ｃ）、レジストを剥離する（図４ｄ）。さらに、露出し
ている配線に無電解ニッケルめっき（膜厚：５μｍ）、
無電解金めっき（膜厚：０．８μｍ）を順次施す（不図
示）。ここでは、無電解めっきを使用したが、電解めっ
きを用いてもよい。次に打ち抜き金型を用いてフレーム
状に打ち抜き、複数組のインナー接続部、展開配線、ア
ウター接続部を形成した支持基板を準備する。次にパッ
ケージ組み立てを行う。まず、支持基板の半導体チップ
搭載領域に、ダイボンドフィルム４５（日立化成工業株
式会社製、商品名：ＤＦ−３３５、厚み０．０１５ｍ
ｍ）を接着する。接着の条件は、例えば温度１６０℃、
時間５秒、圧力３ｋｇｆ／ｃｍ2である。次に、半導体
チップ４６を支持基板の所定の位置に接着する。接着条
件は、例えば温度２２０℃、時間５秒、圧力３００ｇｆ
／ｃｍ2である。さらに、半導体チップ電極とインナー
接続部を、金ワイヤ４７をボンディングして電気的に接
続する（図４ｅ）。このようにして形成したものをトラ
ンスファモールド金型に装填し、半導体封止用エポキシ
樹脂４８（日立化成工業（株）製、商品名：ＣＬ−７７
００）を用いて各々封止する（図４ｄ）。その後、アウ
ター接続部にはんだボール４９を配置し溶融させ（図４
ｆ）、パンチにより個々のパッケージに分離し半導体装
置が得られる（図４ｇ）。
ュポン）４１に１８μｍの銅を蒸着とめっきでメタライ
ズ４２した基板（東洋メタライズ）を用い（図４ａ）、
インナー接続部及び展開配線４３を通常のエッチング法
で形成する（図４ｂ）。次に、配線反対面にドライフィ
ルムレジストを貼り、アウター接続用開口穴部分をネガ
型マスクを用いて露光、現像する。ついで、エッチング
液（エタノール６５重量部、純水２０重量部、エチレン
ジアミン１０重量部、水酸化カリウム５重量部）中で７
０℃で５分間、開口部に垂直に液を吹付け穴明け加工
（アウター接続用開口部４）を行った後、洗浄し（図４
ｃ）、レジストを剥離する（図４ｄ）。さらに、露出し
ている配線に無電解ニッケルめっき（膜厚：５μｍ）、
無電解金めっき（膜厚：０．８μｍ）を順次施す（不図
示）。ここでは、無電解めっきを使用したが、電解めっ
きを用いてもよい。次に打ち抜き金型を用いてフレーム
状に打ち抜き、複数組のインナー接続部、展開配線、ア
ウター接続部を形成した支持基板を準備する。次にパッ
ケージ組み立てを行う。まず、支持基板の半導体チップ
搭載領域に、ダイボンドフィルム４５（日立化成工業株
式会社製、商品名：ＤＦ−３３５、厚み０．０１５ｍ
ｍ）を接着する。接着の条件は、例えば温度１６０℃、
時間５秒、圧力３ｋｇｆ／ｃｍ2である。次に、半導体
チップ４６を支持基板の所定の位置に接着する。接着条
件は、例えば温度２２０℃、時間５秒、圧力３００ｇｆ
／ｃｍ2である。さらに、半導体チップ電極とインナー
接続部を、金ワイヤ４７をボンディングして電気的に接
続する（図４ｅ）。このようにして形成したものをトラ
ンスファモールド金型に装填し、半導体封止用エポキシ
樹脂４８（日立化成工業（株）製、商品名：ＣＬ−７７
００）を用いて各々封止する（図４ｄ）。その後、アウ
ター接続部にはんだボール４９を配置し溶融させ（図４
ｆ）、パンチにより個々のパッケージに分離し半導体装
置が得られる（図４ｇ）。
【００１９】
【発明の効果】本発明では、支持基板の穴加工を化学的
に形成することにより、多数の穴加工を同時に迅速に行
い低価格で実現することが出来た。又本発明により、多
数の穴明け加工が必要な半導体パッケージ用支持基板に
おいて、多数パッケージ分の支持基板を一括で加工出来
るため、安価に大量生産することが出来る。本発明はＴ
ＡＢ方式よりむしろパネル方式の製造において有効であ
る。
に形成することにより、多数の穴加工を同時に迅速に行
い低価格で実現することが出来た。又本発明により、多
数の穴明け加工が必要な半導体パッケージ用支持基板に
おいて、多数パッケージ分の支持基板を一括で加工出来
るため、安価に大量生産することが出来る。本発明はＴ
ＡＢ方式よりむしろパネル方式の製造において有効であ
る。
【図１】本発明の実施例１を説明するための半導体パッ
ケージ用支持基板の製造工程を示す断面図である。
ケージ用支持基板の製造工程を示す断面図である。
【図２】本発明の実施例３を説明するための半導体パッ
ケージ用支持基板の製造工程を示す断面図である。
ケージ用支持基板の製造工程を示す断面図である。
【図３】本発明の実施例４を説明するための半導体パッ
ケージ用支持基板の製造工程を示す断面図である。
ケージ用支持基板の製造工程を示す断面図である。
【図４】本発明の実施例５を説明するための半導体パッ
ケージ用支持基板の製造工程を示す断面図である。
ケージ用支持基板の製造工程を示す断面図である。
１ 銅箔 ２ 絶縁層 ３ 感光層 ４ 離型フィルム ５ ネガ ６ 感光層によるパターン ７ ドライフィルム ８ 配線 ９ エッチングレジストパターン ４１ ポリイミドシート ４２ 銅箔 ４３ インナー接続部及び展開配線 ４４ アウター接続開口部 ４５ ダイボンドフィルム ４６ 半導体チップ ４７ 金ワイヤ ４８ 半導体封止用エポキシ樹脂 ４９ はんだボール
フロントページの続き (72)発明者 市村 茂樹 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 (72)発明者 大畑 洋人 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 Ｆターム(参考） 5F044 MM03 MM48
Claims (8)
- 【請求項１】 絶縁性支持基板の一表面に半導体チップ
電極と接続するインナー接続部及び外部接続端子と導通
するアウター接続部を有する配線が形成されており、前
記絶縁性支持基板の前記配線のアウター接続部の箇所に
開口が設けられており、前記開口はエッチングで形成さ
れたものであることを特徴とする半導体パッケージ用チ
ップ支持基板。 - 【請求項２】 金属箔に絶縁性樹脂層と感光性樹脂層を
この順に形成する工程Ａ、感光性樹脂層を露光・現像し
て所定の開口部を有するエッチングレジストを形成する
工程Ｂ、前記エッチングレジスト開口部の絶縁性樹脂層
をエッチングする工程Ｃ、金属箔をエッチングし配線を
形成する工程Ｄを備える請求項１記載の半導体パッケー
ジ用チップ支持基板の製造法。 - 【請求項３】 工程Ａ→工程Ｂ→工程Ｃ→工程Ｄを順に
行う工程、 工程Ａ→工程Ｄ→工程Ｂ→工程Ｃを順に行う工程、 工程Ａ→工程Ｂ→工程Ｄ→工程Ｃを順に行う工程 のいずれかを含む請求項２記載の半導体パッケージ用チ
ップ支持基板の製造法。 - 【請求項４】 金属箔に絶縁性樹脂層と感光性樹脂層を
備えるフィルムを圧着する請求項２又は３記載の半導体
パッケージ用チップ支持基板の製造法。 - 【請求項５】 金属箔に感光性樹脂層を形成する工程
Ａ’、感光性樹脂層を露光・現像して所定の開口を形成
する工程Ｂ’、金属箔をエッチングし配線を形成する工
程Ｃ’を備える請求項１記載の半導体パッケージ用チッ
プ支持基板の製造法。 - 【請求項６】 工程Ａ’→工程Ｂ’→工程Ｃ’を順に行
う工程、 工程Ａ’→工程Ｃ’→工程Ｂ’を順に行う工程 のいずれかを含む請求項５記載の半導体パッケージ用チ
ップ支持基板の製造法。 - 【請求項７】 ７Ａ．絶縁性支持基板の一表面には複数
組の配線が形成されており、前記配線は少なくとも半導
体チップ電極と接続するインナー接続部及び半導体チッ
プ搭載領域部を有すものであり、７Ｂ．前記絶縁性支持
基板には、前記絶縁性支持基板の前記配線が形成されて
いる箇所であって前記インナー接続部と導通するアウタ
ー接続部が設けらる箇所に、開口が設けられており、７
Ｃ．前記開口はエッチングで形成したことを特徴とする
半導パッケージ用チップ支持基板。 - 【請求項８】 請求項１または７記載の半導パッケージ
用チップ支持基板に半導体チップを搭載するとともに、
絶縁性支持基板の開口に外部接続端子を形成した半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002040773A JP2002270651A (ja) | 2002-02-18 | 2002-02-18 | 半導体パッケージ用チップ支持基板、その製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002040773A JP2002270651A (ja) | 2002-02-18 | 2002-02-18 | 半導体パッケージ用チップ支持基板、その製造方法および半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12697897A Division JP3363065B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体パッケージ用チップ支持基板の製造法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270651A true JP2002270651A (ja) | 2002-09-20 |
Family
ID=19192718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002040773A Pending JP2002270651A (ja) | 2002-02-18 | 2002-02-18 | 半導体パッケージ用チップ支持基板、その製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006107043A1 (ja) * | 2005-04-04 | 2006-10-12 | Ube Industries, Ltd. | 銅張り積層基板 |
| JP2007144820A (ja) * | 2005-11-28 | 2007-06-14 | Fujifilm Corp | プリント配線板用積層体、及び、それを用いたプリント配線板の作製方法 |
-
2002
- 2002-02-18 JP JP2002040773A patent/JP2002270651A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006107043A1 (ja) * | 2005-04-04 | 2006-10-12 | Ube Industries, Ltd. | 銅張り積層基板 |
| US10377110B2 (en) | 2005-04-04 | 2019-08-13 | Ube Industries, Ltd. | Copper clad laminate |
| JP2007144820A (ja) * | 2005-11-28 | 2007-06-14 | Fujifilm Corp | プリント配線板用積層体、及び、それを用いたプリント配線板の作製方法 |
| JP4741352B2 (ja) * | 2005-11-28 | 2011-08-03 | 富士フイルム株式会社 | プリント配線板用積層体、及び、それを用いたプリント配線板の作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4862848B2 (ja) | 半導体パッケージの製造方法 | |
| KR100537972B1 (ko) | 집적 회로 패키지용 칩 스케일 볼 그리드 어레이 | |
| JP3895303B2 (ja) | メッキリード線を使用しないパッケージ基板の製造方法 | |
| KR20000057332A (ko) | 집적 회로 패키지를 위한 칩 규모 볼 그리드 어레이 | |
| KR20050033821A (ko) | 반도체장치 및 그 제조 방법 | |
| JP4029910B2 (ja) | 半導体パッケ−ジの製造法及び半導体パッケ−ジ | |
| JPH09107046A (ja) | 半導体パッケ−ジ | |
| JP2002270651A (ja) | 半導体パッケージ用チップ支持基板、その製造方法および半導体装置 | |
| JP3915226B2 (ja) | 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ | |
| JP3616742B2 (ja) | 半導体パッケージ用チップ支持基板 | |
| JPH10321751A (ja) | 半導体パッケ−ジ用チップ支持基板、その製造法及び半導体装置 | |
| JP4386763B2 (ja) | 半導体装置 | |
| JP3661822B2 (ja) | 半導体パッケ−ジ用チップ支持基板 | |
| US20110186997A1 (en) | Board on chip package substrate and manufacturing method thereof | |
| JP4140555B2 (ja) | 半導体パッケージの製造方法 | |
| TWI759095B (zh) | 封裝結構及其製作方法 | |
| JPH08316360A (ja) | Ｉｃ実装構造 | |
| JPH0927563A (ja) | 半導体装置の製造方法 | |
| JP2003078108A (ja) | 半導体パッケージ用基板、これを用いた半導体パッケージとその積層体、およびこれらの製造方法 | |
| JP2002176124A (ja) | 半導体搭載用基板とそれを用いた半導体パッケージ及び半導体搭載用基板の製造法並びに半導体パッケージの製造法 | |
| JP3599142B2 (ja) | 半導体パッケ−ジの製造法 | |
| JP3606275B2 (ja) | 半導体パッケージ及びその製造方法 | |
| JP3560142B2 (ja) | 半導体パッケ−ジ用チップ支持基板の製造方法、及び半導体パッケ−ジ用チップ支持基板を用いた半導体パッケージとその製造法 | |
| JP2001053194A (ja) | ２層配線ｔａｂテープ及びその製造方法 | |
| JP3541741B2 (ja) | 多層ｔａｂテープの製造方法 |