JP2002258791A - 表示装置 - Google Patents

表示装置

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JP2002258791A JP2001054352A JP2001054352A JP2002258791A JP 2002258791 A JP2002258791 A JP 2002258791A JP 2001054352 A JP2001054352 A JP 2001054352A JP 2001054352 A JP2001054352 A JP 2001054352A JP 2002258791 A JP2002258791 A JP 2002258791A
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Abstract

(57)【要約】 【課題】 ＰＶリンク方式や画像圧縮方式等の表示デー
タを受け取り、データ処理回路の処理能力を大幅に向上
させることなく、多くの情報量を正常に表示する。 【解決手段】 マトリクス状に配置された画素と、画素
内に設けられた画素電極と、画素内に設けられ画素電極
の電圧に応じて表示を行う表示素子と、走査線に走査信
号を供給する走査線駆動回路１３１と、識別信号線に識
別信号を供給する識別信号線駆動回路１３２と、識別信
号線から供給された識別信号を画素内に保存する保存手
段と、各画素に階調電圧を供給する階調電圧線に階調電
圧を供給する階調電圧線駆動回路１３３と、保存手段に
保存した識別信号を基に、階調電圧線に供給された階調
電圧を選択する選択手段と、選択された階調電圧を画素
電極に印加するためのスイッチング素子と、スイッチン
グ素子を制御する階調書込線に階調書込信号を供給する
階調書込線駆動回路１３５とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は表示装置に係り、特
に超高精細及び駆動周波数の高い表示装置に関する。
【０００２】
【従来の技術】従来、表示装置としてはＣＲＴが主流で
あったが、近年はＬＣＤが普及しつつあり、さらに次世
代の表示装置としてはＰＤＰやＦＥＤなどが登場しつつ
ある。これら現在の表示装置は全て、線順次走査方式や
点順次走査方式など、１フレーム（１画面）を表示する
のに横方向や縦方向に点や線を走査させることで表示す
る方式をとっている。これは１画面分の表示データが点
順次方式で伝送されてくることが一因である。
【０００３】従来のＴＦＴアクティブマトリクス駆動方
式の液晶表示装置について以下に説明する。ＴＦＴアク
ティブマトリクス液晶表示装置の駆動には線順次走査方
式が採用されている。点順次方式で伝送されてくる表示
データは信号線ドライバに１行分保持され、走査線に印
加される走査パルスに同期して、信号線に出力される。
各走査線は１フレーム時間内に１回、パネルの上側から
下側に向かって走査パルスが印加されるようになってお
り、各走査線に接続されている画素に表示信号が書き込
まれることで、１画面が構成される。
【０００４】ここで、１フレーム時間としては通常、１
／６０秒程度が用いられるため、１０２４×７６８ドッ
トの画素構成の液晶表示装置では、１フレーム内に７６
８本のゲート配線を走査し、非表示期間を考慮すると、
一走査パルスの時間幅は約２０μ秒となる。
【０００５】この走査パルスが印加された画素では、Ｔ
ＦＴのゲート電極電圧が高くなり、ＴＦＴがオン状態に
なる。このとき、信号線に印加されている液晶駆動電圧
は、ＴＦＴのソース、ドレイン間を経由して表示電極に
印加され、表示電極と対向基板上に形成した対向電極と
の間に形成される液晶容量と、画素に配置した負荷容量
とを合わせた画素容量を先述の２０μ秒の時間内に充電
する。
【０００６】一方、ＣＲＴを用いた表示装置は、線順次
方式ではなく、転送されてくる表示データをビームスポ
ットとして、縦横に走査する点順次方式である。この場
合も１フレーム時間としては１／６０秒程度であり、１
０２４×７６８ドットの画素構成では横１ラインを描く
時間は２０μ秒程度である。また、ＰＤＰも基本的には
線順次駆動方式による表示である。
【０００７】このような表示装置に対して、近年の高度
情報化は表示能力の増大を要求している。例えば、画像
の高精細化による表示情報量の増大や高画素密度化によ
る静止画再現性の向上、及び高駆動周波数化による動画
表示性能の向上等である。
【０００８】この表示すべき情報量の増大は、画像出力
源から表示装置への伝送系の帯域増大を要求する。ま
た、その表示データを受け取る表示装置側でも、受け取
ったデータを表示装置に適した形式に変換する処理回路
の処理能力の増大が必要であり、さらに表示装置におけ
る駆動方法にも処理能力の向上が要求される。例えば、
従来のＴＦＴアクティブマトリクス駆動では、上記のよ
うな動作を行うため、高精細になり表示する画素数が増
大するに伴い、走査パルスの時間幅は短くなる。すなわ
ち、短い時間内で画素容量を充電する必要がある。ま
た、高速動画に対応するためには１フレーム時間をさら
に短くする必要があり、この場合も走査パルスの時間幅
は短くなる。このような短い時間内に液晶駆動電圧を画
素容量に充電する必要がある。この液晶駆動電圧は端部
に設けた駆動回路から信号電極線を介して画素容量に供
給されるが、この際、信号電極線の配線遅延により、画
素容量に供給される液晶駆動電圧には遅れが生じる。正
常な表示を行うためには、走査パルスの時間幅をこの遅
れ時間に対して十分に長くとる必要があるが、従来の線
順次駆動方式では高精細あるいは高速動画対応表示を行
う場合には、この走査パルスの時間幅を十分に確保でき
ず、正常な表示が行えなくなることが懸念されている。
【０００９】以上のように、表示すべき情報量の増大に
は、主に３つの課題がある。すなわち、（１）表示デー
タの実質転送能力の向上、（２）表示装置のデータ処理
回路の処理能力増大、（３）表示装置の表示能力の増大
である。
【００１０】このうち、（１）の表示データの実質転送
能力の向上については、SID '00 DIGEST P39に記載され
ているように、１フレーム前の画像と比較して、変化し
た分の画像領域のみのデータを転送するＰＶリンク方式
や、画像を人の目に認識しない程度に圧縮をかけて転送
する方式などが提案されている。
【００１１】また、（３）表示装置の表示能力の増大に
ついては、表示周波数の増大に対応して、画像を高速に
書換えて表示できる表示方法として、例えば特開平１１
−７５１４４号公報に記載されているように、光学空間
変調素子の各画素毎に、２つのメモリとメモリ内容に従
って画素を駆動する手段を備え、予め表示する画像を構
成する全画素について画素内の第１のメモリにデータを
書き込み、その後、第１のメモリから第２のメモリに全
画素一斉にデータ転送し、第２のメモリのデータに従っ
て駆動手段により各画素における光のオン・オフを高速
に制御して、パルス幅変調（ＰＷＭ）により多階調の画
像を表示する方法がある。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ＰＶリンク方式や画像圧縮方式をこれまでの表示装置で
受け取る場合、受け取った画像データを表示装置がその
まま表示できないために、（２）の処理回路の処理能力
を大幅に増大させる必要がある。また、（３）について
は何も処置していないため、画像が正常に表示されるか
どうかは不明である。
【００１３】ここで、（３）について、特開平１１−７
５１４４号公報における方法を用いた場合、この方法は
多階調表示方法としてパルス幅変調（ＰＷＭ）を用いて
いるため、転送されてきた表示データをそのまま表示す
ることができない。このことから（２）の処理能力をさ
らに大幅に増大させる必要があるが、処理回路の大幅な
増大はコストの大幅増につながる。
【００１４】本発明の目的は、（１）ＰＶリンク方式や
画像圧縮方式等の実質転送能力が向上された表示データ
を受け取り、（２）データ処理回路の処理能力を大幅に
向上させることが無く、さらには（３）多くの情報量を
正常に表示することが可能な表示装置を提供することに
ある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、マトリクス状に配列された画素の集合体
が設けられ、各画素に対して、行方向及び列方向に配列
された配線を用いて独立に信号を与えて表示を行う表示
装置において、圧縮された映像信号を、各画素が階調情
報を持つビットマップに展開すること無く表示する表示
制御手段を設けたことを特徴としている。
【００１６】また、別の見方をすると、本発明は、上記
構成の表示装置において、圧縮された映像信号を各画素
毎の階調情報に展開する表示制御手段を各画素内に設け
たことを特徴としている。
【００１７】さらに別の見方をすると、本発明は、上記
構成の表示装置において、圧縮された映像信号を、該映
像信号のデータ量を増大させること無く、そのまま表示
する表示制御手段を設けたことを特徴としている。
【００１８】本発明では、例えば画素をＮ行×Ｎ'列か
らなるブロックとして構成したとき、各ブロックに対し
てＮ×Ｎ'よりも少ない数であるｎ値の階調信号をルッ
クアップテーブルにより定義するとともに、階調信号に
対する識別信号をブロック内の各画素に対して転送する
ようにすれば、表示制御手段では映像信号を展開するこ
となく多くの情報量を表示させることができる。
【００１９】本発明の表示装置の具体的な構成として
は、行方向及び列方向にマトリクス状に配置された画素
と、前記画素内に設けられた画素電極と、前記画素内に
設けられ、前記画素電極の電圧に応じて表示を行う表示
素子と、走査線に走査信号を供給する走査線駆動回路
と、前記走査線に対して略直交方向に配置された識別信
号線に識別信号を供給する識別信号線駆動回路と、前記
識別信号線から供給された識別信号を前記画素内に保存
する保存手段と、前記各画素に階調電圧を供給する少な
くとも２本の階調電圧線に階調電圧を供給する階調電圧
線駆動回路と、前記保存手段に保存した識別信号を基
に、前記階調電圧線に供給された階調電圧を選択する選
択手段と、選択された階調電圧を画素電極に印加するた
めのスイッチング素子と、該スイッチング素子を制御す
る階調書込線に階調書込信号を供給する階調書込線駆動
回路とを備えたことを特徴としている。
【００２０】そして、本発明では、前記表示素子は液晶
を用いた光変調素子で構成され、かつ前記階調電圧線は
１つの画素に対して２本設けられ、前記保存手段は、前
記走査線をゲート端子とし前記識別信号線に接続された
第１のアクティブ素子と画素内メモリ容量からなり、前
記選択手段は、ゲート端子が前記画素内メモリ容量に接
続され、前記２本の階調電圧線にそれぞれ接続されたｎ
型アクティブ素子とｐ型アクティブ素子とからなり、前
記スイッチング素子は、前記階調書込線をゲート端子と
し、ｎ型アクティブ素子、ｐ型アクティブ素子、および
前記画素電極に接続された第４のアクティブ素子からな
ることを特徴としている。
【００２１】また、本発明では、前記階調電圧線は１つ
の画素に対して２本設けられ、前記保存手段は、前記走
査線をゲート端子とし前記識別信号線に接続された第１
のアクティブ素子と画素内メモリ容量からなり、前記選
択手段は、ゲート端子が前記画素内メモリ容量に接続さ
れ、前記２本の階調電圧線にそれぞれ接続されたｎ型ア
クティブ素子とｐ型アクティブ素子とからなり、前記ス
イッチング素子は、前記階調書込線をゲート端子とし、
前記ｎ型アクティブ素子、前記ｐ型アクティブ素子、お
よび前記画素電極に接続された第４のアクティブ素子か
らなり、さらに、前記表示素子は前記画素電極をゲート
端子とした第５のアクティブ素子により駆動されるＬＥ
Ｄ素子であることを特徴としている。
【００２２】
【発明の実施の形態】以下、本発明を実施の形態を図面
に従って説明する。 （実施の形態１）まず、本発明に係る表示装置が受け取
る画像データ形式について、図３を用いて説明する。通
常、画像データというものは色毎の階調データを持つ画
素の集合体として表わされる。例えば、ＰＣ（Personal
Computer）などで良く使用されている画像フォーマッ
トでは各画素データは赤(R)、緑(G)、青(B)の光の３原
色に分解され、それぞれの色毎に明から暗までの８bit
＝２５６階調のデータとして記述されている。この場
合、１画素の画像情報量は８bit×３（色）＝２４bitと
なる。そして、これらの画素データの集合体としての１
画面画像データをビットマップという。ＰＣなどの画像
出力源においては、このビットマップがメモリ内に保存
されており、従来の画像出力方法では、そのビットマッ
プの左上から右下までのデータを点順次式に送り出して
いるのである。一方、表示装置側は点順次式に送り出さ
れたデータを受け取り、前述のように点順次式、若しく
は線順次式で平面データに展開し、画像化して表示して
いるのである。なお、表示装置によっては、表示装置内
に１画面分程度のメモリを持ち、受け取ったビットマッ
プを１度、メモリ内に展開して、改めて表示形式に直し
て表示するという処理をしているものもある。
【００２３】以上のようなビットマップを点順次式に出
力する方法では、画像の情報量が増えてくると、伝送系
の帯域の増大が必要になってくるのは、前に述べた通り
である。そこで、人間の目にはあまり劣化が見えない程
度に、ビットマップを圧縮して転送する方法がいくつか
考えられている。図３の上半分には圧縮前のデータ形式
であるビットマップそのままのデータ形式で示してあ
る。４×４画素を１ブロックとすると、この１ブロック
の圧縮前の情報量は３８４bitである。これを次のよう
なルールで圧縮する。（１）Ｎ×Ｎ’画素で１ブロック
（本実施の形態では４×４）として、ブロック内を２つ
の階調で近似する。（２）２つの階調を別にルックアッ
プテーブルにより定義して、各画素にはテーブルで定義
された識別信号を割り振る。
【００２４】この場合、転送すべき情報は２つの階調情
報２４bit×２と、各画素１bitの識別情報となる。１ブ
ロックのデータ量は６４bitとなり、１／６の圧縮がか
けられたことになる。この圧縮方法では１ブロック内の
画素について、空間方向の解像度を圧縮させると共に、
階調数も圧縮させていることから、空間軸と階調軸に圧
縮をかけた映像信号となる。本実施の形態の表示装置に
おいては、上述したような４×４画素を１ブロックとし
て、階調を２つに圧縮した映像信号を受け取るが、１ブ
ロックの構成画素数は４×４以外でも可能であり、圧縮
後の階調も２に限定する訳ではない。
【００２５】次に、図２は本実施の形態の表示装置にお
ける画素回路図を示している。走査線１０１と識別信号
線１０２がマトリクス状に形成され、その交点に走査線
１０１がゲート端子となるように、第１のアクティブ素
子１０６が配置されている。第１のアクティブ素子１０
６は走査線１０１に選択電圧が与えられると、識別信号
線１０２の電位を画素メモリ１０７に書き込む。ここ
で、識別信号線１０２の電位とは、図３で説明した各画
素における識別信号を電圧に直したものである。画素メ
モリ１０７に書き込まれた識別信号電位により、ｎ型ア
クティブ素子１０８もしくはｐ型アクティブ素子１０９
のどちらかが導通状態となり、それぞれのアクティブ素
子が接続されている階調電圧線１（１０３）または階調
電圧線２（１０４）に印加されている電圧のどちらか
が、第４のアクティブ素子１１０まで出力される。ここ
で、階調電圧線１（１０３）または階調電圧線２（１０
４）に印加されている電圧とは、図３で説明した各ブロ
ックにおいてルックアップテーブルにより定義された階
調信号を電圧に直したものである。
【００２６】続いて、階調書込線１０５に選択電圧が与
えられることにより第４のアクティブ素子１１０が導通
状態になり、画素電極１１１に階調電圧が出力される。
そして、この画素電極１１１の電圧により光変調素子１
１２が制御され画像が表示される。ここで、本実施の形
態では光変調素子１１２は保持容量１１３と液晶１１４
からなり、液晶の電気光学効果により光の透過光を変調
している。
【００２７】次に、本実施の形態の表示装置における駆
動方法を、図４を用いて説明する。本実施の形態では４
行×４列の画素を１ブロックとしているため、駆動方法
も４行を１単位として考えられる。ただし、図４はその
うちの１画素についての駆動方法を示している。
【００２８】走査線は従来と同じく、上から下まで順次
走査パルス２０６により走査される。そして、走査線の
電位２０１に走査パルス２０６が入力された時に識別信
号線の電位２０２が画素メモリの電位２０７に転送され
るのは前述した通りである。ここで、識別信号線の電位
２０２はどの時点でもハイ(Ｈｉ)かロー(Ｌｏ)かの、２
つのデジタル的な電位であり、画素メモリ１０７に書き
込まれた値がｎ型もしくはｐ型アクティブ素子の閾値電
圧を超えれば良い程度の精度しか求められていないため
に、走査線１０１を高速で順次走査して、走査パルス２
０６の時間幅が短くなったとしても、充分に書込み動作
が可能である。
【００２９】上記のような識別信号の画素メモリ１０７
への書込みが４行進んだ時点で、その４行分の階調書込
線の電位２０５に階調書込パルス２０８が走査パルス４
行分の時間だけ印加される。つまり、走査線１０１の順
次走査は１行ずつだが、階調書込線１０５の走査は４行
ずつということである。
【００３０】この書込みパルス２０８により階調電圧が
階調電圧線１もしくは階調電圧線２から画素電極１１１
に書き込まれる訳であるが、走査パルス４つ分の時間が
あるため、２５６階調の精度が必要なアナログ電圧値で
も十分に書き込むことが可能である。
【００３１】このような画素構造および駆動方法による
と、高精度が必要な階調電圧書込みにかけられる時間が
１行の走査期間の４倍とすることができるため、今まで
より４倍程度高速な線順次走査が可能となり、その分、
多くの情報を正しく表示することができる。
【００３２】次に、図１は本実施の形態の表示装置のブ
ロック図を示している。液晶表示部１３０には、図２で
示した画素がマトリクス状に配列されている。これらの
画素群への配線である走査線１０１、識別信号線１０
２、階調電圧線１（１０３）と階調電圧線２（１０
４）、および階調書込線１０５はそれぞれ走査線駆動回
路１３１、識別信号駆動回路１３２、階調電圧線駆動回
路１３３、階調書込線駆動回路１３５によって駆動さ
れ、それぞれの駆動回路は液晶表示コントローラ１３６
によって制御される。ここで、液晶表示コントローラ１
３６は画像データとして識別信号と階調信号を、また、
制御用信号として垂直同期信号や水平同期信号、ドット
クロックなどを画像信号源より受け取り、それをビット
マップとして展開すること無く、タイミングコントロー
ラ１３７によるタイミング調整をしただけで、そのまま
出力している。
【００３３】以上のように、本実施の形態の表示装置で
は、（１）４×４の画素を１ブロックとして、空間軸と
階調軸に圧縮をかけた映像信号を受け取り、（２）受け
取ったデータはビットマップに展開することが無く、そ
のまま表示用データとするので、表示用コントローラの
回路規模を大きくする必要が無く、低コストに抑えるこ
とができる。さらに、（３）高速駆動が可能なため、大
量の情報を正しく表示することが可能である。
【００３４】なお、本実施の形態では１ブロックを４×
４画素としたが、同一の構造、駆動方法でｎ×ｎ’画素
を１ブロックとすることも可能である。
【００３５】（実施の形態２）次に、実施の形態２につ
いて説明する。図５は、本実施の形態の表示装置におけ
る画素回路図を示している。本実施の形態では、実施の
形態１に比べて、光変調素子１１２の構成が異なってい
る。すなわち、本実施の形態における光変調素子１１２
は、保持容量１１３と、画素電極１１１をゲート端子と
した第５のアクティブ素子１１５と、第５のアクティブ
素子１１５を介して電流源と接続されているＬＥＤ素子
１１６とを備えたＬＥＤ光変調素子からなっている。な
お、光変調素子１１２以外は、実施の形態１と同じ構成
である。
【００３６】画素電極１１１に書き込まれた階調電圧は
同時に保持容量１１３にも書き込まれており、この電圧
が第５のアクティブ素子１１５を駆動して、ＬＥＤ素子
１１６に流れる電流を制御することで、発光量を変調す
る。このように、光変調素子１１２としてＬＥＤ光変調
素子を用いた場合は、液晶を用いた光変調素子よりも応
答特性が速いため、階調電圧を書き込む時間をより短く
することが可能となる。その結果、より高速の線順次走
査が可能となって、より多くの情報が表示可能な表示装
置を得ることができる。
【００３７】以上のように、本実施の形態では、実施の
形態１の場合と同様、（１）４×４の画素を１ブロック
として、空間軸と階調軸に圧縮をかけた映像信号を受け
取り、（２）受け取ったデータはビットマップに展開す
ることが無く、そのまま表示用データとするので、表示
用コントローラの回路規模を大きくする必要が無く、低
コストに抑えることができる。さらに、（３）実施の形
態１より高速駆動が可能なため、さらに大量の情報を正
しく表示することが可能である。
【００３８】（実施の形態３）次に、実施の形態３につ
いて説明する。図６は、本実施の形態の表示装置におけ
る画素回路図を示している。実施の形態１では階調電圧
線（１と２）が各画素に接続されていたが、本実施の形
態では階調電圧線は１本となっている。ただし、お互い
に隣接している画素でその階調電圧線を共有し合ってい
るため、機能的にはほとんど同等である。唯一の制限
は、実施の形態１では任意のｎ，ｎ’に対して、ｎ×
ｎ’画素を１ブロックとすることができたが、本実施の
形態では横２ｎ×縦ｎ’画素を１ブロックとすることし
かできないことである。しかし、実際には１ブロックの
縦横方向の画素数は偶数とすることが多く、ほとんど問
題とならない。
【００３９】本実施の形態においては、各画素あたりの
配線数が減少するために、製造時における配線間短絡な
どが減少し、歩留まりを向上させることができ、これに
より表示装置を低コストで製造できる。また、配線数の
減少は液晶表示部の開口率の向上にもつながるために、
同じ明るさのバックライトを使用した場合に明るい表示
装置とすることができる。
【００４０】以上のように、本実施の形態では、実施の
形態１の場合と同様、（１）４×４の画素を１ブロック
として、空間軸と階調軸に圧縮をかけた映像信号を受け
取り、（２）受け取ったデータはビットマップに展開す
ることが無く、そのまま表示用データとするので、表示
用コントローラの回路規模を大きくする必要が無く、低
コストに抑えることができる。さらに、（３）高速駆動
が可能で大量の情報を正しく表示できるだけでなく、低
コストで明るい表示装置とすることが可能である。
【００４１】（実施の形態４）次に、実施の形態４につ
いて説明する。本実施の形態の表示装置が受け取る表示
データは、基本的には実施の形態１と同じ圧縮方法であ
るが、本実施の形態では転送データは１画面の全てのビ
ットマップに対する圧縮データではなく、図７に示すよ
うに画面上で１つ前のフレームと比較して、書き換えの
必要な領域のみのビットマップに対する圧縮データが転
送される方式となっている。これは前述したＰＶリンク
方式が書き換えの必要な領域のみのビットマップを転送
しているのと同じように、表示装置に表示すべき情報量
が増えてデータ転送量が増えた時に有効なデータ転送方
式である。この場合、画像データとは別に、書き換えの
領域を指定するための信号も制御信号として転送される
ことになる。
【００４２】以上のように、本実施の形態では、表示装
置が受け取るデータ形式は、（Ａ）書き換えの必要な領
域のみ、（Ｂ）４×４画素を１ブロックとして、ブロッ
ク内を２つの階調で近似し、（Ｃ）２つの階調を別にル
ックアップテーブルにより定義して、各画素にはテーブ
ルで定義された識別信号を割り振り、（Ｄ）データ転送
時に領域指定信号も同時に転送するという形式である。
【００４３】図９は本実施の形態の表示装置における画
素回路図を示している。本実施の形態においては、ｎ型
アクティブ素子１０８およびｐ型アクティブ素子１０９
の出力と第４のアクティブ素子１１０の入力との間に、
領域指定アクティブ素子１１７が設けられている。ま
た、領域指定アクティブ素子１１７のゲート端子に接続
された領域指定線１１８が階調書込線１０５と直角方向
に配置されている。なお、領域指定アクティブ素子１１
７は第４のアクティブ素子１１０と画素電極１１１との
間に設けられていてもよい。他の構成は実施の形態１と
同様である。
【００４４】本実施の形態の表示装置における駆動方法
は、実施の形態１の場合とほぼ同じであるが、領域指定
アクティブ素子１１７が加わったため、階調電圧を画素
電極１１１に書き込む際に、階調書込パルス２０８（図
４参照）に同期して、領域指定線１１８にパルスを入れ
た場合のみ、画素電極１１１の電圧は書き換えられる。
【００４５】図８は本実施の形態の表示装置のブロック
図を示している。本実施の形態では、領域指定線駆動回
路および識別信号線駆動回路を一体化させた識別信号線
・領域指定線駆動回路１３８が液晶表示部１３０に設け
られ、さらに液晶表示コントローラ１３６内には領域指
定タイミングコントローラ１３９が設けられている。
【００４６】上記画素構造では領域指定線１１８と階調
書込線１０５の両方が選択された領域のみの表示が書き
換えられる。これら領域指定線１１８と階調書込線１０
５の選択パルスは、画像信号源より転送されてきた水平
同期信号や垂直同期信号、および領域指定信号などの制
御信号を元に領域指定タイミングコントローラ１３９が
制御する。また、画像データも書き換え領域の走査線１
０１や識別信号線１０２、階調電圧線１０３，１０４に
出力しなければならないが、これについても領域指定タ
イミングコントローラ１３９が制御する。
【００４７】本実施の形態の表示装置では、１フレーム
前の画像と比較して書き換えの必要のある領域のみを領
域指定して書き換えなければならないため、送られてき
た制御信号を解析し各配線のタイミングを調整する必要
がある。このため、液晶表示コントローラ１３６の回路
規模は実施の形態１と比較すると多少大きくなるが、送
られてきた画像データを表示装置側に持っているメモリ
内にビットマップとして展開する方式ではなく、転送デ
ータはそのまま表示することができるので、回路規模は
大幅に大きくなる訳ではない。
【００４８】以上のように、本実施の形態の表示装置で
は、前述の各実施の形態と同様に、（１）書き換えの必
要がある領域のみ、４×４の画素を１ブロックとして、
空間軸と階調軸に圧縮をかけた映像信号を受け取り、
（２）受け取ったデータはビットマップに展開すること
が無く、そのまま表示用データとするため、表示用コン
トローラの回路規模を大幅に増大する必要が無く、低コ
ストに抑えることができる。さらに、（３）表示部は高
速駆動が可能なため、大量の情報を正しく表示すること
ができる。
【００４９】なお、本実施の形態においても、１ブロッ
クを４×４画素に限定しないで、同一の構造、駆動方法
でｎ×ｎ’画素を１ブロックとすることも可能である。
また、本実施の形態においても、階調電圧線を隣接する
画素で共有することが可能であり、光変調素子をＬＥＤ
素子とすることも可能である。さらに、領域指定線を常
時選択状態とすれば、実施の形態１と全く同等の圧縮デ
ータを受け取ることが可能となることは説明するまでも
ない。
【００５０】（実施の形態５）次に、実施の形態５につ
いて説明する。図１０は、本実施の形態の表示装置にお
ける画素回路図を示している。実施の形態１では、各画
素に階調電圧線（１と２）が２本接続されていたが、本
実施の形態では、各画素には階調電圧線１０３が１本接
続されているだけである。さらにｐ型アクティブ素子に
相当する素子もなく、ｎ型アクティブ素子に対応する第
２のアクティブ素子１０８のみが設けられている。この
ため、画素内にある３つのアクティブ素子１０６，１０
８，１１０はすべて単極性のものである。これにより、
各アクティブ素子を作る工程が単極性のみで済み、若し
くは単極性のアクティブ素子しか作れない製造方法でも
製造可能となる。どちらにしても低コスト化が可能であ
る。
【００５１】本実施の形態では階調信号線が１本しかな
いため、１回の階調書込みパルスでは１ブロックのう
ち、１階調分の画素にのみ階調電圧書込みできる。その
ため２階調の書込みのためには２回の階調書込みパルス
と走査パルスを必要とする。この２重走査駆動方法を図
１１に示す。
【００５２】４行×４列が１ブロックであるので、走査
線を１から４まで走査して、各ブロック内で第１階調を
表示する画素に対して、Ｈｉの識別信号を書き込んだ
後、５から６までを走査している間に、走査線１から４
までの階調書込線が選択されて、階調電圧線から走査線
１から４の各ブロックに対する第１階調の電位が画素電
極１１１に書き込まれる。この間、第２階調を表示する
画素の第２のアクティブ素子１０８は導通状態とならな
いため、階調書込線が選択されても画素電極には階調電
圧が印加されない。続いて、走査線５から８が走査され
た後、走査線１から４が再度走査される。今回の走査で
は各ブロック内で第２階調を表示する画素に対して、Ｈ
ｉの識別信号を書き込むため、次の走査線５から８を走
査している間に、これらの画素の画素電極には第２階調
の階調電圧が書き込まれることになる。
【００５３】この２重走査駆動方法では１画面を描画す
るのに各画素を２度走査する必要が有るため、実施の形
態１ほど駆動速度が速くならないが、通常の線順次駆動
法よりは高速であるため、多くの情報を表示することが
可能である。
【００５４】図１２は本実施の形態の表示装置のブロッ
ク図を示している。本実施の形態では、液晶コントロー
ラ１３６内に２重走査タイミングコントローラ１４１が
設けられ、この２重走査タイミングコントローラ１４１
を用いて走査線１０１や階調書込線１０５の２重走査が
制御される。また、液晶コントローラ１３６内にはライ
ンメモリ１４０が設けられ、このラインメモリ１４０
は、画像データである識別信号や階調信号を２重走査の
２回目まで保存しておくための識別信号用８ラインメモ
リと、階調信号用２ブロックラインメモリからなるライ
ンメモリ１４０とを備えている。このように本実施の形
態では２重走査により画像を表示しているため、液晶表
示コントローラ１３６の回路規模は実施の形態１と比較
すると多少大きくなるが、送られてきた画像データを表
示装置側に持っているメモリ内にビットマップとして展
開する方式ではなく、転送データはそのまま表示するこ
とができるので、回路規模は大幅に大きくなる訳ではな
い。
【００５５】以上のように、本実施の形態の表示装置に
よれば、前述の各実施の形態と同様、（１）４×４の画
素を１ブロックとして、空間軸と階調軸に圧縮をかけた
映像信号を受け取り、（２）受け取ったデータはビット
マップに展開することが無く、そのまま表示用データと
するため、表示用コントローラの回路規模を大幅に増大
する必要が無く、低コストに抑えることができる。さら
に、（３）表示部は単極性のアクティブ素子しか使用し
ないため、低コストで製造可能であるとともに、通常の
線順次駆動方式と比較して高速駆動が可能なため、大量
の情報を正しく表示することが可能である。
【００５６】なお、本実施の形態においても、光変調素
子をＬＥＤ素子とすることが可能である。また１ブロッ
クを４×４画素としたが、同一の構造、駆動方法でｎ×
ｎ’画素を１ブロックとすることも可能である。さら
に、本実施の形態では１ブロック内に定義した階調数は
２であったが、走査の回数を増やすことにより１ブロッ
ク内に定義する階調数を増やすことも可能である。
【００５７】（実施の形態６）次に、実施の形態６につ
いて説明する。図１３は、本実施の形態の表示装置にお
ける画素回路図を示している。本実施の形態において
は、前述の各実施の形態５にあった階調書込線１０５が
無く、また階調書込線１０５がゲート端子に接続されて
いたアクティブ素子１１０も無い。そして、第２のアク
ティブ素子１０８の出力が画素電極１１１に直結されて
いる。このようにアクティブ素子が１つ減り、配線が１
本減ったことで、製造工程における歩留まりは更に向上
し、また、より低コストでの製造が可能となる。
【００５８】本実施の形態の表示装置では階調書込線が
ないため、階調電圧線１０３に印加されている階調電圧
は、例え、それがこのブロックに対する階調電圧でない
としても、画素内メモリ１０７にＨｉの識別信号が書き
込まれている画素では常に画素電極１１１に階調電圧が
書き込まれることになる。これに対しては２重走査駆動
方法を更に工夫して、階調電圧が書き込まれた後に、も
う一度、走査線を選択して、画素内メモリ１０７にＬｏ
の識別信号を書き込むようにした。これを図１４に示
す。
【００５９】走査線５から８を選択した後、走査線１か
ら４を同時に選択して、すべての画素の画素メモリ１０
７にＬｏの識別信号を書き込むことで、この時点の階調
電圧線の電位が最終的に画素電極１１１に保持されるこ
とになる。そして、三度、走査線１から４を走査した後
に、同様に走査線５から８を同時に選択して走査線５か
ら８に接続されている画素の画素電極電位を決定してい
る。このように本実施の形態の駆動法では、実施の形態
５の２重走査駆動方法に比べて、４本の走査線を同時に
選択して画素電極電位を決定させる期間が必要であるた
めに、駆動速度は遅くなる。しかし、それでも通常の線
順次駆動方法よりは高速であるため、多くの情報を表示
することが可能である。
【００６０】図１５は本実施の形態の表示装置のブロッ
ク図を示している。本実施の形態では、実施の形態５と
比べて、階調書込駆動回路が無くなり、さらに階調電圧
線駆動回路と識別信号線駆動回路とを一体化させた識別
信号線・階調電圧線駆動回路１４２が設けられている。
識別信号線駆動回路と快調電圧線駆動回路と一体化させ
た点は本発明の本質ではないため言及しないが、階調書
込駆動回路がなくなったことにより、この回路を構成す
る部材などのコストが要らなくなったことで、より低コ
ストが可能となっている。
【００６１】以上のように、本実施の形態の表示装置で
は、前述の各実施の形態と同様に、（１）４×４の画素
を１ブロックとして、空間軸と階調軸に圧縮をかけた映
像信号を受け取り、（２）受け取ったデータはビットマ
ップに展開することが無く、そのまま表示用データとす
るため、表示用コントローラの回路規模を大幅に増大す
る必要が無く、低コストに抑えることができる。さら
に、（３）表示部は単極性のアクティブ素子を２つしか
使用しないため、実施の形態５よりさらに低コストで製
造可能であるとともに、通常の線順次駆動方式と比較し
て高速駆動が可能なため、大量の情報を正しく表示する
ことが可能である。
【００６２】なお、本実施の形態においても、光変調素
子をＬＥＤ素子とすることが可能である。また１ブロッ
クを４×４画素としたが、同一の構造、駆動方法でｎ×
ｎ’画素を１ブロックとすることも可能である。さら
に、本実施の形態においても、１ブロック内に定義した
階調数は２であったが、走査の回数を増やすことにより
１ブロック内に定義する階調数を増やすことも可能であ
る。
【００６３】（実施の形態７）次に、実施の形態７につ
いて説明する。本実施の形態の表示装置における表示デ
ータは、基本的には実施の形態１と同じ圧縮方法である
が、本実施の形態では、図１６に示すように、画像出力
源が出力する画像を判断して、１フレーム前と変化があ
る動画領域に対しては、１ブロック内の階調数を２とし
て１フレーム期間内に画像データを転送し、１フレーム
前とほとんど変化していない静止画領域に対しては、１
ブロック内の階調数を４として、２フレーム期間にわた
って、１フレーム目には第１番目と第２番目の階調を表
示すべき画素の画像データを転送し、２フレーム目には
第３番目と第４番目の階調を表示すべき画素の画像デー
タを転送するようになっている。また、静止画領域に対
しては各フレームで表示しない画素についてのフラグ信
号も同時に転送している。このような方式によるデータ
転送では、実施の形態５と比較して静止画領域の画像の
圧縮率が低くなるため、より劣化が少ない表示をするこ
とができる。
【００６４】本実施の形態の画素構造や駆動方法は実施
の形態５とほとんど変わらない。唯一変わる点は、静止
画領域内において、余計な画素に階調信号を書き込まな
いように、液晶表示コントローラ１３６内で、Ｈｉの識
別信号をフラグ信号と掛け算して識別信号駆動回路に出
力するようにしていることである。なお、この演算に必
要な回路規模の増大はわずかである。
【００６５】以上のように、本実施の形態では、前述の
各実施の形態と同様に（１）４×４の画素を１ブロック
として、空間軸と階調軸、さらに、時間軸にも圧縮をか
けた映像信号を受け取り、（２）受け取ったデータはビ
ットマップに展開することが無く、そのまま表示用デー
タとするため、表示用コントローラの回路規模を大幅に
増大する必要が無く、低コストに抑えることができる。
さらに、（３）表示部は単極性のアクティブ素子しか使
用しないため、低コストで製造可能であるとともに、通
常の線順次駆動方式と比較して高速駆動が可能なため、
大量の情報を正しく、さらに実施の形態５と比較して静
止画領域ではより劣化の少ない表示を行うことが可能で
ある。
【００６６】なお、本実施の形態においても、光変調素
子をＬＥＤ素子とすることが可能である。また１ブロッ
クを４×４画素としたが、同一の構造、駆動方法でｎ×
ｎ’画素を１ブロックとすることも可能である。
【００６７】さらに、本実施の形態おいては、動画領域
の１ブロック内に定義した階調数は２であり、静止画領
域では４だったが、各々の領域とも、１フレーム内にお
ける走査の回数を増やすことにより１ブロック内に定義
する階調数を増やすことも可能である。
【００６８】また、本実施の形態では静止画領域の１ブ
ロックに定義した階調数は２フレーム期間にわたって４
階調であったが、１フレームに割り当てる階調数を２に
したまま、またがるフレーム期間数を増やし、４フレー
ム期間で８階調ということも可能である。
【００６９】（実施の形態８）次に、実施の形態８につ
いて説明する。本実施の形態の表示装置における表示デ
ータは、実施の形態７と同じ空間軸、階調軸、および時
間軸に圧縮されたデータ形式である。実施の形態７と同
じく、実施の形態６の構成においても、液晶表示コント
ローラ１３６のわずかな変更により、同圧縮データ形式
による、静止画領域ではより劣化の少ない表示をするこ
とが可能である。
【００７０】以上のように、本実施の形態では、前述の
各実施の形態と同様、（１）４×４の画素を１ブロック
として、空間軸と階調軸、さらに時間軸にも圧縮をかけ
た映像信号を受け取り、（２）受け取ったデータはビッ
トマップに展開することが無く、そのまま表示用データ
とするため、表示用コントローラの回路規模を大幅に増
大する必要が無く、低コストに抑えることができる。さ
らに、（３）表示部は単極性のアクティブ素子を２つし
か使用しないため、低コストで製造可能であるととも
に、通常の線順次駆動方式と比較して高速駆動が可能な
ため、大量の情報を正しく、さらに実施の形態６と比較
して静止画領域ではより劣化のすくない表示をすること
が可能である。
【００７１】なお、本実施の形態においても、光変調素
子をＬＥＤ素子とすることが可能である。また１ブロッ
クを４×４画素としたが、同一の構造、駆動方法でｎ×
ｎ’画素を１ブロックとすることも可能である。
【００７２】さらに、本実施の形態おいては、動画領域
の１ブロック内に定義した階調数は２であり、静止画領
域では４だったが、各々の領域とも、１フレーム内にお
ける走査の回数を増やすことにより１ブロック内に定義
する階調数を増やすことも可能である。
【００７３】また、本実施の形態では静止画領域の１ブ
ロックに定義した階調数は２フレーム期間にわたって４
階調であったが、１フレームに割り当てる階調数を２に
したまま、またがるフレーム期間数を増やし、４フレー
ム期間で８階調ということも可能である。
【００７４】
【発明の効果】以上説明したように、本発明により
（１）ＰＶリンク方式や空間軸、階調軸、時間軸にわた
る画像圧縮方式等の実質転送能力が向上された表示デー
タを受け取り、（２）データ処理回路の処理能力を大幅
に向上させることがないので、表示装置を低コストに抑
えることができる。さらに、（３）多くの情報量を正常
に表示することが可能となる。
【図面の簡単な説明】
【図１】実施の形態１による表示装置のブロック図であ
る。
【図２】図１の表示装置の画素回路図である。
【図３】図１の表示装置が受け取る画像データ形式を示
した図である。
【図４】図１の表示装置の駆動方法を示した図である。
【図５】実施の形態２による表示装置の画素回路図であ
る。
【図６】実施の形態３による表示装置の画素回路図であ
る。
【図７】実施の形態４による圧縮方式を説明した図であ
る。
【図８】実施の形態４による表示装置のブロック図であ
る。
【図９】図８の表示装置の画素回路図である。
【図１０】実施の形態５による表示装置の画素回路図で
ある。
【図１１】図１０の表示装置の駆動方法を示した図であ
る。
【図１２】図１０の表示装置のブロック図である。
【図１３】実施の形態６による表示装置の画素回路図で
ある。
【図１４】図１３の表示装置の駆動方法を示した図であ
る。
【図１５】図１３の表示装置のブロック図である。
【図１６】実施の形態７による表示装置が受け取る圧縮
データ形式を示した図である。
【符号の説明】
１０１ 走査線 １０２ 識別信号線 １０３ 階調電圧線１ １０４ 階調電圧線２ １０５ 階調書込線 １０６ 第１のアクティブ素子 １０７ 画素内メモリ １０８ ｎ型アクティブ素子（第２のアクティブ素子） １０９ ｐ型アクティブ素子 １１０ 第４のアクティブ素子 １１１ 画素電極 １１２ 光変調素子 １１３ 保持容量 １１４ 液晶 １１５ 第５のアクティブ素子 １１６ ＬＥＤ素子 １１７ 領域指定アクティブ素子 １１８ 領域指定線 １３０ 表示部 １３１ 走査線駆動回路 １３２ 識別信号線駆動回路 １３３ 階調電圧線駆動回路 １３５ 階調書込線駆動回路 １３６ 液晶表示コントローラ １３７ タイミングコントローラ １３８ 識別信号線・領域指定線駆動回路 １３９ 領域指定タイミングコントローラ １４０ ラインメモリ １４１ ２重走査タイミングコントローラ １４２ 識別信号線・階調電圧線駆動回路 ２０１ 走査線の電位 ２０２ 識別信号線の電位 ２０３ 階調電圧線１の電位 ２０４ 階調電圧線２の電位 ２０５ 階調書込線の電位 ２０６ 走査パルス ２０７ 画素メモリの電位 ２０８ 階調書込パルス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｋ ６４１Ｔ Ｇ０２Ｆ 1/133 ５５０ Ｇ０２Ｆ 1/133 ５５０ ５７５ ５７５ Ｇ０９Ｇ 3/32 Ｇ０９Ｇ 3/32 Ａ 3/36 3/36 (72)発明者 檜山 郁夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小村 真一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H093 NA16 NA31 NA43 NA55 NC03 NC29 NC34 NC35 ND06 ND53 ND54 5C006 AC25 BB16 BC06 BC16 BF33 FA12 5C080 AA07 AA10 BB05 DD01 DD07 EE29 FF11 FF12 JJ01 JJ02 JJ03 JJ04 JJ05

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に配列された画素の集合体
    が設けられ、各画素に対して、行方向及び列方向に配列
    された配線を用いて独立に信号を与えて表示を行う表示
    装置において、圧縮された映像信号を、各画素が階調情
    報を持つビットマップに展開すること無く表示する表示
    制御手段を設けたことを特徴とする表示装置。
  2. 【請求項２】 マトリクス状に配列された画素の集合体
    が設けられ、各画素に対して、行方向及び列方向に配列
    された配線を用いて独立に信号を与えて表示を行う表示
    装置において、圧縮された映像信号を各画素毎の階調情
    報に展開する表示制御手段を各画素内に設けたことを特
    徴とする表示装置。
  3. 【請求項３】 マトリクス状に配列された画素の集合体
    が設けられ、各画素に対して、行方向及び列方向に配列
    された配線を用いて独立に信号を与えて表示を行う表示
    装置において、圧縮された映像信号を、該映像信号のデ
    ータ量を増大させること無く、そのまま表示する表示制
    御手段を設けたことを特徴とする表示装置。
  4. 【請求項４】 請求項１〜３のいずれかに記載の表示装
    置において、 前記映像信号は、空間軸と階調軸で圧縮された映像信号
    であることを特徴とする表示装置。
  5. 【請求項５】 請求項１〜４のいずれかに記載の表示装
    置において、 前記表示制御手段には、画素をＮ行×Ｎ'列からなるブ
    ロックとして構成したとき、前記各ブロックに対してＮ
    ×Ｎ'よりも少ない数であるｎ値の階調信号がルックア
    ップテーブルにより定義されて転送され、かつ前記階調
    信号に対する識別信号が前記ブロック内の各画素に対し
    て転送されることを特徴とする表示装置。
  6. 【請求項６】 請求項１〜４のいずれかに記載の表示装
    置において、 前記表示制御手段には、画素をＮ行×Ｎ'列からなるブ
    ロックとして構成したとき、複数フレーム間で階調変化
    が多いブロックのみに対してＮ×Ｎ'よりも少ない数で
    あるｎ値の階調信号がルックアップテーブルにより定義
    されて転送され、かつ前記階調信号に対する識別信号が
    前記ブロック内の各画素に対して転送されることを特徴
    とする表示装置。
  7. 【請求項７】 請求項１〜４のいずれかに記載の表示装
    置において、 前記表示制御手段には、画素をＮ行×Ｎ'列からなるブ
    ロックとして構成したとき、 複数フレーム間で階調変化が少ないブロックではＮ×
    Ｎ'よりも少ない数であるｍ値の階調信号が複数フレー
    ム間にわたるルックアップテーブルにより定義されて転
    送され、かつ前記階調信号に対する複数フレーム間にわ
    たる識別信号が前記ブロック内の各画素に対して転送さ
    れる一方、 複数フレーム間で階調変化が多いブロックではＮ×Ｎ'
    よりも少ない数でかつ前記ｍよりも小さいｎ値の階調信
    号が単一フレーム間でのルックアップテーブルにより定
    義されて転送され、かつ前記階調信号に対する単一フレ
    ーム間の識別信号が前記ブロック内の各画素に対して転
    送されることを特徴とする表示装置。
  8. 【請求項８】 請求項５〜７のいずれかに記載の表示装
    置において、 前記表示制御手段は、Ｎ行×Ｎ'列の画素ブロックに対
    して、この画素ブロックに定義したｎ個の階調信号に対
    する識別信号を与えた後に、この識別信号を元に、各画
    素にｎ階調のうちの１つの階調信号を与えることを特徴
    とする表示装置。
  9. 【請求項９】 請求項５〜７のいずれかに記載の表示装
    置において、 前記表示制御手段は、Ｎ行×Ｎ'列の画素ブロックに対
    して、この画素ブロックに定義したｎ個の階調信号を割
    り当てられている各画素に与えているのと同一期間に、
    次のＮ行×Ｎ'列の画素ブロックの各画素に対して、こ
    の画素ブロックに与えるｎ個の階調に対する識別信号を
    与えることを特徴とする表示装置。
  10. 【請求項１０】 請求項５〜７のいずれかに記載の表示
    装置において、 前記表示制御手段は、Ｎ行×Ｎ'列の画素ブロックに対
    して、この画素ブロックに定義したｎ個のうちの一つの
    階調信号について、この階調が割り当てられている画素
    に階調信号を与えているのと同一期間に、次のＮ行×
    Ｎ'列の画素ブロックに対して、この画素ブロックに与
    えるｎ個の階調のうちの一つの階調信号に対する識別信
    号を対応する画素に与えることを特徴とする表示装置。
  11. 【請求項１１】 行方向及び列方向にマトリクス状に配
    置された画素と、 前記画素内に設けられた画素電極と、 前記画素内に設けられ、前記画素電極の電圧に応じて表
    示を行う表示素子と、 走査線に走査信号を供給する走査線駆動回路と、 前記走査線に対して略直交方向に配置された識別信号線
    に識別信号を供給する識別信号線駆動回路と、 前記識別信号線から供給された識別信号を前記画素内に
    保存する保存手段と、 前記各画素に階調電圧を供給する少なくとも２本の階調
    電圧線に階調電圧を供給する階調電圧線駆動回路と、 前記保存手段に保存した識別信号を基に、前記階調電圧
    線に供給された階調電圧を選択する選択手段と、 選択された階調電圧を画素電極に印加するためのスイッ
    チング素子と、 該スイッチング素子を制御する階調書込線に階調書込信
    号を供給する階調書込線駆動回路と、を備えた表示装
    置。
  12. 【請求項１２】 請求項１１に記載の表示装置におい
    て、 前記表示素子は液晶を用いた光変調素子で構成され、か
    つ前記階調電圧線は１つの画素に対して２本設けられ、 前記保存手段は、前記走査線をゲート端子とし前記識別
    信号線に接続された第１のアクティブ素子と画素内メモ
    リ容量からなり、 前記選択手段は、ゲート端子が前記画素内メモリ容量に
    接続され、前記２本の階調電圧線にそれぞれ接続された
    ｎ型アクティブ素子とｐ型アクティブ素子とからなり、 前記スイッチング素子は、前記階調書込線をゲート端子
    とし、ｎ型アクティブ素子、ｐ型アクティブ素子、およ
    び前記画素電極に接続された第４のアクティブ素子から
    なることを特徴とする表示装置。
  13. 【請求項１３】 請求項１２に記載の表示装置におい
    て、 表示の第１段階では、選択された走査線に接続されてい
    る前記第１のアクティブ素子が導通状態となり、各画素
    の画素内メモリ容量に識別信号が書き込まれ、その識別
    信号により前記ｎ型アクティブ素子と前記ｐ型アクティ
    ブ素子のどちらか一方が導通状態になることにより、２
    本の階調信号線のどちらかの電圧が決定され、 表示の第２段階では、前記階調書込線が選択されて前記
    第４のアクティブ素子が導通状態となり、決定された前
    記階調信号線の電圧が前記画素電極に印加されて液晶の
    配向状態を変化させることにより、光が変調されること
    を特徴とする表示装置。
  14. 【請求項１４】 請求項１１に記載の表示装置におい
    て、 前記階調電圧線は１つの画素に対して２本設けられ、 前記保存手段は、前記走査線をゲート端子とし前記識別
    信号線に接続された第１のアクティブ素子と画素内メモ
    リ容量からなり、 前記選択手段は、ゲート端子が前記画素内メモリ容量に
    接続され、前記２本の階調電圧線にそれぞれ接続された
    ｎ型アクティブ素子とｐ型アクティブ素子とからなり、 前記スイッチング素子は、前記階調書込線をゲート端子
    とし、前記ｎ型アクティブ素子、前記ｐ型アクティブ素
    子、および前記画素電極に接続された第４のアクティブ
    素子からなり、 さらに、前記表示素子は前記画素電極をゲート端子とし
    た第５のアクティブ素子により駆動されるＬＥＤ素子で
    あることを特徴とする表示装置。
  15. 【請求項１５】 請求項１２に記載の表示装置におい
    て、 表示の第１段階では、選択された走査線に接続されてい
    る前記第１のアクティブ素子が導通状態となり、各画素
    の画素内メモリ容量に識別信号が書き込まれ、その識別
    信号により前記ｎ型アクティブ素子と前記ｐ型アクティ
    ブ素子のどちらか一方が導通状態になることにより、２
    本の階調信号線のどちらかの電圧が決定され、 表示の第２段階では、前記階調書込線が選択されて前記
    第４のアクティブ素子が導通状態となり、決定された前
    記階調信号線の電圧が前記画素電極に印加されて、前記
    第５のアクティブ素子により電流量に変換されてＬＥＤ
    を駆動することを特徴とする表示装置。
  16. 【請求項１６】 行方向及び列方向にマトリクス状に配
    置された画素と、 前記画素内に設けられた画素電極と、 前記画素内に設けられ、前記画素電極の電圧に応じて表
    示を行う表示素子と、 走査線に走査信号を供給する走査線駆動回路と、 前記走査線に対して略直交方向に配置された識別信号線
    に識別信号を供給する識別信号線駆動回路と、 前記識別信号線から供給された識別信号を前記画素内に
    保存する保存手段と、 前記各画素に階調電圧を供給する少なくとも１本の階調
    電圧線に階調電圧を供給する階調電圧線駆動回路と、 前記保存手段に保存した識別信号を基に、隣接する画素
    や自画素の階調電圧線に供給される階調電圧を選択する
    選択手段と、 選択された階調電圧を画素電極に印加するためのスイッ
    チング素子と、 該スイッチング素子を制御する階調書込線に階調書込信
    号を供給する階調書込線駆動回路と、を備えた表示装
    置。
  17. 【請求項１７】 請求項１６に記載の表示装置におい
    て、 前記表示素子は液晶を用いた光変調素子で構成され、か
    つ前記階調電圧線は１つの画素に対して１本設けられ、 前記保存手段は、前記走査線をゲート端子とし前記識別
    信号線に接続された第１のアクティブ素子と画素内メモ
    リ容量からなり、 前記選択手段は、ゲート端子が前記画素内メモリ容量に
    接続され、隣接する画素と自画素の前記２本の階調電圧
    線にそれぞれ接続されたｎ型アクティブ素子とｐ型アク
    ティブ素子とからなり、 前記スイッチング素子は、前記階調書込線をゲート端子
    とし、前記ｎ型アクティブ素子、前記ｐ型アクティブ素
    子、および前記画素電極に接続された第４のアクティブ
    素子からなることを特徴とする表示装置。
  18. 【請求項１８】 請求項１７に記載の表示装置におい
    て、 表示の第１段階では、選択された走査線に接続されてい
    る前記第１のアクティブ素子が導通状態となり、各画素
    の画素内メモリ容量に識別信号が書き込まれ、 その識別信号により前記ｎ型アクティブ素子と前記ｐ型
    アクティブ素子のどちらか一方が導通状態になることに
    より、隣接する画素内の前記２本の階調信号線のどちら
    かの電圧が決定され、 表示の第２段階では、前記階調書込線が選択されて前記
    第４のアクティブ素子が導通状態となり、決定された前
    記階調信号線の電圧が前記画素電極に印加されて液晶の
    配向状態を変化させることにより、光が変調されること
    を特徴とする表示装置。
  19. 【請求項１９】 行方向及び列方向にマトリクス状に配
    置された画素と、 前記画素内に設けられた画素電極と、 前記画素内に設けられ、前記画素電極の電圧に応じて表
    示を行う表示素子と、 走査線に走査信号を供給する走査線駆動回路と、 前記走査線に対して略直交方向に配置された識別信号線
    に識別信号を供給する識別信号線駆動回路と、 前記識別信号線から供給された識別信号を前記画素内に
    保存する保存手段と、 前記各画素に階調電圧を供給する少なくとも２本の階調
    電圧線に階調電圧を供給する階調電圧線駆動回路と、 前記保存手段に保存した識別信号を基に、前記階調電圧
    線に供給された階調電圧を選択する選択手段と、 選択された階調電圧を画素電極に出力するためのスイッ
    チと、 前記スイッチを制御する領域指定線に領域指定信号を供
    給する領域指定線駆動回路と、 前記スイッチから出力された階調電圧を前記画素電極に
    印加するためのスイッチング素子と、 前記領域指定線と略直交方向に配置され、前記スイッチ
    ング素子を制御する階調書込線に階調書込信号を供給す
    る階調書込線駆動回路と、を備えた表示装置。
  20. 【請求項２０】 請求項１９に記載の表示装置におい
    て、 前記表示素子は液晶を用いた光変調素子で構成され、か
    つ前記階調電圧線は１つの画素に対して２本設けられ、 前記保存手段は、前記走査線をゲート端子とし前記識別
    信号線に接続された第１のアクティブ素子と画素内メモ
    リ容量からなり、 前記選択手段は、ゲート端子が前記画素内メモリ容量に
    接続され、前記２本の階調電圧線にそれぞれ接続された
    ｎ型アクティブ素子とｐ型アクティブ素子とからなり、 前記スイッチは領域指定線をゲート端子として、前記ｎ
    型アクティブ素子と前記ｐ型アクティブ素子に接続され
    たアクティブ素子であり、 前記スイッチング素子は前記階調書込線をゲート端子と
    し、前記アクティブ素子および前記画素電極に接続され
    た第４のアクティブ素子であることを特徴とする表示装
    置。
  21. 【請求項２１】 請求項２０に記載の表示装置におい
    て、 表示の第１段階では、選択された走査線に接続されてい
    る前記第１のアクティブ素子が導通状態となり、各画素
    の画素内メモリ容量に識別信号が書き込まれ、その識別
    信号により前記ｎ型アクティブ素子と前記ｐ型アクティ
    ブ素子のどちらか一方が導通状態になることにより、２
    本の階調信号線のどちらかの電圧が決定され、 表示の第２段階では、前記領域指定線および前記階調書
    込線を選択することで、前記アクティブ素子および前記
    第４のアクティブ素子が導通状態となり、領域指定線及
    およ階調書込線により指定された画素において、階調信
    号線の電圧が前記画素電極に印加されて液晶の配向状態
    を変化させることにより、光が変調されることを特徴と
    する表示装置。
  22. 【請求項２２】 行方向及び列方向にマトリクス状に配
    置された画素と、 前記画素内に設けられた画素電極と、 前記画素内に設けられ、前記画素電極の電圧に応じて表
    示を行う表示素子と、走査線に走査信号を供給する走査
    線駆動回路と、 前記走査線に対して略直交方向に配置された識別信号線
    に識別信号を供給する識別信号線駆動回路と、 前記識別信号線から供給された識別信号を前記画素内に
    保存する保存手段と、 前記各画素に階調電圧を供給する少なくとも１本の階調
    電圧線に階調電圧を供給する階調電圧線駆動回路と、 前記保存手段に保存した識別信号を基に、前記階調電圧
    線に供給された階調電圧を出力するか否かを選択する選
    択手段と、 前記選択手段で選択され出力された階調電圧を前記画素
    電極に印加するためのスイッチング素子と、 該スイッチング素子を制御する階調書込線に階調書込信
    号を供給する階調書込線駆動回路と、 前記識別信号線駆動回路と前記階調電圧線駆動回路への
    データを一時保管するラインメモリと、を備えた表示装
    置。
  23. 【請求項２３】 請求項２２に記載の表示装置におい
    て、 前記表示素子は液晶を用いた光変調素子で構成され、か
    つ前記階調電圧線は１つの画素に対して１本設けられ、 前記保存手段は、前記走査線をゲート端子とし前記識別
    信号線に接続された第１のアクティブ素子と画素内メモ
    リ容量からなり、 前記選択手段は、ゲート端子が前記画素内メモリ容量に
    接続され、かつ階調電圧線に接続された第２のアクティ
    ブ素子であり、 前記スイッチング素子は、前記階調書込線をゲート端子
    とし、前記第２のアクティブ素子および前記画素電極に
    接続された第４のアクティブ素子であることを特徴とす
    る表示装置。
  24. 【請求項２４】 請求項２３に記載の表示装置におい
    て、 表示の第１段階では、選択された走査線に接続されてい
    る前記第１のアクティブ素子が導通状態となり、各画素
    の画素内メモリ容量に第１番目の階調に対する識別信号
    が書き込まれ、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御されて階調電圧が出力されるか
    否かが決定され、 表示の第２段階では、前記階調書込線を選択すること
    で、前記第４のアクティブ素子が導通状態となり、第１
    番目の階調に対する電圧が出力されている画素では階調
    信号線の電圧が前記画素電極に印加されて液晶の配向状
    態を変化させることにより、光が変調され、 表示の第３段階では、再度選択された走査線に接続され
    ている前記第１のアクティブ素子が導通状態となり、各
    画素の画素内メモリ容量に第２番目の階調に対する識別
    信号が書き込まれ、その識別信号により第２のアクティ
    ブ素子の導通状態が制御されて階調電圧が出力されるか
    否かが決定され、 表示の第４段階では、前記階調書込線を選択すること
    で、前記第４のアクティブ素子が導通状態となり、第２
    番目の階調に対する電圧が出力されている画素では階調
    信号線の電圧が画素電極に印加されて液晶の配向状態を
    変化させることにより、光が変調され、 上記の各段階がＮ行×Ｎ'列の画素ブロックに対して、
    ｎ個の階調を定義した場合、２ｎ段階まで繰り返される
    ことを特徴とする表示装置。
  25. 【請求項２５】 行方向及び列方向にマトリクス状に配
    置された画素と、 前記画素内に設けられた画素電極と、 前記画素内に設けられ、前記画素電極の電圧に応じて表
    示を行う表示素子と、 走査線に走査信号を供給する走査線駆動回路と、 前記走査線に対してほぼ直交方向に配置された識別信号
    線に識別信号を供給する識別信号線駆動回路と、 前記識別信号線から供給された識別信号を前記画素内に
    保存する保存手段と、 前記各画素に階調電圧を供給する少なくとも１本の階調
    電圧線に階調電圧を供給する階調電圧線駆動回路と、 前記保存手段に保存した識別信号を基に、前記階調電圧
    線に供給された階調電圧を前記画素電極に出力するか否
    かを選択する選択手段と、 前記識別信号線駆動回路と前記階調電圧線駆動回路への
    データを一時保管するラインメモリと、を備えた表示装
    置。
  26. 【請求項２６】 請求項２５に記載の表示装置におい
    て、 前記表示素子は液晶を用いた光変調素子で構成され、か
    つ前記階調電圧線は１つの画素に対して１本設けられ、 前記保存手段は、前記走査線をゲート端子とし前記識別
    信号線に接続された第１のアクティブ素子と画素内メモ
    リ容量からなり、 前記選択手段は、ゲート端子が前記画素内メモリ容量に
    接続され、かつ前記階調電圧線に接続された第２のアク
    ティブ素子であることを特徴とする表示装置。
  27. 【請求項２７】 請求項２６に記載の表示装置におい
    て、 表示の第１段階では、選択された走査線に接続されてい
    る前記第１のアクティブ素子が導通状態となり、各画素
    の画素内メモリ容量に第１番目の階調に対する識別信号
    が書き込まれ、 表示の第２段階では、その識別信号により前記第２のア
    クティブ素子の導通状態が制御され第１番目の階調電圧
    が前記画素電極に出力され、 第３段階では、再度、走査線が選択されて前記第１のア
    クティブ素子が導通状態となり、前記識別信号線に印加
    されているリセット信号により各画素内メモリ容量がリ
    セットされ、 表示の第４段階では、再び選択された走査線に接続され
    ている前記第１のアクティブ素子が導通状態となり、各
    画素の画素内メモリ容量に第２番目の階調に対する識別
    信号が書き込まれ、 表示の第５段階では、その識別信号により前記第２のア
    クティブ素子の導通状態が制御され第２番目の階調電圧
    が前記画素電極に出力され、 表示の第６段階では、更に再び走査線が選択されて前記
    第１のアクティブ素子が導通状態となり、前記識別信号
    線に印加されているリセット信号により各画素内メモリ
    容量はリセットされ、 上記の各段階が、Ｎ行×Ｎ'列の画素ブロックに対し
    て、ｎ個の階調を定義した場合、３ｎ段階まで繰り返さ
    れることを特徴とする表示装置。
  28. 【請求項２８】 請求項２３に記載の表示装置におい
    て、 画素をＮ行×Ｎ'列からなる画素ブロックとして構成し
    たとき、複数フレーム間で階調変化が少ないブロックに
    おいては、 第１フレームの第１段階では、選択された走査線に接続
    されている前記第１のアクティブ素子が導通状態とな
    り、各画素の画素内メモリ容量に第１番目の階調に対す
    る識別信号が書き込まれ、その識別信号により前記第２
    のアクティブ素子の導通状態が制御され階調電圧が出力
    されるか否かが決定され、 第２段階では、階調書込線を選択することで、前記第４
    のアクティブ素子が導通状態となり、第１番目の階調に
    対する電圧が出力されている画素では、階調信号線の電
    圧が前記画素電極に印加されて液晶の配向状態を変化さ
    せることにより、光が変調され、 第３段階では、再度選択された走査線に接続されている
    前記第１のアクティブ素子が導通状態となり、各画素の
    画素内メモリ容量に第２番目の階調に対する識別信号が
    書き込まれ、その識別信号により前記第２のアクティブ
    素子の導通状態が制御されて階調電圧が出力されるか否
    かが決定され、 第４段階では、前記階調書込線を選択することで、前記
    第４のアクティブ素子が導通状態となり、第２番目の階
    調に対する電圧が出力されている画素では、階調信号線
    の電圧が前記画素電極に印加されて液晶の配向状態を変
    化させることにより、光が変調され、 第２フレームの第１段階では、選択された走査線に接続
    されている前記第１のアクティブ素子が導通状態とな
    り、各画素の画素内メモリ容量に第３番目の階調に対す
    る識別信号が書き込まれ、その識別信号により前記第２
    のアクティブ素子の導通状態が制御されて階調電圧が出
    力されるか否かが決定され、 第２段階では、前記階調書込線を選択することで、前記
    第４のアクティブ素子が導通状態となり、第３番目の階
    調に対する電圧が出力されている画素では、階調信号線
    の電圧が前記画素電極に印加されて液晶の配向状態を変
    化させることにより、光が変調され、 第３段階では、再度選択された走査線に接続されている
    前記第１のアクティブ素子が導通状態となり、各画素の
    画素内メモリ容量に第４番目の階調に対する識別信号が
    書き込まれ、その識別信号により前記第２のアクティブ
    素子の導通状態が制御されて階調電圧が出力されるか否
    かが決定され、 第４段階では、前記階調書込線を選択することで、前記
    第４のアクティブ素子が導通状態となり、第４番目の階
    調に対する電圧が出力されている画素では、階調信号線
    の電圧が前記画素電極に印加されて液晶の配向状態を変
    化させることにより、光が変調され、 複数フレーム間で階調変化が少ないＮ行×Ｎ'列の画素
    ブロックに対して、ｍ個の階調を定義した場合、１フレ
    ームにおける上記各段階をｍ’段階とすると、ｍ／
    （ｍ’／２）フレームまで繰り返され、 複数フレーム間で階調変化が多いブロックにおいては、 各フレームの第１段階では、選択された走査線に接続さ
    れている前記第１のアクティブ素子が導通状態となり、
    各画素の画素内メモリ容量に第１番目の階調に対する識
    別信号が書き込まれ、その識別信号により前記第２のア
    クティブ素子の導通状態が制御されて階調電圧が出力さ
    れるか否かが決定され、 第２段階では、前記階調書込線を選択することで、前記
    第４のアクティブ素子が導通状態となり、第１番目の階
    調に対する電圧が出力されている画素では、階調信号線
    の電圧が前記画素電極に印加されて液晶の配向状態を変
    化させることにより、光が変調され、 第３段階では、再度選択された走査線に接続されている
    前記第１のアクティブ素子が導通状態となり、各画素の
    画素内メモリ容量に第２番目の階調に対する識別信号が
    書き込まれ、その識別信号により前記第２のアクティブ
    素子の導通状態が制御されて階調電圧が出力されるか否
    かが決定され、 第４段階では、前記階調書込線を選択することで、前記
    第４のアクティブ素子が導通状態となり、第２番目の階
    調に対する電圧が出力されている画素では、階調信号線
    の電圧が前記画素電極に印加されて液晶の配向状態を変
    化させることにより、光が変調され、 複数フレーム間で階調変化が多いＮ行×Ｎ'列の画素ブ
    ロックに対して、ｎ個の階調を定義した場合、１フレー
    ム内の上記段階が２ｎ段階まで繰り返され、 さらに、上記各フレームが毎回繰り返されることを特徴
    とする表示装置。
  29. 【請求項２９】 請求項２６に記載の表示装置におい
    て、 画素をＮ行×Ｎ'列からなる画素ブロックとして構成し
    たとき、複数フレーム間で階調変化が少ないブロックに
    おいては、 第１フレームの第１段階では、選択された走査線に接続
    されている前記第１のアクティブ素子が導通状態とな
    り、各画素の画素内メモリ容量に第１番目の階調に対す
    る識別信号が書き込まれ、 第２段階では、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御され、第１番目の階調電圧が前
    記画素電極に出力されて液晶の配向状態を変化させるこ
    とで光が変調され、 第３段階では、再度、走査線が選択され、前記第１のア
    クティブ素子が導通状態となり、前記識別信号線に印加
    されているリセット信号により各画素内メモリ容量がリ
    セットされ、 第４段階では、再び選択された走査線に接続されている
    前記第１のアクティブ素子が導通状態となり、各画素の
    画素内メモリ容量に第２番目の階調に対する識別信号が
    書き込まれ、 第５段階では、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御され、第２番目の階調電圧が画
    素電極に出力されて液晶の配向状態を変化させることで
    光が変調され、 第６段階では、更に再び走査線が選択されて前記第１の
    アクティブ素子が導通状態となり、前記識別信号線に印
    加されているリセット信号により各画素内メモリ容量は
    リセットされ、 第２フレームの第１段階では、選択された走査線に接続
    されている前記第１のアクティブ素子が導通状態とな
    り、各画素の画素内メモリ容量に第３番目の階調に対す
    る識別信号が書き込まれ、 第２段階では、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御され、第３番目の階調電圧が画
    素電極に出力されて液晶の配向状態を変化させることで
    光が変調され、 第３段階では、再度、走査線が選択され、前記第１のア
    クティブ素子が導通状態となり、前記識別信号線に印加
    されているリセット信号により各画素内メモリ容量はリ
    セットされ、 第４段階では、再び選択された走査線に接続されている
    前記第１のアクティブ素子が導通状態となり、各画素の
    画素内メモリ容量に第４番目の階調に対する識別信号が
    書き込まれ、 第５段階では、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御され、第４番目の階調電圧が画
    素電極に出力されて液晶の配向状態を変化させることで
    光が変調され、 第６段階では、更に再び、走査線が選択され、前記第１
    のアクティブ素子が導通状態となり、識別信号線に印加
    されているリセット信号により各画素内メモリ容量はリ
    セットされ、 複数フレーム間で階調変化が少ないＮ行×Ｎ'列の画素
    ブロックに対して、ｍ個の階調を定義した場合、１フレ
    ームにおける上記段階はｍ’段階とすると、ｍ／（ｍ’
    ／３）フレームまで繰り返され、 複数フレーム間で階調変化が多いブロックにおいては、 各フレームの第１段階では、選択された走査線に接続さ
    れている前記第１のアクティブ素子が導通状態となり、
    各画素の画素内メモリ容量に第１番目の階調に対する識
    別信号が書き込まれ、 第２段階では、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御され、第１番目の階調電圧が画
    素電極に出力されて液晶の配向状態を変化させることで
    光が変調され、 第３段階では、再度、走査線が選択され、前記第１のア
    クティブ素子が導通状態となり、識別信号線に印加され
    ているリセット信号により各画素内メモリ容量はリセッ
    トされ、 第４段階では、再び選択された走査線に接続されている
    前記第１のアクティブ素子が導通状態となり、各画素の
    画素内メモリ容量に第２番目の階調に対する識別信号が
    書き込まれ、 第５段階では、その識別信号により前記第２のアクティ
    ブ素子の導通状態が制御され、第２番目の階調電圧が画
    素電極に出力されて液晶の配向状態を変化させることで
    光が変調され、 第６段階では、更に再び、走査線が選択され、前記第１
    のアクティブ素子が導通状態となり、識別信号線に印加
    されているリセット信号により各画素内メモリ容量はリ
    セットされ、 複数フレーム間で階調変化が多いＮ行×Ｎ'列の画素ブ
    ロックに対して、ｎ個の階調を定義した場合、１フレー
    ム内の上記各段階が３ｎ段階まで繰り返され、 さらに、上記各フレームが毎回繰り返されることを特徴
    とする表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003186450A (ja) * 2001-12-20 2003-07-04 Hitachi Ltd 表示装置
JP2004151155A (ja) * 2002-10-28 2004-05-27 Toshiba Matsushita Display Technology Co Ltd 表示装置
KR100740476B1 (ko) * 2004-04-14 2007-07-19 파이오니아 가부시키가이샤 디스플레이 장치, 디스플레이 드라이버 및 데이터 전송방법
US7737962B2 (en) 2002-07-12 2010-06-15 Toshiba Matsushita Display Technology Co., Ltd. Display device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309760B2 (en) * 2001-04-17 2007-12-18 The Board Of Trustees Of The University Of Arkansas Repeat sequences of the CA125 gene and their use for diagnostic and therapeutic interventions
JP3899886B2 (ja) * 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
KR100885019B1 (ko) * 2002-10-29 2009-02-20 삼성전자주식회사 액정 표시 장치
KR100539979B1 (ko) * 2003-09-16 2006-01-11 삼성전자주식회사 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법
KR100666549B1 (ko) * 2003-11-27 2007-01-09 삼성에스디아이 주식회사 유기전계 발광표시장치 및 그의 구동방법
JP2005301095A (ja) * 2004-04-15 2005-10-27 Semiconductor Energy Lab Co Ltd 表示装置
KR20070047551A (ko) * 2005-11-02 2007-05-07 엘지전자 주식회사 플라즈마 디스플레이 장치
KR101212158B1 (ko) * 2006-02-27 2012-12-13 엘지디스플레이 주식회사 액정 표시장치와 그 구동방법
TWI363322B (en) * 2007-01-11 2012-05-01 Ind Tech Res Inst Pixel driving circuit
US8581933B2 (en) * 2007-09-04 2013-11-12 Lg Electronics Inc. System and method for displaying a rotated image in a display device
KR20160066131A (ko) * 2014-12-01 2016-06-10 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP6895101B2 (ja) * 2015-12-22 2021-06-30 カシオ計算機株式会社 表示モジュール、表示装置及びその制御方法、制御プログラム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0279091A (ja) * 1988-09-16 1990-03-19 Hitachi Ltd 液晶表示パネル
JPH05323913A (ja) * 1992-05-20 1993-12-07 Casio Comput Co Ltd 画像データ処理装置
JPH0880386A (ja) * 1994-09-13 1996-03-26 Oriental Sangyo Kk 遊戯用設備
JPH0980386A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 液晶表示装置
JP2001022315A (ja) * 1999-07-12 2001-01-26 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
JP2003186450A (ja) * 2001-12-20 2003-07-04 Hitachi Ltd 表示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3937878A (en) * 1975-01-21 1976-02-10 Bell Telephone Laboratories, Incorporated Animated dithered display systems
JPH0652472B2 (ja) * 1984-07-23 1994-07-06 インターナショナル・ビジネス・マシーンズ・コーポレーション イメージ処理方法
JP3219640B2 (ja) * 1994-06-06 2001-10-15 キヤノン株式会社 ディスプレイ装置
JPH08115060A (ja) * 1994-10-14 1996-05-07 Sharp Corp 表示装置の駆動回路及び液晶表示装置
US5644340A (en) * 1995-03-16 1997-07-01 Harney; Michael Frequency mixing for controlling individual pixels in a display
US6043802A (en) * 1996-12-17 2000-03-28 Ricoh Company, Ltd. Resolution reduction technique for displaying documents on a monitor
US6417866B1 (en) * 1997-02-26 2002-07-09 Ati Technologies, Inc. Method and apparatus for image display processing that reduces CPU image scaling processing
US6034663A (en) * 1997-03-10 2000-03-07 Chips & Technologies, Llc Method for providing grey scale images to the visible limit on liquid crystal displays
JP3900663B2 (ja) 1997-06-25 2007-04-04 ソニー株式会社 光学空間変調素子及び画像表示装置
KR100510441B1 (ko) 1997-08-26 2005-10-26 삼성전자주식회사 Lcd 구동 계조전압 제어회로
JP3040967B2 (ja) * 1997-09-10 2000-05-15 近畿日本鉄道株式会社 フルカラーｌｅｄ表示装置
JPH11202299A (ja) 1998-01-16 1999-07-30 Mitsubishi Electric Corp 液晶ディスプレイ装置
US6750875B1 (en) * 1999-02-01 2004-06-15 Microsoft Corporation Compression of image data associated with two-dimensional arrays of pixel sub-components

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0279091A (ja) * 1988-09-16 1990-03-19 Hitachi Ltd 液晶表示パネル
JPH05323913A (ja) * 1992-05-20 1993-12-07 Casio Comput Co Ltd 画像データ処理装置
JPH0880386A (ja) * 1994-09-13 1996-03-26 Oriental Sangyo Kk 遊戯用設備
JPH0980386A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 液晶表示装置
JP2001022315A (ja) * 1999-07-12 2001-01-26 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
JP2003186450A (ja) * 2001-12-20 2003-07-04 Hitachi Ltd 表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003186450A (ja) * 2001-12-20 2003-07-04 Hitachi Ltd 表示装置
US7737962B2 (en) 2002-07-12 2010-06-15 Toshiba Matsushita Display Technology Co., Ltd. Display device
JP2004151155A (ja) * 2002-10-28 2004-05-27 Toshiba Matsushita Display Technology Co Ltd 表示装置
KR100740476B1 (ko) * 2004-04-14 2007-07-19 파이오니아 가부시키가이샤 디스플레이 장치, 디스플레이 드라이버 및 데이터 전송방법

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