JP2002062848A - 表示方法および表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 超高精細かつ高速動画表示が可能な表示装置
を提供する。 【解決手段】 入力した画像信号をブロックごとに２値
の階調に近似したｎ階調近似画像信号に変換するための
ｎ階調近似演算回路１０と、ｎ階調近似演算回路１０か
ら出力されるｎ階調近似画像信号に従い、Ｘドライバ３
０，Ｙドライバ４０，共通電圧発生回路５０，信号供給
回路６０に所定の信号を供給する信号発生回路２０と、
Ｘドライバ３０に接続されＹ方向に伸びたＸ信号線３１
とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４
１との交差部に設けられた複数の画素部１００とからな
る。高精細表示または高速動画表示するときにも、選択
期間を十分に確保できるため、良好な表示が可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示方法および表
示装置に係り、特に、超高精細表示装置および駆動周波
数の高い表示装置に関する。

【０００２】

【従来の技術】従来のＴＦＴアクティブマトリクス液晶
ディスプレイの駆動には、線順次走査方式が採用されて
おり、各走査電極には、１フレーム時間ごとに１回走査
パルスが印加される。１フレーム時間としては、１／６
０秒程度がよく用いられ、走査パルスは、通常パネルの
上側から下に向かって、順次タイミングをずらしながら
印加される。したがって、６４０×４８０ドットの画素
を持つ液晶表示装置では、１フレーム内に４８０本のゲ
ート配線を走査するので、走査パルスの時間幅は、約３
５μｓである。

【０００３】一方、信号電極には、走査パルスに同期し
て、走査パルスが印加される１行分の画素の液晶に印加
する液晶駆動電圧を一斉に印加する。そのためには、１
行前の走査電極に走査パルスを印加している時間内に、
すべての信号電極に次の行の画素の液晶に印加する液晶
駆動電圧に対応した画素信号を入力する必要がある。画
素構成として、６４０×４８０ドットの液晶表示装置で
は、走査パルスの時間幅約３５μｓ内に６４０本分の画
素信号を入力するので、１画素信号当たりに割り当てら
れる時間は、３５μｓ／６４０＝約５５ｎｓである。

【０００４】ゲートパルスを印加された選択画素では、
走査電極に接続されたＴＦＴのゲート電極電圧が高くな
り、ＴＦＴがオン状態になる。このとき、液晶駆動電圧
は、ＴＦＴのソース−ドレイン間を経由して、表示電極
に印加され、画素容量を上記３５μｓの時間内に充電す
る。画素容量とは、表示電極と対向電極との間に形成さ
れる液晶容量と、画素に配置した負荷容量とを合わせた
容量である。この充電動作を繰り返すと、パネル全面の
画素容量には、フレーム時間ごとに繰り返して液晶印加
電圧が印加される。

【０００５】従来のＴＦＴアクティブマトリクス液晶表
示装置は、上記のように駆動されるため、高精細になり
表示する画素数が増大するに伴い、走査パルスの時間幅
および１画素信号を入力するために割り当てられる時間
は短くなる。すなわち、短い時間内で画素容量を充電す
る必要がある。また、より短い時間で画素信号を入力す
る必要がある。

【０００６】一方、高速動画に対応するためには、１フ
レーム時間をさらに短くする必要がある。この場合も走
査パルスの時間幅および１画素信号を入力するために割
り当てられる時間は短くなる。

【０００７】

【発明が解決しようとする課題】以上のように、高精細
表示または高速動画表示を実現するには、短い時間内に
液晶駆動電圧を画素容量に充電する必要がある。液晶駆
動電圧は、端部に設けた駆動回路から信号電極線を介し
て画素容量に供給される。その際、信号電極線の配線遅
延により、画素容量に供給される液晶駆動電圧には、遅
れが生じる。正常な画像を表示するには、走査パルスの
時間幅をこの遅れ時間に対して十分に長くとる必要があ
る。

【０００８】しかし、従来技術では、高精細表示または
高速動画表示を実現するには、この走査パルスの時間幅
を十分に確保できず、正常な表示がなされない。

【０００９】また、高精細表示または高速動画表示を実
現するには、液晶表示装置に対してより短い時間で画素
信号を入力する必要がある。すなわち、液晶表示装置に
入力する信号の周波数が高くなる。この際に、液晶表示
装置に信号を入力するケーブルの配線遅延により、画素
信号が液晶表示装置に正確に入力されなくなり、所望の
画像が表示されなくなる。

【００１０】本発明の目的は、高精細表示または高速動
画表示が可能な表示方法および表示装置を提供すること
である。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するために、行列方向にマトリクス状に配列した画素
からなり、各画素に対して行方向および列方向に配列し
た配線を用いて独立に信号を与える表示装置の表示方法
において、画素をＮ行×Ｎ′列からなる画素ブロックに
分割し、Ｎ×Ｎ′個の画素からなる画素ブロックの各画
素に対してＮ×Ｎ′よりも少ない数であるｎ値の階調を
割り当てて表示する表示方法を提案する。

【００１２】前記画素ブロックをｎ個の領域に分割し、
それぞれの分割領域に同じ値の階調を割り当てて表示す
ることができる。

【００１３】前記画素ブロックは、同１列の画素だけか
らなるようにしてもよい。

【００１４】Ｎ行×Ｎ′列の画素ブロックに対して画素
ブロックに対応したｎ個のうちの一つの階調を割り当て
た画素に信号を与えているのと同一期間に、次のＮ行×
Ｎ′列の画素ブロックに対して画素ブロックに与えるｎ
個の階調のうちの一つの階調をすべての画素に与える。

【００１５】本発明は、また、行列方向にマトリクス状
に配列した画素からなり、各画素に対して行方向および
列方向に配列した配線を用いて独立に信号を与える表示
装置の表示方法において、画素をＮ行×Ｎ′列の画素ブ
ロックに分割し、Ｎ行の画素に対してＮよりも少ない数
であるｎ回の選択期間で信号を与える表示方法を提案す
る。

【００１６】本発明は、上記目的を達成するために、行
列方向にマトリクス状に配列した画素電極と、画素電極
の電圧に応じて動作する表示素子と、列方向に配列した
Ｘ信号線にＸ信号を供給するＸドライバと、行方向に配
列したＹ信号線にＹ信号を供給するＹドライバと、列方
向に配列した液晶駆動電圧線に液晶駆動電圧を供給する
液晶駆動電圧供給回路と、Ｘ信号線とＹ信号線の交差部
に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号と
Ｙ信号とを演算し出力するＸＹ演算回路と、ＸＹ演算回
路の出力と基準電圧とを比較し、ＸＹ演算回路の出力が
基準電圧よりも高い場合には、第１の電圧を出力し、Ｘ
Ｙ演算回路の出力が基準電圧よりも低い場合には、第２
の電圧を出力する信号比較器と、信号比較器の出力に応
じて、画素電極と液晶駆動電圧線との接続を制御するス
イッチと、画素をＮ行×Ｎ′列の複数のブロックに分割
し、各ブロック内の各画素の階調レベルをＮ×Ｎ′より
も少ない数であるｎ値に近似したｎ階調近似画像信号に
変換するｎ階調近似演算回路と、ｎ階調近似画像信号に
応じて、Ｘドライバ，Ｙドライバ，液晶駆動電圧供給回
路を制御する信号制御回路とからなる表示装置を提案す
る。

【００１７】ｎが２である場合、ＸＹ演算回路は、Ｘ信
号線とＹ信号線の間に直列に接続した２個のコンデンサ
からなり、２個のコンデンサの接続点の電圧が出力値と
して信号比較器に入力され、Ｙ信号線に印加される電圧
ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、Ｘ
Ｙ演算器の出力が信号比較器の基準電圧よりも大きくな
る十分な大きさの電圧であり、Ｙ信号線に印加される電
圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、
ＸＹ演算器の出力が信号比較器の基準電圧よりも小さく
なる十分に小さな電圧であり、第１の選択期間には、第
１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜
第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第
２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜
ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第
２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行
以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの
選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)
×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が
印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ
信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜
第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されるよう
にする。

【００１８】また、ｎが２である場合、ＸＹ演算回路
は、一端がＹ信号線に接続されたコンデンサとコンデン
サの他端がドレイン電極に接続され、ソース電極がＸ信
号線に接続されたトランジスタからなり、トランジスタ
のドレイン電極の電圧が出力値として信号比較に入力さ
れ、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印
加される電圧にかかわらず、ＸＹ演算器の出力が信号比
較器の基準電圧よりも大きくなる十分な大きさの電圧で
あり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に
印加される電圧にかかわらず、ＸＹ演算器の出力が信号
比較器の基準電圧よりも小さくなる十分に小さな電圧で
あり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線
にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線に
は、ＶYMINが印加され、続く第２の選択期間には、第１
行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧
が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAX
が印加され、第１行〜第２Ｎ行以外のＹ信号線には、Ｖ
YMINが印加され、以下、第ｉの選択期間には、第((ｉ−
２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1
＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×
Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加さ
れ、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信
号線にＶYMINが印加されるようにしてもよい。

【００１９】さらに、ｎが２である場合、ＸＹ演算回路
は、一端がＹ信号線に接続されたコンデンサとコンデン
サの他端がドレイン電極に接続され、ソース電極がＸ信
号線に接続されたトランジスタからなり、トランジスタ
のドレイン電極の電圧が出力値として信号比較に入力さ
れ、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印
加される電圧にかかわらず、ＸＹ演算器の出力が信号比
較器の基準電圧よりも大きくなる十分な大きさの電圧で
あり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に
印加される電圧にかかわらず、ＸＹ演算器の出力が信号
比較器の基準電圧よりも小さくなる十分に小さな電圧で
あり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線
にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線に
は、ＶYMINが印加され、続く第２の選択期間には、第１
行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧
が印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYM
INが印加され、以下、第(２×ｉ−１)の選択期間(ｉ＝
１，２，３，・・)には、第((ｉ−１)×Ｎ＋１)行〜第
(ｉ×Ｎ)行のＹ信号線にＶYMAXの電圧が印加され、第
((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線に
ＶYMINが印加され、第(２×ｉ)の選択期間には、第((ｉ
−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶY1＜Ｖ
Y2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋
１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加さ
れることも可能である。

【００２０】Ｎ′列ごとに、ｉ＝１，２，３，・・にお
いて、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)
×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２
×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電
圧線は、互いに接続され、第((２×ｉ−２)×Ｎ＋１)行
〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線と第((２×
ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧
線とが接続されていない表示装置を実現することもでき
る。

【００２１】ｎが２である場合、ＸＹ演算回路は、一端
がＹ信号線に接続されたコンデンサとコンデンサの他端
がドレイン電極に接続され、ソース電極がＸ信号線に接
続されたトランジスタからなり、トランジスタのドレイ
ン電極の電圧が出力値として信号比較に入力され、Ｙ信
号線に印加される電圧ＶYMAXおよびＶYMIDは、Ｘ信号線
に印加される電圧ＶXの値にかかわらず、ＶX＋ＶYMAX−
ＶYMIDの値が信号比較器の基準電圧よりも大きくなるよ
うに設定されており、Ｙ信号線に印加される電圧ＶYMIN
は、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算
器の出力が信号比較器の基準電圧よりも小さくなる十分
に小さな電圧であり、第１の選択期間には、第１行〜第
Ｎ行のＹ信号線にＶYMIDが印加され、第１行〜第Ｎ行以
外のＹ信号線には、ＶYMINが印加され、続く第２の選択
期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加さ
れ、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号線にＶYMIDが
印加され、第１行〜第(２×Ｎ)行以外のＹ信号線には、
ＶYMINが印加され、続く第３の選択期間には、第１行〜
第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印
加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号にＶYMAX
が印加され、第(２×Ｎ＋１)行〜第(３×Ｎ)行のＹ信号
線には、ＶYMIDが印加され、第１行〜第(３×Ｎ)行以外
のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択
期間には、第((ｉ−×Ｎ＋１)行〜第((ｉ−２)×Ｎ)行
のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加さ
れ、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ
信号線にＶYMAXが印加され、第((ｉ−１)×Ｎ＋１)行〜
第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−
３)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMIN
が印加される駆動方式を採用してもよい。

【００２２】本発明は、上記目的を達成するために、行
列方向にマトリクス状に配列した赤色画素電極，緑色画
素電極，青色画素電極と、各画素電極の電圧に応じて動
作する表示素子と、列方向に配列したＸ信号線にＸ信号
を供給するＸドライバと、行方向に配列したＹ信号線に
Ｙ信号を供給するＹドライバと、列方向に配列した赤色
液晶駆動電圧線，緑色液晶駆動電圧線，青色液晶駆動電
圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路
と、Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線
とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力
するＸＹ演算回路と、ＸＹ演算回路の出力と基準電圧を
比較して、ＸＹ演算回路の出力が基準電圧よりも高い場
合には、第１の電圧を出力し、ＸＹ演算回路の出力が基
準電圧よりも低い場合には、第２の電圧を出力する信号
比較器と、信号比較器の出力に応じて、赤色画素電極と
赤色液晶駆動電圧線との接続を制御するスイッチと、緑
色画素電極と緑色液晶駆動電圧線との接続を制御するス
イッチと、青色画素電極と青色液晶駆動電圧線との接続
を制御するスイッチと、列方向に近接して配列する赤色
画素，緑色画素，青色画素をＮ行×(Ｎ′×３)列の複数
のブロックに分割し、各ブロック内の列方向に近接して
配列する赤色画素，緑色画素，青色画素の３画素で生成
する色数をＮ×Ｎ′よりも少ない数であるｎ値に近似し
たｎ色近似画像信号に変換するｎ色近似演算回路と、ｎ
色近似画像信号に応じて、Ｘドライバ，Ｙドライバ，液
晶駆動電圧供給回路を制御する信号制御回路とからなる
表示装置を提案する。

【００２３】前記各画素は、具体的には、行方向に配列
し信号ＶYが与えられる複数の行配線と、列方向に配列
し信号ＶXが与えられる複数の列配線と、行配線と列配
線の交差部に設けられた画素電極と、行配線と列配線の
交差部に設けられ対応する信号ＶXと信号ＶYの演算値に
対応してデータ信号供給線と画素電極との接続を制御す
るスイッチング素子とからなる。

【００２４】前記各画素は、また、具体的には、行方向
に配列し信号ＶYが与えられる複数の行配線と、列方向
に配列し信号ＶXが与えられる複数の列配線と、行配線
と列配線の交差部に設けられた赤色画素電極，緑色画素
電極，青色画素電極と、行配線と列配線の交差部に設け
られ対応する信号ＶXと信号ＶYの演算値に対応して赤色
データ信号供給線と赤色画素電極との接続，緑色データ
信号供給線と緑色画素電極との接続，青色データ信号供
給線と青色画素電極との接続を同じ状態に制御するスイ
ッチング素子ｔｐとからなる。

【００２５】本発明は、上記目的を達成するために、上
記いずれかの表示装置と、表示装置に画像を表示するこ
とを命令する画像発生装置と、命令に従い、表示装置に
画像信号を入力する表示制御装置とからなり、表示装置
が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に
対してｎ値の階調を割り当てる手段を含む表示システム
を提案する。

【００２６】本発明は、また、上記いずれかの表示装置
と、表示装置に画像を表示することを命令する画像発生
装置と、命令に従い、表示装置に画像信号を入力する表
示制御装置とからなり、表示制御装置が、Ｎ×Ｎ′個の
画素からなる画素ブロックの各画素に対してｎ値の階調
を割り当てる手段を含む表示システムを提案する。

【００２７】本発明は、さらに、上記いずれかの表示装
置と、表示装置に画像を表示することを命令する画像発
生装置と、命令に従い、表示装置に画像信号を入力する
表示制御装置とからなり、画像発生装置が、Ｎ×Ｎ′個
の画素からなる画素ブロックの各画素に対してｎ値の階
調を割り当てる手段を含む表示システムを提案する。

【００２８】本発明は、列方向に配列したＮＸ本のＸ信
号線にＸ信号を供給するＸドライバと、行方向に配列し
たＮＹ本のＹ信号線にＹ信号を供給するＹドライバと、
ＸドライバおよびＹドライバを制御する信号制御回路
と、Ｘ信号線とＹ信号線との交差部に設置され行列方向
にマトリクス状に配列した画素電極と、画素電極の電圧
に応じて動作する表示素子とからなる表示装置におい
て、信号制御回路に、表示する画像に応じた入力画像信
号が入力され、フレーム周波数がｆ(Ｈｚ)で、赤，緑，
青の各色をｎビットで表示する際に、入力画像信号の単
位時間当たりのデータ量がＮＸ×ＮＹ×(３×ｎ)×ｆビ
ット／秒よりも少ない表示装置を提案する。

【００２９】

【発明の実施の形態】次に、図１ないし図２１を参照し
て、本発明による表示装置の実施形態を詳しく説明す
る。

【００３０】

【実施形態１】図１は、本発明による表示システムの実
施形態１の全体構成を示すブロック図である。本実施形
態１の表示装置は、入力した画像信号をブロックごとに
２値の階調に近似したｎ階調近似画像信号に変換するた
めのｎ階調近似演算回路１０と、ｎ階調近似演算回路１
０から出力されるｎ階調近似画像信号に従い、Ｘドライ
バ３０，Ｙドライバ４０，共通電圧発生回路５０，信号
供給回路６０に所定の信号を供給する信号発生回路２０
と、Ｘドライバ３０に接続されＹ方向に伸びたＸ信号線
３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号
線４１との交差部に設けられた複数の画素部１００とか
らなる。

【００３１】図２は、画素部１００の構成の一例を示す
回路図である。画素部１００には、Ｘドライバ３０か
ら、Ｘ信号線３１を通して、Ｘ信号ＶXが供給される。
画素部１００には、Ｙドライバ４０から、Ｙ信号線４１
を通して、Ｙ信号ＶYが供給される。画素部１００に
は、信号供給回路６０から、液晶駆動信号線６１を通し
て、液晶駆動信号ＶLCDが供給される。また、画素部１
００には、共通電圧発生回路５０から、共通電圧線５１
を通して、共通電圧ＶCOMが供給される。

【００３２】画素部１００は、Ｘ信号線３１とＹ信号線
４１とに接続されたＸＹ演算回路１１０と、ＸＹ演算回
路１１０に接続された信号比較器１２０と、信号比較器
の出力に応じて制御されるスイッチ１３０と、スイッチ
１３０により液晶駆動信号線６１との接続が制御される
画素電極１４０と、画素電極１４０と共通電圧線５１と
の間に配置された液晶１５０とからなる。図１に示すよ
うに、画素部１００は、Ｘ方向４列とＹ方向４行の計１
６個の画素部からなるブロック１６０に分割される。

【００３３】図３は、画素部１００の詳細な回路構成の
一例を示す回路図である。ＸＹ演算回路１１０は、Ｘ信
号線３１からＶXが供給される端子に接続したコンデン
サ１１１と、Ｙ信号線４１からＶYが供給される端子に
接続したコンデンサ１１２と、クロック信号ＣＬＫに応
じて動作するｐ型ＭＯＳ−ＴＦＴ１１３とからなる。ク
ロック信号ＣＬＫは、クロック信号線７１を介して、Ｙ
ドライバ４０から供給される。信号比較器１２０は、直
列に接続したｐ型ＭＯＳ−ＴＦＴ１２１とｎ型ＭＯＳ−
ＴＦＴ１２２とからなる。スイッチ１３０は、ｐ型ＭＯ
Ｓ−ＴＦＴ１３１からなる。ｐ型ＭＯＳ−ＴＦＴ１３１
のソース端子は、画素電極１４０に接続され、ドレイン
端子は、液晶駆動信号線６１に接続される。

【００３４】ＸＹ演算回路１１０のコンデンサ１１１の
容量とコンデンサ１１２の容量とは、等しく、信号比較
器１２０の入力電圧Ｖin＝(ＶX＋ＶY)／２が出力され
る。ＸＹ演算回路１１０の出力端子１１５すなわち信号
比較器１２０の入力端子は、フローティングであるた
め、ｐ型ＭＯＳ−ＴＦＴ１１３を介して、出力端子１１
５とＸ信号線３１とを時々導通させ、安定に動作させ
る。

【００３５】図４は、信号比較器１２０の動作を説明す
る図である。ＶDDを１２Ｖとしたとき、信号比較器１２
０の入力Ｖinと出力Ｖoutとの関係は、図４に示すよう
に、Ｖinが４Ｖ以下のときには、Ｖout＝１２Ｖ、Ｖin
が６Ｖ以上のときは、Ｖout＝０Ｖとなる。なお、図１
および図２では、説明を簡略化するため、ＶDDを供給す
る信号線および接地電圧を供給する信号線は、省略して
ある。

【００３６】本実施形態１の動作を説明する。ｎ階調近
似演算回路１０には、各画素の階調情報を持った画像信
号が入力される。ｎ階調近似演算回路１０では、画素を
４行×４列＝１６個ごとのブロックに分割し、ブロック
ごとに画素の階調を２値に近似する。 この近似は、以
下のように実行する。まず、１６個の画素の階調の平均
値を計算する。次にブロック内の画素を階調レベルが平
均値よりも高い画素Ｈと低い画素Ｌとに分ける。画素Ｈ
の階調の平均値を計算し、これを画素Ｈの階調値と近似
する。同様に、画素Ｌの階調の平均値を計算し、これを
画素Ｌの階調値と近似する。さらに、ブロック内の画素
をＹ方向に調べ、例えば、順に画素Ｈ，画素Ｈ，画素
Ｌ，画素Ｈのように並んでいる場合には、画素Ｈ，画素
Ｈ，画素Ｈ，画素Ｌのように並べ替えて、Ｙ方向に沿っ
て画素Ｈと画素Ｌの２つの領域、または、画素Ｈのみ、
または、画素Ｌのみになるように近似する。この際の２
つの階調値をＹ方向に順に第１階調値，第２階調値と定
義する。すべてのブロックに対して上記近似を実行し、
ｎ階調近似画像信号を生成し、これを信号発生回路２０
に入力する。信号発生回路２０は、ｎ階調近似画像信号
に応じてＸドライバ，Ｙドライバ，信号供給回路，共通
電圧発生回路の出力電圧を制御する信号を発生する。

【００３７】図５は、図１の表示システムの制御動作を
説明する図である。図５には、Ｘ方向に８列，Ｙ方向に
８行の計６４画素を取り出して描いてある。４行×４列
＝１６画素を１ブロックとしている。Ｘ方向に紙面上で
左から第１列，第２列，‥と定義する。Ｙ方向に紙面上
で上から、第１行，第２行，‥と定義する。

【００３８】まず、選択期間ｔ1において、第１行〜第
４行のＹ信号線に２０Ｖを印加し、その他のＹ信号線に
０Ｖを印加する。図５の各マスには、その画素のＸＹ演
算回路の出力電圧(Ｖin)を書いてある。前述のとおり、
Ｖin＝(ＶX＋ＶY)／２である。図５の例では、第１列に
ＶX=４Ｖが、第１行にＶY=２０Ｖが印加されており、Ｖ
in=(４＋２０)／２＝１２Ｖとなる。ＶXとして印加され
る電圧は、−８，−４，０，４，８Ｖのいずれかであ
り、ＶY=２０の場合、Ｖinは、かならず６Ｖ以上であ
る。信号比較器１２０は、図３に示す特性を有するの
で、この場合のＶoutは、ＶXにかかわらず、０Ｖであ
る。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ
１３１は、導通状態であり、画素電極１４０に液晶駆動
電圧ＶLCDが書き込まれる。

【００３９】すなわち、ｔ1の期間に第１行〜第４行の
画素すべての画素電極に、第１階調値に応じたＶLCDが
書き込まれる。ここで、同１ブロックのＶLCDは、同一
であるが、他のブロックのＶLCDは、異なる電圧値であ
る。すなわち、ブロックごとに第１階調値は、異なる。

【００４０】一方、第５行〜第８行のＶYは、０Ｖであ
るので、Ｖinの値は、ＶXの値にかかわらず、４Ｖ以下
となる。信号比較器１２０は、図３に示す特性を有する
ので、この場合のＶoutは、ＶXにかかわらず、１２Ｖで
ある。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦ
Ｔ１３１は、非導通状態であり、画素電極１４０の電圧
は、変化せずに保持される。

【００４１】次に、選択期間ｔ2では、第１ブロック群
のＶYは、上から順に４，８，１２，１６Ｖとなり、第
２ブロック群のＶYは、２０Ｖになる。図５には示して
いないが、その他の行のＶYは、すべて０Ｖである。Ｘ
信号線３１には、ｎ階調近似画像信号に応じて電圧を印
加する。

【００４２】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
４Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
０Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=−４Ｖを
印加する。第１行〜第４行の画素すべてが第１階調値の
列には、ＶX=−８Ｖを印加する。第１行〜第４行の画素
すべてが第２階調値の列には、ＶX=８Ｖを印加する。

【００４３】図５(ｂ)の第１列は、第１行〜第２行の画
素が第１階調値で、第３行〜第４行の画素が第２階調で
あるｎ階調近似信号が送られてきている場合で、第１列
のＶXは、これに応じて０Ｖになっている。図５でハッ
チングをしたマスは、この期間に画素電極に液晶駆動電
圧が書き込まれる画素である。本実施形態１では、第１
行〜第４行に対応するブロックの第２階調値は、第５行
〜第８行に対応するブロックの第１階調値を同じ値にな
る。

【００４４】以上のように、まず、第１の期間に第１行
〜第４行に対応するブロックすべての画素電極に第１階
調値に対応した液晶駆動電圧を書き込む。続く第２の期
間に、第２階調値となる画素の画素電極のみを第２階調
値に応じた液晶駆動電圧に書き換えることによって、ブ
ロック内の画素の画素電極にｎ階調近似信号演算回路で
生成したｎ階調近似画像信号に対応した液晶駆動電圧を
書き込むことが可能である。

【００４５】他の行のブロックに液晶駆動電圧を書き込
んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯ
Ｓ−ＴＦＴは、非導通状態であるので書き込まれた液晶
駆動電圧は、再びそのブロックが選択されるまで保持さ
れる。上記の動作を順次繰り返し、すべてのブロックの
画素電極にｎ階調近似信号に対応した液晶駆動電圧を書
き込んでいく。

【００４６】図６は、図１の表示システムの制御動作を
示すタイミングチャートである。ＶLCDは、第１列〜第
４列に対応するブロックに共通な液晶駆動電圧である。
ＣＬＫは、ＸＹ演算回路のクロック信号である。ＶY
(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号
線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)
は、それぞれ、第１列，第１行の画素から第１列，第８
行の画素の信号比較器１２０の入力電圧Ｖinである。Ｖ
_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)は、それぞれ、第１列，第
１行の画素から第１列，第８行の画素の画素電極１４０
の電圧である。Ｖ_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)におい
て、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態
で、画素電極の電圧が保持されている状態を示す。

【００４７】選択期間ｔ1において、ＶLCD=Ｖa，ＶX
(１)=４Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)〜ＶY(４)
＝２０Ｖであるので、Ｖin(１,１)〜Ｖin(１,４)＝(４
＋２０)／２＝１２Ｖで、すべて６Ｖ以上であるため、
ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電
極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、
Ｖ_{Ｐ Ｘ}(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖ_ＰＸ(１,３)＝Ｖ
_ＰＸ(１,４)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝０Ｖであ
るので、Ｖin(１,５)〜Ｖin(１,８)＝(４＋０)／２＝２
Ｖで、すべて４Ｖ以下であるため、ｐ型ＭＯＳ−ＴＦＴ
１３１は、非導通状態になり、画素電極１４０の電位Ｖ
_ＰＸ(１,５)〜Ｖ_ＰＸ(１,８)は、変化せずに保持され
る。

【００４８】続く選択期間ｔ2において、ＶLCD=Ｖb，Ｖ
X(１)=０Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)＝４Ｖ，
ＶY(２)＝８Ｖ，ＶY(３)＝１２Ｖ，ＶY(４)＝１６Ｖで
あるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,１)＝
２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin
(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型Ｍ
ＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４
０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、
Ｖ_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖbとなる。

【００４９】Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦ
Ｔ１３１は、非導通状態になり、画素電極１４０には、
期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるた
め、Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖaとなる。ＶY
(５)〜ＶY(８)＝２０Ｖであるので、Ｖin(１,５)〜Ｖin
(１,８)＝(０＋２０)／２＝１０Ｖで、すべて６Ｖ以上
であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態に
なり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが
書き込まれ、Ｖ_ＰＸ(１,５)＝Ｖ_ＰＸ(１,６)＝Ｖ
_ＰＸ(１,７)＝Ｖ_ＰＸ(１,８)＝Ｖbとなる。

【００５０】続く選択期間ｔ3において、ＶLCD=Ｖc，Ｖ
X(１)=−４Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)＝ＶY
(２)＝ＶY(３)＝ＶY(４)＝０Ｖであるので、Ｖin＝(ＶX
＋ＶY)／２より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,
３)＝Ｖin(１,４)＝−２Ｖとなる。Ｖinが４Ｖ以下であ
るので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状
態になり、画素電極１４０の電圧は、保持され、Ｖ_ＰＸ
(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖa、Ｖ_ＰＸ(１,３)＝Ｖ_ＰＸ
(１,４)＝Ｖbである。ＶY(５)＝４Ｖ，ＶY(６)＝８Ｖ，
ＶY(７)＝１２Ｖ，ＶY(８)＝１６Ｖであるので、Ｖin＝
(ＶX＋ＶY)／２より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)
＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとな
る。

【００５１】Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦ
Ｔ１３１は、導通状態になり、画素電極１４０には、液
晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、Ｖ_ＰＸ(１,
８)＝Ｖcとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−
ＴＦＴ１３１は、非導通状態になり、画素電極１４０に
は、期間ｔ2で書き込まれた液晶駆動電圧Ｖbが保持され
るため、Ｖ_ＰＸ(１,５)＝Ｖ_ＰＸ(１,６)＝Ｖ_ＰＸ(１,
７)＝Ｖ_ＰＸ(１,８)＝Ｖbとなる。

【００５２】以上を繰り返して、順次第９行〜第１２行
のブロック、第１３行から第１６行のブロック‥の画素
の画素電極１４０にｎ階調近似演算回路１０で生成した
ｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き
込んでいく。

【００５３】すべての画素電極の書き込みを終えた後、
Ｒｅｓｅｔ期間を設け、この期間にＸＹ演算回路の出力
端子をリセットし、安定に動作させる。Ｒｅｓｅｔ期間
において、すべてのＶX＝ＶY＝４Ｖとし、ＣＬＫ＝０Ｖ
にする。このとき、ｐ型ＭＯＳ−ＴＦＴ１１３は、導通
状態となり、出力端子の電圧は、ＶXおよびＶYと等しい
電圧４Ｖとなる。このような機構を設けることによっ
て、何らかの原因により、フローティングである出力端
子に不要な電荷が貯まっても、キャンセルでき、安定な
動作を得ることができる。

【００５４】以上の動作を１フレーム期間内に終え、こ
のフレーム期間を繰り返し、画像を表示する。

【００５５】このように、２回の選択期間で４行からな
る１ブロックの画素の画素電極に液晶駆動電圧を書き込
むことが可能であり、従来技術の４行を４回の選択期間
で書き込む場合に比べ、選択期間の回数は、半分にな
る。

【００５６】１フレーム期間が同じ場合には、本実施形
態１を用いると、選択期間の長さを２倍にできる。さら
に、本実施形態１の場合は、第２の選択期間と、次の４
行からなるブロックの第１の選択期間とが同じであるた
め、さらに選択時間は、２倍になり、合計４倍の選択時
間を確保できる。これは、従来技術と同じ信号電極を用
いた場合に、従来技術に比べて４倍の行数を表示するこ
とが可能であることを意味する。

【００５７】

【実施形態２】図７は、本発明による表示システムの実
施形態２の画素部１００の詳細な回路構成を示す回路図
である。表示システムの全体構成は、図１と同じである
が、ＸＹ演算回路１１０が、実施形態１の図３に示した
構成とは異なる。本実施形態２のＸＹ演算回路１１０
は、ｐ型ＭＯＳ−ＴＦＴ１１６とコンデンサ１１７から
なる。ｐ型ＭＯＳ−ＴＦＴ１１６のドレイン端子は、Ｘ
信号線３１に接続され、ソース端子は、コンデンサ１１
７に接続されている。コンデンサ１１７のもう一方の端
子は、Ｙ信号線４１に接続されている。

【００５８】図７に示したＸＹ演算回路１１０の動作に
ついて説明する。まず、第１の選択期間に、ＶY＝１０
Ｖとした状態で、ＣＬＫをローレベル(４Ｖ)としてｐ型
ＭＯＳ−ＴＦＴ１１６を導通させて、Ｘ信号線の電圧Ｖ
XをＸＹ演算回路１１０の出力端子１１５すなわち信号
比較器の入力端子に書き込む。続く第２の選択期間にＣ
ＬＫをハイレベル(１６Ｖ)として、ｐ型ＭＯＳ−ＴＦＴ
１１６を非導通にした状態で、ＶYの電圧を変化させ
る。このときの電圧の変化分をΔＶYで表すと、出力端
子１１５の電圧は、第１の選択期間に書き込んだ電圧Ｖ
Xに対してＶX＋ΔＶYとなる。すなわち、出力端子１１
５には、ＶXとＶYの演算結果が出力される。

【００５９】ｎ階調近似演算回路１０には、各画素の階
調情報を持った画像信号が入力される。ｎ階調近似演算
回路１１０では、画素を４行×４列＝１６個ごとのブロ
ックに分割し、ブロックごとに画素の階調を２値に近似
してｎ階調近似画像信号を生成し、信号発生回路２０に
入力する。この近似は、実施形態１と同様にして実行す
る。信号発生回路２０は、ｎ階調近似画像信号に応じて
Ｘドライバ，Ｙドライバ，信号供給回路，共通電圧発生
回路の出力電圧を制御する信号を発生する。

【００６０】図８は、図７の表示システムの制御動作を
説明する図である。図８には、Ｘ方向に８列，Ｙ方向に
８行の計６４画素を取り出して描いてある。４行×４列
＝１６画素を１ブロックとしている。Ｘ方向に紙面上で
左から第１列，第２列，‥と定義する。Ｙ方向に紙面上
で上から、第１行，第２行，‥と定義する。

【００６１】まず、選択期間ｔ1において、第１行〜第
４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に
０Ｖを印加する。図８の各マスには、その画素のＸＹ演
算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1で
は、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレ
ベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通
状態にあるので、第１行〜第４行の画素のＶinは、ＶX
に等しい。図８の例では、第１列にＶX=１０Ｖが、第１
行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX
(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４
行の画素からなるブロックのｎ階調近似画像信号に応じ
て、電圧を印加する。

【００６２】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
１２Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
１０Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１４Ｖを印加する。

【００６３】以上のように、ＶXとして印加される電圧
は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ
型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1
における第１行〜第４行の画素のＶin＝ＶXは、かなら
ず６Ｖ以上である。

【００６４】信号比較器１２０は、図３に示す特性を有
するので、この場合のＶoutは、ＶXにかかわらず、０Ｖ
である。したがって、スイッチ１３０のｐ型ＭＯＳ−Ｔ
ＦＴ１３１は、導通状態であり、画素電極１４０に液晶
駆動電圧ＶLCDが書き込まれる。すなわち、ｔ1の期間に
第１行〜第４行の画素すべての画素電極に第１階調値に
応じたＶLCDが書き込まれる。ここで、同１ブロックの
ＶLCDは、同一であるが、他のブロックのＶLCDは、異な
る電圧値である。すなわち、ブロックごとに第１階調値
は、異なる。

【００６５】一方、第５行〜第８行のＶYは、０Ｖであ
り、後で述べるようにｐ型ＭＯＳ−ＴＦＴ１１６は、非
導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧
を保持する。信号比較器１２０は、図３に示す特性を有
するので、この場合のＶoutは、１２Ｖである。したが
って、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、
非導通状態であり、画素電極１４０の電圧は、変化せず
に保持される。

【００６６】次に、ｔ2の期間では、第１行〜第４行の
ＶYは、上から順に２，４，６，８Ｖとなり、第５行〜
第８行のＶYは、１０Ｖになる。図８には示していない
が、その他の行のＶYは、すべて０Ｖである。Ｘ信号線
３１には、第５行〜第８行の画素からなるブロックのｎ
階調近似画像信号に応じて電圧を印加する。

【００６７】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
１２Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
１０Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１４Ｖを印加する。

【００６８】先述のように、第１行〜第４行のＶinは、
選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶY
であるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差
ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖi
n(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋Ｖ
Y(ｔ2)−１０となる。

【００６９】図８(ｂ)の第１列は、第１行〜第２行の画
素が第１階調値で、第３行〜第４行の画素が第２階調で
あるｎ階調近似信号が送られてきている場合で、第１列
のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５
行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ロ
ーレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、
導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加され
る電圧は、６，８，１０，１２，１４Ｖのいずれかであ
り、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期
間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、か
ならず６Ｖ以上である。

【００７０】信号比較器１２０は、図３に示す特性を有
するので、この場合のＶoutは、ＶXにかかわらず、０Ｖ
である。したがって、スイッチ１３０のｐ型ＭＯＳ−Ｔ
ＦＴ１３１は、導通状態であり、画素電極１４０に液晶
駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に
第５行〜第８行の画素すべての画素電極に第１行〜第４
行のブロックの第２階調値に応じたＶLCDが書き込まれ
る。

【００７１】図８でハッチングをしたマスは、この期間
に画素電極に液晶駆動電圧が書き込まれる画素である。
本実施例では、第１行〜第４行に対応するブロックの第
２階調値は、第５行〜第８行に対応するブロックの第１
階調値を同じ値になる。以上のように、選択期間ｔ1に
第１行〜第４行に対応するブロックすべての画素電極
に、第１行〜第４行に対応するブロックの第１階調値に
対応した液晶駆動電圧を書き込む。

【００７２】続く選択期間ｔ2に、第１行〜第４行に対
応するブロックの第２階調値となる画素の画素電極の電
圧を第２階調値に応じた液晶駆動電圧に書き換えると同
時に、第５行〜第８行のすべての画素電極に、第１行〜
第４行に対応するブロックの第２階調値に対応する液晶
駆動電圧を書き込む。

【００７３】以上を繰り返すことによって、ブロック内
の画素の画素電極にｎ階調近似信号演算回路で生成した
ｎ階調近似画像信号に対応した液晶駆動電圧を書き込む
ことが可能である。他の行のブロックに液晶駆動電圧を
書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ
型ＭＯＳ−ＴＦＴは、非導通状態であるので、書き込ま
れた液晶駆動電圧は、再びそのブロックが選択されるま
で保持される。上記の動作を順次繰り返し、すべてのブ
ロックの画素電極にｎ階調近似信号に対応した液晶駆動
電圧を書き込んでいく。

【００７４】図９は、図７の表示システムの制御動作を
示すタイミングチャートである。ＶLCDは、第１列〜第
４列に対応するブロックに共通な液晶駆動電圧である。
ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のク
ロック信号である。ＣＬＫ(５−８)は、第５行〜第８行
のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY
(８)は、それぞれ第１行から第８行のＹ信号線４１の電
圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞ
れ、第１列，第１行の画素から第１列，第８行の画素の
信号比較器１２０の入力電圧Ｖinである。Ｖ_ＰＸ(１,
１)〜Ｖ_ＰＸ(１,８)は、それぞれ、第１列，第１行の画
素から第１列，第８行の画素の画素電極１４０の電圧で
ある。Ｖ_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)において、破線部
は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電
極の電圧が保持されている状態を示す。

【００７５】選択期間ｔ1において、ＶLCD=Ｖa，ＶX
(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５
−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖであ
る。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ
１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)
＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ
型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極
１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、Ｖ
_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖ_ＰＸ(１,３)＝Ｖ
_ＰＸ(１,４)＝Ｖaとなる。ＣＬＫ(５−８)＝１６で、Ｖ
Y(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin
(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持
する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導
通状態であり、画素電極１４０の電位Ｖ_ＰＸ(１,５)〜
Ｖ_ＰＸ(１,８)は、変化せずに保持される。

【００７６】続く選択期間ｔ2において、ＶLCD=Ｖb，Ｖ
X(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)
＝４Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY
(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝
(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２
Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,
４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ
−ＴＦＴ１３１は、導通状態になり、画素電極１４０に
は、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、Ｖ_Ｐ
Ｘ(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖbとなる。Ｖinが４Ｖ以
下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態に
なり、画素電極１４０には、期間ｔ1で書き込まれた液
晶駆動電圧Ｖaが保持されるため、Ｖ_ＰＸ(１,１)＝Ｖ
_ＰＸ(１,２)＝Ｖaとなる。ＣＬＫ(５−８)＝４Ｖで、Ｖ
Y(５)〜ＶY(８)＝１０Ｖであるので、Ｖin(１,５)〜Ｖi
n(１,８)＝ＶX＝８Ｖで、６Ｖ以上であるため、ｐ型Ｍ
ＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４
０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれ、Ｖ_ＰＸ
(１,５)＝Ｖ_ＰＸ(１,６)＝Ｖ_ＰＸ(１,７)＝Ｖ_ＰＸ(１,
８)＝Ｖbとなる。

【００７７】続く選択期間ｔ3において、ＶLCD=Ｖc，Ｖ
X(１)=１４Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１６
Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖ
に変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ
1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,
２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが
４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１
は、非導通状態になり、画素電極１４０の電圧は、保持
され、Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖa，Ｖ
_{Ｐ Ｘ}(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖbである。ＶY(５)＝２
Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖで
あるので、Ｖin(ｔ3)＝(ＶX(ｔ2)＋ＶY(ｔ2)−ＶY(ｔ
3))＝(ＶX(ｔ2)＋ＶY(ｔ2)−１０)より、Ｖin(１,５)＝
０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin
(１,８)＝６Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型Ｍ
ＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４
０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、
Ｖ_ＰＸ(１,８)＝Ｖcとなる。Ｖinが４Ｖ以下の画素のｐ
型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電
極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖb
が保持されるため、Ｖ_ＰＸ(１,５)＝Ｖ_ＰＸ(１,６)＝Ｖ
_ＰＸ(１,７)＝Ｖ_ＰＸ(１,８)＝Ｖbとなる。

【００７８】以上を繰り返して、順次第９行〜第１２行
のブロック、第１３行から第１６行のブロック‥の画素
の画素電極１４０にｎ階調近似演算回路１０で生成した
ｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き
込んでいく。

【００７９】以上の動作を１フレーム期間内に終え、こ
のフレーム期間を繰り返し、画像を表示する。このよう
に、２回の選択期間で４行からなる１ブロックの画素の
画素電極に液晶駆動電圧を書き込むことが可能であり、
従来技術の４行を４回の選択期間で書き込む場合に比
べ、選択期間の回数は、半分になる。１フレーム期間が
同じ場合には、本実施形態２を用いると、選択期間の長
さを２倍にできる。

【００８０】さらに、本実施形態２の場合には、第２の
選択期間と、次の４行からなるブロックの第１の選択期
間が同じであるため、さらに選択時間は、２倍になり、
合計４倍の選択時間を確保できる。これは、従来技術と
同じ信号電極を用いた場合に、従来技術に比べて４倍の
行数を表示することが可能であることを意味する。

【００８１】本実施形態２では、書き込みに際してＸＹ
演算回路のｐ型ＭＯＳ−ＴＦＴが導通状態となり、ＸＹ
演算回路の出力端子は、Ｘ信号線３１に接続されるた
め、実施形態１で用いたようなフローティング電位をキ
ャンセルするための機構は、不要である。

【００８２】また、同じ演算結果Ｖinの電圧値を生成す
るためのＶXおよびＶYの電圧値は、小さな値となり、低
い耐圧のＸドライバ，Ｙドライバを用いることができ
る。

【００８３】

【実施形態３】本発明の実施形態３の全体構成は、図１
と同じであり、画素部の詳細な回路構成は、図７に示し
た実施形態２と同じである。

【００８４】実施形態２では、第１行〜第４行に対応す
るブロックの第２階調値は、第５行〜第８行に対応する
ブロックの第１階調値を同じ値になったが、実施形態３
においては、第１行〜第４行に対応するブロックの第２
階調値と、第５行〜第８行に対応するブロックの第１階
調値とを異なる値にできる。したがって、近似に用いる
階調値の数が実施形態２に比べて２倍になるので、もと
の画像を高い精度で再現することが可能である。

【００８５】本実施形態３の動作を詳細に説明する。図
１に示すｎ階調近似演算回路１０には、各画素の階調情
報を持った画像信号が入力される。ｎ階調近似演算回路
１１０では、画素を４行×４列＝１６個ごとのブロック
に分割し、ブロックごとに画素の階調を２値に近似して
ｎ階調近似画像信号を生成してこれを信号発生回路２０
に入力する。この近似は、実施形態１と同様にして実行
する。信号発生回路２０は、ｎ階調近似画像信号に応じ
てＸドライバ，Ｙドライバ，信号供給回路，共通電圧発
生回路の出力電圧を制御する信号を発生する。

【００８６】図１０は、実施形態３の表示システムの制
御動作を説明する図である。図１０には、Ｘ方向に８
列，Ｙ方向に８行の計６４画素を取り出して描いてあ
る。４行×４列＝１６画素を１ブロックとしている。Ｘ
方向に紙面上で左から第１列，第２列，‥と定義する。
Ｙ方向に紙面上で上から、第１行，第２行，‥と定義す
る。

【００８７】まず、選択期間ｔ1において、第１行〜第
４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に
０Ｖを印加する。図１０の各マスには、その画素のＸＹ
演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1
では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ロー
レベル(４Ｖ)であり、図７に示すｐ型ＭＯＳ−ＴＦＴ１
１６は、導通状態にあるので、第１行〜第４行の画素の
Ｖinは、ＶXに等しい。

【００８８】図１０の例では、第１列にＶX=１０Ｖが、
第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝
ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜
第４行の画素からなるブロックのｎ階調近似画像信号に
応じて電圧を印加する。

【００８９】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
１２Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
１０Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１４Ｖを印加する。

【００９０】以上のように、ＶXとして印加される電圧
は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ
型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1
における第１行〜第４行の画素のＶin＝ＶXは、かなら
ず６Ｖ以上である。信号比較器１２０は、図３に示す特
性を有するので、この場合のＶoutは、ＶXにかかわら
ず、０Ｖである。 したがって、スイッチ１３０のｐ型
ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１
４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、
ｔ1の期間に第１行〜第４行の画素すべての画素電極に
第１階調値に応じたＶLCDが書き込まれる。ここで、同
１ブロックのＶLCDは、同一であるが、他のブロックの
ＶLCDは、異なる電圧値である。すなわち、ブロックご
とに第１階調値は、異なる。

【００９１】一方、第５行〜第８行のＶYは、０Ｖであ
り、後で述べるようにｐ型ＭＯＳ−ＴＦＴ１１６は、非
導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧
を保持する。信号比較器１２０は、図３に示す特性を有
するので、この場合のＶoutは、１２Ｖである。したが
って、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、
非導通状態であり、画素電極１４０の電圧は、変化せず
に保持される。

【００９２】次に、ｔ2の期間では、第１行〜第４行の
ＶYは、上から順に２，４，６，８Ｖとなる。第５行〜
第８行のＶYは、０Ｖのままである。図１０には示して
いないが、その他の行のＶYは、すべて０Ｖである。ま
た、第１行〜第４行のＣＬＫは、ハイレベル(１６Ｖ)に
なり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態とな
る。先述のように、第１行〜第４行のＶinは、選択期間
ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶ
Y(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝
ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)
＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)
−１０となる。

【００９３】図１０(ｂ)の第１列は、第１行〜第２行の
画素が第１階調値で、第３行〜第４行の画素が第２階調
であるｎ階調近似信号が送られてきている場合で、第１
列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第
５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、
ハイレベル(１６Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６
は、非導通状態なので、Ｖinは、４Ｖ以下のまま変化し
ない。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦ
Ｔ１３１は、非導通状態であり、画素電極１４０の電圧
は、保持される。

【００９４】図１０でハッチングをしたマスは、この期
間に画素電極に液晶駆動電圧が書き込まれる画素であ
る。以上のように、選択期間ｔ1に第１行〜第４行に対
応するブロックすべての画素電極に、第１行〜第４行に
対応するブロックの第１階調値に対応した液晶駆動電圧
を書き込む。

【００９５】続く選択期間ｔ2に、第１行〜第４行に対
応するブロックの第２階調値となる画素の画素電極の電
圧を第２階調値に応じた液晶駆動電圧に書き換える。

【００９６】以上のｔ1，ｔ2の動作をｔ3，ｔ4の期間に
第５行〜第８行に対して、ｔ5，ｔ6の期間に第９行〜第
１２行に対して、順次繰り返すことによって、ブロック
内の画素の画素電極にｎ階調近似信号演算回路で生成し
たｎ階調近似画像信号に対応した液晶駆動電圧を書き込
むことが可能である。他の行のブロックに液晶駆動電圧
を書き込んでいる間は、ＶY＝０Ｖであり、スイッチの
ｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込ま
れた液晶駆動電圧は、再びそのブロックが選択されるま
で保持される。

【００９７】図１１は、実施形態３の表示システムの制
御動作を示すタイミングチャートである。ＶLCDは、第
１列〜第４列に対応するブロックに共通な液晶駆動電圧
である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算
回路のクロック信号である。ＣＬＫ(５−８)は、第５行
〜第８行のＸＹ演算回路のクロック信号である。ＶY
(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号
線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)
は、それぞれ、第１列，第１行の画素から第１列，第８
行の画素の信号比較器１２０の入力電圧Ｖinである。Ｖ
_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)は、それぞれ、第１列，第
１行の画素から第１列，第８行の画素の画素電極１４０
の電圧である。Ｖ_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)におい
て、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態
で、画素電極の電圧が保持されている状態を示す。

【００９８】選択期間ｔ1において、ＶLCD=Ｖa，ＶX
(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５
−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖであ
る。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ
１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)
＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ
型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極
１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、Ｖ
_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖ_ＰＸ(１,３)＝Ｖ
_ＰＸ(１,４)＝Ｖaとなる。ＣＬＫ(５−８)＝１６で、Ｖ
Y(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin
(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持
する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導
通状態であり、画素電極１４０の電位Ｖ_ＰＸ(１,５)〜
Ｖ_ＰＸ(１,８)は、変化せずに保持される。

【００９９】続く選択期間ｔ2において、ＶLCD=Ｖb，Ｖ
X(１)=１０Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−
８)＝１６Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，
ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)
＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２
Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,
４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ
−ＴＦＴ１３１は、導通状態になり、画素電極１４０に
は、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、Ｖ
_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖbとなる。Ｖinが４Ｖ
以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態
になり、画素電極１４０には、期間ｔ1で書き込まれた
液晶駆動電圧Ｖaが保持されるため、Ｖ_ＰＸ(１,１)＝Ｖ
_ＰＸ(１,２)＝Ｖaとなる。ＣＬＫ(５−８)＝１６Ｖで、
ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖi
n(１,８)≦４Ｖを保持するため、ｐ型ＭＯＳ−ＴＦＴ１
３１は、非導通状態であり、画素電極１４０の電圧は、
保持される。

【０１００】続く選択期間ｔ3において、ＶLCD=Ｖc，Ｖ
X(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)
＝４Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝
０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY
(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin
(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖi
nが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１
３１は、非導通状態になり、画素電極１４０の電圧は、
保持され、Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖa，Ｖ
_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖbである。ＶY(５)＝Ｖ
Y(６)＝ＶY(７)＝ＶY(８)＝１０Ｖであるので、Ｖin(ｔ
3)＝ＶX(ｔ3)より、Ｖin(１,５)＝Ｖin(１,６)＝Ｖin
(１,７)＝Ｖin(１,８)＝８Ｖとなる。Ｖinが６Ｖ以上の
画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、
画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖcが書き込
まれるため、Ｖ_ＰＸ(１,５)＝Ｖ_ＰＸ(１,６)＝Ｖ
_ＰＸ(１,７)＝Ｖ _ＰＸ(１,８)＝Ｖcとなる。以上を繰り
返して、順次第９行〜第１２行のブロック、第１３行か
ら第１６行のブロック‥の画素の画素電極１４０にｎ階
調近似演算回路１０で生成したｎ階調近似画像信号に応
じた液晶駆動電圧ＶLCDを書き込んでいく。

【０１０１】以上の動作を１フレーム期間内に終え、こ
のフレーム期間を繰り返し、画像を表示する。このよう
に、２回の選択期間で４行からなる１ブロックの画素の
画素電極に液晶駆動電圧を書き込むことが可能であり、
従来技術の４行を４回の選択期間で書き込む場合に比
べ、選択期間の回数は、半分になる。１フレーム期間が
同じ場合には、本実施形態３を用いると、選択期間の長
さを２倍にできる。

【０１０２】

【実施形態４】図１２は、本発明による表示システムの
実施形態４の全体構成を示すブロック図である。本実施
形態４は、４行×４列からなるブロックに対して、２本
の液晶駆動電圧線６２および６３が接続されていること
が、実施形態１〜３の全体構成を示す図１と異なる。画
素部の詳細な回路に関しては、実施形態２，３と同じで
あり、図７に示されている。

【０１０３】実施形態３を用いれば、第１行〜第４行に
対応するブロックの第２階調値と、第５行〜第８行に対
応するブロックの第１階調値とを異なる値にできたが、
１選択期間が同一である場合、実施形態２に比べて、全
画面を書き換えるのに２倍の時間を要した。

【０１０４】実施形態４を用いれば、この問題を解決し
て、第１行〜第４行に対応するブロックの第２階調値
と、第５行〜第８行に対応するブロックの第１階調値を
異なる値とし、かつ実施形態２と同じ時間で全画面を書
き換えることが可能である。

【０１０５】本実施形態４の動作を詳細に説明する。図
１２に示すｎ階調近似演算回路１０には、各画素の階調
情報を持った画像信号が入力される。ｎ階調近似演算回
路１１０では、画素を４行×４列＝１６個ごとのブロッ
クに分割し、ブロックごとに画素の階調を２値に近似し
てｎ階調近似画像信号を生成してこれを信号発生回路２
０に入力する。この近似は、実施形態１と同様にして実
行する。信号発生回路２０は、ｎ階調近似画像信号に応
じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧
発生回路の出力電圧を制御する信号を発生する。

【０１０６】図１３は、図１２の表示システムの制御動
作を説明する図である。図１３には、Ｘ方向に８列，Ｙ
方向に８行の計６４画素を取り出して描いてある。４行
×４列＝１６画素を１ブロックとしている。Ｘ方向に紙
面上で左から第１列，第２列，‥と定義する。Ｙ方向に
紙面上で上から、第１行，第２行，‥と定義する。

【０１０７】まず、選択期間ｔ1において、第１行〜第
４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に
０Ｖを印加する。図１３の各マスには、その画素のＸＹ
演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1
では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ロー
レベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導
通状態にあるので、第１行〜第４行の画素のＶinは、Ｖ
Xに等しい。図１３の例では、第１列にＶX=１０Ｖが、
第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝
ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜
第４行の画素からなるブロックのｎ階調近似画像信号に
応じて電圧を印加する。

【０１０８】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
１２Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
１０Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１４Ｖを印加する。

【０１０９】以上のように、ＶXとして印加される電圧
は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ
型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1
における第１行〜第４行の画素のＶin＝ＶXは、かなら
ず６Ｖ以上である。信号比較器１２０は、図３に示す特
性を有するので、この場合のＶoutは、ＶXにかかわら
ず、０Ｖである。したがって、スイッチ１３０のｐ型Ｍ
ＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４
０に液晶駆動電圧が書き込まれる。

【０１１０】すなわち、ｔ1の期間に第１行〜第４行の
画素すべての画素電極に第１階調値に応じた液晶駆動電
圧が書き込まれる。ここで、第１〜第４行の画素電極に
は、液晶駆動電圧線６２を通して液晶駆動電圧ＶLCD１
が書き込まれる。後述のように、第５〜第８行の画素電
極には、別途液晶駆動電圧線６３を通して液晶駆動電圧
ＶLCD２が書き込まれる。

【０１１１】一方、第５行〜第８行のＶYは、０Ｖであ
り、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、
Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号
比較器１２０は、図３に示す特性を有するので、この場
合のＶoutは、１２Ｖである。したがって、スイッチ１
３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であ
り、画素電極１４０の電圧は、変化せずに保持される。

【０１１２】次に、ｔ2の期間では、第１行〜第４行の
ＶYは、上から順に２，４，６，８Ｖとなり、第５行〜
第８行のＶYは、１０Ｖになる。図１３には示していな
いが、その他の行のＶYは、すべて０Ｖである。Ｘ信号
線３１には、第５行〜第８行の画素からなるブロックの
ｎ階調近似画像信号に応じて電圧を印加する。すなわ
ち、第１行の画素が第１階調値で、第２行〜第４行の画
素が第２階調値である列には、ＶX=１２Ｖを印加する。
第１行〜第２行の画素が第１階調値で、第３行〜第４行
の画素が第２階調値の列には、ＶX=１０Ｖを印加する。
第１行〜第３行の画素が第１階調値で、第４行の画素が
第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第
４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印
加する。第１行〜第４行の画素すべてが第２階調値の列
には、ＶX=１４Ｖを印加する。先述のように、第１行〜
第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、
選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYで
あるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和とな
る。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY
(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。

【０１１３】図１３(ｂ)の第１列は、第１行〜第２行の
画素が第１階調値で、第３行〜第４行の画素が第２階調
であるｎ階調近似信号が送られてきている場合で、第１
列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第
５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、
ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６
は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加
される電圧は、６，８，１０，１２，１４Ｖのいずれか
であり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選
択期間ｔ1における第１行〜第４行の画素のＶin＝ＶX
は、かならず６Ｖ以上である。信号比較器１２０は、図
３に示す特性を有するので、この場合のＶoutは、ＶXに
かかわらず、０Ｖである。

【０１１４】したがって、スイッチ１３０のｐ型ＭＯＳ
−ＴＦＴ１３１は、導通状態であり、画素電極１４０に
液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期
間に第５行〜第８行の画素すべての画素電極に第５行〜
第８行のブロックの第１階調値に応じた液晶駆動電圧が
書き込まれる。ここで、第５〜第８行の画素電極には、
液晶駆動電圧線６３を通して液晶駆動電圧ＶLCD２が書
き込まれる。

【０１１５】図１３でハッチングをしたマスは、この期
間に画素電極に液晶駆動電圧が書き込まれる画素であ
る。本実施形態４では、第１行〜第４行に対応するブロ
ックの第２階調値は、液晶駆動電圧線６２を通して、第
５行〜第８行に対応するブロックの第１階調値は、液晶
駆動電圧線６３を通して書き込まれるので、異なる値に
なる。

【０１１６】以上のように、選択期間ｔ1に第１行〜第
４行に対応するブロックすべての画素電極に、第１行〜
第４行に対応するブロックの第１階調値に対応した液晶
駆動電圧を書き込む。続く選択期間ｔ2に、第１行〜第
４行に対応するブロックの第２階調値となる画素の画素
電極の電圧を第２階調値に応じた液晶駆動電圧に書き換
えると同時に、第５行〜第８行のすべての画素電極に、
第５行〜第８行に対応するブロックの第１階調値に対応
する液晶駆動電圧を書き込む。

【０１１７】以上を繰り返すことによって、ブロック内
の画素の画素電極にｎ階調近似信号演算回路で生成した
ｎ階調近似画像信号に対応した液晶駆動電圧を書き込む
ことが可能である。他の行のブロックに液晶駆動電圧を
書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ
型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれ
た液晶駆動電圧は、再びそのブロックが選択されるまで
保持される。上記の動作を順次繰り返し、すべてのブロ
ックの画素電極にｎ階調近似信号に対応した液晶駆動電
圧を書き込んでいく。

【０１１８】図１４は、図１２の表示システムの制御動
作を示すタイミングチャートである。ＶLCD１は、第１
列〜第４列に対応するブロックのうち、第１行〜第４
行，第９行〜第１２行，…に共通な液晶駆動電圧であ
る。ＶLCD２は、第１列〜第４列に対応するブロックの
うち、第５行〜第８行，第１３行〜第１６行，…に共通
な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第
４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５
−８)は、第５行〜第８行のＸＹ演算回路のクロック信
号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第
８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖ
in(１,８)は、それぞれ、第１列，第１行の画素から第
１列，第８行の画素の信号比較器１２０の入力電圧Ｖin
である。Ｖ_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)は、それぞれ、
第１列，第１行の画素から第１列，第８行の画素の画素
電極１４０の電圧である。Ｖ_ＰＸ(１,１)〜Ｖ_ＰＸ(１,
８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が
非導通状態で、画素電極の電圧が保持されている状態を
示す。

【０１１９】選択期間ｔ1において、ＶLCD１=Ｖa１，Ｖ
LCD２=Ｖa２，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖ
である。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY
(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ
型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,
１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以
上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態
になり、画素電極１４０には、液晶駆動電圧ＶLCD１＝
Ｖa１が書き込まれ、Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝
Ｖ_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖa１となる。ＣＬＫ
(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるの
で、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた
４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−
ＴＦＴ１３１は、非導通状態であり、画素電極１４０の
電位Ｖ_ＰＸ(１,５)〜Ｖ_ＰＸ(１,８)は、変化せずに保持
される。

【０１２０】続く選択期間ｔ2において、ＶLCD１=Ｖb
１，ＶLCD２=Ｖb２，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝
１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝２
Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖで
あるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)よ
り、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,
３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上
の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態にな
り、画素電極１４０には、液晶駆動電圧ＶLCD１＝Ｖb１
が書き込まれるため、Ｖ_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝
Ｖb１となる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−Ｔ
ＦＴ１３１は、非導通状態になり、画素電極１４０に
は、期間ｔ1で書き込まれた液晶駆動電圧Ｖa１が保持さ
れるため、Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖa１とな
る。ＣＬＫ(５−８)＝４Ｖで、ＶY(５)〜ＶY(８)＝１０
Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝ＶX＝８Ｖ
で、６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１
は、導通状態になり、画素電極１４０には、液晶駆動電
圧ＶLCD＝Ｖb２が書き込まれ、Ｖ_ＰＸ(１,５)＝Ｖ
_ＰＸ(１,６)＝Ｖ_ＰＸ(１,７)＝Ｖ_ＰＸ(１,８)＝Ｖb２と
なる。

【０１２１】続く選択期間ｔ3において、ＶLCD１=Ｖc
１，ＶLCD２=Ｖc２，ＶX(１)=１４Ｖ，ＣＬＫ(１−４)
＝ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝ＶY(２)＝
ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX
(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、
Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)
＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型
ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極
１４０の電圧は、保持され、Ｖ_ＰＸ(１,１)＝Ｖ
_ＰＸ(１,２)＝Ｖa１，Ｖ_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝
Ｖb１である。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)
＝６Ｖ，ＶY(８)＝８Ｖであるので、Ｖin(ｔ3)＝(ＶX
(ｔ2)＋ＶY(ｔ2)−ＶY(ｔ3))＝(ＶX(ｔ2)＋ＶY(ｔ2)−
１０)より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，
Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。

【０１２２】Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦ
Ｔ１３１は、導通状態になり、画素電極１４０には、液
晶駆動電圧ＶLCD＝Ｖc２が書き込まれるため、Ｖ
_ＰＸ(１,８)＝Ｖc２となる。Ｖinが４Ｖ以下の画素のｐ
型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電
極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖb
２が保持されるため、Ｖ_ＰＸ(１,５)＝Ｖ_ＰＸ(１,６)＝
Ｖ_ＰＸ(１,７)＝Ｖb２となる。

【０１２３】以上を繰り返して、順次第９行〜第１２行
のブロック、第１３行から第１６行のブロック‥の画素
の画素電極１４０にｎ階調近似演算回路１０で生成した
ｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き
込んでいく。以上の動作を１フレーム期間内に終え、こ
のフレーム期間を繰り返し、画像を表示する。

【０１２４】このように、２回の選択期間で４行からな
る１ブロックの画素の画素電極に液晶駆動電圧を書き込
むことが可能であり、従来技術の４行を４回の選択期間
で書き込む場合に比べ、選択期間の回数は、半分にな
る。１フレーム期間が同じ場合には、本実施形態４を用
いると、選択期間の長さを２倍にできる。

【０１２５】さらに、本実施形態４の場合には、第２の
選択期間と、次の４行からなるブロックの第１の選択期
間が同じであるため、さらに選択時間は、２倍になり、
合計４倍の選択時間を確保できる。これは、従来技術と
同じ信号電極を用いた場合に、従来技術に比べて４倍の
行数を表示することが可能であることを意味する。

【０１２６】

【実施形態５】本発明の実施形態５の全体構成は、図１
と同じであり、画素部の詳細な回路図は、実施形態２の
図７に示した例と同じである。実施形態２では、ＣＬＫ
のハイレベルが１６Ｖであったが、実施形態５を用いれ
ば、ハイレベルを１２Ｖに低減できる。 本実施形態５
の動作について詳細に説明する。図１に示すｎ階調近似
演算回路１０には、各画素の階調情報を持った画像信号
が入力される。ｎ階調近似演算回路１１０では、画素を
４行×４列＝１６個ごとのブロックに分割し、ブロック
ごとに画素の階調を２値に近似してｎ階調近似画像信号
を生成してこれを信号発生回路２０に入力する。この近
似は、実施形態１と同様にして実行する。信号発生回路
２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙド
ライバ，信号供給回路，共通電圧発生回路の出力電圧を
制御する信号を発生する。

【０１２７】図１５は、実施形態５の表示システムの制
御動作を説明する図である。図１５には、Ｘ方向に８
列，Ｙ方向に８行の計６４画素を取り出して描いてあ
る。４行×４列＝１６画素を１ブロックとしている。Ｘ
方向に紙面上で左から第１列，第２列，‥と定義する。
Ｙ方向に紙面上で上から、第１行，第２行，‥と定義す
る。

【０１２８】まず、選択期間ｔ1において、第１行〜第
４行のＹ信号線に６Ｖを印加し、その他のＹ信号線に０
Ｖを印加する。図１５の各マスには、その画素のＸＹ演
算回路の出力電圧(Ｖin)を書いてある。第１行〜第４行
のＸＹ演算回路のＣＬＫは、ローレベル(０Ｖ)であり、
ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第
１行〜第４行の画素のＶinは、ＶXに等しい。図１５の
例では、第１列にＶX(１)=２Ｖが、第１行にＶY=６Ｖが
印加されており、Ｖin(１,１)＝ＶX(１)＝２Ｖである。
Ｘ信号線３１には、第１行〜第４行の画素からなるブロ
ックのｎ階調近似画像信号に応じて電圧を印加する。

【０１２９】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
８Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
６Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１０Ｖを印加する。以上
のように、ＶXとして印加される電圧は、２，４，６，
８，１０Ｖのいずれかである。

【０１３０】一方、第５行〜第８行のＣＬＫは、ハイレ
ベル(１２Ｖ)なのでｐ型ＭＯＳ−ＴＦＴ１１６は、非導
通状態であり、かつＶYは、０Ｖなので、Ｖinの値は、
変化せず４Ｖ以下の電圧を保持する。信号比較器１２０
は、図３に示す特性を有するので、この場合のＶout
は、１２Ｖである。したがって、スイッチ１３０のｐ型
ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極
１４０の電圧は、変化せずに保持される。 次に、ｔ2
の期間では、第１行〜第４行のＶYは、１０Ｖとなり、
第５行〜第８行のＶYは、６Ｖになる。図１５には示し
ていないが、その他の行のＶYは、すべて０Ｖである。
第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル
(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通
状態にあるので、第１行〜第４行のＶinは、選択期間ｔ
1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY
(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝Ｖ
Y(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝
ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋４となる。
先述のように、ＶX(ｔ1)＝２，４，６，８，１０Ｖのい
ずれかであるため、Ｖin(ｔ2)は、６Ｖ以上となる。

【０１３１】信号比較器１２０は、図３に示す特性を有
するので、この場合のＶoutは、ＶXにかかわらず、０Ｖ
である。したがって、スイッチ１３０のｐ型ＭＯＳ−Ｔ
ＦＴ１３１は、導通状態であり、画素電極１４０に液晶
駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に
第１行〜第４行の画素すべての画素電極に第１階調値に
応じたＶLCDが書き込まれる。ここで、同１ブロックの
ＶLCDは、同一であるが、他のブロックのＶLCDは、異な
る電圧値である。すなわち、ブロックごとに第１階調値
は、異なる。Ｘ信号線３１には、第５行〜第８行の画素
からなるブロックのｎ階調近似画像信号に応じて電圧を
印加する。

【０１３２】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
８Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
６Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１０Ｖを印加する。第５
行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ロ
ーレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、
導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加され
る電圧は、２，４，６，８，１０Ｖのいずれかである。

【０１３３】次に、ｔ3の期間では、第１行〜第４行の
Ｙ信号線に上から順に２，４，６，８Ｖを印加し、第５
行〜第８行のＹ信号線に１０Ｖを印加する。図１５には
示していないが、第９行〜第１２行のＶYは、６Ｖ、そ
の他の行のＶYは、すべて０Ｖを印加する。また、第５
行〜第８行のＣＬＫもハイレベル(１２Ｖ)になり、ｐ型
ＭＯＳ−ＴＦＴ１１６は、非導通状態となる。第１行〜
第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)
であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあ
るので、第１行〜第４行のＶinは、選択期間ｔ1のＶXで
あるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選
択期間ｔ3のＶYであるＶY(ｔ3)の差ΔＶY′＝ＶY(ｔ3)
−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ3)＝ＶX(ｔ
1)＋ＶY(ｔ3)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ3)−６とな
る。

【０１３４】図１５(ｃ)の第１列は、第１行〜第４行の
すべての画素が第２階調値であるｎ階調近似信号が送ら
れてきている場合で、第１列のＶX(ｔ1)は、これに応じ
て２Ｖになっている。第２列は、第１行〜第２行の画素
が第１階調値で、第３行〜第４行の画素が第２階調であ
るｎ階調近似信号が送られてきている場合で、第２列の
ＶX(ｔ1)は、これに応じて６Ｖになっている。第１行〜
第４行のＸＹ演算回路のＣＬＫは、ローレベル(０Ｖ)で
あり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるの
で、第１行〜第４行の画素のＶinは、ＶXに等しい。

【０１３５】図１５の例では、第１列にＶX(１)=２Ｖ
が、第１行にＶY=６Ｖが印加されており、Ｖin(１,１)
＝ＶX(１)＝２Ｖである。Ｘ信号線３１には、第１行〜
第４行の画素からなるブロックのｎ階調近似画像信号に
応じて電圧を印加する。

【０１３６】すなわち、第１行の画素が第１階調値で、
第２行〜第４行の画素が第２階調値である列には、ＶX=
８Ｖを印加する。第１行〜第２行の画素が第１階調値
で、第３行〜第４行の画素が第２階調値の列には、ＶX=
６Ｖを印加する。第１行〜第３行の画素が第１階調値
で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印
加する。第１行〜第４行の画素すべてが第１階調値の列
には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべ
てが第２階調値の列には、ＶX=１０Ｖを印加する。以上
のように、ＶXとして印加される電圧は、２，４，６，
８，１０Ｖのいずれかである。

【０１３７】一方、第５行〜第８行のＣＬＫは、ハイレ
ベル(１２Ｖ)なのでｐ型ＭＯＳ−ＴＦＴ１１６は、非導
通状態であり、かつＶYは、０Ｖなので、Ｖinの値は、
変化せず４Ｖ以下の電圧を保持する。信号比較器１２０
は、図３に示す特性を有するので、この場合のＶout
は、１２Ｖである。したがって、スイッチ１３０のｐ型
ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極
１４０の電圧は、変化せずに保持される。 次に、ｔ2
の期間では、第１行〜第４行のＶYは、１０Ｖとなり、
第５行〜第８行のＶYは、６Ｖになる。図１５には示し
ていないが、その他の行のＶYは、すべて０Ｖである。
第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル
(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通
状態にあるので、第１行〜第４行のＶinは、選択期間ｔ
1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY
(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝Ｖ
Y(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝
ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋４となる。

【０１３８】先述のように、ＶX(ｔ1)＝２，４，６，
８，１０Ｖのいずれかであるため、Ｖin(ｔ2)は、６Ｖ
以上となる。信号比較器１２０は、図３に示す特性を有
するので、この場合のＶoutは、ＶXにかかわらず、０Ｖ
である。したがって、スイッチ１３０のｐ型ＭＯＳ−Ｔ
ＦＴ１３１は、導通状態であり、画素電極１４０に液晶
駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に
第１行〜第４行の画素すべての画素電極に第１階調値に
応じたＶLCDが書き込まれる。

【０１３９】ここで、同１ブロックのＶLCDは、同一で
あるが、他のブロックのＶLCDは、異なる電圧値であ
る。すなわち、ブロックごとに第１階調値は、異なる。
Ｘ信号線３１には、第９行〜第１２行の画素からなるブ
ロックのｎ階調近似画像信号に応じて電圧を印加する。

【０１４０】すなわち、第９行の画素が第１階調値で、
第１０行〜第１２行の画素が第２階調値である列には、
ＶX=８Ｖを印加する。第９行〜第１０行の画素が第１階
調値で、第１１行〜第１２行の画素が第２階調値の列に
は、ＶX=６Ｖを印加する。第９行〜第１１行の画素が第
１階調値で、第１２行の画素が第２階調値の列には、Ｖ
X=４Ｖを印加する。第９行〜第１２行の画素すべてが第
１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４
行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印
加する。第５行〜第８行の画素のＸＹ演算回路１１０の
ＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−Ｔ
ＦＴ１１６は、非導通状態なので、第５行〜第８行のＶ
inは、選択期間ｔ2のＶXであるＶX(ｔ2)と、選択期間ｔ
2のＶYであるＶY(ｔ2)と選択期間ｔ3のＶYであるＶY(ｔ
3)の差ΔＶY＝ＶY(ｔ3)−ＶY(ｔ2)の和となる。すなわ
ち、Ｖin(ｔ3)＝ＶX(ｔ2)＋ＶY(ｔ3)−ＶY(ｔ2)＝ＶX
(ｔ2)＋４となる。 先述のように、ＶX(ｔ2)＝２，
４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ3)
は、６Ｖ以上となる。信号比較器１２０は、図３に示す
特性を有するので、この場合のＶoutは、ＶXにかかわら
ず、０Ｖである。したがって、スイッチ１３０のｐ型Ｍ
ＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４
０に液晶駆動電圧ＶLCDが書き込まれる。

【０１４１】すなわち、ｔ3の期間に第５行〜第８行の
画素すべての画素電極に第５行〜第８行の第１階調値に
応じたＶLCDが書き込まれる。

【０１４２】図１５でハッチングをしたマスは、この期
間に画素電極に液晶駆動電圧が書き込まれる画素であ
る。本実施形態５では、第１行〜第４行に対応するブロ
ックの第２階調値は、第５行〜第８行に対応するブロッ
クの第１階調値を同じ値になる。以上のように、選択期
間ｔ2に第１行〜第４行に対応するブロックすべての画
素電極に、第１行〜第４行に対応するブロックの第１階
調値に対応した液晶駆動電圧を書き込む。

【０１４３】続く選択期間ｔ3に、第１行〜第４行に対
応するブロックの第２階調値となる画素の画素電極の電
圧を第２階調値に応じた液晶駆動電圧に書き換えると同
時に、第５行〜第８行のすべての画素電極に、第１行〜
第４行に対応するブロックの第２階調値に対応する液晶
駆動電圧を書き込む。

【０１４４】以上を繰り返すことによって、ブロック内
の画素の画素電極にｎ階調近似信号演算回路で生成した
ｎ階調近似画像信号に対応した液晶駆動電圧を書き込む
ことが可能である。他の行のブロックに液晶駆動電圧を
書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ
型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれ
た液晶駆動電圧は、再びそのブロックが選択されるまで
保持される。

【０１４５】上記の動作を順次繰り返し、すべてのブロ
ックの画素電極にｎ階調近似信号に対応した液晶駆動電
圧を書き込んでいく。

【０１４６】図１６は、実施形態５の表示システムの制
御動作を示すタイミングチャートである。ＶLCDは、第
１列〜第４列に対応するブロックに共通な液晶駆動電圧
である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算
回路のクロック信号である。ＣＬＫ(５−８)は、第５行
〜第８行のＸＹ演算回路のクロック信号である。ＶY
(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号
線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)
は、それぞれ、第１列，第１行の画素から第１列，第８
行の画素の信号比較器１２０の入力電圧Ｖinである。Ｖ
_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)は、それぞれ、第１列，第
１行の画素から第１列，第８行の画素の画素電極１４０
の電圧である。Ｖ_ＰＸ(１,１)〜Ｖ_ＰＸ(１,８)におい
て、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態
で、画素電極の電圧が保持されている状態を示す。

【０１４７】選択期間ｔ1において、ＶX(１)=２Ｖ，Ｃ
ＬＫ(１−４)＝０Ｖである。ＣＬＫ(５−８)＝１２Ｖで
ある。ＶY(１)〜ＶY(４)＝６Ｖである。ＣＬＫ(１−４)
＝０Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態
であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝２Ｖと
なる。ＣＬＫ(５−８)＝１２Ｖで、ＶY(５)〜ＶY(８)＝
０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に
書き込まれた４Ｖ以下の電圧を保持する。したがって、
ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素
電極１４０の電位Ｖ_ＰＸ(１,５)〜Ｖ_ＰＸ(１,８)は、変
化せずに保持される。

【０１４８】続く選択期間ｔ2において、ＶLCD=Ｖa，Ｖ
X(１)=１０Ｖ，ＣＬＫ(１−４)＝１２Ｖ，ＣＬＫ(５−
８)＝０Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY
(４)＝１０Ｖであるので、Ｖin(ｔ2)＝ＶX(ｔ1)＋４よ
り、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin
(１,４)＝６Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型Ｍ
ＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４
０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれるため、
Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖ_ＰＸ(１,３)＝Ｖ_Ｐ
Ｘ(１,４)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝６Ｖであ
る。ＣＬＫ(５−８)＝０Ｖなので、ｐ型ＭＯＳ−ＴＦＴ
１１６は、導通状態であり、Ｖin(１,５)〜Ｖin(１,８)
＝ＶX(１)＝４Ｖとなる。

【０１４９】続く選択期間ｔ3において、ＶLCD=Ｖb，Ｖ
X(１)=１０Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１２
Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝
６Ｖ，ＶY(４)＝８Ｖに変化するので、Ｖin＝ＶX(ｔ1)
＋ＶY(ｔ3)−６より、Ｖin(１,１)＝−２Ｖ，Ｖin(１,
２)＝０Ｖ，Ｖin(１,３)＝２Ｖ，Ｖin(１,４)＝４Ｖと
なる。この場合には、Ｖinが４Ｖ以下であるので、画素
のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画
素電極１４０の電圧は、保持され、Ｖ_ＰＸ(１,１)＝Ｖ
_ＰＸ(１,２)＝Ｖ_ＰＸ(１,３)＝Ｖ_ＰＸ(１,４)＝Ｖaであ
る。ＶY(５)＝ＶY(６)＝ＶY(７)＝ＶY(８)＝１０Ｖであ
るので、第５行〜第８行のＶinは、Ｖin(ｔ3)＝ＶX(ｔ
2)＋４より、Ｖin(１,５)＝Ｖin(１,６)＝Ｖin(１,７)
＝Ｖin(１,８)＝８Ｖとなる。Ｖinが６Ｖ以上のため、
すべての画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖb
が書き込まれる。 続く選択期間ｔ4において、ＶLCD=
Ｖc，ＶX(１)=６Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)
＝１２Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)
＝０Ｖに変化するので、Ｖinは、すべて４Ｖ以下とな
る。したがって、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、
非導通状態であり、画素電極１４０の電圧は、保持さ
れ、Ｖ_ＰＸ(１,１)＝Ｖ_ＰＸ(１,２)＝Ｖ_ＰＸ(１,３)＝
Ｖ _ＰＸ(１,４)＝Ｖaである。ＶY(５)＝２Ｖ，ＶY(６)＝
４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、第５
行〜第８行のＶinは、Ｖin(ｔ4)＝ＶX(ｔ2)−６より、
Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)
＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。Ｖinが６Ｖ以上の
画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖcが書き込
まれる。Ｖinが４Ｖ以下の画素電極１４０の電圧は、Ｖ
LCD＝Ｖbを保持する。したがって、Ｖ_ＰＸ(１,５)＝Ｖ
_ＰＸ(１,６)＝Ｖ_ＰＸ(１,７)＝Ｖb，Ｖ_{Ｐ Ｘ}(１,８)＝Ｖ
cである。

【０１５０】以上を繰り返して、順次第９行〜第１２行
のブロック，第１３行から第１６行のブロック‥の画素
の画素電極１４０にｎ階調近似演算回路１０で生成した
ｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き
込んでいく。以上の動作を１フレーム期間内に終え、こ
のフレーム期間を繰り返し、画像を表示する。

【０１５１】このように、２回の選択期間で４行からな
る１ブロックの画素の画素電極に液晶駆動電圧を書き込
むことが可能であり、従来技術の４行を４回の選択期間
で書き込む場合に比べ、選択期間の回数は、半分にな
る。１フレーム期間が同じ場合には、本実施形態５を用
いると、選択期間の長さを２倍にできる。さらに、本実
施形態５の場合には、第２の選択期間と、次の４行から
なるブロックの第１の選択期間が同じであるため、さら
に選択時間は、２倍になり、合計４倍の選択時間を確保
できる。これは、従来技術と同じ信号電極を用いた場合
に、従来技術に比べて４倍の行数を表示することが可能
であることを意味する。

【０１５２】

【実施形態６】図１７は、本発明による表示システムの
実施形態６の全体構成を示すブロック図である。入力し
た画像信号をブロックごとに２色に近似したｎ色近似画
像信号に変換するためのｎ色近似演算回路１１と、ｎ色
近似演算回路１１から出力されるｎ色近似画像信号に従
い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回
路５０，信号供給回路６０に所定の信号を供給する信号
発生回路２０と、Ｘドライバに接続されＹ方向に伸びた
Ｘ信号線３１とＹドライバ４０に接続されＸ方向に伸び
たＹ信号線４１の交差部に設けられた複数の画素部１０
０とからなる。

【０１５３】図１８は、図１７の画素部１００の詳細な
回路構成の一例を示す回路図である。ＸＹ演算回路１１
０は、ｐ型ＭＯＳ−ＴＦＴ１１６とコンデンサ１１７か
らなる。ｐ型ＭＯＳ−ＴＦＴ１１６のドレイン端子は、
Ｘ信号線３１に接続され、ソース端子は、コンデンサ１
１７に接続されている。コンデンサ１１７のもう一方の
端子は、Ｙ信号線４１に接続されている。クロック信号
ＣＬＫは、クロック信号線７１を介してＹドライバ４０
から供給される。信号比較器１２０は、直列に接続した
ｐ型ＭＯＳ−ＴＦＴ１２１とｎ型ＭＯＳ−ＴＦＴ１２２
とからなる。

【０１５４】赤色画素のスイッチは、ｐ型ＭＯＳ−ＴＦ
Ｔ１３１Ｒからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｒのソ
ース端子は、赤色画素の画素電極１４０Ｒに、ドレイン
端子は、赤色画素に対応した液晶駆動信号線６１Ｒに接
続される。緑色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ
１３１Ｇからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｇのソー
ス端子は、緑色画素の画素電極１４０Ｇに、ドレイン端
子は、緑色画素に対応した液晶駆動信号線６１Ｇに接続
される。青色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１
３１Ｂからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｂのソース
端子は、青色画素の画素電極１４０Ｂに、ドレイン端子
は、青色画素に対応した液晶駆動信号線６１Ｂに接続さ
れる。隣接する赤色画素，緑色画素，青色画素のｐ型Ｍ
ＯＳ−ＴＦＴ１３１Ｒ，１３１Ｇ，１３１Ｂのゲート端
子は、同一の信号比較器１２０の出力端に接続される。

【０１５５】本実施形態６においては、ＸＹ演算回路１
１０と信号比較器１２０とを赤，緑，青の３画素に対し
て１組み設けることになり、第１〜５の実施例に比較し
て、ＸＹ演算回路の数および信号比較器の数を１／３に
削減できる。この構造は、部品点数の削減による歩留ま
りの向上と、削減して得られた領域を有効表示領域の拡
大に割り当てることによる明るさの向上とをもたらす。

【０１５６】

【実施形態７】図１９は、本発明による表示システムの
実施形態７の全体構成を示すブロック図である。画像描
画命令を発生するＣＰＵ２００と、画像描画命令に従い
画像信号を生成し、生成した画像信号をメモリ５００に
格納するとともに、生成した画像信号を液晶表示装置１
０００に入力する表示制御装置４００とからなる。

【０１５７】液晶表示装置１０００は、入力された画像
信号をブロックごとに２値の階調に近似したｎ階調近似
画像信号に変換するためのｎ階調近似演算回路１０と、
ｎ階調近似演算回路１０から出力されるｎ階調近似画像
信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電
圧発生回路５０，信号供給回路６０に所定の信号を供給
する信号発生回路２０と、Ｘドライバに接続されＹ方向
に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方
向に伸びたＹ信号線４１の交差部に設けられた複数の画
素部１００とからなる。

【０１５８】ｎ階調近似演算回路が液晶表示装置１００
０内にあるので、ＣＰＵ２００，バスライン３００，表
示制御装置４００，画像メモリ５００に従来技術を用い
た液晶表示装置に対するものと同じ仕様のものを使用で
きる。

【０１５９】

【実施形態８】図２０は、本発明による表示システムの
実施形態８の全体構成を示すブロック図である。画像描
画命令を発生するＣＰＵ２００と、画像描画命令に従い
画像信号を生成し、生成した画像信号をメモリ５００に
格納するとともに、内蔵したｎ階調近似演算回路１０に
より、生成した画像信号をブロックごとに２値の階調に
近似したｎ階調近似画像信号に変換して液晶表示装置１
０００に入力する表示制御装置４００とからなる。

【０１６０】液晶表示装置１０００は、入力されたｎ階
調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４
０，共通電圧発生回路５０，信号供給回路６０に所定の
信号を供給する信号発生回路２０と、Ｘドライバに接続
されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接
続されＸ方向に伸びたＹ信号線４１の交差部に設けられ
た複数の画素部１００からなる。

【０１６１】ｎ階調近似演算回路が表示制御装置４００
内にあるため、液晶表示装置１０００に入力される信号
は、ｎ階調近似画像信号となる。従来の液晶表示装置を
用いた表示システムでは、高精細表示する場合、液晶表
示装置に入力する情報量に律束されていた。

【０１６２】本実施形態８を用いた場合、ｎ階調画像信
号は、画像信号に比べて少ない情報量となるため、従来
技術を用いた表示システムと比べ、高精細表示が可能で
ある。

【０１６３】

【実施形態９】図２１は、本発明による表示システムの
実施形態９の全体構成を示すブロック図である。ｎ階調
近似演算機能を有するＣＰＵ２００と、ＣＰＵからバス
ライン３００を介して送られるｎ階調近似画像信号をメ
モリ５００に格納するとともに、格納したｎ階調近似画
像信号を液晶表示装置１０００に入力する表示制御装置
４００とからなる。

【０１６４】液晶表示装置１０００は、入力されたｎ階
調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４
０，共通電圧発生回路５０，信号供給回路６０に所定の
信号を供給する信号発生回路２０と、Ｘドライバに接続
されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接
続されＸ方向に伸びたＹ信号線４１の交差部に設けられ
た複数の画素部１００からなる。

【０１６５】演算機能をＣＰＵが備えたので、表示制御
装置には、低い性能のものを用いることが可能である。

【０１６６】

【実施形態１０】図２２は、本発明による表示システム
の実施形態１０の全体構成を示すブロック図である。

【０１６７】上記実施形態１から実施形態９では、選択
期間を長くできるために、より高精細表示または高速動
画表示が可能であるという観点から説明した。

【０１６８】一方、本発明には、表示装置に入力する信
号の周波数を低減し、高精細表示または高速動画表示を
する場合でも、表示装置に画像信号を正確に入力できる
という効果もある。

【０１６９】この表示装置に入力する信号の周波数に注
目して、実施形態１から実施形態９をまとめると、図２
２に示した実施形態１０の構成となる。実施形態１０の
表示装置１０００は、Ｘドライバ３０と、Ｙドライバ４
０と、入力した圧縮画像信号に従ってＸドライバ３０，
Ｙドライバ４０，(ここでは図示していない)共通電圧発
生回路５０に所定の信号を供給する信号発生回路２０
と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１
とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４
１との交差部に設けられた複数の画素部１００とからな
る。信号発生回路２０は、必要に応じて、第１から第９
の実施形態の場合のように、信号供給回路６０に所定の
信号を供給する。Ｘドライバ３０またはＹドライバ４０
が信号供給回路を兼ねる場合には、信号供給回路６０は
不要である。

【０１７０】表示装置１０００には、従来技術の表示装
置と異なり、圧縮画像信号が入力される。すなわち、単
位時間当たりに表示装置１０００に入力される信号のデ
ータ量は、単位時間当たりに見かけ上表示するデータ量
よりも少ない。

【０１７１】例えば、６４０×４８０ドットで、ＲＧＢ
各色８ビット、フレーム周波数６０Ｈｚで表示される単
位時間当たりのデータ量は、６４０×４８０×(３×８)
×６０＝約４４０Ｍビット／秒となる。

【０１７２】これに対して、本発明の場合は、表示装置
１０００に入力されるデータ量は、４４０Ｍビット／秒
よりも少ない。従来技術では、８回の選択期間を必要と
していたのに対し、例えば、実施形態１の場合、４行か
らなる２つのブロックの画素に２回の選択期間で液晶駆
動電圧を書き込むことが可能であり、選択期間の回数を
１／４にできる。したがって、表示装置１０００に入力
される信号のデータ量は、１／４の約１１０Ｍビット／
秒になる。

【０１７３】以上のように、本発明によれば、表示装置
に入力する信号のデータ量を削減できるので、高精細表
示または高速動画表示をする際にも、通常のケーブルを
用いて、所望の高精細表示または高速動画表示を実現可
能である。

【０１７４】本発明の実施形態では、圧縮画像信号とし
てｎ階調近似によりデータ量を削減した信号を用いた
が、他にもＪＰＥＧで用いられているような直交変換に
よりデータ量を削減した信号を用いるなど、人間の知覚
特性上冗長なデータを削減した画像圧縮信号を用いるこ
とができる。

【０１７５】

【発明の効果】本発明によれば、例えば、２回の選択期
間で４行からなる１ブロックの画素の画素電極に液晶駆
動電圧を書き込むことが可能であり、従来技術の４行を
４回の選択期間で書き込む場合に比べ、選択期間の回数
は、半分になる。１フレーム期間が同じ場合には、本発
明によれば、選択期間の長さを２倍にできる。さらに、
第２の選択期間と次の４行からなるブロックの第１の選
択期間とが同じである場合は、さらに選択時間は、２倍
になり、合計４倍の選択時間を確保できる。これは、従
来技術と同じ信号電極を用いた場合に、従来技術に比べ
て４倍の行数を表示することが可能であることになり、
高精細表示または高速動画表示するときにも、選択期間
を十分に確保できるため、良好な表示が可能である。

【図面の簡単な説明】

【図１】本発明による表示システムの実施形態１の全体
構成を示すブロック図である。

【図２】図１の画素部１００の構成の一例を示す回路図
である。

【図３】図２の画素部１００の詳細な回路構成の一例を
示す回路図である。

【図４】図３の信号比較器の動作を説明する図である。

【図５】図１の表示システムの制御動作を説明する図で
ある。

【図６】図１の表示システムの制御動作を説明するタイ
ミングチャートである。

【図７】本発明による表示システムの実施形態２の画素
部１００の詳細な回路構成を示す回路図である。

【図８】図７の表示システムの制御動作を説明する図で
ある。

【図９】図７の表示システムの制御動作を示すタイミン
グチャートである。

【図１０】実施形態３の表示システムの制御動作を説明
する図である。

【図１１】実施形態３の表示システムの制御動作を示す
タイミングチャートである。

【図１２】本発明による表示システムの実施形態４の全
体構成を示すブロック図である。

【図１３】図１２の表示システムの制御動作を説明する
図である。

【図１４】図１２の表示システムの制御動作を示すタイ
ミングチャートである。

【図１５】実施形態５の表示システムの制御動作を説明
する図である。

【図１６】実施形態５の表示システムの制御動作を示す
タイミングチャートである。

【図１７】本発明による表示システムの実施形態６の全
体構成を示すブロック図である。

【図１８】図１７の画素部１００の詳細な回路構成の一
例を示す回路図である。

【図１９】本発明による表示システムの実施形態７の全
体構成を示すブロック図である。

【図２０】本発明による表示システムの実施形態８の全
体構成を示すブロック図である。

【図２１】本発明による表示システムの実施形態９の全
体構成を示すブロック図である。

【図２２】本発明による表示システムの実施形態１０の
全体構成を示すブロック図である。

【符号の説明】

１０ ｎ階調近似演算回路 １１ ｎ色近似演算回路 ２０ 信号制御回路 ３０ Ｘドライバ ３１ Ｘ信号線 ４０ Ｙドライバ ５０ 共通電圧発生回路 ６０ 液晶駆動電圧供給回路 ５１ 共通電圧線 ６１ 液晶駆動電圧線 ６２ 液晶駆動電圧線 ６３ 液晶駆動電圧線 ６１Ｒ 液晶駆動電圧線 ６１Ｇ 液晶駆動電圧線 ６１Ｂ 液晶駆動電圧線 ７１ クロック信号線 １００ 画素部 １１０ ＸＹ演算回路 １１１ コンデンサ １１２ コンデンサ １１３ ｐ型ＭＯＳ−ＴＦＴ １１５ ＸＹ演算回路の出力端子 １１６ ｐ型ＭＯＳ−ＴＦＴ １１７ コンデンサ １２０ 信号比較器 １２１ ｐ型ＭＯＳ−ＴＦＴ １２２ ｎ型ＭＯＳ−ＴＦＴ １３０ スイッチ １３１ ｐ型ＭＯＳ−ＴＦＴ １３１Ｒ ｐ型ＭＯＳ−ＴＦＴ １３１Ｇ ｐ型ＭＯＳ−ＴＦＴ １３１Ｂ ｐ型ＭＯＳ−ＴＦＴ １４０ 画素電極 １５０ 液晶 １６０ ブロック ２００ ＣＰＵ ３００ バスライン ４００ 表示制御装置 ５００ 画像メモリ １０００ 表示装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｆ ６４１ ６４１Ｐ (72)発明者 檜山 郁夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山本 恒典 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 大辻 信也 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H093 NA06 NA33 NA45 NA53 NA63 NC09 NC11 NC33 ND06 ND32 ND36 5C006 AA16 AA22 AC02 AC24 AF42 AF43 BB16 BC03 BC06 BC13 BC16 BF15 FA11 5C080 AA10 BB05 CC03 CC10 DD30 EE32 FF09 JJ02 JJ03 JJ04 JJ05 KK02 KK43

Claims (18)

【特許請求の範囲】
1. 【請求項１】 行列方向にマトリクス状に配列した画素
   からなり各画素に対して行方向および列方向に配列した
   配線を用いて独立に信号を与える表示装置の表示方法に
   おいて、 画素をＮ行×Ｎ′列からなる画素ブロックに分割し、Ｎ
   ×Ｎ′個の画素からなる画素ブロックの各画素に対して
   Ｎ×Ｎ′よりも少ない数であるｎ値の階調を割り当てて
   表示することを特徴とする表示方法。
2. 【請求項２】 請求項１に記載の表示方法において、 前記画素ブロックをｎ個の領域に分割し、それぞれの分
   割領域に同じ値の階調を割り当てて表示することを特徴
   とする表示方法。
3. 【請求項３】 請求項１に記載の表示方法において、 前記画素ブロックが、同１列の画素だけからなることを
   特徴とする表示方法。
4. 【請求項４】 請求項１に記載の表示方法において、 Ｎ行×Ｎ′列の画素ブロックに対して前記画素ブロック
   に対応したｎ個のうちの一つの階調を割り当てた画素に
   信号を与えているのと同一期間に、次のＮ行×Ｎ′列の
   画素ブロックに対して前記画素ブロックに与えるｎ個の
   階調のうちの一つの階調をすべての画素に与えることを
   特徴とする表示方法。
5. 【請求項５】 行列方向にマトリクス状に配列した画素
   からなり各画素に対して行方向および列方向に配列した
   配線を用いて独立に信号を与える表示装置の表示方法に
   おいて、 画素をＮ行×Ｎ′列の画素ブロックに分割し、Ｎ行の画
   素に対してＮよりも少ない数であるｎ回の選択期間で信
   号を与えることを特徴とする表示方法。
6. 【請求項６】 行列方向にマトリクス状に配列した画素
   電極と、 画素電極の電圧に応じて動作する表示素子と、 列方向に配列したＸ信号線にＸ信号を供給するＸドライ
   バと、 行方向に配列したＹ信号線にＹ信号を供給するＹドライ
   バと、 列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給
   する液晶駆動電圧供給回路と、 Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ
   信号線に接続され、Ｘ信号とＹ信号とを演算し出力する
   ＸＹ演算回路と、 ＸＹ演算回路の出力と基準電圧とを比較し、前記ＸＹ演
   算回路の出力が基準電圧よりも高い場合には、第１の電
   圧を出力し、前記ＸＹ演算回路の出力が基準電圧よりも
   低い場合には、第２の電圧を出力する信号比較器と、 前記信号比較器の出力に応じて、前記画素電極と液晶駆
   動電圧線との接続を制御するスイッチと、 画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロ
   ック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数
   であるｎ値に近似したｎ階調近似画像信号に変換するｎ
   階調近似演算回路と、 ｎ階調近似画像信号に応じて、前記Ｘドライバ，前記Ｙ
   ドライバ，前記液晶駆動電圧供給回路を制御する信号制
   御回路とからなる表示装置。
7. 【請求項７】 請求項６に記載の表示装置において、 ｎ＝２であり、 前記ＸＹ演算回路は、Ｘ信号線とＹ信号線の間に直列に
   接続した２個のコンデンサからなり、２個のコンデンサ
   の接続点の電圧が出力値として前記信号比較器に入力さ
   れ、 Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加さ
   れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
   の基準電圧よりも大きくなる十分な大きさの電圧であ
   り、 Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加さ
   れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
   の基準電圧よりも小さくなる十分に小さな電圧であり、 第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYM
   AXが印加され、第１行〜第Ｎ行以外のＹ信号線には、Ｖ
   YMINが印加され、 続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線に
   ＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)
   行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第
   ２Ｎ行以外のＹ信号線には、ＶYMINが印加され、 以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜
   第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜Ｖ
   YNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ
   ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×
   Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印
   加されることを特徴とする表示装置。
8. 【請求項８】 請求項６に記載の表示装置において、 ｎ＝２であり、 前記ＸＹ演算回路は、一端がＹ信号線に接続されたコン
   デンサと前記コンデンサの他端がドレイン電極に接続さ
   れ、ソース電極がＸ信号線に接続されたトランジスタか
   らなり、前記トランジスタのドレイン電極の電圧が出力
   値として信号比較に入力され、 Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加さ
   れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
   の基準電圧よりも大きくなる十分な大きさの電圧であ
   り、 Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加さ
   れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
   の基準電圧よりも小さくなる十分に小さな電圧であり、 第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYM
   AXが印加され、第１行〜第Ｎ行以外のＹ信号線には、Ｖ
   YMINが印加され、 続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線に
   ＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)
   行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第
   ２Ｎ行以外のＹ信号線には、ＶYMINが印加され、 以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜
   第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜Ｖ
   YNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ
   ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×
   Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印
   加されることを特徴とする表示装置。
9. 【請求項９】 請求項６に記載の表示装置において、 ｎ＝２であり、 ＸＹ演算回路は、一端がＹ信号線に接続されたコンデン
   サと前記コンデンサの他端がドレイン電極に接続され、
   ソース電極がＸ信号線に接続されたトランジスタからな
   り、前記トランジスタのドレイン電極の電圧が出力値と
   して信号比較に入力され、 Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加さ
   れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
   の基準電圧よりも大きくなる十分な大きさの電圧であ
   り、 Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加さ
   れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
   の基準電圧よりも小さくなる十分に小さな電圧であり、 第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYM
   AXが印加され、第１行〜第Ｎ行以外のＹ信号線には、Ｖ
   YMINが印加され、 続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線に
   ＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第１行〜第
   Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第
   (２×ｉ−１)の選択期間(ｉ＝１，２，３，・・)には、
   第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶ
   YMAXの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第
   (ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加され、第(２
   ×ｉ)の選択期間には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ
   ×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が
   印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外
   のＹ信号線にＶYMINが印加されることを特徴とする表示
   装置。
10. 【請求項１０】 請求項６に記載の表示装置において、 Ｎ′列ごとに、ｉ＝１，２，３，・・において、第((２
    ×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶
    駆動電圧線は、互いに接続され、第((２×ｉ−１)×Ｎ
    ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線は、互い
    に接続され、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ
    −１)×Ｎ)行の液晶駆動電圧線と第((２×ｉ−１)×Ｎ
    ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線とが接続
    されていないことを特徴とする表示装置。
11. 【請求項１１】 請求項６に記載の表示装置において、 ｎ＝２であり、 ＸＹ演算回路は、一端がＹ信号線に接続されたコンデン
    サと前記コンデンサの他端がドレイン電極に接続され、
    ソース電極がＸ信号線に接続されたトランジスタからな
    り、前記トランジスタのドレイン電極の電圧が出力値と
    して信号比較に入力され、 Ｙ信号線に印加される電圧ＶYMAXおよびＶYMIDは、Ｘ信
    号線に印加される電圧ＶXの値にかかわらず、ＶX＋ＶYM
    AX−ＶYMIDの値が信号比較器の基準電圧よりも大きくな
    るように設定されており、 Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加さ
    れる電圧にかかわらず、ＸＹ演算器の出力が信号比較器
    の基準電圧よりも小さくなる十分に小さな電圧であり、 第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYM
    IDが印加され、第１行〜第Ｎ行以外のＹ信号線には、Ｖ
    YMINが印加され、 続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線に
    ＶYMAXが印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信
    号線にＶYMIDが印加され、第１行〜第(２×Ｎ)行以外の
    Ｙ信号線には、ＶYMINが印加され、 続く第３の選択期間には、第１行〜第Ｎ行のＹ信号線に
    ＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)
    行〜第(２×Ｎ)行のＹ信号にＶYMAXが印加され、第(２
    ×Ｎ＋１)行〜第(３×Ｎ)行のＹ信号線には、ＶYMIDが
    印加され、第１行〜第(３×Ｎ)行以外のＹ信号線には、
    ＶYMINが印加され、 以下、第ｉの選択期間には、第((ｉ−×Ｎ＋１)行〜第
    ((ｉ−２)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYN
    の電圧が印加され、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−
    １)×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−
    １)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印
    加され、第((ｉ−３)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外の
    Ｙ信号線にＶYMINが印加されることを特徴とする表示装
    置。
12. 【請求項１２】 行列方向にマトリクス状に配列した赤
    色画素電極，緑色画素電極，青色画素電極と、 各画素電極の電圧に応じて動作する表示素子と、 列方向に配列したＸ信号線にＸ信号を供給するＸドライ
    バと、 行方向に配列したＹ信号線にＹ信号を供給するＹドライ
    バと、 列方向に配列した赤色液晶駆動電圧線、緑色液晶駆動電
    圧線、および、青色液晶駆動電圧線に液晶駆動電圧を供
    給する液晶駆動電圧供給回路と、 Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ
    信号線に接続され、Ｘ信号とＹ信号とを演算し出力する
    ＸＹ演算回路と、 ＸＹ演算回路の出力と基準電圧を比較して、前記ＸＹ演
    算回路の出力が基準電圧よりも高い場合には、第１の電
    圧を出力し、前記ＸＹ演算回路の出力が基準電圧よりも
    低い場合には、第２の電圧を出力する信号比較器と、 信号比較器の出力に応じて、前記赤色画素電極と赤色液
    晶駆動電圧線との接続を制御するスイッチと、前記緑色
    画素電極と緑色液晶駆動電圧線との接続を制御するスイ
    ッチと、前記青色画素電極と青色液晶駆動電圧線との接
    続を制御するスイッチと、 列方向に近接して配列する赤色画素，緑色画素，青色画
    素をＮ行×(Ｎ′×３)列の複数のブロックに分割し、各
    ブロック内の前記列方向に近接して配列する赤色画素，
    緑色画素，青色画素の３画素で生成する色数をＮ×Ｎ′
    よりも少ない数であるｎ値に近似したｎ色近似画像信号
    に変換するｎ色近似演算回路と、 ｎ色近似画像信号に応じて、前記Ｘドライバ，前記Ｙド
    ライバ，前記液晶駆動電圧供給回路を制御する信号制御
    回路とからなる表示装置。
13. 【請求項１３】 請求項６ないし請求項１２のいずれか
    一項に記載の表示装置において、 前記各画素が、行方向に配列し信号ＶYが与えられる複
    数の行配線と、列方向に配列し信号ＶXが与えられる複
    数の列配線と、行配線と列配線の交差部に設けられた前
    記画素電極と、前記行配線と列配線の交差部に設けられ
    対応する信号ＶXと信号ＶYの演算値に対応してデータ信
    号供給線と画素電極との接続を制御するスイッチング素
    子とからなることを特徴とする表示装置。
14. 【請求項１４】請求項６ないし請求項１２のいずれか一
    項に記載の表示装置において、 前記各画素が、行方向に配列し信号ＶYが与えられる複
    数の行配線と、列方向に配列し信号ＶXが与えられる複
    数の列配線と、行配線と列配線の交差部に設けられた赤
    色画素電極，緑色画素電極，青色画素電極と、行配線と
    列配線の交差部に設けられ対応する信号ＶXと信号ＶYの
    演算値に対応して赤色データ信号供給線と赤色画素電極
    との接続，緑色データ信号供給線と緑色画素電極との接
    続，青色データ信号供給線と青色画素電極との接続を同
    じ状態に制御するスイッチング素子ｔｐとからなること
    を特徴とする表示装置。
15. 【請求項１５】 請求項６ないし１４のいずれか一項に
    記載の表示装置と、 表示装置に画像を表示することを命令する画像発生装置
    と、 前記命令に従い、表示装置に画像信号を入力する表示制
    御装置とからなり、 前記表示装置が、前記Ｎ×Ｎ′個の画素からなる画素ブ
    ロックの各画素に対してｎ値の階調を割り当てる手段を
    含む表示システム。
16. 【請求項１６】 請求項６ないし１４のいずれか一項に
    記載の表示装置と、 表示装置に画像を表示することを命令する画像発生装置
    と、 前記命令に従い、表示装置に画像信号を入力する表示制
    御装置とからなり、 前記表示制御装置が、前記Ｎ×Ｎ′個の画素からなる画
    素ブロックの各画素に対してｎ値の階調を割り当てる手
    段を含む表示システム。
17. 【請求項１７】 請求項６ないし１４のいずれか一項に
    記載の表示装置と、 表示装置に画像を表示することを命令する画像発生装置
    と、 前記命令に従い、表示装置に画像信号を入力する表示制
    御装置とからなり、 前記画像発生装置が、前記Ｎ×Ｎ′個の画素からなる画
    素ブロックの各画素に対してｎ値の階調を割り当てる手
    段を含む表示システム。
18. 【請求項１８】 列方向に配列したＮＸ本のＸ信号線に
    Ｘ信号を供給するＸドライバと、行方向に配列したＮＹ
    本のＹ信号線にＹ信号を供給するＹドライバと、前記Ｘ
    ドライバおよび前記Ｙドライバを制御する信号制御回路
    と、Ｘ信号線とＹ信号線との交差部に設置され行列方向
    にマトリクス状に配列した画素電極と、前記画素電極の
    電圧に応じて動作する表示素子とからなる表示装置にお
    いて、 前記信号制御回路に、表示する画像に応じた入力画像信
    号が入力され、 フレーム周波数がｆ(Ｈｚ)で、赤，緑，青の各色をｎビ
    ットで表示する際に、前記入力画像信号の単位時間当た
    りのデータ量がＮＸ×ＮＹ×(３×ｎ)×ｆビット／秒よ
    りも少ないことを特徴とする表示装置。