JP2002252304A - 半導体装置およびこれに用いられる支持基板 - Google Patents
半導体装置およびこれに用いられる支持基板Info
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Abstract
(57)【要約】
【課題】 本発明は、インナリードボンディング技術に
おける、外部端子間の間隔が狭く小型の半導体装置およ
び基板を提供するものである 【解決手段】 本発明の半導体装置は、ＴＡＢテープ等
の支持基板に形成されたデバイスホールに双方向からフ
ィンガリードを配線し、半導体チップと電気的に接続し
たものである。支持基板１には、対向する１対の辺に沿
って、貫通した細長い１対のデバイスホール１１が形成
されている。各デバイスホール１１に沿って、外部端子
としてのはんだボールが配置されている。そして、各デ
バイスホール１１内には、双方向からフィンガリード１
４が交互に延在されている。半導体チップ２とフィンガ
リード１４の一端部とが、電気的に接続されている。
おける、外部端子間の間隔が狭く小型の半導体装置およ
び基板を提供するものである 【解決手段】 本発明の半導体装置は、ＴＡＢテープ等
の支持基板に形成されたデバイスホールに双方向からフ
ィンガリードを配線し、半導体チップと電気的に接続し
たものである。支持基板１には、対向する１対の辺に沿
って、貫通した細長い１対のデバイスホール１１が形成
されている。各デバイスホール１１に沿って、外部端子
としてのはんだボールが配置されている。そして、各デ
バイスホール１１内には、双方向からフィンガリード１
４が交互に延在されている。半導体チップ２とフィンガ
リード１４の一端部とが、電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、インナリードボン
ディング（Inner Lead Bonding：以下、ＩＬＢと称す
る）技術によって支持基板上に半導体チップを装着して
なる半導体装置およびそれに用いられる支持基板に関す
る。
ディング（Inner Lead Bonding：以下、ＩＬＢと称す
る）技術によって支持基板上に半導体チップを装着して
なる半導体装置およびそれに用いられる支持基板に関す
る。
【０００２】
【従来の技術】図６は、従来の半導体装置の底面からの
平面図である。尚、図６は、説明を簡単にするため、樹
脂を除いている。また、図７は、図６に示したＢ−Ｂ´
線に沿った断面図である。支持基板１は、方形状の絶縁
性テープからなる支持部材１２を有しており、この支持
部材１２には、対向する１対の辺に沿って、前記支持部
材１２を貫通した細長い１対のデバイスホール１１が形
成されている。また、この支持部材１２の上面には、例
えばＡｕメッキ付Ｃｕ箔からなる複数本のフィンガリー
ド１４が所定のパターンをなすように配設され、接着剤
１３により支持部材１２に接着されている。各フィンガ
リード１４は、一端部が前記デバイスホール１１内に延
在し、且つ、他端部が前記１対のデバイスホール１１，
１１間の領域に延在している。そして、一端部を除いた
フィンガリード１４部分および前記支持部材１２上面
は、ソルダレジスト１５で被覆されている。
平面図である。尚、図６は、説明を簡単にするため、樹
脂を除いている。また、図７は、図６に示したＢ−Ｂ´
線に沿った断面図である。支持基板１は、方形状の絶縁
性テープからなる支持部材１２を有しており、この支持
部材１２には、対向する１対の辺に沿って、前記支持部
材１２を貫通した細長い１対のデバイスホール１１が形
成されている。また、この支持部材１２の上面には、例
えばＡｕメッキ付Ｃｕ箔からなる複数本のフィンガリー
ド１４が所定のパターンをなすように配設され、接着剤
１３により支持部材１２に接着されている。各フィンガ
リード１４は、一端部が前記デバイスホール１１内に延
在し、且つ、他端部が前記１対のデバイスホール１１，
１１間の領域に延在している。そして、一端部を除いた
フィンガリード１４部分および前記支持部材１２上面
は、ソルダレジスト１５で被覆されている。
【０００３】一方、支持部材１２の下面には、前記１対
のデバイスホール１１，１１間の領域に、外部端子とし
てのはんだボール５が距離ｄ２間隔で、且つ、マトリッ
クス状に配置されている。各はんだボール５は、前記支
持部材１２に設けた貫通孔１６を介して、前記フィンガ
リード１４の他端部と各々、電気的に接続されている。
のデバイスホール１１，１１間の領域に、外部端子とし
てのはんだボール５が距離ｄ２間隔で、且つ、マトリッ
クス状に配置されている。各はんだボール５は、前記支
持部材１２に設けた貫通孔１６を介して、前記フィンガ
リード１４の他端部と各々、電気的に接続されている。
【０００４】そして、前記支持基板１の上面側に、集積
回路等の半導体チップ２が、緩衝材３を介して配置、且
つ、固着され、半導体チップ２の電極パッドと支持基板
１のフィンガリード１４とが電気的に接続されている。
半導体チップ２とフィンガリード１４の接続は、ＩＬＢ
装置を用いて、例えば、フィンガリード１４と半導体チ
ップ２の電極パッドを位置合わせした後、ボンディング
ツールにて一括に熱圧着することにより行っている。
回路等の半導体チップ２が、緩衝材３を介して配置、且
つ、固着され、半導体チップ２の電極パッドと支持基板
１のフィンガリード１４とが電気的に接続されている。
半導体チップ２とフィンガリード１４の接続は、ＩＬＢ
装置を用いて、例えば、フィンガリード１４と半導体チ
ップ２の電極パッドを位置合わせした後、ボンディング
ツールにて一括に熱圧着することにより行っている。
【０００５】また、支持基板１の下面側のデバイスホー
ル１１部分から樹脂４が充填され、支持基板１の上面
部、デバイスホール１１内のフィンガリード１４、半導
体チップ２の側面部および支持基板１との対向面が樹脂
４により封止されている。
ル１１部分から樹脂４が充填され、支持基板１の上面
部、デバイスホール１１内のフィンガリード１４、半導
体チップ２の側面部および支持基板１との対向面が樹脂
４により封止されている。
【０００６】図８は、従来における支持部材上に形成さ
れたフィンガリードの平面図であり、半導体チップ２の
電極パッドと電気的に接続される前の状態である。各フ
ィンガリード１４は各々、デバイスホール１１の側面か
らデバイスホール１１を跨いで、他の側面方向に延在し
ている。そして、各フィンガリード１４の一端は、互い
に連結され、また、各フィンガリード１４の他端は各
々、円形状に形成され、且つ、支持部材１２に設けられ
た貫通孔１６上に配置されている。また、各フィンガリ
ード１４は、切欠け部１４１を有し、各切欠け部１４１
は、デバイスホール１１の一側面に近接する位置に形成
されている。各フィンガリード１４は、半導体チップ２
に熱圧着する時に切欠け部１４１において切断され、半
導体チップ２の電極パッドに熱圧着される。
れたフィンガリードの平面図であり、半導体チップ２の
電極パッドと電気的に接続される前の状態である。各フ
ィンガリード１４は各々、デバイスホール１１の側面か
らデバイスホール１１を跨いで、他の側面方向に延在し
ている。そして、各フィンガリード１４の一端は、互い
に連結され、また、各フィンガリード１４の他端は各
々、円形状に形成され、且つ、支持部材１２に設けられ
た貫通孔１６上に配置されている。また、各フィンガリ
ード１４は、切欠け部１４１を有し、各切欠け部１４１
は、デバイスホール１１の一側面に近接する位置に形成
されている。各フィンガリード１４は、半導体チップ２
に熱圧着する時に切欠け部１４１において切断され、半
導体チップ２の電極パッドに熱圧着される。
【０００７】
【発明が解決しようとする課題】しかしながら、デバイ
スホール１１から遠い列のはんだボール５と接続される
フィンガリード１４は、近い列のはんだボール５が配置
される貫通孔１６，１６間を通す必要があり、狭ピッチ
間にフィンガリード１４を配線するのは困難である。
スホール１１から遠い列のはんだボール５と接続される
フィンガリード１４は、近い列のはんだボール５が配置
される貫通孔１６，１６間を通す必要があり、狭ピッチ
間にフィンガリード１４を配線するのは困難である。
【０００８】また、ピッチ間に配線するためには、貫通
孔１６，１６間のピッチをフィンガリード１４の幅を考
慮して充分に取らなくてはならず、距離ｄ２が大きくな
り、全体として半導体装置が大きくなってしまう。
孔１６，１６間のピッチをフィンガリード１４の幅を考
慮して充分に取らなくてはならず、距離ｄ２が大きくな
り、全体として半導体装置が大きくなってしまう。
【０００９】尚、支持基板１のそれぞれの辺にデバイス
ホール１１が形成された場合、あるいは、１つのデバイ
スホール１１に対し、３列以上並んだ外部端子からフィ
ンガリード１４を延在させる場合についても同様の課題
が生じる。
ホール１１が形成された場合、あるいは、１つのデバイ
スホール１１に対し、３列以上並んだ外部端子からフィ
ンガリード１４を延在させる場合についても同様の課題
が生じる。
【００１０】本発明の目的は、外部端子間の間隔を狭く
でき、且つ、小型化が可能な半導体装置およびそれに用
いる支持基板を提供するものである。
でき、且つ、小型化が可能な半導体装置およびそれに用
いる支持基板を提供するものである。
【００１１】
【課題を解決するための手段】この発明による半導体装
置は、対向する第１主面および第２主面を有する支持部
材と、前記支持部材に貫通して、且つ、互いに対向して
配置された少なくとも１対の細長いデバイスホールと、
前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、前記
支持部材の第１主面側に配置され、各一端部が少なくと
も前記各外部端子領域上に延在し、且つ、各他端部が少
なくとも前記デバイスホール上に延在するようにそれぞ
れ配置された複数のリードとを備える方形状の支持基板
と、前記支持基板上に装着され、前記各リードの他端部
と電気的に接続された半導体チップと、前記支持基板お
よび前記半導体チップの一部を被覆する封止体とを具備
することを特徴としている。
置は、対向する第１主面および第２主面を有する支持部
材と、前記支持部材に貫通して、且つ、互いに対向して
配置された少なくとも１対の細長いデバイスホールと、
前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、前記
支持部材の第１主面側に配置され、各一端部が少なくと
も前記各外部端子領域上に延在し、且つ、各他端部が少
なくとも前記デバイスホール上に延在するようにそれぞ
れ配置された複数のリードとを備える方形状の支持基板
と、前記支持基板上に装着され、前記各リードの他端部
と電気的に接続された半導体チップと、前記支持基板お
よび前記半導体チップの一部を被覆する封止体とを具備
することを特徴としている。
【００１２】そして、前記複数のリードは、その各他端
部が前記デバイスホールの両側よりそれぞれ延在され、
且つ、前記デバイスホール上で、双方向から交互に、あ
るいは、双方向から複数本置きに交差するように配置さ
れていることを特徴としている。
部が前記デバイスホールの両側よりそれぞれ延在され、
且つ、前記デバイスホール上で、双方向から交互に、あ
るいは、双方向から複数本置きに交差するように配置さ
れていることを特徴としている。
【００１３】また、この発明による支持基板は、支持部
材と、前記支持部材に貫通して、且つ、互いに対向して
配置された少なくとも１対の細長いデバイスホールと、
前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、各一
端部が少なくとも前記外部端子領域上にそれぞれ延在し
て配置され、且つ、各他端部が前記デバイスホール内に
延在して配置された複数のリードとを具備することを特
徴としている。
材と、前記支持部材に貫通して、且つ、互いに対向して
配置された少なくとも１対の細長いデバイスホールと、
前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、各一
端部が少なくとも前記外部端子領域上にそれぞれ延在し
て配置され、且つ、各他端部が前記デバイスホール内に
延在して配置された複数のリードとを具備することを特
徴としている。
【００１４】また、この発明による支持基板は、支持部
材と、前記支持部材に貫通して、且つ、互いに対向して
配置された少なくとも１対の細長いデバイスホールと、
前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、各一
端部が少なくとも前記外部端子領域上にそれぞれ延在し
て配置され、且つ、各他端部が前記デバイスホールを跨
いで前記外部端子領域の反対側に延在して配置された複
数のリードとを具備することを特徴としている。
材と、前記支持部材に貫通して、且つ、互いに対向して
配置された少なくとも１対の細長いデバイスホールと、
前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、各一
端部が少なくとも前記外部端子領域上にそれぞれ延在し
て配置され、且つ、各他端部が前記デバイスホールを跨
いで前記外部端子領域の反対側に延在して配置された複
数のリードとを具備することを特徴としている。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。
の実施の形態について説明する。
【００１６】本発明の実施の形態にかかる半導体装置
は、ＩＬＢ技術を用い、ＴＡＢテープ等の支持基板に形
成されたデバイスホールに双方向からフィンガリードを
配線し、半導体チップと電気的に接続したものである。
は、ＩＬＢ技術を用い、ＴＡＢテープ等の支持基板に形
成されたデバイスホールに双方向からフィンガリードを
配線し、半導体チップと電気的に接続したものである。
【００１７】図１は、本発明の実施の形態にかかる半導
体装置を底面側から眺めた平面図である。尚、図１は、
説明を簡単にするために、樹脂を除いている。また、図
２は、図１に示したＡ−Ａ´線に沿った断面図である。
支持基板１には、方形状の絶縁性テープからなる支持部
材１２を有しており、この支持部材１２には、対向する
１対の辺に沿って、前記支持部材１２を貫通した細長い
１対のデバイスホール１１が形成されている。そして、
支持部材１２の下面には、各デバイスホール１１の両側
に沿って、外部端子としてのはんだボール５が距離ｄ１
間隔で配置されている。各はんだボール５は、前記支持
部材１２に設けた貫通孔１６内に充填されている。
体装置を底面側から眺めた平面図である。尚、図１は、
説明を簡単にするために、樹脂を除いている。また、図
２は、図１に示したＡ−Ａ´線に沿った断面図である。
支持基板１には、方形状の絶縁性テープからなる支持部
材１２を有しており、この支持部材１２には、対向する
１対の辺に沿って、前記支持部材１２を貫通した細長い
１対のデバイスホール１１が形成されている。そして、
支持部材１２の下面には、各デバイスホール１１の両側
に沿って、外部端子としてのはんだボール５が距離ｄ１
間隔で配置されている。各はんだボール５は、前記支持
部材１２に設けた貫通孔１６内に充填されている。
【００１８】また、この支持部材１２の上面には、例え
ばＡｕメッキ付Ｃｕ箔からなる複数本のフィンガリード
１４が配設され、接着剤１３により支持部材１２に接着
されている。各フィンガリード１４は、前記デバイスホ
ール１１と直行する方向（紙面上の左右方向）に設けら
れ、一端部がデバイスホール１１内に延在し、他端部が
貫通孔１６上に延在している。各フィンガリード１４の
他端部は、貫通孔１６に充填された各はんだボール５と
各々、電気的に接続されている。また、フィンガリード
１４は、デバイスホール１１の両側面から交互に延在さ
れ、且つ、各一端部が前記デバイスホール１１上におい
て、交互に配置されている。そして、一端部を除いたフ
ィンガリード１４部分および支持部材１２上面は、ソル
ダレジスト１５で被覆されている。
ばＡｕメッキ付Ｃｕ箔からなる複数本のフィンガリード
１４が配設され、接着剤１３により支持部材１２に接着
されている。各フィンガリード１４は、前記デバイスホ
ール１１と直行する方向（紙面上の左右方向）に設けら
れ、一端部がデバイスホール１１内に延在し、他端部が
貫通孔１６上に延在している。各フィンガリード１４の
他端部は、貫通孔１６に充填された各はんだボール５と
各々、電気的に接続されている。また、フィンガリード
１４は、デバイスホール１１の両側面から交互に延在さ
れ、且つ、各一端部が前記デバイスホール１１上におい
て、交互に配置されている。そして、一端部を除いたフ
ィンガリード１４部分および支持部材１２上面は、ソル
ダレジスト１５で被覆されている。
【００１９】図３は、本発明にかかる支持部材上に形成
されたフィンガリードの平面図であり、半導体チップ２
と電気的に接続される前の状態である。各フィンガリー
ド１４は、切欠け部１４１を有したＴ字型であり、デバ
イスホール１１を跨いで双方向から交互に向きを換えて
延在している。そして、各フィンガリード１４の他端部
は、支持部材１２に設けられた貫通孔１６上において円
形状に形成されている。また、各フィンガリード１４の
切欠け部１４１は、デバイスホール１１の両側面のう
ち、貫通孔１６から遠い辺側に近接して形成されてい
る。フィンガリード１４は、半導体チップ２に熱圧着す
る時に、この切欠け部１４１にて切断される。そして、
切断された各フィンガリード１４の一端部と半導体チッ
プ２の電極パッドが電気的に接続される。
されたフィンガリードの平面図であり、半導体チップ２
と電気的に接続される前の状態である。各フィンガリー
ド１４は、切欠け部１４１を有したＴ字型であり、デバ
イスホール１１を跨いで双方向から交互に向きを換えて
延在している。そして、各フィンガリード１４の他端部
は、支持部材１２に設けられた貫通孔１６上において円
形状に形成されている。また、各フィンガリード１４の
切欠け部１４１は、デバイスホール１１の両側面のう
ち、貫通孔１６から遠い辺側に近接して形成されてい
る。フィンガリード１４は、半導体チップ２に熱圧着す
る時に、この切欠け部１４１にて切断される。そして、
切断された各フィンガリード１４の一端部と半導体チッ
プ２の電極パッドが電気的に接続される。
【００２０】図３において、切欠け部１４１は平面方向
に２箇所形成されているが、１箇所でもよく、厚さ方向
に形成されていてもよい。切欠け部１４１を有すること
により、熱圧着時にフィンガリード１４が切断しやすく
なる。
に２箇所形成されているが、１箇所でもよく、厚さ方向
に形成されていてもよい。切欠け部１４１を有すること
により、熱圧着時にフィンガリード１４が切断しやすく
なる。
【００２１】集積回路等の半導体チップ２は、緩衝材３
を介して配置、固着され、半導体チップ２の電極パッド
と支持基板１のフィンガリード１４とが電気的に接続さ
れる。半導体チップ２とフィンガリード１４の接続は、
ＩＬＢ装置を用いて、例えば、フィンガリード１４と半
導体チップ２の電極パッドを位置合わせした後、ボンデ
ィングツールにてデバイスホール１１内のフィンガリー
ド１４を半導体チップ２方向に押圧することにより、フ
ィンガリード１４を切欠け部１４１にて切断し、且つ、
フィンガリード１４の一端部を半導体チップ２の電極パ
ッドに熱圧着する。
を介して配置、固着され、半導体チップ２の電極パッド
と支持基板１のフィンガリード１４とが電気的に接続さ
れる。半導体チップ２とフィンガリード１４の接続は、
ＩＬＢ装置を用いて、例えば、フィンガリード１４と半
導体チップ２の電極パッドを位置合わせした後、ボンデ
ィングツールにてデバイスホール１１内のフィンガリー
ド１４を半導体チップ２方向に押圧することにより、フ
ィンガリード１４を切欠け部１４１にて切断し、且つ、
フィンガリード１４の一端部を半導体チップ２の電極パ
ッドに熱圧着する。
【００２２】支持基板１と半導体チップ２間に緩衝材３
を介在させることにより、熱圧着時の衝撃を緩和でき
る。また、半導体チップ２から出る熱を効率的に発散す
ることができる。
を介在させることにより、熱圧着時の衝撃を緩和でき
る。また、半導体チップ２から出る熱を効率的に発散す
ることができる。
【００２３】また、支持基板１の下面側のデバイスホー
ル１１部分から樹脂（封止体）４が充填され、支持基板
１の上面部、デバイスホール１１内のフィンガリード１
４、半導体チップ２の側面部および支持基板１との対向
面が樹脂４により封止されている。
ル１１部分から樹脂（封止体）４が充填され、支持基板
１の上面部、デバイスホール１１内のフィンガリード１
４、半導体チップ２の側面部および支持基板１との対向
面が樹脂４により封止されている。
【００２４】本発明では、細長いデバイスホール１１の
両側に外部端子としてはんだボール５を配列し、且つ、
デバイスホール１１の両側方向にフィンガリード１４を
引き出しているので、外部端子間にフィンガリード１４
を通す必要がない。したがって、従来のはんだボールの
ピッチの距離ｄ２よりも、本発明のピッチの距離ｄ１の
方が、フィンガリード１４を通さない分、距離を短くで
きる。よって、半導体装置が小型化できる。
両側に外部端子としてはんだボール５を配列し、且つ、
デバイスホール１１の両側方向にフィンガリード１４を
引き出しているので、外部端子間にフィンガリード１４
を通す必要がない。したがって、従来のはんだボールの
ピッチの距離ｄ２よりも、本発明のピッチの距離ｄ１の
方が、フィンガリード１４を通さない分、距離を短くで
きる。よって、半導体装置が小型化できる。
【００２５】尚、上記実施の形態では、デバイスホール
１１の両側に沿って、はんだボール５を１列ずつ配置し
た場合について説明したが、多列（２列以上）に配置し
てもよい。この場合、多列であっても、従来と同じ配列
数であれば、外部端子間に通すフィンガリード１４の数
を従来よりも少なくすることができるので、上記実施の
形態と同様の効果が得られる。
１１の両側に沿って、はんだボール５を１列ずつ配置し
た場合について説明したが、多列（２列以上）に配置し
てもよい。この場合、多列であっても、従来と同じ配列
数であれば、外部端子間に通すフィンガリード１４の数
を従来よりも少なくすることができるので、上記実施の
形態と同様の効果が得られる。
【００２６】また、上記実施の形態では、対向する１対
の辺に１対のデバイスホール１１が形成されていた場合
について説明したが、各々の辺、４辺にデバイスホール
１１が形成されてもよい。４辺にデバイスホール１１が
形成された場合も、各デバイスホール１１の両側に沿っ
てはんだボール５を配置すれば、外部端子間の距離が短
くでき、半導体装置が小型化できる。
の辺に１対のデバイスホール１１が形成されていた場合
について説明したが、各々の辺、４辺にデバイスホール
１１が形成されてもよい。４辺にデバイスホール１１が
形成された場合も、各デバイスホール１１の両側に沿っ
てはんだボール５を配置すれば、外部端子間の距離が短
くでき、半導体装置が小型化できる。
【００２７】また、上記実施の形態では、支持基板１の
ソルダレジスト１５側に、半導体チップ２を配置、固着
した場合について説明したが、図４のように、支持部材
１２側に半導体チップ２を配置、固着してもよい。この
場合、一端部を除いたフィンガリード１４部分および支
持部材１２上面に塗布されたソルダレジスト１５に貫通
孔１６が設けられ、この貫通孔１６を介して、各フィン
ガリード１４の他端部と各はんだボール５が電気的に接
続されている。
ソルダレジスト１５側に、半導体チップ２を配置、固着
した場合について説明したが、図４のように、支持部材
１２側に半導体チップ２を配置、固着してもよい。この
場合、一端部を除いたフィンガリード１４部分および支
持部材１２上面に塗布されたソルダレジスト１５に貫通
孔１６が設けられ、この貫通孔１６を介して、各フィン
ガリード１４の他端部と各はんだボール５が電気的に接
続されている。
【００２８】また、上記実施の形態では、貫通孔１６に
外部端子としてはんだボール５を配置する場合について
説明したが、はんだボール５の替わりに、例えばＣｕ埋
め込み端子を用いてもよい。
外部端子としてはんだボール５を配置する場合について
説明したが、はんだボール５の替わりに、例えばＣｕ埋
め込み端子を用いてもよい。
【００２９】また、図５に示すように、実装基板６側に
バンプ７等の接続端子が形成されているのであれば、半
導体装置側に外部端子を形成しなくてもよい。
バンプ７等の接続端子が形成されているのであれば、半
導体装置側に外部端子を形成しなくてもよい。
【００３０】また、支持基板１と半導体チップ２の間に
緩衝材３を介さなくてもよい。
緩衝材３を介さなくてもよい。
【００３１】
【発明の効果】本発明によれば、外部端子がデバイスホ
ールを挟むように形成され、双方向からフィンガリード
が配線されているため、外部端子間を通すフィンガリー
ドの配線数をなくすことができる、あるいは、削減でき
る。したがって、半導体装置の小型化が可能となる。
ールを挟むように形成され、双方向からフィンガリード
が配線されているため、外部端子間を通すフィンガリー
ドの配線数をなくすことができる、あるいは、削減でき
る。したがって、半導体装置の小型化が可能となる。
【図１】本発明にかかる半導体装置の底面からの平面
図。
図。
【図２】本発明にかかる半導体装置の断面図。
【図３】本発明にかかるテープ上に形成されたフィンガ
リードの平面図。
リードの平面図。
【図４】本発明にかかる他の実施の形態の半導体装置の
断面図。
断面図。
【図５】本発明にかかる他の実施の形態の半導体装置の
断面図。
断面図。
【図６】従来の半導体装置の底面からの平面図。
【図７】従来の半導体装置の断面図。
【図８】従来のテープ上に形成されたフィンガリードの
平面図。
平面図。
１…支持基板 １１…デバイスホール １２…支持部材 １４…フィンガリード １６…貫通孔 ２…半導体チップ ４…樹脂 ５…はんだボール
Claims (14)
- 【請求項１】対向する第１主面および第２主面を有する
支持部材と、前記支持部材に貫通して、且つ、互いに対
向して配置された少なくとも１対の細長いデバイスホー
ルと、前記支持部材に貫通して、且つ、前記各デバイス
ホールの両側に沿って配置された複数の外部端子領域
と、前記支持部材の第１主面側に配置され、各一端部が
少なくとも前記各外部端子領域上に延在し、且つ、各他
端部が少なくとも前記デバイスホール上に延在するよう
にそれぞれ配置された複数のリードとを備える方形状の
支持基板と、 前記支持基板上に装着され、前記各リードの他端部と電
気的に接続された半導体チップと、 前記支持基板および前記半導体チップの一部を被覆する
封止体とを具備することを特徴とする半導体装置。 - 【請求項２】前記複数のリードは、 その各他端部が前記デバイスホールの両側よりそれぞれ
延在され、且つ、前記デバイスホール上で交互に配置さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記複数のリードは、 その各他端部が前記デバイスホールの両側よりそれぞれ
延在され、且つ、前記デバイスホール上で複数本置きに
交差するように配置されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項４】前記半導体チップは、 前記支持部材の第１主面側に装着されていることを特徴
とする請求項１乃至３のいずれか１項に記載の半導体装
置。 - 【請求項５】前記半導体集チップは、 前記支持部材の第２主面側に装着されたことを特徴とす
る請求項１乃至３のいずれか１項に記載の半導体装置。 - 【請求項６】前記各外部端子領域に、はんだボールから
成る外部端子が各々設けられ、且つ、前記リードの一端
部に電気的に接続されていることを特徴とする請求項１
乃至５のいずれか１項に記載の半導体装置。 - 【請求項７】前記各外部端子領域に、Ｃｕを埋め込んで
成る外部端子が各々設けられ、且つ、前記リードの一端
部に電気的に接続されていることを特徴とする請求項１
乃至５のいずれか１項に記載の半導体装置。 - 【請求項８】前記支持部材は、 テープであることを特徴とする請求項１乃至７のいずれ
か１項に記載の半導体装置。 - 【請求項９】前記基板と前記半導体チップとの間に緩衝
剤を有する請求項１乃至８のいずれか１項に記載の半導
体装置。 - 【請求項１０】前記リードは、Ａｕメッキ付きＣｕ箔で
あることを特徴とする請求項１乃至９のいずれか１項に
記載の半導体装置。 - 【請求項１１】前記外部端子領域上に配置された前記リ
ードと実装基板は、外部端子を介して電気的に接続され
ることを特徴とする請求項１乃至１０のいずれか１項に
記載の半導体装置。 - 【請求項１２】支持部材と、 前記支持部材に貫通して、且つ、互いに対向して配置さ
れた少なくとも１対の細長いデバイスホールと、 前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、 各一端部が少なくとも前記外部端子領域上にそれぞれ延
在して配置され、且つ、各他端部が前記デバイスホール
内に延在して配置された複数のリードとを具備すること
を特徴とする支持基板。 - 【請求項１３】支持部材と、 前記支持部材に貫通して、且つ、互いに対向して配置さ
れた少なくとも１対の細長いデバイスホールと、 前記支持部材に貫通して、且つ、前記各デバイスホール
の両側に沿って配置された複数の外部端子領域と、 各一端部が少なくとも前記外部端子領域上にそれぞれ延
在して配置され、且つ、各他端部が前記デバイスホール
を跨いで前記外部端子領域の反対側に延在して配置され
た複数のリードとを具備することを特徴とする支持基
板。 - 【請求項１４】前記各リードは、 前記デバイスホール上で、且つ、前記外部端子領域の反
対側に近い位置に切欠け部を有することを特徴とする請
求項１３に記載の支持基板。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001048002A JP2002252304A (ja) | 2001-02-23 | 2001-02-23 | 半導体装置およびこれに用いられる支持基板 |
| TW091102340A TW541673B (en) | 2001-02-23 | 2002-02-08 | Semiconductor device formed by mounting semiconductor chip on support substrate, and the support substrate |
| KR1020020009055A KR20020069128A (ko) | 2001-02-23 | 2002-02-20 | 반도체장치와 이에 이용되는 지지기판 |
| US10/078,391 US6608387B2 (en) | 2001-02-23 | 2002-02-21 | Semiconductor device formed by mounting semiconductor chip on support substrate, and the support substrate |
| EP02251224A EP1235273A3 (en) | 2001-02-23 | 2002-02-22 | Semiconductor device formed by mounting semiconductor chip on support substrate, and the support substrate |
| CNB021051089A CN1295780C (zh) | 2001-02-23 | 2002-02-22 | 于支持基片上安装芯片形成的半导体器件以及此支持基片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001048002A JP2002252304A (ja) | 2001-02-23 | 2001-02-23 | 半導体装置およびこれに用いられる支持基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002252304A true JP2002252304A (ja) | 2002-09-06 |
Family
ID=18909337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001048002A Pending JP2002252304A (ja) | 2001-02-23 | 2001-02-23 | 半導体装置およびこれに用いられる支持基板 |
Country Status (6)
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|---|---|
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| EP (1) | EP1235273A3 (ja) |
| JP (1) | JP2002252304A (ja) |
| KR (1) | KR20020069128A (ja) |
| CN (1) | CN1295780C (ja) |
| TW (1) | TW541673B (ja) |
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| US7005729B2 (en) * | 2002-04-24 | 2006-02-28 | Intel Corporation | Device packaging using tape automated bonding (TAB) strip bonded to strip carrier frame |
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| JP3230384B2 (ja) * | 1994-09-06 | 2001-11-19 | 日立電線株式会社 | 半導体装置 |
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| JP2982703B2 (ja) * | 1996-09-05 | 1999-11-29 | ソニー株式会社 | 半導体パッケージ及びその製造方法 |
| JPH10144723A (ja) * | 1996-11-12 | 1998-05-29 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH10289932A (ja) * | 1997-02-17 | 1998-10-27 | Seiko Epson Corp | キャリアフィルム及びそれを使用した集積回路装置 |
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| JPH10326795A (ja) * | 1997-03-28 | 1998-12-08 | Sony Corp | 半導体装置とその製造方法 |
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| JP3301355B2 (ja) * | 1997-07-30 | 2002-07-15 | 日立電線株式会社 | 半導体装置、半導体装置用ｔａｂテープ及びその製造方法、並びに半導体装置の製造方法 |
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-
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- 2001-02-23 JP JP2001048002A patent/JP2002252304A/ja active Pending
-
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- 2002-02-08 TW TW091102340A patent/TW541673B/zh not_active IP Right Cessation
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Legal Events
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|---|---|---|---|
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