JP2002248241A - パチンコ機の画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 パチンコ機の画像表示装置において、多様な
画像演出を容易に実現できるようにしながら、低コスト
化する。 【解決手段】 画像表示部１４の表示画像を制御する画
像制御基板２２に、ＣＰＵ２３、ＲＯＭ２４、ＲＡＭ２
５、駆動回路２６、ＶＲＡＭ２７等を搭載している。Ｃ
ＰＵ２３は、高性能（例えば３２ビット）のマイクロプ
ロセッサで構成し、ＲＯＭ２４には、画像表示制御プロ
グラムやポリゴンデータ、背景データ、テクスチャーデ
ータ等を記憶する。ＣＰＵ２３は、画像表示制御プログ
ラムを実行することで、メイン制御基板からの命令コマ
ンドに応じた画像演出を実施するように命令コマンドに
応じた画像処理を実行して画像データを作成してＶＲＡ
Ｍ２７に記憶し、その画像データを駆動回路２６が画像
表示部１４に送信して画像表示部１４に多様な画像演出
を施した画像を表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像表示部に画像
を表示するパチンコ機の画像表示装置に関するものであ
る。

【０００２】

【従来の技術】近年のパチンコ機の中には、遊技盤面に
設けられたＣＲＴ、液晶表示器等の画像表示部に、ゲー
ム画像等を表示するようにしたものがある。このもの
は、図９に示すように、画像表示部１の表示画像を制御
する画像制御基板２に、画像表示制御用のＣＰＵ３と、
画像表示制御プログラムが記憶されたプログラムＲＯＭ
４と、画像処理回路が組み込まれたＶＤＰ５（ビデオデ
ィスプレイプロセッサ）とキャラクタデータや背景デー
タ等が記憶されたキャラクタＲＯＭ６等を搭載し、プロ
グラムＲＯＭ４に記憶された画像表示制御プログラムを
ＣＰＵ３で実行してＶＤＰ５を制御し、ＶＤＰ５が画像
データ作成処理手段によりＣＰＵ３からの制御信号に応
じた画像処理を実行して、キャラクタＲＯＭ６に記憶さ
れているデータに基づいて画像データを作成し、その画
像データを内部に設けられた駆動回路により画像表示部
１に送信することで、画像表示部１に画像を表示するよ
うにしている。

【０００３】

【発明が解決しようとする課題】上記従来の画像表示装
置では、搭載されているＶＤＰ５の画像処理性能（拡大
縮小機能の有無、回転機能の有無等）によって画像表示
部１に表現できる画像演出が制限される。このため、表
示画像の設計の自由度が狭く、魅力ある画像を提供しに
くい。また、搭載されているＶＤＰ５では対応できない
新たな画像演出が必要になった場合には、その画像演出
に対応できる画像処理性能を備えたＶＤＰを新たに調達
して画像表示装置のハードウエア構成を変更する必要が
あり、非常に多くの手間が掛かる。しかも、要求性能を
満足する高価なＶＤＰを購入したり、或は、市販のＶＤ
Ｐでは要求性能を満足できない場合は、専用のＶＤＰを
開発する必要がある。その上、ＣＰＵ３側に画像表示制
御プログラムを記憶するためのプログラムＲＯＭ４を設
ける以外に、ＶＤＰ５側にキャラクタデータや背景デー
タ等を記憶するためのキャラクタＲＯＭ６を設ける必要
があるため、ＲＯＭの設置個数が多くなって、コストが
高くなってしまう。

【０００４】本発明はこれらの事情を考慮してなされた
ものであり、従ってその目的は、多様な画像演出を容易
に実現することができると共に、低コスト化の要求も満
たすことができるパチンコ機の画像表示装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１のパチンコ機の画像表示装置は、
ＣＰＵ（中央処理装置）が画像表示制御プログラムを実
行することで、少なくとも表示画像の画像データを作成
する構成としたものである。この構成では、従来、ＶＤ
Ｐが行っていた画像データ作成処理をＣＰＵで実行する
ため、ＶＤＰによる機能制限を受けることなく、画像表
示制御プログラムによって魅力ある多様な表示画像を作
成することができる。しかも、画像表示制御プログラム
を変更するだけの簡単な作業で、表示画像の変更や新た
な機能を追加することができる。また、高価なＶＤＰを
用いる必要がなくなる上に、ＶＤＰ側に設けられていた
キャラクタＲＯＭも用いる必要がなくなるので、ハード
ウエア構成を簡略化することができ、低コストの要求も
満たすことができる。

【０００６】ところで、処理するデータ数が多い場合
（例えば動画や三次元画像が多い場合）は、ＣＰＵの処
理能力が低いと、画像データの作成に時間がかかって画
像表示速度が遅くなってしまうおそれがある。

【０００７】そこで、請求項２のように、ＣＰＵは、３
２ビット以上のマイクロプロセッサで構成することが好
ましい。３２ビット以上の高性能なマイクロプロセッサ
を用いれば、処理するデータ数が多い場合でも、画像デ
ータ作成速度や画像表示速度が遅くなることを回避する
ことができる。尚、処理するデータ数が少ない場合に
は、３２ビット未満（８ビットや１６ビット）のマイク
ロプロセッサを用いるようにしても良い。

【０００８】最近のパチンコ機では、様々な三次元画像
演出が要求されるようになってきており、特に三次元画
像を扱う画像制御装置では、画像演出の変更や追加が多
いため、請求項３のように、本発明を三次元画像を制御
する画像制御装置に適用し、画像表示制御プログラムを
実行することで三次元画像の画像データを作成すると良
い。このようにすれば、低コストな構成で、様々な三次
元画像演出に対応することができる。

【０００９】ところで、ＣＰＵで作成した画像データを
画像表示部側に出力する場合に、ＣＰＵでの画像データ
の作成タイミングと画像表示タイミングとのずれを考慮
して、ＣＰＵで作成した画像データを画像データ記憶手
段に一時的に記憶し、所定の表示タイミングで、該画像
データ記憶手段から画像データを読み出して画像表示部
側へ出力することで画像表示部に画像を表示させるよう
に構成されている。この際、画像データ記憶手段として
は、一般には、ＶＲＡＭが用いられる。通常のＶＲＡＭ
の動作では、ＶＲＡＭに１画面分の画像データを書き込
み、その後、所定の表示タイミングで、ＶＲＡＭから１
画面分の画像データを読み出して画像表示部側へ出力す
るようになっている。

【００１０】しかし、この構成では、ＣＰＵで作成した
１画面分の画像データをＶＲＡＭに書き込んでいる間
は、ＶＲＡＭから次の画像データを読み出すことができ
ないため、いくら高性能なＣＰＵで画像データを高速で
作成しても、画像表示速度の高速化が制限されてしま
う。

【００１１】そこで、請求項４のように、ＣＰＵで作成
された画像データを一時的に記憶する画像データ記憶手
段を、画像データの書き込みと読み出しとを並行して実
行できる構成にすると良い。このようにすれば、ＣＰＵ
で作成された画像データを画像データ記憶手段に書き込
んでいる間にも、画像データ記憶手段から画像表示部側
に出力する画像データを読み出すことができるので、画
像データを連続的に画像表示部側に出力することが可能
となり、ＣＰＵの高性能化に合わせて画像表示速度の高
速化も実現することができる。

【００１２】このように、画像データの書き込みと読み
出しとを並行して実行するシステムの構成例としては、
例えば、請求項５のように、画像データ記憶手段に２つ
の記憶部を設け、いずれか一方の記憶部に記憶されてい
る画像データを読み出して画像表示部側へ出力している
間に、他方の記憶部にＣＰＵで作成された新たな画像デ
ータを書き込むという動作を２つの記憶部の間で交互に
切り換えて実行するような構成である。このようにすれ
ば、ＣＰＵで作成された画像データを画像データ記憶手
段に書き込む動作と、画像データ記憶手段から画像デー
タを読み出して画像表示部側に出力する動作とを並行し
て実行する機能を、２つの記憶部によって実現すること
ができる。この場合、２つの記憶部は、１つのメモリの
記憶領域を２分割して作成しても良いし、２つのＶＲＡ
Ｍ等のメモリを用いても良い。

【００１３】或は、請求項６のように、画像データ記憶
手段を画像データの書き込みが読み出しよりも高速に行
われる１つのバッファメモリにより構成し、該バッファ
メモリへの画像データの書き込みを間欠的に行いなが
ら、該バッファメモリに先に書き込まれた画像データか
ら順番に読み出して画像表示部側へ出力するようにして
も良い。この構成では、ＣＰＵで作成された画像データ
を画像データ記憶手段（バッファメモリ）に書き込む動
作と、画像データ記憶手段から画像データを読み出して
画像表示部側に出力する動作とを並行して実行する機能
を、１つのバッファメモリのみで実現することができる
ので、画像データ記憶手段を２つの記憶部で構成する必
要がなく、システム構成を簡単化することができる。

【００１４】この場合、バッファメモリとしては、１画
面分又はそれ以上の画像データ量を記憶できる大容量の
記憶容量のものを用いても良いが、画像データの書き込
みが読み出しよりも高速に行われるバッファメモリを用
いる場合は、請求項７のように、記憶容量が画像表示部
の１画面分の画像データ量よりも少ない小容量のバッフ
ァメモリを用い、該バッファメモリから画像データを書
き込み順に読み出して画像表示部側へ出力しながら、該
バッファメモリの読み出されていない残りデータ記憶量
が所定の下限値まで減少する毎に、該バッファメモリか
らＣＰＵにデータ送信要求を出力し、それに応じて該Ｃ
ＰＵから新たな画像データを該バッファメモリに出力し
て高速で書き込むようにすると良い。このようにすれ
ば、小容量のバッファメモリを効率良く使用して、ＣＰ
Ｕで作成された画像データをバッファメモリに書き込み
ながら画像表示部側に連続的に出力することができるの
で、バッファメモリの小容量化も実現することができ、
更なる低コスト化が可能となる。

【００１５】

【発明の実施の形態】［実施形態（１）］以下、本発明
の実施形態（１）を図１乃至図３に基づいて説明する。

【００１６】まず、図３に基づいてパチンコ機全体の概
略構成を説明する。パチンコ機の機枠１１に遊技盤１２
が取り付けられ、この遊技盤１２の中央部にセンタ役物
１３が設けられている。このセンタ役物１３には、例え
ばＣＲＴ、液晶表示器等の画像表示部１４が設けられて
いる。このセンタ役物１３の下方に始動入賞口１５と可
変入賞装置１６が設けられ、これ以外の遊技領域の複数
箇所に通常の入賞口１７や入賞装置１８が設けられてい
る。また、遊技盤１２の下方には、上球皿１９、下球皿
２０、球発射装置（図示せず）の発射操作ハンドル２１
等が設けられている。

【００１７】次に、画像表示部１４の表示画像を制御す
る画像制御基板２２の構成を図１に基づいて説明する。
この画像制御基板２２には、ＣＰＵ２３（中央処理装
置）、ＲＯＭ２４（記憶手段）、ワーク用ＲＡＭ２５、
駆動回路２６、ＶＲＡＭ２７（画像データ記憶手段）等
が搭載されている。ＣＰＵ２３は、例えば３２ビットの
マイクロプロセッサで構成されている。また、ＲＯＭ２
４には、図２の画像表示制御プログラムやポリゴンデー
タ、背景データ、テクスチャーデータ等が記憶されてい
る。

【００１８】ＣＰＵ２３は、図２の画像表示制御プログ
ラムを実行することで、メイン制御基板（図示せず）か
ら送信されてくる命令コマンドに応じた画像処理を実行
して画像データを作成し、その画像データを駆動回路２
６が読み出して画像表示部１４に送信することで、画像
表示部１４にゲーム画像等の画像を表示する。

【００１９】以下、図２の画像表示制御プログラムの具
体的な処理内容を説明する。本プログラムは、パチンコ
機の電源投入後に繰り返し実行される。本プログラムが
起動されると、まずステップ１０１で、基本処理を実施
して、メイン制御基板からの命令コマンドを受信し、そ
の命令コマンドに応じた適宜の処理を行う。例えば、命
令コマンドに応じた画像演出を実施するための初期デー
タをＲＯＭ２４から読み出す処理（又は前回データをワ
ーク用ＲＡＭ２５から読み出す処理）を行う。

【００２０】この後、ステップ１０２に進み、座標デー
タ算出処理及び描画コマンド作成処理を実施する。座標
データ算出処理では、命令コマンドに応じた画像演出に
合わせた画像の座標データ（例えばポリゴンの各頂点の
座標）を算出してワーク用ＲＡＭ２５に記憶する。ま
た、描画コマンド作成処理では、命令コマンドに応じた
画像演出に合わせた画像を作成するための描画コマンド
を作成してワーク用ＲＡＭ２５に記憶する。

【００２１】ここで、描画コマンドには、二次元画像を
描画するためのスプライトコマンド、背景画像を描画す
るための背景コマンド、ポリゴンで構成した三次元画像
を描画するためのポリゴン表示コマンド、半透明コマン
ド、スムージングコマンド、テクスチャマッピングコマ
ンド、スプラインコマンド等がある。

【００２２】この後、ステップ１０３に進み、画像デー
タ作成処理を実施して、ワーク用ＲＡＭ２５から座標デ
ータ及び描画コマンドを読み出し、読み出した座標デー
タ及び描画コマンドに基づいて表示画像の画像データを
作成してＶＲＡＭ２７に記憶する。

【００２３】この後、駆動回路２６が、画像表示部１４
の垂直帰線処理のタイミング（ＣＲＴの場合、電子ビー
ムの光点が初期位置に戻るタイミング）で、ＶＲＡＭ２
７に記憶された画像データを読み出して画像表示部１４
に送信することで、画像表示部１４に画像を表示する。
以上の処理を繰り返し実行することで、画像表示部１４
に、多様な画像演出を施したゲーム画像等の画像を表示
する。

【００２４】以上説明した本実施形態（１）によれば、
ＣＰＵ２３が図２の画像表示制御プログラムを実行する
ことで表示画像の画像データを作成するようにして、従
来、ＶＤＰ（ビデオディスプレイプロセッサ）が行って
いた画像データ作成処理をＣＰＵ２３で実行するように
したので、必要な画像演出を実現するためのプログラム
を画像表示制御プログラムに組み込めば、必要とする画
像演出を全て実現することができるようになる。このた
め、従来のようにＶＤＰの画像処理性能によって画像演
出が制限されることがなく、表示画像の設計の自由度が
増大し、魅力ある多様な表示画像を提供することができ
る。

【００２５】しかも、新たな画像演出を追加する際は、
画像制御基板２２のハードウエア構成を全く変更するこ
となく、画像表示制御プログラムを変更するだけの簡単
な作業で、新たな描画コマンド（例えば拡大縮小コマン
ド、回転コマンド）を追加して新たな画像演出を追加す
ることができる。また、高価なＶＤＰを用いる必要がな
くなる上に、画像制御基板２２のハードウエア構成を簡
略化することができ、画像制御基板２２を低コスト化す
ることができる。また、ＶＤＰは二次元画像用と三次元
画像用とで機能が明確に区別されていたが、本実施形態
（１）の画像制御基板２２は二次元画像用と三次元画像
用の両方の機能を持たせることができ、二次元画像と三
次元画像の合成にも容易に対応することができる。

【００２６】ところで、例えば動画や三次元画像が多用
されて、処理するデータ数が多い場合には、ＣＰＵ２３
の処理能力が低いと、画像データの作成に時間がかかっ
て画像表示速度が遅くなってしまうおそれがある。

【００２７】その点、本実施形態（１）では、ＣＰＵ２
３を３２ビットの高性能なマイクロプロセッサで構成し
たので、処理するデータ数が多い場合でも、画像データ
作成速度、画像表示速度が遅くなることを回避すること
ができる。

【００２８】また、最近のパチンコ機では、様々な三次
元画像演出が要求されるようになってきており、特に三
次元画像を扱う画像制御装置では、画像演出の変更や追
加が多いため、本実施形態（１）のように、本発明をポ
リゴン等の三次元画像を制御する画像制御装置に適用す
れば、低コストな構成で、様々な三次元画像演出に対応
することができる。

【００２９】［実施形態（２）］ところで、上記実施形
態（１）では、ＣＰＵ２３での画像データの作成タイミ
ングと画像表示タイミングとのずれを考慮して、ＣＰＵ
２３で作成した１画面分の画像データをＶＲＡＭ２７に
一時的に記憶し、画像表示部１４の垂直帰線処理のタイ
ミングで、ＶＲＡＭ２７から１画面分の画像データを読
み出して画像表示部１４側へ出力することで画像表示部
１４に画像を表示させるようにしている。

【００３０】しかし、この構成では、ＣＰＵ２３で作成
した１画面分の画像データをＶＲＡＭ２７に書き込んで
いる間は、ＶＲＡＭ２７から次の画像データを読み出す
ことができないため、いくら高性能なＣＰＵ２３で画像
データを高速で作成しても、画像表示速度の高速化が制
限されてしまう。

【００３１】そこで、図４に示す本発明の実施形態
（２）では、ＣＰＵ２３で作成した画像データを一時的
に記憶するＶＲＡＭ３３（画像データ記憶手段）とし
て、例えば２画面分の画像データを記憶できる記憶容量
のＶＲＡＭ３３を用いると共に、このＶＲＡＭ３３の記
憶領域を、第１の記憶領域３４（記憶部）と第２の記憶
領域３５（記憶部）の２つの記憶領域に分割し、各記憶
領域３４，３５にそれぞれ例えば１画面分の画像データ
を記憶できるダブルバッファ構成としている。

【００３２】そして、ＶＲＡＭ３３の第１の記憶領域
３４に記憶されている１画面分の画像データを読み出し
て画像表示部１４側に出力している間に、第２の記憶領
域３５にＣＰＵ２３で作成された新たな１画面分の画像
データを書き込む動作と、ＶＲＡＭ３３の第２の記憶
領域３５に記憶されている１画面分の画像データを読み
出して画像表示部１４側に出力している間に、第１の記
憶領域３５にＣＰＵ２３で作成された新たな１画面分の
画像データを書き込む動作とを交互に切り換えて実行す
るようにしている。尚、前記実施形態（１）と実質的に
同じ部分については、同一符号を付して説明を省略す
る。

【００３３】以上説明した本実施形態（２）では、ＶＲ
ＡＭ３３の一方の記憶領域から画像データを読み出して
いる間に、他方の記憶領域に新たな画像データを書き込
むという動作を、ＶＲＡＭ３３の２つの記憶領域３４，
３５間で交互に切り換えて実行するダブルバッファ機能
を持たせるようにしたので、ＣＰＵ２３で作成された画
像データをＶＲＡＭ３３に書き込む動作と、ＶＲＡＭ３
３から画像データを読み出して画像表示部１４側に出力
する動作を並行して実行することができる。これによ
り、ＣＰＵ２３で作成された画像データをＶＲＡＭ３３
に書き込んでいる間にも、ＶＲＡＭ３から画像表示部１
４側に出力する画像データを読み出すことができて、画
像データを連続的に画像表示部１４側に出力することが
可能となり、ＣＰＵ２３の高性能化に合わせて画像表示
速度の高速化も実現できる。

【００３４】尚、上記実施形態（２）では、ＶＲＡＭ３
３の記憶領域を、第１の記憶領域３４と第２の記憶領域
３５に分割するようにしたが、画像制御基板３２に２つ
のＶＲＡＭを設け、一方のＶＲＡＭに記憶されている画
像データを読み出して画像表示部１４側に出力している
間に、他方のＶＲＡＭにＣＰＵ２３で作成された新たな
画像データを書き込むという動作を交互に切り換えて実
行することで、ダブルバッファ機能を持たせるようにし
ても良い。

【００３５】［実施形態（３）］ところで、上記実施形
態（２）では、ＶＲＡＭ３３の記憶領域を２分割し、い
ずれか一方の記憶領域から画像データを読み出している
間に、他方の記憶領域に新たな画像データを書き込むと
いう動作を交互に切り換えて実行するダブルバッファ機
能を持たせることで、ＣＰＵ２３で作成された画像デー
タをＶＲＡＭ３３に書き込む動作とＶＲＡＭ３３から画
像データを読み出して画像表示部１４側に出力する動作
を並行して実行するようにしたが、この構成では、２画
面分の画像データを記憶できる大容量のＶＲＡＭ３３が
必要となるため、その分、コスト高になる欠点がある。

【００３６】そこで、図５乃至８に示す本発明の実施形
態（３）では、ＣＰＵ２３で作成された画像データを記
憶する画像データ記憶手段として、画像データの書き込
みと読み出しとを独立非同期に高速動作可能な先入れ先
出し（First-In First-Out）方式の小容量のバッファメ
モリ（以下「ＦＩＦＯ」と表記する）２９を採用し、Ｃ
ＰＵ２３で作成された画像データを読み出し速度よりも
高速でＦＩＦＯ２９に書き込む動作を間欠的に行いなが
ら、ＦＩＦＯ２９に先に書き込まれた画像データから順
番に読み出して画像表示部１４側に出力することで、Ｃ
ＰＵ２３で作成された画像データをＦＩＦＯ２９に書き
込む動作とＦＩＦＯ２９から画像データを書き込み順に
読み出して画像表示部１４側に出力する動作を並行して
実行するようにしている。

【００３７】以下、本実施形態（３）の内容を具体的に
説明する。図５に示すように、画像制御基板２８には、
ＣＰＵ２３、ＲＯＭ２４、ワーク用ＲＡＭ２５、ＦＩＦ
Ｏ２９、制御回路３０、ＤＡＣ３１（デジタルアナログ
コンバータ）等が搭載され、ＦＩＦＯ２９は、記憶容量
が、画像表示部１４の１画面分の画像データ量よりも少
ない小容量（例えば数キロビット以下）のバッファメモ
リで構成されている。このＦＩＦＯ２９と制御回路３０
は、１つのＩＣチップに組み込むようにしても良い。
尚、前記実施形態（２）と実質的に同じ部分について
は、同一符号を付して説明を省略する。

【００３８】図６に示すように、ＣＰＵ２３で作成され
た画像データ（例えば多数のＲＧＢデータで構成された
デジタルデータ）は、まず、ワーク用ＲＡＭ２５に格納
され、このワーク用ＲＡＭ２５からダイレクトメモリア
クセス機能を用いてＦＩＦＯ２９に高速で転送されて書
き込まれる。ワーク用ＲＡＭ２５からＦＩＦＯ２９への
画像データの転送（書き込み）は、ＣＰＵ２３のバスク
ロック周波数（例えば６６ＭＨｚ）に合わせた転送速度
で実行される。

【００３９】一方、ＦＩＦＯ２９に書き込まれた画像デ
ータは、先に書き込まれた画像データから順番に制御回
路３０で読み出されてＤＡＣ３１に転送され、ＤＡＣ３
１でアナログ信号に変換されて画像表示部１４に出力さ
れる。ＦＩＦＯ２９からＤＡＣ３０への画像データの転
送（読み出し）は、画像表示部１４の解像度に対応した
出力周波数（例えば６．８ＭＨｚ）に合わせた転送速度
で実行される。従って、ＦＩＦＯ２９への画像データの
書き込みは、ＦＩＦＯ２９からの画像データの読み出し
の約１０倍の速さで実行される。

【００４０】その際、図８のタイムチャートに示すよう
に、ＣＰＵ２３は、図７の画像表示制御プログラムを実
行することで、ＦＩＦＯ２９によってデータ転送要求信
号がオンされる毎に、ＣＰＵ２３のバスクロック周波数
（例えば６６ＭＨｚ）でワーク用ＲＡＭ２５に格納され
た画像データを所定量ずつＦＩＦＯ２９に高速転送して
書き込む処理を繰り返す。

【００４１】一方、ＦＩＦＯ２９の制御回路３０は、画
像表示部１４の解像度に対応した出力周波数（例えば
６．８ＭＨｚ）でＦＩＦＯ２９から画像データを読み出
して画像表示部１４側に出力する。ＦＩＦＯ２９は、読
み出されていない残りデータ記憶量が所定の下限記憶量
以下まで低下する毎に、データ転送要求信号をオンし、
データ記憶量が所定の上限記憶量まで増加する毎に、デ
ータ転送要求信号をオフする処理を繰り返す。

【００４２】ここで、下限記憶量は、ＦＩＦＯ２９の記
憶容量の０％よりも少し大きい値に設定され、上限記憶
量は、ＦＩＦＯ２９の記憶容量の１００％よりも少し小
さい値に設定されている。

【００４３】尚、制御を簡単化するために、上限記憶量
を設定する代わりに、データ転送要求信号オンから所定
時間が経過したときにＦＩＦＯ２９のデータ記憶量が上
限記憶量まで増加したと判断して、データ転送要求信号
をオフするようにしても良い。或は、下限記憶量を設定
する代わりに、データ転送要求信号オフから所定時間が
経過したときにＦＩＦＯ２９のデータ記憶量が下限記憶
量まで減少したと判断して、データ転送要求信号をオン
するようにしても良い。

【００４４】以下、ＣＰＵ２３が実行する図７の画像表
示制御プログラムの処理内容を説明する。本プログラム
は、パチンコ機の電源投入後に実行される。本プログラ
ムが起動されると、まず、ステップ２０１で、所定の初
期設定を行った後、ステップ２０２に進み、画像データ
を作成するための初期データをＲＯＭ２４からワーク用
ＲＡＭ２５に転送する。

【００４５】この後、ステップ２０３に進み、コマンド
処理を実施して、メイン制御基板からの命令コマンドに
応じて初期データを基に座標データ、描画コマンド等を
作成する。

【００４６】この後、ステップ２０４に進み、画像デー
タ作成処理を実施して、座標データ及び描画コマンドに
基づいて表示画像の画像データを作成した後、ステップ
２０５に進み、作成した画像データをワーク用ＲＡＭ２
５に格納する。

【００４７】この後、ステップ２０６に進み、ＦＩＦＯ
２９からのデータ転送要求が有るか否か（データ転送要
求信号がオンか否か）を判定し、データ転送要求が無け
れば、画像データをＦＩＦＯ２９に転送する必要はない
と判断して、ステップ２０４に戻り、命令コマンドに応
じた画像データを作成してワーク用ＲＡＭ２５に格納す
る処理を繰り返す（ステップ２０４、２０５）。この間
は、ワーク用ＲＡＭ２５からＦＩＦＯ２９に画像データ
を書き込む動作が禁止され、ＦＩＦＯ２９から画像表示
部１４側に出力する画像データを読み出す動作のみが実
行される。従って、ＦＩＦＯ２９の読み出されていない
残りデータ記憶量が時間経過に伴って徐々に減少する。

【００４８】尚、今回の命令コマンドに応じた画像デー
タを作成し終えたときには、ステップ２０６からステッ
プ２０３に戻り、次回の命令コマンドに応じた座標デー
タ、描画コマンド等を作成する処理に移行しても良い。

【００４９】その後、ＦＩＦＯ２９のデータ記憶量が所
定の下限記憶量まで低下して（或は、データ転送要求信
号オフから所定時間が経過して）、データ転送要求信号
がオンされると、ステップ２０６で、ＦＩＦＯ２９から
のデータ転送要求有りと判定されて、ステップ２０７に
進み、ワーク用ＲＡＭ２５に格納された画像データをダ
イレクトメモリアクセス機能を用いてＦＩＦＯ２９に高
速で転送して書き込む処理を開始する。

【００５０】この後、ステップ２０８に進み、ＦＩＦＯ
２９からのデータ転送要求が解除されたか否か（データ
転送要求信号がオンか否か）を判定し、データ転送要求
が解除されていなければ、ステップ２０７に戻り、ワー
ク用ＲＡＭ２５に格納された画像データをＦＩＦＯ２９
に高速で転送して書き込む処理を継続する。この間は、
ワーク用ＲＡＭ２５からＦＩＦＯ２９に画像データを高
速で書き込む動作と、ＦＩＦＯ２９から画像表示部１４
側に出力する画像データを書き込み順に読み出す動作と
が並行して実行される。この際、画像データの書き込み
速度が読み出し速度よりも高速であるため、画像データ
の書き込み動作中は、ＦＩＦＯ２９のデータ記憶量が徐
々に増加する。

【００５１】その後、ＦＩＦＯ２９のデータ記憶量が所
定の上限記憶量まで増加して（或は、データ転送要求信
号オンから所定時間が経過して）、データ転送要求信号
がオフされると、ステップ２０８で、ＦＩＦＯ２９から
のデータ転送要求が解除されたと判定されて、ステップ
２０９に進み、ワーク用ＲＡＭ２５に格納された画像デ
ータをＦＩＦＯ２９に書き込む処理を中止した後、ステ
ップ２０４に戻る。

【００５２】以上の処理により、命令コマンドに応じた
画像データを作成し、データ転送要求信号がオンされる
毎に、その画像データを所定量ずつＦＩＦＯ２９に高速
で書き込む処理を繰り返しながら、ＦＩＦＯ２９から画
像データを書き込み順に読み出して画像表示部１４側に
出力する。

【００５３】尚、今回の命令コマンドに応じた画像デー
タをＦＩＦＯ２９に転送し終えたときには、ステップ２
０９からステップ２０３に戻り、次回の命令コマンドに
応じた画像データを作成してＦＩＦＯ２９に書き込む処
理に移行すれば良い。

【００５４】以上説明した本実施形態（３）では、ＣＰ
Ｕ２３で作成された画像データを読み出し速度よりも高
速でＦＩＦＯ２９に書き込む動作を間欠的に行いなが
ら、ＦＩＦＯ２９から画像データを書き込み順に読み出
して画像表示部１４側に出力するようにしたので、ＣＰ
Ｕ２３で作成された画像データをＦＩＦＯ２９に書き込
む動作とＦＩＦＯ２９から画像データを読み出して画像
表示部１４側に出力する動作を並行して実行する機能
を、１つのＦＩＦＯ２９を用いるだけで実現することが
できる。これにより、前記実施形態（２）のように、Ｖ
ＲＡＭの記憶領域を２つに分割したり、或は、２つのＶ
ＲＡＭを用いたりする必要がなくなり、画像表示制御基
板２８の構成を簡単化することができる。

【００５５】しかも、画像表示部１４の１画面分の画像
データ量よりも少ない記憶容量（例えば数キロビット以
下）のＦＩＦＯ２９を用い、ＦＩＦＯ２９から画像表示
部１４側に出力する画像データを読み出すことによって
ＦＩＦＯ２９のデータ記憶量が所定の下限記憶量まで減
少する毎に、ＣＰＵ２３で作成された画像データをＦＩ
ＦＯ２９のデータ記憶量が所定の上限記憶量に増加する
まで高速で書き込む動作を繰り返すようにしたので、小
容量のＦＩＦＯ２９を効率良く使用してＣＰＵ２３で作
成された画像データを画像表示部１４側に出力すること
ができるようになり、画像データを記憶するバッファメ
モリの小容量化も実現することができ、更なる低コスト
化が可能となる。

【００５６】しかしながら、ＦＩＦＯ２９は、必ずしも
画像表示部１４の１画面分の画像データ量よりも少ない
記憶容量のものに限定されず、１画面分又はそれ以上の
画像データ量を記憶できる記憶容量のＦＩＦＯ２９を用
いるようにしても良く、この場合でも、本発明の所期の
目的は、十分に達成することができる。また、ＦＩＦＯ
２９の代わりに、ＦＩＦＯ２９と等価の機能を持つバッ
ファメモリを使用しても良いことは言うまでもない。

【００５７】また、上記各実施形態（１）〜（３）で
は、３２ビットのマイクロプロセッサでＣＰＵ２３を構
成したが、必ずしも３２ビットのマイクロプロセッサで
ＣＰＵ２３を構成する必要はなく、処理するデータ数が
少ない場合には、３２ビット未満（８ビットや１６ビッ
ト）のマイクロプロセッサでＣＰＵ２３を構成するよう
にしても良い。

【００５８】

【発明の効果】以上の説明から明らかなように、本発明
の請求項１のパチンコ機の画像表示装置によれば、ＣＰ
Ｕ（中央処理装置）が画像表示制御プログラムを実行す
ることで表示画像の画像データを作成するようにしたの
で、表示画像の設計の自由度を増大させることができ、
魅力ある多様な表示画像を提供することができる。しか
も、ソフトウエアの変更だけで新たな画像演出を追加す
ることができると共に、低コストの要求も満たすことが
できる。

【００５９】更に、請求項２では、ＣＰＵを、３２ビッ
ト以上の高性能なマイクロプロセッサで構成するように
したので、処理するデータ数が多い場合でも、画像表示
速度が遅くなることを回避することができる。

【００６０】また、請求項３では、本発明を三次元画像
を制御する画像制御装置に適用し、画像表示制御プログ
ラムを実行することで三次元画像の画像データを作成す
るようにしたので、低コストな構成で、様々な三次元画
像演出に対応することができる。

【００６１】また、請求項４では、ＣＰＵで作成された
画像データを一時的に記憶する画像データ記憶手段を、
画像データの書き込みと読み出しとを並行して実行でき
る構成にしたので、ＣＰＵで作成された画像データを画
像データ記憶手段に書き込んでいる間にも、画像データ
記憶手段から画像表示部側に出力する画像データを読み
出すことができて、画像データを連続的に画像表示部側
に出力することが可能となり、画像表示速度の高速化に
対応することができる。

【００６２】この場合、請求項５では、画像データ記憶
手段に２つの記憶部を持たせ、いずれか一方の記憶部か
ら画像データを読み出している間に、他方の記憶部に新
たな画像データを書き込むという動作を交互に切り換え
て実行するようにしたので、ＣＰＵで作成された画像デ
ータを画像データ記憶手段に書き込む動作と、画像デー
タ記憶手段から画像データを読み出して画像表示部側に
出力するす動作とを並行して実行する機能を２つの記憶
部によって実現することができる。

【００６３】また、請求項６では、画像データ記憶手段
を画像データの書き込みが読み出しよりも高速に行われ
る１つのバッファメモリにより構成し、該バッファメモ
リへの画像データの書き込みを間欠的に行いながら、該
バッファメモリに先に書き込まれた画像データから順番
に読み出して画像表示部側へ出力するようにしたので、
１つのバッファメモリで、ＣＰＵで作成された画像デー
タを画像データ記憶手段（バッファメモリ）に書き込む
動作と、画像データ記憶手段から画像データを読み出し
て画像表示部側に出力するす動作とを並行して実行する
機能を実現することができ、構成を簡単化することがで
きる。

【００６４】更に、請求項７では、記憶容量が画像表示
部の１画面分の画像データ量よりも少ない記憶容量のバ
ッファメモリを用い、該バッファメモリの残りデータ量
が所定の下限値まで減少する毎に、ＣＰＵから新たな画
像データを該バッファメモリに出力して高速で書き込む
ようにしたので、小容量のバッファメモリを効率良く使
用して、ＣＰＵで作成された画像データを連続的に画像
表示部側に出力することができ、メモリ小容量化を実現
することができて、更に低コスト化することができる。

【図面の簡単な説明】

【図１】本発明の実施形態（１）の画像表示装置の電気
的構成を示すブロック図

【図２】実施形態（１）の画像表示制御プログラムの処
理の流れを示すフローチャート

【図３】実施形態（１）のパチンコ機の正面図

【図４】実施形態（２）の画像表示装置の電気的構成を
示すブロック図

【図５】実施形態（３）の画像表示装置の電気的構成を
示すブロック図

【図６】実施形態（３）の画像データの流れを説明する
ための図

【図７】実施形態（３）の画像表示制御プログラムの処
理の流れを示すフローチャート

【図８】実施形態（３）の実行例を示すタイムチャート

【図９】従来の画像表示装置の電気的構成を示すブロッ
ク図

【符号の説明】

１１…機枠、１４…画像表示部、２２…画像制御基板、
２３…ＣＰＵ（中央処理装置）、２４…ＲＯＭ（記憶手
段）、２５…ワーク用ＲＡＭ、２６…駆動回路、２７…
ＶＲＡＭ（画像データ記憶手段）、２８…画像制御基
板、２９…ＦＩＦＯ（画像データ記憶手段，小容量のバ
ッファメモリ）、３３…ＶＲＡＭ（画像データ記憶手
段）、３４…第１の記憶領域（記憶部）、３５…第２の
記憶領域（記憶部）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 守實 克師 名古屋市東区東大曽根町13番13号 株式会 社エムアールディー内 (72)発明者 鈴木 正司 名古屋市東区東大曽根町13番13号 株式会 社エムアールディー内 Ｆターム(参考） 2C088 AA36 5B047 CA23 CB25 EA01 EA07 EB01 5C082 AA06 BA12 BB13 BB15 BB22 BB25 BB42 CA76 DA22 DA53 DA63 DA86 DA89 EA08 MM05 MM07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 パチンコ機に設けられた画像表示部と、
   この画像表示部の表示画像を制御する中央処理装置と、
   この中央処理装置が実行する画像表示制御プログラムを
   記憶する記憶手段とを備えたパチンコ機の画像表示装置
   において、 前記中央処理装置は、前記画像表示制御プログラムを実
   行することで少なくとも前記表示画像の画像データを作
   成することを特徴とするパチンコ機の画像表示装置。
2. 【請求項２】 前記中央処理装置は、３２ビット以上の
   マイクロプロセッサで構成されていることを特徴とする
   請求項１に記載のパチンコ機の画像表示装置。
3. 【請求項３】 前記中央処理装置は、前記画像表示制御
   プログラムを実行することで三次元画像の画像データを
   作成することを特徴とする請求項１又は２に記載のパチ
   ンコ機の画像表示装置。
4. 【請求項４】 前記中央処理装置で作成された画像デー
   タを一時的に記憶する画像データ記憶手段を備え、該画
   像データ記憶手段から読み出した前記画像データを前記
   画像表示部側へ出力するように構成され、 前記画像データ記憶手段は、前記画像データの書き込み
   と読み出しとを並行して実行できるように構成されてい
   ることを特徴とする請求項１乃至３のいずれかに記載の
   パチンコ機の画像表示装置。
5. 【請求項５】 前記画像データ記憶手段は、２つの記憶
   部を有し、いずれか一方の記憶部に記憶されている前記
   画像データを読み出して前記画像表示部側へ出力してい
   る間に、他方の記憶部に前記中央処理装置で作成された
   新たな画像データを書き込むという動作を前記２つの記
   憶部の間で交互に切り換えて実行するように構成されて
   いることを特徴とする請求項４に記載のパチンコ機の画
   像表示装置。
6. 【請求項６】 前記画像データ記憶手段は、前記画像デ
   ータの書き込みが読み出しよりも高速に行われる１つの
   バッファメモリにより構成され、該バッファメモリへの
   前記画像データの書き込みを間欠的に行いながら、該バ
   ッファメモリに先に書き込まれた画像データから順番に
   読み出して前記画像表示部側へ出力するように構成され
   ていることを特徴とする請求項４に記載のパチンコ機の
   画像表示装置。
7. 【請求項７】 前記バッファメモリは、記憶容量が前記
   画像表示部の１画面分の画像データ量よりも少ない小容
   量のバッファメモリが用いられ、該バッファメモリから
   前記画像データを書き込み順に読み出して前記画像表示
   部側へ出力しながら、該バッファメモリの読み出されて
   いない残りデータ記憶量が所定の下限値まで減少する毎
   に、該バッファメモリから前記中央処理装置にデータ送
   信要求を出力し、それに応じて該中央処理装置から新た
   な画像データを該バッファメモリに出力して高速で書き
   込むように構成されていることを特徴とする請求項６に
   記載のパチンコ機の画像表示装置。