JP2002198534A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ボンディングパッドを構成するためのカバー
絶縁膜の開口からソース電極が腐蝕性物質により腐蝕す
るのを保護するために、ソース電極上にカバー絶縁膜の
開口を介してリフトオフ法を用いてＴｉＮｉＡｇ膜を被
せるとき、カバー絶縁膜とＴｉＮｉＡｇ膜との間からソ
ース電極が露出するという問題がある。 【解決手段】 カバー絶縁膜２２として、シリコン窒化
膜２２ａとＰＳＧ膜２２ｂが順に積層され、シリコン窒
化膜２２ａおよびＰＳＧ膜２２ｂの開口を介してソース
電極２０上にＴｉＮｉＡｇ膜２３が形成されている。Ｐ
ＳＧ膜２２ｂの開口はシリコン窒化膜２２ａの開口より
広く形成されてカバー絶縁膜２２として開口端に段差が
生じており、ＰＳＧ膜２２ｂから露出したシリコン窒化
膜２２ａ表面によりステップ面２２ｃが形成され、リフ
トオフ法によりＴｉＮｉＡｇ膜２３をこのステップ面２
２ｃ上にオーバーラップして被せている。
絶縁膜の開口からソース電極が腐蝕性物質により腐蝕す
るのを保護するために、ソース電極上にカバー絶縁膜の
開口を介してリフトオフ法を用いてＴｉＮｉＡｇ膜を被
せるとき、カバー絶縁膜とＴｉＮｉＡｇ膜との間からソ
ース電極が露出するという問題がある。 【解決手段】 カバー絶縁膜２２として、シリコン窒化
膜２２ａとＰＳＧ膜２２ｂが順に積層され、シリコン窒
化膜２２ａおよびＰＳＧ膜２２ｂの開口を介してソース
電極２０上にＴｉＮｉＡｇ膜２３が形成されている。Ｐ
ＳＧ膜２２ｂの開口はシリコン窒化膜２２ａの開口より
広く形成されてカバー絶縁膜２２として開口端に段差が
生じており、ＰＳＧ膜２２ｂから露出したシリコン窒化
膜２２ａ表面によりステップ面２２ｃが形成され、リフ
トオフ法によりＴｉＮｉＡｇ膜２３をこのステップ面２
２ｃ上にオーバーラップして被せている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、耐腐蝕性を高めた多層構造の
ボンディングパッド電極を有する半導体装置およびその
製造方法に関する。
の製造方法に関し、特に、耐腐蝕性を高めた多層構造の
ボンディングパッド電極を有する半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】この種のボンディングパッド電極構造に
ついて、従来例を図９を参照して説明する。図におい
て、１は素子が形成された半導体基板の所定領域（図示
せず）に電気的接続されたアルミニウム膜、例えば、素
子がＭＯＳＦＥＴの場合、ソース領域に電気的接続され
たソース電極で、このアルミニウム膜１上に、例えば、
ＰＳＧ膜からなるカバー絶縁膜２が被せられ、カバー絶
縁膜２の開口に、例えば、ＴｉＮｉＡｇ膜３がカバー絶
縁膜２にオーバーラップする構造で被せられて、アルミ
ニウム膜１を腐蝕性物質から保護するボンディングパッ
ド電極構造としている。
ついて、従来例を図９を参照して説明する。図におい
て、１は素子が形成された半導体基板の所定領域（図示
せず）に電気的接続されたアルミニウム膜、例えば、素
子がＭＯＳＦＥＴの場合、ソース領域に電気的接続され
たソース電極で、このアルミニウム膜１上に、例えば、
ＰＳＧ膜からなるカバー絶縁膜２が被せられ、カバー絶
縁膜２の開口に、例えば、ＴｉＮｉＡｇ膜３がカバー絶
縁膜２にオーバーラップする構造で被せられて、アルミ
ニウム膜１を腐蝕性物質から保護するボンディングパッ
ド電極構造としている。
【０００３】上記ボンディングパッド電極構造の製造方
法は、カバー絶縁膜２の開口が設けられた後、その上か
ら全面に、例えば、膜厚がＴｉ＝１０００Å、Ｎｉ＝１
０００Å、Ａｇ＝１００００ÅからなるＴｉＮｉＡｇ膜
３を被せ、フォトリソグラフィ法でのレジストパターン
でカバー絶縁膜２にオーバーラップするようにカバー絶
縁膜２の開口より広くマスクして、ＴｉＮｉＡｇ膜３を
エッチングすることにより形成する。しかし、上記膜厚
のＴｉＮｉＡｇ膜３をエッチングする製造プロセスは、
作業性上または技術的にきわめて困難なプロセスであ
り、製造コストも高価になる。
法は、カバー絶縁膜２の開口が設けられた後、その上か
ら全面に、例えば、膜厚がＴｉ＝１０００Å、Ｎｉ＝１
０００Å、Ａｇ＝１００００ÅからなるＴｉＮｉＡｇ膜
３を被せ、フォトリソグラフィ法でのレジストパターン
でカバー絶縁膜２にオーバーラップするようにカバー絶
縁膜２の開口より広くマスクして、ＴｉＮｉＡｇ膜３を
エッチングすることにより形成する。しかし、上記膜厚
のＴｉＮｉＡｇ膜３をエッチングする製造プロセスは、
作業性上または技術的にきわめて困難なプロセスであ
り、製造コストも高価になる。
【０００４】この問題を解決するための製造方法につい
て、図１０（ａ）〜（ｅ）を参照して説明する。先ず、
第１工程は、この工程の完了後を図１０（ａ）に示すよ
うに、アルミニウム膜１上に常圧ＣＶＤ法により、例え
ば、膜厚１００００ÅのＰＳＧ膜からなるカバー絶縁膜
２を積層する。
て、図１０（ａ）〜（ｅ）を参照して説明する。先ず、
第１工程は、この工程の完了後を図１０（ａ）に示すよ
うに、アルミニウム膜１上に常圧ＣＶＤ法により、例え
ば、膜厚１００００ÅのＰＳＧ膜からなるカバー絶縁膜
２を積層する。
【０００５】次に、第２工程は、この工程の完了後を図
１０（ｂ）に示すように、第１工程完了後、カバー絶縁
膜２上にフォトリソグラフィ法によりボンディングパッ
ド電極となる位置に開口を有するレジストパターン４で
マスクをする。
１０（ｂ）に示すように、第１工程完了後、カバー絶縁
膜２上にフォトリソグラフィ法によりボンディングパッ
ド電極となる位置に開口を有するレジストパターン４で
マスクをする。
【０００６】次に、第３工程はこの工程の完了後を図１
０（ｃ）に示すように、第２工程完了後、レジストパタ
ーン４をマスクとして、ボンディングパッド電極となる
位置のカバー絶縁膜２を等方性エッチ法、例えば、ウェ
ットエッチにより除去して、カバー絶縁膜２に開口を形
成する。
０（ｃ）に示すように、第２工程完了後、レジストパタ
ーン４をマスクとして、ボンディングパッド電極となる
位置のカバー絶縁膜２を等方性エッチ法、例えば、ウェ
ットエッチにより除去して、カバー絶縁膜２に開口を形
成する。
【０００７】次に、第４工程はこの工程の完了後を図１
０（ｄ）に示すように、第３工程完了後、レジストパタ
ーン４を残したまま、その上からＴｉＮｉＡｇ膜３をス
パッタ法により被せる。
０（ｄ）に示すように、第３工程完了後、レジストパタ
ーン４を残したまま、その上からＴｉＮｉＡｇ膜３をス
パッタ法により被せる。
【０００８】次に、第５工程はこの工程の完了後を図１
０（ｅ）に示すように、第４工程完了後、リフトオフ法
によりレジストパターン４上のＴｉＮｉＡｇ膜３を除去
し、さらにレジストパターン４を除去する。
０（ｅ）に示すように、第４工程完了後、リフトオフ法
によりレジストパターン４上のＴｉＮｉＡｇ膜３を除去
し、さらにレジストパターン４を除去する。
【０００９】
【発明が解決しようとする課題】ところで、ボンディン
グパッド電極を図１０に示す製造方法で製造しようとし
た場合、図１０（ｃ）に示すように、カバー絶縁膜２は
レジストパターン４の開口より広くサイドエッチされる
ため、図１０（ｄ）に示すように、アルミニウム膜１上
でＴｉＮｉＡｇ膜３とカバー絶縁膜２との間に隙間が生
じ、図１０（ｅ）に示すように、ＴｉＮｉＡｇ膜３とカ
バー絶縁膜２との間からアルミニウム膜１が露出するボ
ンディングパッド電極となり、アルミニウム膜１を腐蝕
性物質から完全に保護できないという問題がある。ま
た、カバー絶縁膜２がレジストパターン４の開口より広
くサイドエッチしないように、レジストパターン４をマ
スクとして、パッドとなる位置のカバー絶縁膜２をプラ
ズマエッチのイオンエッチで行うことが考えられるが、
この場合、レジストパターン４上のＴｉＮｉＡｇ膜３が
アルミニウム膜１上のＴｉＮｉＡｇ膜３と繋がってしま
い、リフトオフ法によりレジストパターン４上のＴｉＮ
ｉＡｇ膜３を除去することが困難となる。本発明は上記
問題点に鑑みてなされたものであり、その目的は、リフ
トオフ法を用いて、カバー絶縁膜と上層金属層との間か
ら下層金属層が露出しないボンディングパッド電極を有
する半導体装置およびその製造方法を提供することであ
る。
グパッド電極を図１０に示す製造方法で製造しようとし
た場合、図１０（ｃ）に示すように、カバー絶縁膜２は
レジストパターン４の開口より広くサイドエッチされる
ため、図１０（ｄ）に示すように、アルミニウム膜１上
でＴｉＮｉＡｇ膜３とカバー絶縁膜２との間に隙間が生
じ、図１０（ｅ）に示すように、ＴｉＮｉＡｇ膜３とカ
バー絶縁膜２との間からアルミニウム膜１が露出するボ
ンディングパッド電極となり、アルミニウム膜１を腐蝕
性物質から完全に保護できないという問題がある。ま
た、カバー絶縁膜２がレジストパターン４の開口より広
くサイドエッチしないように、レジストパターン４をマ
スクとして、パッドとなる位置のカバー絶縁膜２をプラ
ズマエッチのイオンエッチで行うことが考えられるが、
この場合、レジストパターン４上のＴｉＮｉＡｇ膜３が
アルミニウム膜１上のＴｉＮｉＡｇ膜３と繋がってしま
い、リフトオフ法によりレジストパターン４上のＴｉＮ
ｉＡｇ膜３を除去することが困難となる。本発明は上記
問題点に鑑みてなされたものであり、その目的は、リフ
トオフ法を用いて、カバー絶縁膜と上層金属層との間か
ら下層金属層が露出しないボンディングパッド電極を有
する半導体装置およびその製造方法を提供することであ
る。
【００１０】
【課題を解決するための手段】（１）本発明の半導体装
置は、下層金属層上にカバー絶縁膜を積層し、このカバ
ー絶縁膜を開口して下層金属層を露出させ、この露出し
た下層金属層上に下層電極層を腐蝕する物質に対して耐
腐蝕性を有する上層電極層を被せてボンディングパッド
電極とした半導体装置において、前記カバー絶縁膜の開
口の上部を下部より広くしてカバー絶縁膜に段差が設け
られ、前記上層電極層が前記段差のステップ面にオーバ
ーラップして被せられていることを特徴とする。 （２）本発明の半導体装置は、上記（１）項において、
前記カバー絶縁膜が下層のシリコン窒化膜と上層のＰＳ
Ｇ膜からなり、前記ステップ面がシリコン窒化膜の表面
であることを特徴とする。 （３）本発明の半導体装置は、上記（１）項において、
前記カバー絶縁膜がＰＳＧ膜からなることを特徴とす
る。 （４）本発明の半導体装置は、上記（１）項乃至（３）
項のうち１つにおいて、前記下層電極層がアルミニウム
系金属膜からなり、前記上層電極層がアルミニウムに対
する耐腐蝕性金属膜からなることを特徴とする。 （５）本発明の半導体装置は、上記（４）項において、
前記上層電極層がＴｉＮｉＡｇ膜からなることを特徴と
する。 （６）本発明の半導体装置は、上記（４）項または
（５）項において、前記ボンディングパッド電極上に導
電ペーストを介して高導電率金属板が接続される、また
は接続されたことを特徴とする。 （７）本発明の半導体装置は、上記（６）項において、
前記導電ペーストがＡｇペーストであり、前記高導電率
金属板が銅板であることを特徴とする。 （８）本発明の半導体装置は、上記（６）項または
（７）項において、前記ボンディングパッド電極がパワ
ーＭＯＳＦＥＴのソースパッド電極であることを特徴と
する。 （９）本発明の半導体装置の製造方法は、下層金属層上
にカバー絶縁膜を積層し、このカバー絶縁膜を開口して
下層金属層を露出させ、この露出した下層金属層上に下
層電極層を腐蝕する物質に対して耐腐蝕性を有する上層
電極層を被せてボンディングパッド電極とする半導体装
置の製造方法において、 前記カバー絶縁膜の開口の上
部を下部より広くしてカバー絶縁膜に段差を設け、前記
上層電極層を前記段差のステップ面にオーバーラップし
て被せることを特徴とする。 （１０）本発明の半導体装置の製造方法は、上記（９）
項において、前記ステップ面の形成が、レジストパター
ンをマスクにしてカバー絶縁膜を等方性エッチによりサ
イドエッチして行われ、前記上層電極層の形成が、前記
レジストパターンをマスクにしてリフトオフにより行わ
れることを特徴とする。 （１１）本発明の半導体装置の製造方法は、上記（１
０）項において、前記カバー絶縁膜として、下層のシリ
コン窒化膜と上層のＰＳＧ膜を積層し、前記サイドエッ
チを前記ＰＳＧ膜に対して行い、その後、前記レジスト
パターンをマスクに、前記シリコン窒化膜をプラズマエ
ッチして、前記ＰＳＧ膜から露出したシリコン窒化膜表
面を前記ステップ面とし、その上から前記上層電極層を
被せ、その後、前記リフトオフにより、前記レジストパ
ターン上の前記上層電極層を除去し、前記ＰＳＧ膜およ
びシリコン窒化膜の開口により露出した前記下層電極層
および前記ステップ面に前記上層電極層を残すことを特
徴とする。 （１２）本発明の半導体装置の製造方法は、上記（１
０）項において、前記カバー絶縁膜として、下層のシリ
コン窒化膜を積層し、第１レジストパターンをマスク
に、前記シリコン窒化膜をプラズマエッチして、前記下
層電極層が露出するシリコン窒化膜の開口を形成し、第
１レジストパターン除去後、その上にＰＳＧ膜を積層
し、前記シリコン窒化膜の開口より広い開口を有する第
２レジストパターンを前記レジストパターンとして前記
サイドエッチを前記ＰＳＧ膜に対して行って、前記ＰＳ
Ｇ膜から露出したシリコン窒化膜表面を前記ステップ面
とし、その上から前記上層電極層を被せ、、その後、前
記リフトオフにより、前記第２レジストパターン上の前
記上層電極層を除去し、前記ＰＳＧ膜およびシリコン窒
化膜の開口により露出した前記下層電極層および前記ス
テップ面に前記上層電極層を残すことを特徴とする。 （１３）本発明の半導体装置の製造方法は、上記（１
０）項において、前記カバー絶縁膜として、ＰＳＧ膜を
積層し、所定広さの開口を有する第１レジストパターン
をマスクに、前記ＰＳＧ膜を所定膜厚残るまで異方性エ
ッチまたは等方性エッチしてＰＳＧ膜に溝を形成し、さ
らに前記溝の開口より広い開口を有する第２レジストパ
ターンをマスクに、前記溝から前記下層電極層が露出す
るまで等方性エッチを行って、前記ＰＳＧ膜の開口端に
前記ステップ面を形成し、その上から前記上層電極層と
なる膜を被せ、その後、前記リフトオフにより、前記第
２レジストパターン上の前記上層電極層を除去し、前記
ＰＳＧ膜の開口により露出した前記下層電極層および前
記ステップ面に前記上層電極層を残すことを特徴とす
る。 （１４）本発明の半導体装置の製造方法は、上記（９）
項乃至（１３）項のうち１つにおいて、前記下層電極層
がアルミニウム系金属膜により形成され、前記上層電極
層がアルミニウムに対する耐腐蝕性金属膜により形成さ
れることを特徴とする。 （１５）本発明の半導体装置の製造方法は、上記（１
４）項において、前記上層電極層がＴｉＮｉＡｇ膜によ
り形成されることを特徴とする。 （１６）本発明の半導体装置の製造方法は、上記（１
４）項または（１５）項において、前記ボンディングパ
ッド電極上に導電ペーストを介して高導電率金属板が接
続されることを特徴とする。 （１７）本発明の半導体装置の製造方法は、上記（１
６）項において、前記導電ペーストがＡｇペーストであ
り、前記高導電率金属板が銅板であることを特徴とす
る。 （１８）本発明の半導体装置の製造方法は、上記（１
６）項または（１７）項において、前記ボンディングパ
ッド電極がパワーＭＯＳＦＥＴのソースパッド電極とし
て形成されることを特徴とする。
置は、下層金属層上にカバー絶縁膜を積層し、このカバ
ー絶縁膜を開口して下層金属層を露出させ、この露出し
た下層金属層上に下層電極層を腐蝕する物質に対して耐
腐蝕性を有する上層電極層を被せてボンディングパッド
電極とした半導体装置において、前記カバー絶縁膜の開
口の上部を下部より広くしてカバー絶縁膜に段差が設け
られ、前記上層電極層が前記段差のステップ面にオーバ
ーラップして被せられていることを特徴とする。 （２）本発明の半導体装置は、上記（１）項において、
前記カバー絶縁膜が下層のシリコン窒化膜と上層のＰＳ
Ｇ膜からなり、前記ステップ面がシリコン窒化膜の表面
であることを特徴とする。 （３）本発明の半導体装置は、上記（１）項において、
前記カバー絶縁膜がＰＳＧ膜からなることを特徴とす
る。 （４）本発明の半導体装置は、上記（１）項乃至（３）
項のうち１つにおいて、前記下層電極層がアルミニウム
系金属膜からなり、前記上層電極層がアルミニウムに対
する耐腐蝕性金属膜からなることを特徴とする。 （５）本発明の半導体装置は、上記（４）項において、
前記上層電極層がＴｉＮｉＡｇ膜からなることを特徴と
する。 （６）本発明の半導体装置は、上記（４）項または
（５）項において、前記ボンディングパッド電極上に導
電ペーストを介して高導電率金属板が接続される、また
は接続されたことを特徴とする。 （７）本発明の半導体装置は、上記（６）項において、
前記導電ペーストがＡｇペーストであり、前記高導電率
金属板が銅板であることを特徴とする。 （８）本発明の半導体装置は、上記（６）項または
（７）項において、前記ボンディングパッド電極がパワ
ーＭＯＳＦＥＴのソースパッド電極であることを特徴と
する。 （９）本発明の半導体装置の製造方法は、下層金属層上
にカバー絶縁膜を積層し、このカバー絶縁膜を開口して
下層金属層を露出させ、この露出した下層金属層上に下
層電極層を腐蝕する物質に対して耐腐蝕性を有する上層
電極層を被せてボンディングパッド電極とする半導体装
置の製造方法において、 前記カバー絶縁膜の開口の上
部を下部より広くしてカバー絶縁膜に段差を設け、前記
上層電極層を前記段差のステップ面にオーバーラップし
て被せることを特徴とする。 （１０）本発明の半導体装置の製造方法は、上記（９）
項において、前記ステップ面の形成が、レジストパター
ンをマスクにしてカバー絶縁膜を等方性エッチによりサ
イドエッチして行われ、前記上層電極層の形成が、前記
レジストパターンをマスクにしてリフトオフにより行わ
れることを特徴とする。 （１１）本発明の半導体装置の製造方法は、上記（１
０）項において、前記カバー絶縁膜として、下層のシリ
コン窒化膜と上層のＰＳＧ膜を積層し、前記サイドエッ
チを前記ＰＳＧ膜に対して行い、その後、前記レジスト
パターンをマスクに、前記シリコン窒化膜をプラズマエ
ッチして、前記ＰＳＧ膜から露出したシリコン窒化膜表
面を前記ステップ面とし、その上から前記上層電極層を
被せ、その後、前記リフトオフにより、前記レジストパ
ターン上の前記上層電極層を除去し、前記ＰＳＧ膜およ
びシリコン窒化膜の開口により露出した前記下層電極層
および前記ステップ面に前記上層電極層を残すことを特
徴とする。 （１２）本発明の半導体装置の製造方法は、上記（１
０）項において、前記カバー絶縁膜として、下層のシリ
コン窒化膜を積層し、第１レジストパターンをマスク
に、前記シリコン窒化膜をプラズマエッチして、前記下
層電極層が露出するシリコン窒化膜の開口を形成し、第
１レジストパターン除去後、その上にＰＳＧ膜を積層
し、前記シリコン窒化膜の開口より広い開口を有する第
２レジストパターンを前記レジストパターンとして前記
サイドエッチを前記ＰＳＧ膜に対して行って、前記ＰＳ
Ｇ膜から露出したシリコン窒化膜表面を前記ステップ面
とし、その上から前記上層電極層を被せ、、その後、前
記リフトオフにより、前記第２レジストパターン上の前
記上層電極層を除去し、前記ＰＳＧ膜およびシリコン窒
化膜の開口により露出した前記下層電極層および前記ス
テップ面に前記上層電極層を残すことを特徴とする。 （１３）本発明の半導体装置の製造方法は、上記（１
０）項において、前記カバー絶縁膜として、ＰＳＧ膜を
積層し、所定広さの開口を有する第１レジストパターン
をマスクに、前記ＰＳＧ膜を所定膜厚残るまで異方性エ
ッチまたは等方性エッチしてＰＳＧ膜に溝を形成し、さ
らに前記溝の開口より広い開口を有する第２レジストパ
ターンをマスクに、前記溝から前記下層電極層が露出す
るまで等方性エッチを行って、前記ＰＳＧ膜の開口端に
前記ステップ面を形成し、その上から前記上層電極層と
なる膜を被せ、その後、前記リフトオフにより、前記第
２レジストパターン上の前記上層電極層を除去し、前記
ＰＳＧ膜の開口により露出した前記下層電極層および前
記ステップ面に前記上層電極層を残すことを特徴とす
る。 （１４）本発明の半導体装置の製造方法は、上記（９）
項乃至（１３）項のうち１つにおいて、前記下層電極層
がアルミニウム系金属膜により形成され、前記上層電極
層がアルミニウムに対する耐腐蝕性金属膜により形成さ
れることを特徴とする。 （１５）本発明の半導体装置の製造方法は、上記（１
４）項において、前記上層電極層がＴｉＮｉＡｇ膜によ
り形成されることを特徴とする。 （１６）本発明の半導体装置の製造方法は、上記（１
４）項または（１５）項において、前記ボンディングパ
ッド電極上に導電ペーストを介して高導電率金属板が接
続されることを特徴とする。 （１７）本発明の半導体装置の製造方法は、上記（１
６）項において、前記導電ペーストがＡｇペーストであ
り、前記高導電率金属板が銅板であることを特徴とす
る。 （１８）本発明の半導体装置の製造方法は、上記（１
６）項または（１７）項において、前記ボンディングパ
ッド電極がパワーＭＯＳＦＥＴのソースパッド電極とし
て形成されることを特徴とする。
【００１１】
【発明の実施の形態】以下に、本発明の第１実施例のＵ
ＭＯＳ構造のＭＯＳＦＥＴ１００について、図１を参照
して説明する。１１は高濃度一導電型であるＮ+ 型シリ
コン基板で、このシリコン基板１１上にＮ- 型エピタキ
シャル層１２が積層されている。エピタキシャル層１２
の表面のセル部ＡにはＵ字型溝１３が形成され、Ｕ字型
溝１３の内部に図示しないゲート酸化膜を介してポリシ
リコンからなるゲート電極１４が埋め込み形成されてい
る。エピタキシャル層１４のセル部ＡのＵ字型溝１３に
より分離された表面層には他導電型であるＰ型ベース領
域１５が形成され、ベース領域１５の表面層にはＵ字型
溝１３に接してＮ+ 型ソース領域１６が形成されてい
る。エピタキシャル層１２上のセル部Ａとセル部Ａに挟
まれたゲートフィンガー部Ｂにはフィールド酸化膜１７
を介してゲート電極１４と同時にポリシリコンゲートフ
ィンガー１８が形成されている。以上が構成されたエピ
タキシャル層１２上にＢＰＳＧ膜からなる層間絶縁膜１
９が積層され、層間絶縁膜１９上には層間絶縁膜１９の
開口を介してセル部Ａにベース領域１５およびソース領
域１６と電気的接触した下層電極層としてのアルミニウ
ム膜からなるソース電極２０が形成され、ゲートフィン
ガー部Ｂにソース電極２０と同時にポリシリコンゲート
フィンガー１８と電気的接触したアルミニウムゲートフ
ィンガー２１が形成されている。さらにその上にカバー
絶縁膜２２として、シリコン窒化膜２２ａとＰＳＧ膜２
２ｂが順に積層され、シリコン窒化膜２２ａおよびＰＳ
Ｇ膜２２ｂの開口を介してソース電極２０上のソースパ
ッド部Ｃに上層電極層としてＴｉＮｉＡｇ膜２３が形成
されている。ＰＳＧ膜２２ｂの開口はシリコン窒化膜２
２ａの開口より広く形成されてカバー絶縁膜２２として
開口端に段差が生じ、ＰＳＧ膜２２ｂから露出したシリ
コン窒化膜２２ａ表面によりステップ面２２ｃが形成さ
れており、ＴｉＮｉＡｇ膜２３をこのステップ面２２ｃ
上にオーバーラップして被せている。尚、図１に示す断
面は、図２に示すＭＯＳＦＥＴのチップ表面のＸ−Ｘ断
面を示したものである。図２において、Ｄはゲートパッ
ド部である。
ＭＯＳ構造のＭＯＳＦＥＴ１００について、図１を参照
して説明する。１１は高濃度一導電型であるＮ+ 型シリ
コン基板で、このシリコン基板１１上にＮ- 型エピタキ
シャル層１２が積層されている。エピタキシャル層１２
の表面のセル部ＡにはＵ字型溝１３が形成され、Ｕ字型
溝１３の内部に図示しないゲート酸化膜を介してポリシ
リコンからなるゲート電極１４が埋め込み形成されてい
る。エピタキシャル層１４のセル部ＡのＵ字型溝１３に
より分離された表面層には他導電型であるＰ型ベース領
域１５が形成され、ベース領域１５の表面層にはＵ字型
溝１３に接してＮ+ 型ソース領域１６が形成されてい
る。エピタキシャル層１２上のセル部Ａとセル部Ａに挟
まれたゲートフィンガー部Ｂにはフィールド酸化膜１７
を介してゲート電極１４と同時にポリシリコンゲートフ
ィンガー１８が形成されている。以上が構成されたエピ
タキシャル層１２上にＢＰＳＧ膜からなる層間絶縁膜１
９が積層され、層間絶縁膜１９上には層間絶縁膜１９の
開口を介してセル部Ａにベース領域１５およびソース領
域１６と電気的接触した下層電極層としてのアルミニウ
ム膜からなるソース電極２０が形成され、ゲートフィン
ガー部Ｂにソース電極２０と同時にポリシリコンゲート
フィンガー１８と電気的接触したアルミニウムゲートフ
ィンガー２１が形成されている。さらにその上にカバー
絶縁膜２２として、シリコン窒化膜２２ａとＰＳＧ膜２
２ｂが順に積層され、シリコン窒化膜２２ａおよびＰＳ
Ｇ膜２２ｂの開口を介してソース電極２０上のソースパ
ッド部Ｃに上層電極層としてＴｉＮｉＡｇ膜２３が形成
されている。ＰＳＧ膜２２ｂの開口はシリコン窒化膜２
２ａの開口より広く形成されてカバー絶縁膜２２として
開口端に段差が生じ、ＰＳＧ膜２２ｂから露出したシリ
コン窒化膜２２ａ表面によりステップ面２２ｃが形成さ
れており、ＴｉＮｉＡｇ膜２３をこのステップ面２２ｃ
上にオーバーラップして被せている。尚、図１に示す断
面は、図２に示すＭＯＳＦＥＴのチップ表面のＸ−Ｘ断
面を示したものである。図２において、Ｄはゲートパッ
ド部である。
【００１２】上記構成によれば、カバー絶縁膜２２とし
て、シリコン窒化膜２２ａとＰＳＧ膜２２ｂとで構成
し、ＰＳＧ膜２２ｂの開口をシリコン窒化膜２２ａの開
口より広く形成してカバー絶縁膜２２として開口端に段
差を生じさせ、ＰＳＧ膜２２ｂから露出したシリコン窒
化膜２２ａにより形成されたステップ面２２ｃ上にＴｉ
ＮｉＡｇ膜２３をオーバーラップして被せているので、
ソースパッド部Ｃのアルミニウム膜からなるソース電極
２０を腐蝕性物質から保護することができる。
て、シリコン窒化膜２２ａとＰＳＧ膜２２ｂとで構成
し、ＰＳＧ膜２２ｂの開口をシリコン窒化膜２２ａの開
口より広く形成してカバー絶縁膜２２として開口端に段
差を生じさせ、ＰＳＧ膜２２ｂから露出したシリコン窒
化膜２２ａにより形成されたステップ面２２ｃ上にＴｉ
ＮｉＡｇ膜２３をオーバーラップして被せているので、
ソースパッド部Ｃのアルミニウム膜からなるソース電極
２０を腐蝕性物質から保護することができる。
【００１３】次に、ＭＯＳＦＥＴ１００の製造方法の第
１実施例について、図３（ａ）〜（ｆ）を参照して説明
する。尚、ソース電極２０およびアルミニウムゲートフ
ィンガー２１の形成までは、公知の技術で製造可能であ
り、その説明を省略し、カバー絶縁膜２２の形成以降に
ついて、ソース電極２０上でカバー絶縁膜の開口端近辺
の断面のみを示して説明する。先ず、第１工程は、この
工程の完了後を図３（ａ）に示すように、ソース電極２
０上にカバー絶縁膜２２として、プラズマＣＶＤ法によ
り、例えば、膜厚５０００Åのシリコン窒化膜２２ａ
と、常圧ＣＶＤ法により、例えば、膜厚１００００Åの
ＰＳＧ膜２２ｂとを順に積層する。
１実施例について、図３（ａ）〜（ｆ）を参照して説明
する。尚、ソース電極２０およびアルミニウムゲートフ
ィンガー２１の形成までは、公知の技術で製造可能であ
り、その説明を省略し、カバー絶縁膜２２の形成以降に
ついて、ソース電極２０上でカバー絶縁膜の開口端近辺
の断面のみを示して説明する。先ず、第１工程は、この
工程の完了後を図３（ａ）に示すように、ソース電極２
０上にカバー絶縁膜２２として、プラズマＣＶＤ法によ
り、例えば、膜厚５０００Åのシリコン窒化膜２２ａ
と、常圧ＣＶＤ法により、例えば、膜厚１００００Åの
ＰＳＧ膜２２ｂとを順に積層する。
【００１４】次に、第２工程は、この工程の完了後を図
３（ｂ）に示すように、第１工程完了後、ＰＳＧ膜２２
ｂ上にフォトリソグラフィ法によりソースパッド部Ｃに
開口を有するレジストパターン２５でマスクをする。
３（ｂ）に示すように、第１工程完了後、ＰＳＧ膜２２
ｂ上にフォトリソグラフィ法によりソースパッド部Ｃに
開口を有するレジストパターン２５でマスクをする。
【００１５】次に、第３工程はこの工程の完了後を図３
（ｃ）に示すように、第２工程完了後、レジストパター
ン２５を残したまま、これをマスクとして、ソースパッ
ド部ＣのＰＳＧ膜２２ｂを等方性エッチ法、例えば、ウ
ェットエッチにより除去して、ＰＳＧ膜２２ｂに開口を
形成する。このときＰＳＧ膜２２ｂはレジストパターン
２５に対してサイドエッチされ、ＰＳＧ膜２２ｂの開口
はレジストパターン２５の開口よりサイドエッチされた
分だけ広くなる。
（ｃ）に示すように、第２工程完了後、レジストパター
ン２５を残したまま、これをマスクとして、ソースパッ
ド部ＣのＰＳＧ膜２２ｂを等方性エッチ法、例えば、ウ
ェットエッチにより除去して、ＰＳＧ膜２２ｂに開口を
形成する。このときＰＳＧ膜２２ｂはレジストパターン
２５に対してサイドエッチされ、ＰＳＧ膜２２ｂの開口
はレジストパターン２５の開口よりサイドエッチされた
分だけ広くなる。
【００１６】次に、第４工程はこの工程の完了後を図３
（ｄ）に示すように、第３工程完了後、同じくレジスト
パターン２５をマスクとして、ソースパッド部Ｃのシリ
コン窒化膜２２ａをプラズマエッチにより除去して、シ
リコン窒化膜２２ａに開口を形成する。このときシリコ
ン窒化膜２２ａの開口はレジストパターン２５の開口と
略同一広さとなり、ＰＳＧ膜２２ｂの開口はシリコン窒
化膜２２ａの開口より広く形成されてカバー絶縁膜２２
として開口端に段差が生じ、ＰＳＧ膜２２ｂから露出し
たシリコン窒化膜２２ａ表面によりステップ面２２ｃが
形成される
（ｄ）に示すように、第３工程完了後、同じくレジスト
パターン２５をマスクとして、ソースパッド部Ｃのシリ
コン窒化膜２２ａをプラズマエッチにより除去して、シ
リコン窒化膜２２ａに開口を形成する。このときシリコ
ン窒化膜２２ａの開口はレジストパターン２５の開口と
略同一広さとなり、ＰＳＧ膜２２ｂの開口はシリコン窒
化膜２２ａの開口より広く形成されてカバー絶縁膜２２
として開口端に段差が生じ、ＰＳＧ膜２２ｂから露出し
たシリコン窒化膜２２ａ表面によりステップ面２２ｃが
形成される
【００１７】次に、第５工程はこの工程の完了後を図３
（ｅ）に示すように、第４工程完了後、レジストパター
ン２５を残したまま、その上から、例えば、膜厚がＴｉ
＝１０００Å、Ｎｉ＝１０００Å、Ａｇ＝１００００Å
からなるＴｉＮｉＡｇ膜２３をスパッタ法または蒸着法
により被せる。このとき、ＴｉＮｉＡｇ膜２３はカバー
絶縁膜２２の開口端の露出したステップ面２２ｃにもオ
ーバーラップして被る。このときレジストパターン２５
上のＴｉＮｉＡｇ膜２３と、ソース電極２０およびステ
ップ面２２ｃ上のＴｉＮｉＡｇ膜２３とは繋がっていな
い。
（ｅ）に示すように、第４工程完了後、レジストパター
ン２５を残したまま、その上から、例えば、膜厚がＴｉ
＝１０００Å、Ｎｉ＝１０００Å、Ａｇ＝１００００Å
からなるＴｉＮｉＡｇ膜２３をスパッタ法または蒸着法
により被せる。このとき、ＴｉＮｉＡｇ膜２３はカバー
絶縁膜２２の開口端の露出したステップ面２２ｃにもオ
ーバーラップして被る。このときレジストパターン２５
上のＴｉＮｉＡｇ膜２３と、ソース電極２０およびステ
ップ面２２ｃ上のＴｉＮｉＡｇ膜２３とは繋がっていな
い。
【００１８】次に、第６工程はこの工程の完了後を図３
（ｆ）に示すように、第５工程完了後、リフトオフ法に
よりレジストパターン２５上のＴｉＮｉＡｇ膜２３を除
去し、さらにレジストパターン２５を除去する。
（ｆ）に示すように、第５工程完了後、リフトオフ法に
よりレジストパターン２５上のＴｉＮｉＡｇ膜２３を除
去し、さらにレジストパターン２５を除去する。
【００１９】上記製造方法によれば、カバー絶縁膜２２
として、シリコン窒化膜２２ａとＰＳＧ膜２２ｂとを順
に積層し、レジストパターン２５を用いて等方性エッチ
法によるサイドエッチによりＰＳＧ膜２２ｂの開口をプ
ラズマエッチによるシリコン窒化膜２２ａの開口より広
く形成して、カバー絶縁膜２２として開口端に段差を生
じさせ、ＰＳＧ膜２２ｂから露出したシリコン窒化膜２
２ａ表面によりステップ面２２ｃが形成され、リフトオ
フ法によりＴｉＮｉＡｇ膜２３をこのステップ面２２ｃ
上にオーバーラップして被せるので、ソースパッド部Ｃ
のアルミニウム膜からなるソース電極２０を腐蝕性物質
から保護することができる。
として、シリコン窒化膜２２ａとＰＳＧ膜２２ｂとを順
に積層し、レジストパターン２５を用いて等方性エッチ
法によるサイドエッチによりＰＳＧ膜２２ｂの開口をプ
ラズマエッチによるシリコン窒化膜２２ａの開口より広
く形成して、カバー絶縁膜２２として開口端に段差を生
じさせ、ＰＳＧ膜２２ｂから露出したシリコン窒化膜２
２ａ表面によりステップ面２２ｃが形成され、リフトオ
フ法によりＴｉＮｉＡｇ膜２３をこのステップ面２２ｃ
上にオーバーラップして被せるので、ソースパッド部Ｃ
のアルミニウム膜からなるソース電極２０を腐蝕性物質
から保護することができる。
【００２０】次に、ＭＯＳＦＥＴ１００の製造方法の第
２実施例について、図４（ａ）〜（ｆ）を参照して説明
する。先ず、第１工程は、この工程の完了後を図４
（ａ）に示すように、ソース電極２０上にカバー絶縁膜
２２の下層として、プラズマＣＶＤ法により、例えば、
膜厚５０００Åのシリコン窒化膜２２ａを積層する。
２実施例について、図４（ａ）〜（ｆ）を参照して説明
する。先ず、第１工程は、この工程の完了後を図４
（ａ）に示すように、ソース電極２０上にカバー絶縁膜
２２の下層として、プラズマＣＶＤ法により、例えば、
膜厚５０００Åのシリコン窒化膜２２ａを積層する。
【００２１】次に、第２工程は、この工程の完了後を図
４（ｂ）に示すように、第１工程完了後、シリコン窒化
膜２２ａ上にフォトリソグラフィ法によりソースパッド
部Ｃに開口を有するレジストパターン２５ａでマスク
し、レジストパターン２５ａをマスクとして、ソースパ
ッド部Ｃのシリコン窒化膜２２ａをプラズマエッチによ
り除去して、シリコン窒化膜２２ａに開口を形成する。
４（ｂ）に示すように、第１工程完了後、シリコン窒化
膜２２ａ上にフォトリソグラフィ法によりソースパッド
部Ｃに開口を有するレジストパターン２５ａでマスク
し、レジストパターン２５ａをマスクとして、ソースパ
ッド部Ｃのシリコン窒化膜２２ａをプラズマエッチによ
り除去して、シリコン窒化膜２２ａに開口を形成する。
【００２２】次に、第３工程はこの工程の完了後を図４
（ｃ）に示すように、第２工程完了後、レジストパター
ン２５ａを除去し、開口が形成されたシリコン窒化膜２
２ａ上にカバー絶縁膜２２の上層として、常圧ＣＶＤ法
により、例えば、膜厚１００００ÅのＰＳＧ膜２２ｂを
積層する。
（ｃ）に示すように、第２工程完了後、レジストパター
ン２５ａを除去し、開口が形成されたシリコン窒化膜２
２ａ上にカバー絶縁膜２２の上層として、常圧ＣＶＤ法
により、例えば、膜厚１００００ÅのＰＳＧ膜２２ｂを
積層する。
【００２３】次に、第４工程はこの工程の完了後を図４
（ｄ）に示すように、第３工程完了後、ＰＳＧ膜２２ｂ
上にフォトリソグラフィ法によりソースパッド部Ｃにシ
リコン窒化膜２２ａの開口より広い開口を有するレジス
トパターン２５ｂでマスクし、レジストパターン２５ｂ
をマスクとして、ソースパッド部ＣのＰＳＧ膜２２ｂを
等方性エッチ法、例えば、ウェットエッチにより除去し
て、ＰＳＧ膜２２ｂに開口を形成する。このときＰＳＧ
膜２２ｂはレジストパターン２５ｂに対してサイドエッ
チされ、ＰＳＧ膜２２ｂの開口はレジストパターン２５
の開口よりサイドエッチされた分だけ広くなる。従っ
て、ＰＳＧ膜２２ｂの開口はシリコン窒化膜２２ａの開
口より広く形成されてカバー絶縁膜２２として開口端に
段差が生じ、ＰＳＧ膜２２ｂから露出したシリコン窒化
膜２２ａ表面によりステップ面２２ｃが形成される。
（ｄ）に示すように、第３工程完了後、ＰＳＧ膜２２ｂ
上にフォトリソグラフィ法によりソースパッド部Ｃにシ
リコン窒化膜２２ａの開口より広い開口を有するレジス
トパターン２５ｂでマスクし、レジストパターン２５ｂ
をマスクとして、ソースパッド部ＣのＰＳＧ膜２２ｂを
等方性エッチ法、例えば、ウェットエッチにより除去し
て、ＰＳＧ膜２２ｂに開口を形成する。このときＰＳＧ
膜２２ｂはレジストパターン２５ｂに対してサイドエッ
チされ、ＰＳＧ膜２２ｂの開口はレジストパターン２５
の開口よりサイドエッチされた分だけ広くなる。従っ
て、ＰＳＧ膜２２ｂの開口はシリコン窒化膜２２ａの開
口より広く形成されてカバー絶縁膜２２として開口端に
段差が生じ、ＰＳＧ膜２２ｂから露出したシリコン窒化
膜２２ａ表面によりステップ面２２ｃが形成される。
【００２４】次に、第５工程はこの工程の完了後を図４
（ｅ）に示すように、第４工程完了後、レジストパター
ン２５ｂを残したまま、その上から、例えば、膜厚がＴ
ｉ＝１０００Å、Ｎｉ＝１０００Å、Ａｇ＝１００００
ÅからなるＴｉＮｉＡｇ膜２３をスパッタ法または蒸着
法により被せる。このとき、ＴｉＮｉＡｇ膜２３はカバ
ー絶縁膜２２の開口端の露出したステップ面２２ｃにも
オーバーラップして被る。第１実施例では、シリコン窒
化膜２２ａとレジストパターン２５との開口の広さが同
一であったが、本実施例では、レジストパターン２５ｂ
の開口をシリコン窒化膜２２ａの開口より広くしている
ので、ステップ面２２ｃへのオーバーラップ寸法が第１
実施例より大きくなる。このときレジストパターン２５
ｂ上のＴｉＮｉＡｇ膜２３と、ソース電極２０およびス
テップ面２２ｃ上のＴｉＮｉＡｇ膜２３とは繋がってい
ない。
（ｅ）に示すように、第４工程完了後、レジストパター
ン２５ｂを残したまま、その上から、例えば、膜厚がＴ
ｉ＝１０００Å、Ｎｉ＝１０００Å、Ａｇ＝１００００
ÅからなるＴｉＮｉＡｇ膜２３をスパッタ法または蒸着
法により被せる。このとき、ＴｉＮｉＡｇ膜２３はカバ
ー絶縁膜２２の開口端の露出したステップ面２２ｃにも
オーバーラップして被る。第１実施例では、シリコン窒
化膜２２ａとレジストパターン２５との開口の広さが同
一であったが、本実施例では、レジストパターン２５ｂ
の開口をシリコン窒化膜２２ａの開口より広くしている
ので、ステップ面２２ｃへのオーバーラップ寸法が第１
実施例より大きくなる。このときレジストパターン２５
ｂ上のＴｉＮｉＡｇ膜２３と、ソース電極２０およびス
テップ面２２ｃ上のＴｉＮｉＡｇ膜２３とは繋がってい
ない。
【００２５】次に、第６工程はこの工程の完了後を図４
（ｆ）に示すように、第５工程完了後、リフトオフ法に
よりレジストパターン２５ｂ上のＴｉＮｉＡｇ膜２３を
除去し、さらにレジストパターン２５ｂを除去する。
（ｆ）に示すように、第５工程完了後、リフトオフ法に
よりレジストパターン２５ｂ上のＴｉＮｉＡｇ膜２３を
除去し、さらにレジストパターン２５ｂを除去する。
【００２６】上記製造方法によれば、カバー絶縁膜２２
として、先ずシリコン窒化膜２２ａを積層し、レジスト
パターン２５ａを用いて、プラズマエッチによりシリコ
ン窒化膜２２ａに開口を形成した後に、ＰＳＧ膜２２ｂ
を積層し、シリコン窒化膜２２ａの開口より広い開口を
有するレジストパターン２５ｂを用いて等方性エッチ法
によるサイドエッチによりＰＳＧ膜２２ｂの開口をレジ
ストパターン２５ｂの開口より広く形成して、カバー絶
縁膜２２として開口端に段差を生じさせ、ＰＳＧ膜２２
ｂから露出したシリコン窒化膜２２ａ表面によりステッ
プ面２２ｃが形成され、リフトオフ法によりＴｉＮｉＡ
ｇ膜２３をこのステップ面２２ｃ上にオーバーラップ寸
法が第１実施例より大きくして被せるので、ソースパッ
ド部Ｃのアルミニウム膜からなるソース電極２０を第１
実施例より余裕をもって腐蝕性物質から保護することが
できる。
として、先ずシリコン窒化膜２２ａを積層し、レジスト
パターン２５ａを用いて、プラズマエッチによりシリコ
ン窒化膜２２ａに開口を形成した後に、ＰＳＧ膜２２ｂ
を積層し、シリコン窒化膜２２ａの開口より広い開口を
有するレジストパターン２５ｂを用いて等方性エッチ法
によるサイドエッチによりＰＳＧ膜２２ｂの開口をレジ
ストパターン２５ｂの開口より広く形成して、カバー絶
縁膜２２として開口端に段差を生じさせ、ＰＳＧ膜２２
ｂから露出したシリコン窒化膜２２ａ表面によりステッ
プ面２２ｃが形成され、リフトオフ法によりＴｉＮｉＡ
ｇ膜２３をこのステップ面２２ｃ上にオーバーラップ寸
法が第１実施例より大きくして被せるので、ソースパッ
ド部Ｃのアルミニウム膜からなるソース電極２０を第１
実施例より余裕をもって腐蝕性物質から保護することが
できる。
【００２７】次に、本発明の第２実施例のＵＭＯＳ構造
のＭＯＳＦＥＴ２００について、図５を参照して説明す
る。尚、Ｎ+ 型シリコン基板１１からソース電極２０お
よびアルミニウムゲートフィンガー２１の構成までは、
ＭＯＳＦＥＴ１００と同一であり、その説明を省略し、
ソース電極２０およびアルミニウムゲートフィンガー２
１上の構成について説明する。ソース電極２０およびア
ルミニウムゲートフィンガー２１上にＰＳＧ膜からなる
カバー絶縁膜３２が積層され、カバー絶縁膜３２の開口
を介してソース電極２０上のソースパッド部ＣにＴｉＮ
ｉＡｇ膜３３が形成されている。カバー絶縁膜３２の開
口端に段差を設け、ＴｉＮｉＡｇ膜３３をこの段差のス
テップ面３２ａにオーバーラップして被せている。尚、
図５に示す断面は、図２に示すＭＯＳＦＥＴ１００のチ
ップ表面のＸ−Ｘ断面と同様個所の断面を示したもので
ある。
のＭＯＳＦＥＴ２００について、図５を参照して説明す
る。尚、Ｎ+ 型シリコン基板１１からソース電極２０お
よびアルミニウムゲートフィンガー２１の構成までは、
ＭＯＳＦＥＴ１００と同一であり、その説明を省略し、
ソース電極２０およびアルミニウムゲートフィンガー２
１上の構成について説明する。ソース電極２０およびア
ルミニウムゲートフィンガー２１上にＰＳＧ膜からなる
カバー絶縁膜３２が積層され、カバー絶縁膜３２の開口
を介してソース電極２０上のソースパッド部ＣにＴｉＮ
ｉＡｇ膜３３が形成されている。カバー絶縁膜３２の開
口端に段差を設け、ＴｉＮｉＡｇ膜３３をこの段差のス
テップ面３２ａにオーバーラップして被せている。尚、
図５に示す断面は、図２に示すＭＯＳＦＥＴ１００のチ
ップ表面のＸ−Ｘ断面と同様個所の断面を示したもので
ある。
【００２８】上記構成によれば、ＰＳＧ膜からなるカバ
ー絶縁膜３２の開口端に段差を設け、ＴｉＮｉＡｇ膜３
３をこの段差のステップ面３２ａにオーバーラップして
被せているので、ソースパッド部Ｃのアルミニウム膜か
らなるソース電極２０を腐蝕性物質から保護することが
できる。
ー絶縁膜３２の開口端に段差を設け、ＴｉＮｉＡｇ膜３
３をこの段差のステップ面３２ａにオーバーラップして
被せているので、ソースパッド部Ｃのアルミニウム膜か
らなるソース電極２０を腐蝕性物質から保護することが
できる。
【００２９】次に、ＭＯＳＦＥＴ２００の製造方法の一
実施例について、図６（ａ）〜（ｆ）を参照して説明す
る。尚、ソース電極２０およびアルミニウムゲートフィ
ンガー２１の形成までは、公知の技術で製造可能であ
り、その説明を省略し、カバー絶縁膜３２の形成以降に
ついて、ソース電極２０上でカバー絶縁膜の開口端近辺
の断面のみを示して説明する。先ず、第１工程は、この
工程の完了後を図６（ａ）に示すように、ソース電極２
０上に、プラズマＣＶＤ法により、例えば、膜厚１５０
００ÅのＰＳＧ膜からなるカバー絶縁膜３２を積層す
る。
実施例について、図６（ａ）〜（ｆ）を参照して説明す
る。尚、ソース電極２０およびアルミニウムゲートフィ
ンガー２１の形成までは、公知の技術で製造可能であ
り、その説明を省略し、カバー絶縁膜３２の形成以降に
ついて、ソース電極２０上でカバー絶縁膜の開口端近辺
の断面のみを示して説明する。先ず、第１工程は、この
工程の完了後を図６（ａ）に示すように、ソース電極２
０上に、プラズマＣＶＤ法により、例えば、膜厚１５０
００ÅのＰＳＧ膜からなるカバー絶縁膜３２を積層す
る。
【００３０】次に、第２工程は、この工程の完了後を図
６（ｂ）に示すように、第１工程完了後、カバー絶縁膜
３２上にフォトリソグラフィ法によりソースパッド部Ｃ
に開口を有するレジストパターン３５ａでマスクをす
る。
６（ｂ）に示すように、第１工程完了後、カバー絶縁膜
３２上にフォトリソグラフィ法によりソースパッド部Ｃ
に開口を有するレジストパターン３５ａでマスクをす
る。
【００３１】次に、第３工程はこの工程の完了後を図６
（ｃ）に示すように、第２工程完了後、レジストパター
ン３５ａをマスクとして、ソースパッド部Ｃのカバー絶
縁膜３２を等方性エッチ法、例えば、ウェットエッチ、
または異方性エッチ法、例えば、プラズマエッチのイオ
ンエッチにより（図６（ｃ）では等方性エッチ法によ
り）、例えば、膜厚７５００Åまで除去して溝３２ｂを
形成する。このときレジストパターン３５ａ直下のカバ
ー絶縁膜３２はレジストパターン３５ａに対してサイド
エッチされ、カバー絶縁膜３２の溝３２ｂの開口はレジ
ストパターン３５ａの開口よりサイドエッチされた分だ
け広くなる。
（ｃ）に示すように、第２工程完了後、レジストパター
ン３５ａをマスクとして、ソースパッド部Ｃのカバー絶
縁膜３２を等方性エッチ法、例えば、ウェットエッチ、
または異方性エッチ法、例えば、プラズマエッチのイオ
ンエッチにより（図６（ｃ）では等方性エッチ法によ
り）、例えば、膜厚７５００Åまで除去して溝３２ｂを
形成する。このときレジストパターン３５ａ直下のカバ
ー絶縁膜３２はレジストパターン３５ａに対してサイド
エッチされ、カバー絶縁膜３２の溝３２ｂの開口はレジ
ストパターン３５ａの開口よりサイドエッチされた分だ
け広くなる。
【００３２】次に、第４工程はこの工程の完了後を図６
（ｄ）に示すように、第３工程完了後、レジストパター
ン３５ａを除去し、新たにカバー絶縁膜３２の溝３２ｂ
の開口より広い開口をソースパッド部Ｃに有するレジス
トパターン３５ｂでマスクし、レジストパターン３５ｂ
の開口からカバー絶縁膜３２を等方性エッチ法、例え
ば、ウェットエッチによりカバー絶縁膜３２の溝３２ｂ
からソース電極２０が露出するまで除去して、カバー絶
縁膜３２に開口３２ｃを形成する。このときレジストパ
ターン３５ｂ直下のカバー絶縁膜３２はレジストパター
ン３５ｂに対してサイドエッチされ、カバー絶縁膜３２
の開口端に段差が生じステップ面３２ａが露出形成され
る。
（ｄ）に示すように、第３工程完了後、レジストパター
ン３５ａを除去し、新たにカバー絶縁膜３２の溝３２ｂ
の開口より広い開口をソースパッド部Ｃに有するレジス
トパターン３５ｂでマスクし、レジストパターン３５ｂ
の開口からカバー絶縁膜３２を等方性エッチ法、例え
ば、ウェットエッチによりカバー絶縁膜３２の溝３２ｂ
からソース電極２０が露出するまで除去して、カバー絶
縁膜３２に開口３２ｃを形成する。このときレジストパ
ターン３５ｂ直下のカバー絶縁膜３２はレジストパター
ン３５ｂに対してサイドエッチされ、カバー絶縁膜３２
の開口端に段差が生じステップ面３２ａが露出形成され
る。
【００３３】次に、第５工程はこの工程の完了後を図６
（ｅ）に示すように、第４工程完了後、レジストパター
ン３５ｂを残したまま、その上から、例えば、膜厚がＴ
ｉ＝１０００Å、Ｎｉ＝１０００Å、Ａｇ＝１００００
ÅからなるＴｉＮｉＡｇ膜３３をスパッタ法または蒸着
法により被せる。このとき、ＴｉＮｉＡｇ膜３３はカバ
ー絶縁膜３２の開口端の露出したステップ面３２ａにも
オーバーラップして被る。ＭＯＳＦＥＴ１００の製造方
法の第１実施例では、シリコン窒化膜２２ａとレジスト
パターン２５との開口の広さが同一であったが、本実施
例では、レジストパターン３５ｂの開口をカバー絶縁膜
３２の開口３２ｃより広くしているので、カバー絶縁膜
３２の開口端のステップ面３２ａへのオーバーラップ寸
法がＭＯＳＦＥＴ１００の製造方法の第１実施例より大
きくなる。このときレジストパターン３５ｂ上のＴｉＮ
ｉＡｇ膜３３と、ソース電極２０およびステップ面３２
ａ上のＴｉＮｉＡｇ膜３３とは繋がっていない。
（ｅ）に示すように、第４工程完了後、レジストパター
ン３５ｂを残したまま、その上から、例えば、膜厚がＴ
ｉ＝１０００Å、Ｎｉ＝１０００Å、Ａｇ＝１００００
ÅからなるＴｉＮｉＡｇ膜３３をスパッタ法または蒸着
法により被せる。このとき、ＴｉＮｉＡｇ膜３３はカバ
ー絶縁膜３２の開口端の露出したステップ面３２ａにも
オーバーラップして被る。ＭＯＳＦＥＴ１００の製造方
法の第１実施例では、シリコン窒化膜２２ａとレジスト
パターン２５との開口の広さが同一であったが、本実施
例では、レジストパターン３５ｂの開口をカバー絶縁膜
３２の開口３２ｃより広くしているので、カバー絶縁膜
３２の開口端のステップ面３２ａへのオーバーラップ寸
法がＭＯＳＦＥＴ１００の製造方法の第１実施例より大
きくなる。このときレジストパターン３５ｂ上のＴｉＮ
ｉＡｇ膜３３と、ソース電極２０およびステップ面３２
ａ上のＴｉＮｉＡｇ膜３３とは繋がっていない。
【００３４】次に、第６工程はこの工程の完了後を図６
（ｆ）に示すように、第５工程完了後、リフトオフ法に
よりレジストパターン３５ｂ上のＴｉＮｉＡｇ膜３３を
除去し、さらにレジストパターン３５ｂを除去する。
（ｆ）に示すように、第５工程完了後、リフトオフ法に
よりレジストパターン３５ｂ上のＴｉＮｉＡｇ膜３３を
除去し、さらにレジストパターン３５ｂを除去する。
【００３５】上記製造方法によれば、ＰＳＧ膜からなる
カバー絶縁膜３２を積層し、レジストパターン３５ａを
用いて等方性エッチ法または異方性エッチ法によりカバ
ー絶縁膜３２に溝３２ｂを形成し、新たにカバー絶縁膜
３２の溝３２ｂの開口より広い開口を有するレジストパ
ターン３５ｂを用いて等方性エッチ法によりカバー絶縁
膜３２の溝３２ｂからソース電極２０が露出するまでカ
バー絶縁膜３２を除去して、カバー絶縁膜３２に開口３
２ｃを形成し、このときレジストパターン３５ｂ直下の
カバー絶縁膜３２がサイドエッチされ、カバー絶縁膜３
２の開口端に段差が生じステップ面３２ａが露出形成さ
れ、リフトオフ法によりＴｉＮｉＡｇ膜３３をこのステ
ップ面３２ａ上にオーバーラップ寸法がＭＯＳＦＥＴ１
００の第１実施例より大きくして被せるので、ソースパ
ッド部Ｃのアルミニウム膜からなるソース電極２０をＭ
ＯＳＦＥＴ１００の第１実施例より余裕をもって腐蝕性
物質から保護することができる。
カバー絶縁膜３２を積層し、レジストパターン３５ａを
用いて等方性エッチ法または異方性エッチ法によりカバ
ー絶縁膜３２に溝３２ｂを形成し、新たにカバー絶縁膜
３２の溝３２ｂの開口より広い開口を有するレジストパ
ターン３５ｂを用いて等方性エッチ法によりカバー絶縁
膜３２の溝３２ｂからソース電極２０が露出するまでカ
バー絶縁膜３２を除去して、カバー絶縁膜３２に開口３
２ｃを形成し、このときレジストパターン３５ｂ直下の
カバー絶縁膜３２がサイドエッチされ、カバー絶縁膜３
２の開口端に段差が生じステップ面３２ａが露出形成さ
れ、リフトオフ法によりＴｉＮｉＡｇ膜３３をこのステ
ップ面３２ａ上にオーバーラップ寸法がＭＯＳＦＥＴ１
００の第１実施例より大きくして被せるので、ソースパ
ッド部Ｃのアルミニウム膜からなるソース電極２０をＭ
ＯＳＦＥＴ１００の第１実施例より余裕をもって腐蝕性
物質から保護することができる。
【００３６】次に、上記のＭＯＳＦＥＴ１００およびＭ
ＯＳＦＥＴ２００を用いてパッケージングするときの電
極取出し構造について、ＭＯＳＦＥＴ１００を用いたと
きを例として、図７および図８を参照して説明する。Ｍ
ＯＳＦＥＴ１００の説明は上述したので省略する。各図
において、ＭＯＳＦＥＴ１００のＴｉＮｉＡｇ膜２３
は、導電性ペースト５１、例えば、Ａｇペーストを介し
て外部端子への電極取出しのための高導電率金属板５
２、例えば、銅板に接続されている。ＭＯＳＦＥＴ１０
０を上記構成の電極取出し構造で用いることにより、ソ
ース電極２０をＡｇペーストに含まれる塩素等の腐蝕性
物質から保護した上で、ソース電極２０から外部端子へ
の抵抗を低減でき、パッケージングされたＭＯＳＦＥＴ
のオン抵抗を削減することができる。
ＯＳＦＥＴ２００を用いてパッケージングするときの電
極取出し構造について、ＭＯＳＦＥＴ１００を用いたと
きを例として、図７および図８を参照して説明する。Ｍ
ＯＳＦＥＴ１００の説明は上述したので省略する。各図
において、ＭＯＳＦＥＴ１００のＴｉＮｉＡｇ膜２３
は、導電性ペースト５１、例えば、Ａｇペーストを介し
て外部端子への電極取出しのための高導電率金属板５
２、例えば、銅板に接続されている。ＭＯＳＦＥＴ１０
０を上記構成の電極取出し構造で用いることにより、ソ
ース電極２０をＡｇペーストに含まれる塩素等の腐蝕性
物質から保護した上で、ソース電極２０から外部端子へ
の抵抗を低減でき、パッケージングされたＭＯＳＦＥＴ
のオン抵抗を削減することができる。
【００３７】上記実施例において、ＵＭＯＳ構造のＭＯ
ＳＦＥＴで説明したが、これに限定されることなく、ゲ
ートプレーナ構造のＭＯＳＦＥＴでも適用でき、また、
ＭＯＳＦＥＴ以外の素子でも適用可能である。また、素
子からの電極取出し構造については、特に、パワー素子
に用いるのが、パワー素子の動作抵抗を低減でき、好適
である。
ＳＦＥＴで説明したが、これに限定されることなく、ゲ
ートプレーナ構造のＭＯＳＦＥＴでも適用でき、また、
ＭＯＳＦＥＴ以外の素子でも適用可能である。また、素
子からの電極取出し構造については、特に、パワー素子
に用いるのが、パワー素子の動作抵抗を低減でき、好適
である。
【００３８】
【発明の効果】本発明の半導体装置およびその製造方法
によれば、ボンディングパッド電極を構成する下層金属
層を腐蝕性物質から保護するために、下層金属層上にカ
バー絶縁膜を積層し、このカバー絶縁膜を開口して下層
金属層を露出させ、この露出した下層金属層上に下層電
極層を腐蝕する物質に対して耐腐蝕性を有する上層電極
層を被せるとき、カバー絶縁膜の開口の上部を下部より
広くしてカバー絶縁膜に段差を設け、この段差のステッ
プ面に上層金属層をオーバーラップするようにしたの
で、カバー絶縁膜と上層金属層との間から下層金属層が
露出しないボンディングパッド電極を作業性上および技
術的に容易に製造でき、下層金属層を腐蝕性物質から完
全に保護した半導体装置を安価に製造することができ
る。また、この上層金属層に導電ペーストを介して高導
電率金属板を接続することにより、下層金属層を導電ペ
ーストに含まれる塩素等の腐蝕性物質から保護した上
で、外部端子への抵抗を低減でき、パッケージングされ
た半導体装置の動作抵抗を削減することができる。
によれば、ボンディングパッド電極を構成する下層金属
層を腐蝕性物質から保護するために、下層金属層上にカ
バー絶縁膜を積層し、このカバー絶縁膜を開口して下層
金属層を露出させ、この露出した下層金属層上に下層電
極層を腐蝕する物質に対して耐腐蝕性を有する上層電極
層を被せるとき、カバー絶縁膜の開口の上部を下部より
広くしてカバー絶縁膜に段差を設け、この段差のステッ
プ面に上層金属層をオーバーラップするようにしたの
で、カバー絶縁膜と上層金属層との間から下層金属層が
露出しないボンディングパッド電極を作業性上および技
術的に容易に製造でき、下層金属層を腐蝕性物質から完
全に保護した半導体装置を安価に製造することができ
る。また、この上層金属層に導電ペーストを介して高導
電率金属板を接続することにより、下層金属層を導電ペ
ーストに含まれる塩素等の腐蝕性物質から保護した上
で、外部端子への抵抗を低減でき、パッケージングされ
た半導体装置の動作抵抗を削減することができる。
【図１】本発明の第１実施例のＭＯＳＦＥＴの要部断面
図。
図。
【図２】図１に示すＭＯＳＦＥＴの平面概略パターン
図。
図。
【図３】図１に示すＭＯＳＦＥＴの第１実施例の製造工
程を示す要部断面図。
程を示す要部断面図。
【図４】図１に示すＭＯＳＦＥＴの第２実施例の製造工
程を示す要部断面図。
程を示す要部断面図。
【図５】本発明の第２実施例のＭＯＳＦＥＴの要部断面
図。
図。
【図６】図５に示すＭＯＳＦＥＴの一実施例の製造工程
を示す要部断面図。
を示す要部断面図。
【図７】図１に示すＭＯＳＦＥＴを用いた外部端子への
電極取出し構造の要部断面図。
電極取出し構造の要部断面図。
【図８】図７に示す電極取出し構造の平面概略パターン
図。
図。
【図９】従来のボンディングパッド構造の要部断面図。
【図１０】図９のボンディングパッド構造をリフトオフ
法を用いて製造しようとしたときの問題点を説明する製
造工程を示す要部断面図。
法を用いて製造しようとしたときの問題点を説明する製
造工程を示す要部断面図。
Ｃ ソースパッド部 ２０ ソース電極（下層電極層） ２２、３２ カバー絶縁膜 ２２ａ シリコン窒化膜 ２２ｂ ＰＳＧ膜 ２２ｃ、３２ａ ステップ面 ３２ｂ カバー絶縁膜の溝 ３２ｃ カバー絶縁膜の開口 ２３、３３ ＴｉＮｉＡｇ膜（上層電極層） ２５ レジストパターン ２５ａ、３５ａ 第１レジストパターン ２５ｂ、３５ｂ 第２レジストパターン ５１ 導電ペースト（Ａｇペースト） ５２ 高導電率金属板（銅板） １００、２００ ＭＯＳＦＥＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/88 Ｒ 29/78 ６５８Ｆ ６５８Ｊ
Claims (18)
- 【請求項１】下層金属層上にカバー絶縁膜を積層し、こ
のカバー絶縁膜を開口して下層金属層を露出させ、この
露出した下層金属層上に下層電極層を腐蝕する物質に対
して耐腐蝕性を有する上層電極層を被せてボンディング
パッド電極とした半導体装置において、 前記カバー絶縁膜の開口の上部を下部より広くしてカバ
ー絶縁膜に段差が設けられ、前記上層電極層が前記段差
のステップ面にオーバーラップして被せられていること
を特徴とする半導体装置。 - 【請求項２】前記カバー絶縁膜が下層のシリコン窒化膜
と上層のＰＳＧ膜からなり、前記ステップ面がシリコン
窒化膜の表面であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】前記カバー絶縁膜がＰＳＧ膜からなること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】前記下層電極層がアルミニウム系金属膜か
らなり、前記上層電極層がアルミニウムに対する耐腐蝕
性金属膜からなることを特徴とする請求項１乃至請求項
３のうち１つに記載の半導体装置。 - 【請求項５】前記上層電極層がＴｉＮｉＡｇ膜からなる
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】前記ボンディングパッド電極上に導電ペー
ストを介して高導電率金属板が接続される、または接続
されたことを特徴とする請求項４または請求項５記載の
半導体装置。 - 【請求項７】前記導電ペーストがＡｇペーストであり、
前記高導電率金属板が銅板であることを特徴とする請求
項６記載の半導体装置。 - 【請求項８】前記ボンディングパッド電極がパワーＭＯ
ＳＦＥＴのソースパッド電極であることを特徴とする請
求項６または請求項７記載の半導体装置。 - 【請求項９】下層金属層上にカバー絶縁膜を積層し、こ
のカバー絶縁膜を開口して下層金属層を露出させ、この
露出した下層金属層上に下層電極層を腐蝕する物質に対
して耐腐蝕性を有する上層電極層を被せてボンディング
パッド電極とする半導体装置の製造方法において、 前記カバー絶縁膜の開口の上部を下部より広くしてカバ
ー絶縁膜に段差を設け、前記上層電極層を前記段差のス
テップ面にオーバーラップして被せることを特徴とする
半導体装置の製造方法。 - 【請求項１０】前記ステップ面の形成が、レジストパタ
ーンをマスクにしてカバー絶縁膜を等方性エッチにより
サイドエッチして行われ、前記上層電極層の形成が、前
記レジストパターンをマスクにしてリフトオフにより行
われることを特徴とする請求項９記載の半導体装置の製
造方法。 - 【請求項１１】前記カバー絶縁膜として、下層のシリコ
ン窒化膜と上層のＰＳＧ膜を積層し、前記サイドエッチ
を前記ＰＳＧ膜に対して行い、その後、前記レジストパ
ターンをマスクに、前記シリコン窒化膜をプラズマエッ
チして、前記ＰＳＧ膜から露出したシリコン窒化膜表面
を前記ステップ面とし、その上から前記上層電極層を被
せ、その後、前記リフトオフにより、前記レジストパタ
ーン上の前記上層電極層を除去し、前記ＰＳＧ膜および
シリコン窒化膜の開口により露出した前記下層電極層お
よび前記ステップ面に前記上層電極層を残すことを特徴
とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記カバー絶縁膜として、下層のシリコ
ン窒化膜を積層し、第１レジストパターンをマスクに、
前記シリコン窒化膜をプラズマエッチして、前記下層電
極層が露出するシリコン窒化膜の開口を形成し、第１レ
ジストパターン除去後、その上にＰＳＧ膜を積層し、前
記シリコン窒化膜の開口より広い開口を有する第２レジ
ストパターンを前記レジストパターンとして前記サイド
エッチを前記ＰＳＧ膜に対して行って、前記ＰＳＧ膜か
ら露出したシリコン窒化膜表面を前記ステップ面とし、
その上から前記上層電極層を被せ、、その後、前記リフ
トオフにより、前記第２レジストパターン上の前記上層
電極層を除去し、前記ＰＳＧ膜およびシリコン窒化膜の
開口により露出した前記下層電極層および前記ステップ
面に前記上層電極層を残すことを特徴とする請求項１０
記載の半導体装置の製造方法。 - 【請求項１３】前記カバー絶縁膜として、ＰＳＧ膜を積
層し、所定広さの開口を有する第１レジストパターンを
マスクに、前記ＰＳＧ膜を所定膜厚残るまで異方性エッ
チまたは等方性エッチしてＰＳＧ膜に溝を形成し、さら
に前記溝の開口より広い開口を有する第２レジストパタ
ーンをマスクに、前記溝から前記下層電極層が露出する
まで等方性エッチを行って、前記ＰＳＧ膜の開口端に前
記ステップ面を形成し、その上から前記上層電極層とな
る膜を被せ、その後、前記リフトオフにより、前記第２
レジストパターン上の前記上層電極層を除去し、前記Ｐ
ＳＧ膜の開口により露出した前記下層電極層および前記
ステップ面に前記上層電極層を残すことを特徴とする請
求項１０記載の半導体装置の製造方法。 - 【請求項１４】前記下層電極層がアルミニウム系金属膜
により形成され、前記上層電極層がアルミニウムに対す
る耐腐蝕性金属膜により形成されることを特徴とする請
求項９乃至請求項１３のうち１つに記載の半導体装置の
製造方法。 - 【請求項１５】前記上層電極層がＴｉＮｉＡｇ膜により
形成されることを特徴とする請求項１４記載の半導体装
置の製造方法。 - 【請求項１６】前記ボンディングパッド電極上に導電ペ
ーストを介して高導電率金属板が接続されることを特徴
とする請求項１４または請求項１５記載の半導体装置の
製造方法。 - 【請求項１７】前記導電ペーストがＡｇペーストであ
り、前記高導電率金属板が銅板であることを特徴とする
請求項１６記載の半導体装置の製造方法。 - 【請求項１８】前記ボンディングパッド電極がパワーＭ
ＯＳＦＥＴのソースパッド電極として形成されることを
特徴とする請求項１６または請求項１７記載の半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394040A JP3512078B2 (ja) | 2000-12-26 | 2000-12-26 | 半導体装置の製造方法 |
| US10/024,103 US6844254B2 (en) | 2000-12-26 | 2001-12-17 | Semiconductor device having bonding pad electrode of multi-layer structure |
| DE10164585A DE10164585A1 (de) | 2000-12-26 | 2001-12-23 | Halbleitereinrichtung mit Anschlussstreifenelektrode einer Mehrlagenstruktur |
| TW090132476A TW507346B (en) | 2000-12-26 | 2001-12-25 | Semiconductor device having bonding pad electrode of multi-layer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394040A JP3512078B2 (ja) | 2000-12-26 | 2000-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198534A true JP2002198534A (ja) | 2002-07-12 |
| JP3512078B2 JP3512078B2 (ja) | 2004-03-29 |
Family
ID=18859730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394040A Expired - Fee Related JP3512078B2 (ja) | 2000-12-26 | 2000-12-26 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6844254B2 (ja) |
| JP (1) | JP3512078B2 (ja) |
| DE (1) | DE10164585A1 (ja) |
| TW (1) | TW507346B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547976B2 (en) | 2004-04-30 | 2009-06-16 | Nec Electronics Corporation | Electrode pad arrangement with open side for waste removal |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049341A (ja) | 2004-07-30 | 2006-02-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100675275B1 (ko) * | 2004-12-16 | 2007-01-26 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 패드 배치방법 |
| US11244914B2 (en) * | 2020-05-05 | 2022-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bond pad with enhanced reliability |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775643A (en) * | 1987-06-01 | 1988-10-04 | Motorola Inc. | Mesa zener diode and method of manufacture thereof |
| US6396127B1 (en) * | 1998-09-25 | 2002-05-28 | International Rectifier Corporation | Semiconductor package |
| US6040626A (en) | 1998-09-25 | 2000-03-21 | International Rectifier Corp. | Semiconductor package |
| US6696309B2 (en) * | 1998-09-25 | 2004-02-24 | Hideo Yamanaka | Methods for making electrooptical device and driving substrate therefor |
| KR100280288B1 (ko) * | 1999-02-04 | 2001-01-15 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| US6376910B1 (en) * | 1999-06-23 | 2002-04-23 | International Rectifier Corporation | Solder-on back metal for semiconductor die |
| US6492226B1 (en) * | 2001-06-15 | 2002-12-10 | Silicon Integrated Systems Corp. | Method for forming a metal capacitor in a damascene process |
-
2000
- 2000-12-26 JP JP2000394040A patent/JP3512078B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-17 US US10/024,103 patent/US6844254B2/en not_active Expired - Lifetime
- 2001-12-23 DE DE10164585A patent/DE10164585A1/de not_active Withdrawn
- 2001-12-25 TW TW090132476A patent/TW507346B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547976B2 (en) | 2004-04-30 | 2009-06-16 | Nec Electronics Corporation | Electrode pad arrangement with open side for waste removal |
| US8089165B2 (en) | 2004-04-30 | 2012-01-03 | Renesas Electronics Corporation | Device comprising electrode pad |
Also Published As
| Publication number | Publication date |
|---|---|
| TW507346B (en) | 2002-10-21 |
| US20020094670A1 (en) | 2002-07-18 |
| US6844254B2 (en) | 2005-01-18 |
| JP3512078B2 (ja) | 2004-03-29 |
| DE10164585A1 (de) | 2002-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031230 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140116 Year of fee payment: 10 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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