JP2002190530A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2002190530A JP2002190530A JP2000389254A JP2000389254A JP2002190530A JP 2002190530 A JP2002190530 A JP 2002190530A JP 2000389254 A JP2000389254 A JP 2000389254A JP 2000389254 A JP2000389254 A JP 2000389254A JP 2002190530 A JP2002190530 A JP 2002190530A
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Abstract
(57)【要約】
【課題】 縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタの両方において、エピタキシャル成長層を適切な
厚みに制御する。 【解決手段】 Ｐ型基板３上の縦型ＰＮＰトランジスタ
１ｂに対応する領域をエッチングして堀り込み部２０を
設け、縦型ＰＮＰトランジスタ１ｂのＮ＋型埋め込み拡
散層１２を縦型ＮＰＮトランジスタ１ａのＮ＋型埋め込
み拡散層４より深い位置に形成する。
ジスタの両方において、エピタキシャル成長層を適切な
厚みに制御する。 【解決手段】 Ｐ型基板３上の縦型ＰＮＰトランジスタ
１ｂに対応する領域をエッチングして堀り込み部２０を
設け、縦型ＰＮＰトランジスタ１ｂのＮ＋型埋め込み拡
散層１２を縦型ＮＰＮトランジスタ１ａのＮ＋型埋め込
み拡散層４より深い位置に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に縦型ＮＰＮトランジス
タと縦型ＰＮＰトランジスタが共存する半導体装置及び
その製造方法に関する。
導体装置の製造方法に関し、特に縦型ＮＰＮトランジス
タと縦型ＰＮＰトランジスタが共存する半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】縦型ＮＰＮトランジスタと縦型ＰＮＰト
ランジスタをアイソレーションで分離し、共存させた半
導体装置が知られている。このような半導体装置の断面
を図３に示す。図３に示す半導体装置３１は、Ｐ＋型ア
イソレーション層３２により分離された縦型ＮＰＮトラ
ンジスタ３１ａと縦型ＰＮＰトランジスタ３１ｂとを備
えている。
ランジスタをアイソレーションで分離し、共存させた半
導体装置が知られている。このような半導体装置の断面
を図３に示す。図３に示す半導体装置３１は、Ｐ＋型ア
イソレーション層３２により分離された縦型ＮＰＮトラ
ンジスタ３１ａと縦型ＰＮＰトランジスタ３１ｂとを備
えている。
【０００３】縦型ＮＰＮトランジスタ３１ａは、Ｐ型基
板３３上に埋め込み拡散により形成されたＮ＋型埋め込
み拡散層３４と、Ｎ＋型埋め込み拡散層３４上にエピタ
キシャル成長により形成されたＮ型エピタキシャル成長
層３５と、Ｎ型エピタキシャル成長層３５上に形成され
たＮ＋型コレクタ層３６及びＰ型ベース層３７と、Ｐ型
ベース層３７上に形成されたＮ＋型エミッタ層３８と、
これらＮ＋型コレクタ層３６、Ｐ型ベース層３７、Ｎ＋
型エミッタ層３８に電気的に接続されたコレクタ電極３
９、ベース電極４０、エミッタ電極４１等を備える。
板３３上に埋め込み拡散により形成されたＮ＋型埋め込
み拡散層３４と、Ｎ＋型埋め込み拡散層３４上にエピタ
キシャル成長により形成されたＮ型エピタキシャル成長
層３５と、Ｎ型エピタキシャル成長層３５上に形成され
たＮ＋型コレクタ層３６及びＰ型ベース層３７と、Ｐ型
ベース層３７上に形成されたＮ＋型エミッタ層３８と、
これらＮ＋型コレクタ層３６、Ｐ型ベース層３７、Ｎ＋
型エミッタ層３８に電気的に接続されたコレクタ電極３
９、ベース電極４０、エミッタ電極４１等を備える。
【０００４】一方、縦型ＰＮＰトランジスタ３１ｂは、
Ｐ型基板３３上に埋め込み拡散により形成されたＮ＋型
埋め込み拡散層４２と、Ｎ＋型埋め込み拡散層４２上に
形成されたＰ＋型埋め込み拡散層４３と、Ｐ＋型埋め込
み拡散層４３上にエピタキシャル成長により形成された
Ｎ型エピタキシャル成長層３５と、Ｎ型エピタキシャル
成長層３５に埋め込み形成されたＰ＋型コレクタ層４４
と、Ｎ型エピタキシャル成長層３５に形成されたＮ＋型
ベース層４５及びＰ型エミッタ層４６と、これらＰ＋型
コレクタ層４４、Ｎ＋型ベース層４５、Ｐ型エミッタ層
４６に電気的に接続されたコレクタ電極４７、ベース電
極４８、エミッタ電極４９等を備える。
Ｐ型基板３３上に埋め込み拡散により形成されたＮ＋型
埋め込み拡散層４２と、Ｎ＋型埋め込み拡散層４２上に
形成されたＰ＋型埋め込み拡散層４３と、Ｐ＋型埋め込
み拡散層４３上にエピタキシャル成長により形成された
Ｎ型エピタキシャル成長層３５と、Ｎ型エピタキシャル
成長層３５に埋め込み形成されたＰ＋型コレクタ層４４
と、Ｎ型エピタキシャル成長層３５に形成されたＮ＋型
ベース層４５及びＰ型エミッタ層４６と、これらＰ＋型
コレクタ層４４、Ｎ＋型ベース層４５、Ｐ型エミッタ層
４６に電気的に接続されたコレクタ電極４７、ベース電
極４８、エミッタ電極４９等を備える。
【０００５】
【発明が解決しようとする課題】図３に示すトランジス
タ装置３１において、縦型ＰＮＰトランジスタ３１ｂの
Ｐ＋型埋め込み拡散層４３は、ボロンをドーパントとし
て使用している。このＰ＋型埋め込み層４３は、湧き上
がり速度が速いため、素子領域を確保するためには、こ
の湧き上がりを考慮した、厚いエピタキシャル成長層３
５を必要とする。一方、縦型ＮＰＮトランジスタ３１ａ
は、湧き上がり速度の遅い埋め込み拡散層しか必要とし
ないため、薄いエピタキシャル成長層が適している。し
かしながら、エピタキシャル成長処理では、エピタキシ
ャル成長層３５の厚みは均一になる。したがって、図３
に示す縦型ＰＮＰトランジスタ３１ｂにおけるエピタキ
シャル成長層３５の厚みＴ１１を適切な厚みとすると、
ＮＰＮトランジスタ３１ａにおけるエピタキシャル成長
層３５の厚みＴ１２が厚くなりすぎるという問題があっ
た。
タ装置３１において、縦型ＰＮＰトランジスタ３１ｂの
Ｐ＋型埋め込み拡散層４３は、ボロンをドーパントとし
て使用している。このＰ＋型埋め込み層４３は、湧き上
がり速度が速いため、素子領域を確保するためには、こ
の湧き上がりを考慮した、厚いエピタキシャル成長層３
５を必要とする。一方、縦型ＮＰＮトランジスタ３１ａ
は、湧き上がり速度の遅い埋め込み拡散層しか必要とし
ないため、薄いエピタキシャル成長層が適している。し
かしながら、エピタキシャル成長処理では、エピタキシ
ャル成長層３５の厚みは均一になる。したがって、図３
に示す縦型ＰＮＰトランジスタ３１ｂにおけるエピタキ
シャル成長層３５の厚みＴ１１を適切な厚みとすると、
ＮＰＮトランジスタ３１ａにおけるエピタキシャル成長
層３５の厚みＴ１２が厚くなりすぎるという問題があっ
た。
【０００６】このように、縦型ＮＰＮトランジスタと縦
型ＰＮＰトランジスタを共存させた半導体装置では、素
子の特性の制御が困難であった。
型ＰＮＰトランジスタを共存させた半導体装置では、素
子の特性の制御が困難であった。
【０００７】本発明は、上述のような課題に鑑みてなさ
れたものであり、縦型ＮＰＮトランジスタと縦型ＰＮＰ
トランジスタの両方において、エピタキシャル成長層を
適切な厚みに制御し、これにより素子特性の合わせ込み
における妥協項目を減ずることができる半導体装置及び
半導体装置の製造方法を提供することを目的とする。
れたものであり、縦型ＮＰＮトランジスタと縦型ＰＮＰ
トランジスタの両方において、エピタキシャル成長層を
適切な厚みに制御し、これにより素子特性の合わせ込み
における妥協項目を減ずることができる半導体装置及び
半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係る半導体装置は、Ｐ型基板と、上記Ｐ
型基板に埋め込み形成されたＮ＋型埋め込み拡散層と、
上記Ｎ＋型埋め込み拡散層上にエピタキシャル成長によ
り形成されたＮ型エピタキシャル成長層と、上記Ｎ型エ
ピタキシャル成長層上に形成されたＮ＋型コレクタ層及
びＰ型ベース層と、上記Ｐ型ベース層上に形成されたＮ
＋型エミッタ層とを備える縦型ＮＰＮトランジスタと、
Ｐ＋型アイソレーションを介して、上記縦型ＮＰＮトラ
ンジスタから分離され、上記Ｐ型基板に埋め込み形成さ
れたＮ＋型埋め込み拡散層と、上記Ｎ＋型埋め込み層に
埋め込み形成されたＰ＋型埋め込み拡散層と、上記Ｐ＋
型埋め込み拡散層上にエピタキシャル成長により形成さ
れたＮ型エピタキシャル成長層と、上記Ｎ型エピタキシ
ャル成長層上に形成されたＰ＋型コレクタ層、Ｎ＋型ベ
ース層、及びＰ型エミッタ層を備える縦型ＰＮＰトラン
ジスタとを備え、上記縦型ＰＮＰトランジスタのＮ＋型
埋め込み拡散層は、上記Ｐ型基板をエッチングすること
により、上記縦型ＮＰＮトランジスタのＮ＋型埋め込み
拡散層より深い位置に形成されていることを特徴とす
る。
めに、本発明に係る半導体装置は、Ｐ型基板と、上記Ｐ
型基板に埋め込み形成されたＮ＋型埋め込み拡散層と、
上記Ｎ＋型埋め込み拡散層上にエピタキシャル成長によ
り形成されたＮ型エピタキシャル成長層と、上記Ｎ型エ
ピタキシャル成長層上に形成されたＮ＋型コレクタ層及
びＰ型ベース層と、上記Ｐ型ベース層上に形成されたＮ
＋型エミッタ層とを備える縦型ＮＰＮトランジスタと、
Ｐ＋型アイソレーションを介して、上記縦型ＮＰＮトラ
ンジスタから分離され、上記Ｐ型基板に埋め込み形成さ
れたＮ＋型埋め込み拡散層と、上記Ｎ＋型埋め込み層に
埋め込み形成されたＰ＋型埋め込み拡散層と、上記Ｐ＋
型埋め込み拡散層上にエピタキシャル成長により形成さ
れたＮ型エピタキシャル成長層と、上記Ｎ型エピタキシ
ャル成長層上に形成されたＰ＋型コレクタ層、Ｎ＋型ベ
ース層、及びＰ型エミッタ層を備える縦型ＰＮＰトラン
ジスタとを備え、上記縦型ＰＮＰトランジスタのＮ＋型
埋め込み拡散層は、上記Ｐ型基板をエッチングすること
により、上記縦型ＮＰＮトランジスタのＮ＋型埋め込み
拡散層より深い位置に形成されていることを特徴とす
る。
【０００９】また、本発明に係る半導体装置の製造方法
は、Ｐ型基板の一部をエッチングして、掘り込み部を形
成する工程と、上記Ｐ型基板の掘り込み部及びエッチン
グされていない部分にそれぞれＮ＋型埋め込み拡散層を
形成する工程と、上記掘り込み部に形成されたＮ＋型埋
め込み拡散層上にＰ＋型埋め込み拡散層を形成する工程
と、上記Ｐ型基板に対するエピタキシャル成長により、
Ｎ型エピタキシャル成長層を形成する工程と、上記掘り
込み部によるＮ型エピタキシャル成長層の段差部を解消
する平坦化工程と、上記エッチングされていない部分に
形成されたＮ＋型埋め込み拡散層上方に縦型ＮＰＮトラ
ンジスタを形成する工程と、上記掘り込み部上方に縦型
ＰＮＰトランジスタを形成する工程とを有する。
は、Ｐ型基板の一部をエッチングして、掘り込み部を形
成する工程と、上記Ｐ型基板の掘り込み部及びエッチン
グされていない部分にそれぞれＮ＋型埋め込み拡散層を
形成する工程と、上記掘り込み部に形成されたＮ＋型埋
め込み拡散層上にＰ＋型埋め込み拡散層を形成する工程
と、上記Ｐ型基板に対するエピタキシャル成長により、
Ｎ型エピタキシャル成長層を形成する工程と、上記掘り
込み部によるＮ型エピタキシャル成長層の段差部を解消
する平坦化工程と、上記エッチングされていない部分に
形成されたＮ＋型埋め込み拡散層上方に縦型ＮＰＮトラ
ンジスタを形成する工程と、上記掘り込み部上方に縦型
ＰＮＰトランジスタを形成する工程とを有する。
【００１０】本発明に係る半導体装置及び半導体装置の
製造方法によれば、縦型ＮＰＮトランジスタと縦型ＰＮ
Ｐトランジスタの両素子において、適切な厚みを有する
エピタキシャル成長層が実現される。
製造方法によれば、縦型ＮＰＮトランジスタと縦型ＰＮ
Ｐトランジスタの両素子において、適切な厚みを有する
エピタキシャル成長層が実現される。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体装置及
び半導体装置の製造方法について、図面を参照して詳細
に説明する。
び半導体装置の製造方法について、図面を参照して詳細
に説明する。
【００１２】図１は、本発明の実施の形態として示す半
導体装置１の断面図である。半導体装置１は、Ｐ＋型ア
イソレーション層２により分離された縦型ＮＰＮトラン
ジスタ１ａと縦型ＰＮＰトランジスタ１ｂとを備えてい
る。
導体装置１の断面図である。半導体装置１は、Ｐ＋型ア
イソレーション層２により分離された縦型ＮＰＮトラン
ジスタ１ａと縦型ＰＮＰトランジスタ１ｂとを備えてい
る。
【００１３】縦型ＮＰＮトランジスタ１ａは、Ｐ型基板
３上に埋め込み拡散により形成されたＮ＋型埋め込み拡
散層４と、Ｎ＋型埋め込み拡散層４上にエピタキシャル
成長により形成されたＮ型エピタキシャル成長層５と、
Ｎ型エピタキシャル成長層５上に形成されたＮ＋型コレ
クタ層６及びＰ型ベース層７と、Ｐ型ベース層７上に形
成されたＮ＋型エミッタ層８と、これらＮ＋型コレクタ
層６、Ｐ型ベース層７、Ｎ＋型エミッタ層８に電気的に
接続されたコレクタ電極９、ベース電極１０、エミッタ
電極１１等を備える。
３上に埋め込み拡散により形成されたＮ＋型埋め込み拡
散層４と、Ｎ＋型埋め込み拡散層４上にエピタキシャル
成長により形成されたＮ型エピタキシャル成長層５と、
Ｎ型エピタキシャル成長層５上に形成されたＮ＋型コレ
クタ層６及びＰ型ベース層７と、Ｐ型ベース層７上に形
成されたＮ＋型エミッタ層８と、これらＮ＋型コレクタ
層６、Ｐ型ベース層７、Ｎ＋型エミッタ層８に電気的に
接続されたコレクタ電極９、ベース電極１０、エミッタ
電極１１等を備える。
【００１４】一方、縦型ＰＮＰトランジスタ１ｂは、Ｐ
型基板３上に埋め込み拡散により形成されたＮ＋型埋め
込み拡散層１２と、Ｎ＋型埋め込み拡散層１２上に形成
されたＰ＋型埋め込み拡散層１３と、Ｐ＋型埋め込み拡
散層１３上にエピタキシャル成長により形成されたＮ型
エピタキシャル成長層５と、Ｎ型エピタキシャル成長層
５に埋め込み形成されたＰ＋型コレクタ層１４と、Ｎ型
エピタキシャル成長層５に形成されたＮ＋型ベース層１
５及びＰ型エミッタ層１６と、これらＰ＋型コレクタ層
１４、Ｎ＋型ベース層１５、Ｐ型エミッタ層１６に電気
的に接続されたコレクタ電極１７、ベース電極１８、エ
ミッタ電極１９等を備える。
型基板３上に埋め込み拡散により形成されたＮ＋型埋め
込み拡散層１２と、Ｎ＋型埋め込み拡散層１２上に形成
されたＰ＋型埋め込み拡散層１３と、Ｐ＋型埋め込み拡
散層１３上にエピタキシャル成長により形成されたＮ型
エピタキシャル成長層５と、Ｎ型エピタキシャル成長層
５に埋め込み形成されたＰ＋型コレクタ層１４と、Ｎ型
エピタキシャル成長層５に形成されたＮ＋型ベース層１
５及びＰ型エミッタ層１６と、これらＰ＋型コレクタ層
１４、Ｎ＋型ベース層１５、Ｐ型エミッタ層１６に電気
的に接続されたコレクタ電極１７、ベース電極１８、エ
ミッタ電極１９等を備える。
【００１５】ここで、縦型ＰＮＰトランジスタ１ｂのＮ
＋型埋め込み拡散層１２は、Ｐ型基板３をエッチングす
ることにより形成された堀り込み部２０に形成されてお
り、したがって、縦型ＮＰＮトランジスタ１ａのＮ＋型
埋め込み拡散層４より深い位置に形成されている。
＋型埋め込み拡散層１２は、Ｐ型基板３をエッチングす
ることにより形成された堀り込み部２０に形成されてお
り、したがって、縦型ＮＰＮトランジスタ１ａのＮ＋型
埋め込み拡散層４より深い位置に形成されている。
【００１６】このように、縦型ＰＮＰトランジスタ１ｂ
に堀り込み部２０を設けて、縦型ＰＮＰトランジスタ１
ｂ側のＮ＋埋め込み拡散層１２を縦型ＮＰＮトランジス
タ１ａ側のＮ＋埋め込み拡散層４より深い位置に形成す
ることにより、この半導体装置１では、縦型ＰＮＰトラ
ンジスタ１ｂ側のエピタキシャル成長層５の厚みＴ１及
び縦型ＮＰＮトランジスタ１ａ側のエピタキシャル成長
層５の厚みＴ２の両方が最適な値とされている。
に堀り込み部２０を設けて、縦型ＰＮＰトランジスタ１
ｂ側のＮ＋埋め込み拡散層１２を縦型ＮＰＮトランジス
タ１ａ側のＮ＋埋め込み拡散層４より深い位置に形成す
ることにより、この半導体装置１では、縦型ＰＮＰトラ
ンジスタ１ｂ側のエピタキシャル成長層５の厚みＴ１及
び縦型ＮＰＮトランジスタ１ａ側のエピタキシャル成長
層５の厚みＴ２の両方が最適な値とされている。
【００１７】この半導体装置１の製造工程について、図
２を用いて詳細に説明する。
２を用いて詳細に説明する。
【００１８】まず、図２（ａ）に示すように、Ｐ型シリ
コンウェハであるＰ型基板３上にフォトレジストによる
マスク２１を設け、エッチングによりＰ型基板３の一部
を堀り込んで、堀り込み部２０を形成する。
コンウェハであるＰ型基板３上にフォトレジストによる
マスク２１を設け、エッチングによりＰ型基板３の一部
を堀り込んで、堀り込み部２０を形成する。
【００１９】次に、図２（ｂ）に示すように、Ｐ型基板
３表面に酸化膜２２を形成し、フォトエッチング処理の
後、堀り込み部２０及び堀り込み部２０以外の所定の領
域にＮ＋型不純物を拡散させて、Ｎ＋型埋め込み拡散層
４、１２を形成する。
３表面に酸化膜２２を形成し、フォトエッチング処理の
後、堀り込み部２０及び堀り込み部２０以外の所定の領
域にＮ＋型不純物を拡散させて、Ｎ＋型埋め込み拡散層
４、１２を形成する。
【００２０】次に、図２（ｃ）に示すように再度、酸化
膜２２上に酸化膜を形成し、フォトエッチング処理の
後、所定の領域にＰ＋型不純物を埋め込み、さらに図２
（ｄ）に示すように、酸化膜２２を除去した後に、エピ
タキシャル成長処理を行い、エピタキシャル成長層５を
形成する。その際、上述したＰ＋型不純物が拡散し、Ｐ
＋埋め込み拡散層１３を形成する。
膜２２上に酸化膜を形成し、フォトエッチング処理の
後、所定の領域にＰ＋型不純物を埋め込み、さらに図２
（ｄ）に示すように、酸化膜２２を除去した後に、エピ
タキシャル成長処理を行い、エピタキシャル成長層５を
形成する。その際、上述したＰ＋型不純物が拡散し、Ｐ
＋埋め込み拡散層１３を形成する。
【００２１】次に、図２（ｅ）に示すように、化学的研
磨又は機械的研磨、あるいはこれらを組み合わせた処理
を行ってエピタキシャル成長層５の表面を研磨し、これ
によりエピタキシャル成長層５の表面を平坦化する。
磨又は機械的研磨、あるいはこれらを組み合わせた処理
を行ってエピタキシャル成長層５の表面を研磨し、これ
によりエピタキシャル成長層５の表面を平坦化する。
【００２２】次に、図２（ｆ）に示すように、平坦化さ
れたエピタキシャル成長層５上に再び酸化膜２３を形成
し、フォトエッチング処理の後、所定の領域にＰ＋型不
純物を拡散させる。この後、従来と同様のプロセスによ
り、図１に示すような縦型ＮＰＮトランジスタ１ａと縦
型ＰＮＰトランジスタ１ｂを備える半導体装置１が完成
する。
れたエピタキシャル成長層５上に再び酸化膜２３を形成
し、フォトエッチング処理の後、所定の領域にＰ＋型不
純物を拡散させる。この後、従来と同様のプロセスによ
り、図１に示すような縦型ＮＰＮトランジスタ１ａと縦
型ＰＮＰトランジスタ１ｂを備える半導体装置１が完成
する。
【００２３】以上のような工程を経て製造された半導体
装置１においては、上述の通り、縦型ＰＮＰトランジス
タ１ｂ側のＮ＋埋め込み拡散層１２が縦型ＮＰＮトラン
ジスタ１ａ側のＮ＋埋め込み拡散層４より堀り込み部２
０の深さに応じた深い位置に形成される。したがって、
この堀り込み部２０の深さを適切に制御することによ
り、縦型ＰＮＰトランジスタ側のエピタキシャル成長層
５の厚みを自在に制御することが可能となる。
装置１においては、上述の通り、縦型ＰＮＰトランジス
タ１ｂ側のＮ＋埋め込み拡散層１２が縦型ＮＰＮトラン
ジスタ１ａ側のＮ＋埋め込み拡散層４より堀り込み部２
０の深さに応じた深い位置に形成される。したがって、
この堀り込み部２０の深さを適切に制御することによ
り、縦型ＰＮＰトランジスタ側のエピタキシャル成長層
５の厚みを自在に制御することが可能となる。
【００２４】すなわち、この半導体装置１によれば、堀
り込み部２０を所定の深さで形成した後、適切なエピタ
キシャル成長処理及び研磨処理を行うことにより、縦型
ＮＰＮトランジスタ１ａ及び縦型ＰＮＰトランジスタ１
ｂのいずれにおいても、所望の適切な厚みを有するエピ
タキシャル成長層５を実現することができる。このよう
に、素子毎に最適な厚みのエピタキシャル成長層５を実
現することにより、従来のような素子特性の合わせ込み
における妥協項目を減ずることができる。
り込み部２０を所定の深さで形成した後、適切なエピタ
キシャル成長処理及び研磨処理を行うことにより、縦型
ＮＰＮトランジスタ１ａ及び縦型ＰＮＰトランジスタ１
ｂのいずれにおいても、所望の適切な厚みを有するエピ
タキシャル成長層５を実現することができる。このよう
に、素子毎に最適な厚みのエピタキシャル成長層５を実
現することにより、従来のような素子特性の合わせ込み
における妥協項目を減ずることができる。
【００２５】なお、本発明は、上述の具体例に限定され
るものではない。上述の実施の形態においては、縦型Ｎ
ＰＮトランジスタ及び縦型ＰＮＰトランジスタをそれぞ
れ１つ備える半導体装置について説明したが、基板上に
さらに多くのトランジスタ素子又はその他の素子を設け
てもよい。かかる半導体装置も本発明の範囲内にある。
るものではない。上述の実施の形態においては、縦型Ｎ
ＰＮトランジスタ及び縦型ＰＮＰトランジスタをそれぞ
れ１つ備える半導体装置について説明したが、基板上に
さらに多くのトランジスタ素子又はその他の素子を設け
てもよい。かかる半導体装置も本発明の範囲内にある。
【００２６】
【発明の効果】以上のように、本発明に係る半導体装置
は、少なくとも縦型ＮＰＮトランジスタと縦型ＰＮＰト
ランジスタとを備え、縦型ＰＮＰトランジスタのＮ＋型
埋め込み拡散層は、基板をエッチングすることにより、
縦型ＮＰＮトランジスタのＮ＋型埋め込み拡散層より深
い位置に形成されているので、このエッチングの深さを
制御することにより、縦型ＮＰＮトランジスタ及び縦型
ＰＮＰトランジスタにおけるエピタキシャル成長層をそ
れぞれ適切な厚みで形成することができる。
は、少なくとも縦型ＮＰＮトランジスタと縦型ＰＮＰト
ランジスタとを備え、縦型ＰＮＰトランジスタのＮ＋型
埋め込み拡散層は、基板をエッチングすることにより、
縦型ＮＰＮトランジスタのＮ＋型埋め込み拡散層より深
い位置に形成されているので、このエッチングの深さを
制御することにより、縦型ＮＰＮトランジスタ及び縦型
ＰＮＰトランジスタにおけるエピタキシャル成長層をそ
れぞれ適切な厚みで形成することができる。
【００２７】また、本発明に係る半導体装置の製造方法
は、基板の一部をエッチングして、掘り込み部を形成
し、基板上の掘り込み部及びエッチングされていない部
分にそれぞれＮ＋型埋め込み拡散層を形成し、エピタキ
シャル成長により、Ｎ型エピタキシャル成長層を形成
し、研磨処理による平坦化を行い、エッチングされてい
ない部分に形成されたＮ＋型埋め込み拡散層上方に縦型
ＮＰＮトランジスタを形成し、掘り込み部上方に縦型Ｐ
ＮＰトランジスタを形成するので、この堀り込み部の深
さを制御することにより、縦型ＮＰＮトランジスタ及び
縦型ＰＮＰトランジスタにおけるエピタキシャル成長層
をそれぞれ適切な厚みで形成することができる。
は、基板の一部をエッチングして、掘り込み部を形成
し、基板上の掘り込み部及びエッチングされていない部
分にそれぞれＮ＋型埋め込み拡散層を形成し、エピタキ
シャル成長により、Ｎ型エピタキシャル成長層を形成
し、研磨処理による平坦化を行い、エッチングされてい
ない部分に形成されたＮ＋型埋め込み拡散層上方に縦型
ＮＰＮトランジスタを形成し、掘り込み部上方に縦型Ｐ
ＮＰトランジスタを形成するので、この堀り込み部の深
さを制御することにより、縦型ＮＰＮトランジスタ及び
縦型ＰＮＰトランジスタにおけるエピタキシャル成長層
をそれぞれ適切な厚みで形成することができる。
【図１】本発明を適用した半導体装置の断面図である。
【図２】本発明を適用した半導体装置の製造工程を説明
する図である。
する図である。
【図３】従来の半導体装置の断面図である。
１ 半導体装置 ２ Ｐ＋型アイソレーション層 ３ Ｐ型基板 ４ Ｎ＋型埋め込み拡散層 ５ エピタキシャル成長層 ６ Ｎ＋型コレクタ層 ７ Ｐ型ベース層 ８ Ｎ＋型エミッタ層 ９ コレクタ電極 １０ ベース電極 １１ エミッタ電極 １２ Ｎ＋型埋め込み拡散層 １３ Ｐ＋型埋め込み拡散層 １４ Ｐ＋型コレクタ層 １５ Ｎ＋型ベース層 １６ Ｐ型エミッタ層 １７ コレクタ電極 １８ ベース電極 １９ エミッタ電極 ２０ 堀り込み部
Claims (2)
- 【請求項１】 Ｐ型基板と、上記Ｐ型基板に埋め込み形
成されたＮ＋型埋め込み拡散層と、上記Ｎ＋型埋め込み
拡散層上にエピタキシャル成長により形成されたＮ型エ
ピタキシャル成長層と、上記Ｎ型エピタキシャル成長層
上に形成されたＮ＋型コレクタ層及びＰ型ベース層と、
上記Ｐ型ベース層上に形成されたＮ＋型エミッタ層とを
備える縦型ＮＰＮトランジスタと、 Ｐ＋型アイソレーションを介して、上記縦型ＮＰＮトラ
ンジスタから分離され、上記Ｐ型基板に埋め込み形成さ
れたＮ＋型埋め込み拡散層と、上記Ｎ＋型埋め込み拡散
層に埋め込み形成されたＰ＋型埋め込み拡散層と、上記
Ｐ＋型埋め込み拡散層上にエピタキシャル成長により形
成されたＮ型エピタキシャル成長層と、上記Ｎ型エピタ
キシャル成長層上に形成されたＰ＋型コレクタ層、Ｎ＋
型ベース層、及びＰ型エミッタ層を備える縦型ＰＮＰト
ランジスタとを備え、 上記縦型ＰＮＰトランジスタのＮ＋型埋め込み層は、上
記Ｐ型基板をエッチングすることにより、上記縦型ＮＰ
ＮトランジスタのＮ＋型埋め込み層より深い位置に形成
されていることを特徴とする半導体装置。 - 【請求項２】 Ｐ型基板の一部をエッチングして、掘り
込み部を形成する工程と、 上記Ｐ型基板の掘り込み部及びエッチングされていない
部分にそれぞれＮ＋型埋め込み拡散層を形成する工程
と、 上記掘り込み部に形成されたＮ＋型埋め込み拡散層上に
Ｐ＋型埋め込み拡散層を形成する工程と、 上記Ｐ型基板に対するエピタキシャル成長により、Ｎ型
エピタキシャル成長層を形成する工程と、 上記掘り込み部によるＮ型エピタキシャル成長層の段差
部を解消する平坦化工程と、 上記エッチングされていない部分に形成されたＮ＋型埋
め込み拡散層上方に縦型ＮＰＮトランジスタを形成する
工程と、 上記掘り込み部上方に縦型ＰＮＰトランジスタを形成す
る工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000389254A JP2002190530A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000389254A JP2002190530A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190530A true JP2002190530A (ja) | 2002-07-05 |
Family
ID=18855842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000389254A Pending JP2002190530A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002190530A (ja) |
-
2000
- 2000-12-21 JP JP2000389254A patent/JP2002190530A/ja active Pending
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