JP2002185296A - 外部条件入力回路 - Google Patents
外部条件入力回路Info
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- JP2002185296A JP2002185296A JP2000375630A JP2000375630A JP2002185296A JP 2002185296 A JP2002185296 A JP 2002185296A JP 2000375630 A JP2000375630 A JP 2000375630A JP 2000375630 A JP2000375630 A JP 2000375630A JP 2002185296 A JP2002185296 A JP 2002185296A
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Abstract
(57)【要約】
【課題】メカニカルなリレーに代えて半導体素子を使用
することによって、回路の実装面積の小型化と信頼性を
向上する。 【解決手段】外部条件の入力端子１、２には、ツェナー
ダイオード７を介してＦＥＴ型半導体リレー５の入力側
が接続され、その出力側から入力データが直接読み込ま
れる。
することによって、回路の実装面積の小型化と信頼性を
向上する。 【解決手段】外部条件の入力端子１、２には、ツェナー
ダイオード７を介してＦＥＴ型半導体リレー５の入力側
が接続され、その出力側から入力データが直接読み込ま
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタルリレ
ー等の外部条件入力回路に関する。
ー等の外部条件入力回路に関する。
【０００２】
【従来の技術】ディジタルリレー等の入力側に設けられ
る外部条件入力回路は、従来、外部条件入力信号（オン
またはオフ）をミニチュアリレーで受け、この接点出力
によってフォトカプラを駆動してＴＴＬ論理信号を形成
するようにしている。
る外部条件入力回路は、従来、外部条件入力信号（オン
またはオフ）をミニチュアリレーで受け、この接点出力
によってフォトカプラを駆動してＴＴＬ論理信号を形成
するようにしている。
【０００３】図１は、ディジタルリレーの外部条件入力
回路を示している。入力端子１、２には、一般にＤＣ１
１０Ｖの＋側（Ｐ１１０）、−側（Ｎ１１０）が接続さ
れ、この入力端子１、２がミニチュアリレー３の駆動コ
イルに接続されている。リレー３の接点回路はフォトカ
プラ４の入力側の発光ダイオードに接続され、該フォト
カプラ４のトランジスタ出力をディジタルリレー本体部
に入力する構成にしている。
回路を示している。入力端子１、２には、一般にＤＣ１
１０Ｖの＋側（Ｐ１１０）、−側（Ｎ１１０）が接続さ
れ、この入力端子１、２がミニチュアリレー３の駆動コ
イルに接続されている。リレー３の接点回路はフォトカ
プラ４の入力側の発光ダイオードに接続され、該フォト
カプラ４のトランジスタ出力をディジタルリレー本体部
に入力する構成にしている。
【０００４】上記の回路において、ミニチュアリレー３
のコイルには１１０Ｖの高電圧が印加され、フォトカプ
ラ４のフォトダイオードには２４Ｖが印加され、フォト
カプラ４のトランジスタによってＴＴＬレベルである５
Ｖに落とされる。
のコイルには１１０Ｖの高電圧が印加され、フォトカプ
ラ４のフォトダイオードには２４Ｖが印加され、フォト
カプラ４のトランジスタによってＴＴＬレベルである５
Ｖに落とされる。
【０００５】このように、従来のディジタルリレー等に
設けられている外部条件入力回路は、ミニチュアリレー
３およびフォトカプラ４を使用することによって、１１
０Ｖの強電から５Ｖの弱電への電圧変換と、要求される
絶縁性能を確保していた。
設けられている外部条件入力回路は、ミニチュアリレー
３およびフォトカプラ４を使用することによって、１１
０Ｖの強電から５Ｖの弱電への電圧変換と、要求される
絶縁性能を確保していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の回路では、ミニチュアリレー３の接点間において
必要な耐圧性能を得るようにしているために、強電回路
部分が装置内でかなりの面積を占めることになり、特
に、入力端子の数が多数になる時には、１枚のプリント
基板の全面積に対するリレーおよびその周辺回路の専有
面積の比率が高くなり、全体が大型化するのを避けるこ
とができず、小型化を阻害する原因となっていた。
従来の回路では、ミニチュアリレー３の接点間において
必要な耐圧性能を得るようにしているために、強電回路
部分が装置内でかなりの面積を占めることになり、特
に、入力端子の数が多数になる時には、１枚のプリント
基板の全面積に対するリレーおよびその周辺回路の専有
面積の比率が高くなり、全体が大型化するのを避けるこ
とができず、小型化を阻害する原因となっていた。
【０００７】また、ミニチュアリレー３は機能上、機械
式可動部を備えているために、信頼性も十分なものでは
ない不都合があった。
式可動部を備えているために、信頼性も十分なものでは
ない不都合があった。
【０００８】この発明は以上に鑑みてなされたもので、
メカニカルなリレーに代えて半導体素子を使用すること
によって、回路の実装面積の小型化と信頼性を向上する
ことを目的とする。
メカニカルなリレーに代えて半導体素子を使用すること
によって、回路の実装面積の小型化と信頼性を向上する
ことを目的とする。
【０００９】
【課題を解決するための手段】この発明は、上記の課題
を解決するために次のように構成される。
を解決するために次のように構成される。
【００１０】（１）入力側に発光ダイオード、 出力側
に受光ＦＥＴが設けられたＦＥＴ型半導体リレーを外部
条件入力端子と出力端子間に接続したことを特徴とす
る。
に受光ＦＥＴが設けられたＦＥＴ型半導体リレーを外部
条件入力端子と出力端子間に接続したことを特徴とす
る。
【００１１】この発明では、従来のミニチュアリレー３
およびフォトカプラ４に代えて、ＦＥＴ型半導体リレー
を設けたものである。このＦＥＴ型半導体リレーは、入
力側に発光ダイオード、出力側に受光ＦＥＴが設けられ
た半導体装置であって、受光ＦＥＴは、発光ダイオード
の駆動に応じてオンまたはオフを出力する。出力側素子
である受光ＦＥＴは、フォトカプラのトランジスタと異
なって、電圧制御型素子であるために、ノーマルクロー
ズ出力端子およびノーマルオープン出力端子を容易に設
定することが可能である。すなわち、エンハンスメント
型ＦＥＴおよびディスプレッション型ＦＥＴのどちらを
使用するかでノーマルクローズ出力端子またはノーマル
オープン出力端子を簡単に設定することができる。な
お、従来のようなフォトカプラを使用する回路構成で
は、電流制御型の素子であるトランジスタを出力素子と
して使用しているためにノーマルクローズ端子とノーマ
ルオープン端子を簡易な回路で構成することができな
い。
およびフォトカプラ４に代えて、ＦＥＴ型半導体リレー
を設けたものである。このＦＥＴ型半導体リレーは、入
力側に発光ダイオード、出力側に受光ＦＥＴが設けられ
た半導体装置であって、受光ＦＥＴは、発光ダイオード
の駆動に応じてオンまたはオフを出力する。出力側素子
である受光ＦＥＴは、フォトカプラのトランジスタと異
なって、電圧制御型素子であるために、ノーマルクロー
ズ出力端子およびノーマルオープン出力端子を容易に設
定することが可能である。すなわち、エンハンスメント
型ＦＥＴおよびディスプレッション型ＦＥＴのどちらを
使用するかでノーマルクローズ出力端子またはノーマル
オープン出力端子を簡単に設定することができる。な
お、従来のようなフォトカプラを使用する回路構成で
は、電流制御型の素子であるトランジスタを出力素子と
して使用しているためにノーマルクローズ端子とノーマ
ルオープン端子を簡易な回路で構成することができな
い。
【００１２】（２）ＦＥＴ型半導体リレーは、前記受光
ＦＥＴを２組備え、各受光ＦＥＴは入力がオフとオンの
ときでそれぞれ出力レベルが反対である。
ＦＥＴを２組備え、各受光ＦＥＴは入力がオフとオンの
ときでそれぞれ出力レベルが反対である。
【００１３】この発明では、具体的にはエンハンスメン
ト型ＦＥＴとディスプレッション型ＦＥＴとをそれぞれ
設けることによって、その出力をノーマルクローズ端子
とノーマルオープン端子とするものである。このような
構成にすることで、素子自体の破壊や不良化に伴う誤動
作及びそれ以降の読込み回路の不具合を検出することが
でき、いわゆる常時監視が可能になる。
ト型ＦＥＴとディスプレッション型ＦＥＴとをそれぞれ
設けることによって、その出力をノーマルクローズ端子
とノーマルオープン端子とするものである。このような
構成にすることで、素子自体の破壊や不良化に伴う誤動
作及びそれ以降の読込み回路の不具合を検出することが
でき、いわゆる常時監視が可能になる。
【００１４】（３）前記発光ダイオードと前記外部条件
入力端子間に電圧降下素子が接続されている。
入力端子間に電圧降下素子が接続されている。
【００１５】図１に示すように、入力側にＤＣ１１０Ｖ
程度の高電圧が印加される場合には、この電圧をＦＥＴ
型半導体リレーの入力特性に応じて適当に降圧すること
が好ましい。そこで、ツェナーダイオードや抵抗等から
なる電圧降下素子を入力側に接続する。
程度の高電圧が印加される場合には、この電圧をＦＥＴ
型半導体リレーの入力特性に応じて適当に降圧すること
が好ましい。そこで、ツェナーダイオードや抵抗等から
なる電圧降下素子を入力側に接続する。
【００１６】
【発明の実施の形態】図２は、この発明の実施形態であ
るディジタルリレーの外部条件入力回路の回路図を示し
ている。
るディジタルリレーの外部条件入力回路の回路図を示し
ている。
【００１７】入力端子１、２間にはＤＣ１１０Ｖの＋側
（Ｐ１１０）と−側（Ｎ１１０）が接続され、Ｐ１１０
と入力端子１間には条件入力接点１０が接続されてい
る。また、入力端子１、２には、ＦＥＴ型半導体リレー
５の入力側が抵抗Ｒ６およびツェナーダイオード７を介
して接続されている。ＦＥＴ型半導体リレー５は、入力
側に発光ダイオード５ａ、出力側に受光ＦＥＴ５ｂがそ
れぞれ樹脂モールドされて一体型に形成された半導体素
子であって、従来のミニチュアリレー等と比較して全体
が極めて小型であって、且つ半導体素子であるために駆
動部も備えていない。受光ＦＥＴ５ｂは、従来のフォト
カプラ４の出力側と同様に、ＴＴＬレベルの出力を行
う。この実施形態では、受光ＦＥＴ５ｂとしてディスプ
レッション型ＦＥＴを並列的に接続したものを使用して
いる。このため、発光ダイオード５ａが発光していない
時には、この受光ＦＥＴ５ｂの出力端子が「１」となる
ノーマルクローズ出力端子（いわゆるｂコン）を構成す
る。
（Ｐ１１０）と−側（Ｎ１１０）が接続され、Ｐ１１０
と入力端子１間には条件入力接点１０が接続されてい
る。また、入力端子１、２には、ＦＥＴ型半導体リレー
５の入力側が抵抗Ｒ６およびツェナーダイオード７を介
して接続されている。ＦＥＴ型半導体リレー５は、入力
側に発光ダイオード５ａ、出力側に受光ＦＥＴ５ｂがそ
れぞれ樹脂モールドされて一体型に形成された半導体素
子であって、従来のミニチュアリレー等と比較して全体
が極めて小型であって、且つ半導体素子であるために駆
動部も備えていない。受光ＦＥＴ５ｂは、従来のフォト
カプラ４の出力側と同様に、ＴＴＬレベルの出力を行
う。この実施形態では、受光ＦＥＴ５ｂとしてディスプ
レッション型ＦＥＴを並列的に接続したものを使用して
いる。このため、発光ダイオード５ａが発光していない
時には、この受光ＦＥＴ５ｂの出力端子が「１」となる
ノーマルクローズ出力端子（いわゆるｂコン）を構成す
る。
【００１８】また、入力側の発光ダイオード５ａに接続
されるツェナーダイオード７は、この例で約５０Ｖのツ
ェナー電圧特性を持つものを使用している。これによ
り、約６０Ｖ以上の電圧が入力端子１に加わることによ
ってＦＥＴ型半導体リレー５の出力端子（ｂコン）が
「１」→「０」となる。なお、このＦＥＴ型半導体リレ
ー５は、５ｋＶ程度の十分な絶縁耐圧特性を持たせるこ
とが可能であり、たとえば、松下電工株式会社製の、Ｐ
ｈｏｔｏＭＯＳリレーシリーズを使用することができ
る。
されるツェナーダイオード７は、この例で約５０Ｖのツ
ェナー電圧特性を持つものを使用している。これによ
り、約６０Ｖ以上の電圧が入力端子１に加わることによ
ってＦＥＴ型半導体リレー５の出力端子（ｂコン）が
「１」→「０」となる。なお、このＦＥＴ型半導体リレ
ー５は、５ｋＶ程度の十分な絶縁耐圧特性を持たせるこ
とが可能であり、たとえば、松下電工株式会社製の、Ｐ
ｈｏｔｏＭＯＳリレーシリーズを使用することができ
る。
【００１９】このように、従来のメカニカルなミニチュ
アリレー３とフォトカプラ４に代えて、ＦＥＴ型半導体
リレー５を使用することにより、入力回路全体の占める
面積が非常に小さくなり、且つ、機械式可動部がなくな
るために信頼性を向上することができる。また、外部条
件入力信号をリレー３を介さずに直接読み込むことがで
きるために、読み込み時間の短縮を図ることができ、処
理速度の高速化に繋がる。
アリレー３とフォトカプラ４に代えて、ＦＥＴ型半導体
リレー５を使用することにより、入力回路全体の占める
面積が非常に小さくなり、且つ、機械式可動部がなくな
るために信頼性を向上することができる。また、外部条
件入力信号をリレー３を介さずに直接読み込むことがで
きるために、読み込み時間の短縮を図ることができ、処
理速度の高速化に繋がる。
【００２０】図３は、上記外部条件入力回路のツェナー
ダイオード７に代えて抵抗８を接続した例を示してい
る。このように、抵抗６と抵抗８とによって入力電圧を
分圧することによってもツェナーダイオード７と同様の
電圧降下を行わせることができる。
ダイオード７に代えて抵抗８を接続した例を示してい
る。このように、抵抗６と抵抗８とによって入力電圧を
分圧することによってもツェナーダイオード７と同様の
電圧降下を行わせることができる。
【００２１】ＤＣ１１０Ｖは、特定の変電所等において
は、図４に示すように、接地された中性点を設けて形成
されることがある。このような場合、図１に示すような
従来の回路構成では、入力端子１に誤って人間の手が触
れると５５Ｖ前後の電圧がリレー３の入力側に印加され
ることになるために、同電圧がリレー３の感動電圧を超
えてしまって誤動作してしまうことになる。ところが、
図２または図３に示す回路構成では、入力端子１に人間
の手が触れても、ツェナーダイオード７、または抵抗６
と８からなる分圧回路によってリレー５の発光ダイオー
ド５ａが駆動しない。このように、図４に示すような電
源装置を備えている場合においても、ツェナーダイオー
ド７や抵抗分圧回路によって、５５Ｖを充分超えた入力
電圧のときのみ駆動するようにしておくことで、外部条
件入力回路の誤動作を確実に防止することができる。
は、図４に示すように、接地された中性点を設けて形成
されることがある。このような場合、図１に示すような
従来の回路構成では、入力端子１に誤って人間の手が触
れると５５Ｖ前後の電圧がリレー３の入力側に印加され
ることになるために、同電圧がリレー３の感動電圧を超
えてしまって誤動作してしまうことになる。ところが、
図２または図３に示す回路構成では、入力端子１に人間
の手が触れても、ツェナーダイオード７、または抵抗６
と８からなる分圧回路によってリレー５の発光ダイオー
ド５ａが駆動しない。このように、図４に示すような電
源装置を備えている場合においても、ツェナーダイオー
ド７や抵抗分圧回路によって、５５Ｖを充分超えた入力
電圧のときのみ駆動するようにしておくことで、外部条
件入力回路の誤動作を確実に防止することができる。
【００２２】図５は、この発明の他の実施形態の外部条
件入力回路を示している。
件入力回路を示している。
【００２３】この入力回路では、ＦＥＴ型半導体リレー
５が、発光ダイオードおよび受光ＦＥＴを２組備えてい
る。すなわち、発光ダイオードは５ａと５ｃとが直列に
接続され、１つ目の受光ＦＥＴ５ｂは、ディスプレッシ
ョン型ＦＥＴで構成され、２つ目の受光ＦＥＴ５ｄはエ
ンハンスメント型の受光ＦＥＴで構成されている。ディ
スプレッション型ＦＥＴ５ｂは、図２に示す受光ＦＥＴ
５ｂと同様にノーマルクローズ出力端子（ｂコン）を構
成するが、もう１つの受光ＦＥＴ５ｄはエンハンスメン
ト型ＦＥＴであるために、発光ダイオード５ｃがオフの
時に出力がオープン状態となるノーマルオープン出力端
子（ａコン）を構成する。したがって、この入力回路の
論理表は図６に示すようになる。
５が、発光ダイオードおよび受光ＦＥＴを２組備えてい
る。すなわち、発光ダイオードは５ａと５ｃとが直列に
接続され、１つ目の受光ＦＥＴ５ｂは、ディスプレッシ
ョン型ＦＥＴで構成され、２つ目の受光ＦＥＴ５ｄはエ
ンハンスメント型の受光ＦＥＴで構成されている。ディ
スプレッション型ＦＥＴ５ｂは、図２に示す受光ＦＥＴ
５ｂと同様にノーマルクローズ出力端子（ｂコン）を構
成するが、もう１つの受光ＦＥＴ５ｄはエンハンスメン
ト型ＦＥＴであるために、発光ダイオード５ｃがオフの
時に出力がオープン状態となるノーマルオープン出力端
子（ａコン）を構成する。したがって、この入力回路の
論理表は図６に示すようになる。
【００２４】上記のように構成することによって、１つ
の入力条件に対して、出力が常に反転関係にあるから、
ＦＥＴ型半導体リレー５の異常の有無及びそれ以降の読
込み回路を監視することができる。すなわち、出力が反
転関係にあればその情報を真として扱うことができ、反
転関係になければリレー５の回路部分が異常であること
を判定することができる。このように、２つの出力を監
視することによって入力回路の常時監視が可能となる。
の入力条件に対して、出力が常に反転関係にあるから、
ＦＥＴ型半導体リレー５の異常の有無及びそれ以降の読
込み回路を監視することができる。すなわち、出力が反
転関係にあればその情報を真として扱うことができ、反
転関係になければリレー５の回路部分が異常であること
を判定することができる。このように、２つの出力を監
視することによって入力回路の常時監視が可能となる。
【００２５】
【発明の効果】この発明によれば、従来使用していた機
械式可動部を備えるミニチュアリレーおよびフォトカプ
ラを使用する必要がないために、回路の小型化を実現で
き、且つ機械式可動部を有していないために信頼性を向
上することができる。また、ノーマルクローズ出力端子
とノーマルオープン出力端子を簡単に設定できるため
に、入力回路の常時監視が可能となる。
械式可動部を備えるミニチュアリレーおよびフォトカプ
ラを使用する必要がないために、回路の小型化を実現で
き、且つ機械式可動部を有していないために信頼性を向
上することができる。また、ノーマルクローズ出力端子
とノーマルオープン出力端子を簡単に設定できるため
に、入力回路の常時監視が可能となる。
【図１】従来の外部条件入力回路の回路図
【図２】この発明の実施形態である外部条件入力回路の
回路図
回路図
【図３】この発明の他の実施形態の外部条件入力回路の
一部構成図
一部構成図
【図４】特定の変電所等におけるＤＣ１１０Ｖの生成方
法を示す図
法を示す図
【図５】この発明の他の実施形態の外部条件入力回路の
回路図
回路図
【図６】上記外部条件入力回路の論理表
【符号の説明】 ５−ＦＥＴ型半導体リレー
Claims (3)
- 【請求項１】 入力側に発光ダイオード、 出力側に受
光ＦＥＴが設けられたＦＥＴ型半導体リレーを外部条件
入力端子と出力端子間に接続したことを特徴とする、外
部条件入力回路。 - 【請求項２】 ＦＥＴ型半導体リレーは、前記受光ＦＥ
Ｔを２組備え、各受光ＦＥＴは入力がオフとオンのとき
でそれぞれ出力レベルが反対である、請求項１記載の外
部条件入力回路。 - 【請求項３】 前記発光ダイオードと前記外部条件入力
端子間に電圧降下素子が接続されている、請求項１また
は２記載の外部条件入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375630A JP2002185296A (ja) | 2000-12-11 | 2000-12-11 | 外部条件入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375630A JP2002185296A (ja) | 2000-12-11 | 2000-12-11 | 外部条件入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185296A true JP2002185296A (ja) | 2002-06-28 |
Family
ID=18844615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000375630A Pending JP2002185296A (ja) | 2000-12-11 | 2000-12-11 | 外部条件入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002185296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014075660A (ja) * | 2012-10-03 | 2014-04-24 | Mitsubishi Electric Corp | 外部条件入力回路 |
| JP2014183671A (ja) * | 2013-03-20 | 2014-09-29 | Denso Corp | 組電池の異常検出装置 |
-
2000
- 2000-12-11 JP JP2000375630A patent/JP2002185296A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014075660A (ja) * | 2012-10-03 | 2014-04-24 | Mitsubishi Electric Corp | 外部条件入力回路 |
| JP2014183671A (ja) * | 2013-03-20 | 2014-09-29 | Denso Corp | 組電池の異常検出装置 |
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|---|---|---|---|
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
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