JP2002175691A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002175691A JP2002175691A JP2000372464A JP2000372464A JP2002175691A JP 2002175691 A JP2002175691 A JP 2002175691A JP 2000372464 A JP2000372464 A JP 2000372464A JP 2000372464 A JP2000372464 A JP 2000372464A JP 2002175691 A JP2002175691 A JP 2002175691A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- circuit
- control signal
- row
- selection control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【課題】 オートリフレッシュに伴うデータ転送レート
低下を抑制する。 【解決手段】 例えばデータ読み出し要求時には、／行
選択制御信号が行選択制御回路４５０のセットリセット
回路４５１に入力されて、Ｈレベルのヒドンリフレッシ
ュ制御信号が出力されて、内部行選択制御信号がＨレベ
ルになる。その結果、所定のワード線が選択され、メモ
リセルのデータがセンスアンプで増幅され始めて、リフ
レッシュ動作が開始される。その後、センスアンプ起動
終了信号ＳＥＮＤが遅延回路２- ４５６、３- ４５７を
経てセンス動作の終了後に前記回路４５１に入力され
て、内部行選択制御信号がＬレベルになると共に、前記
起動終了信号ＳＥＮＤが３個の遅延回路２- ４５６〜４
- ４５８を経てセットリセット回路４５３に入力され
て、ＲＷ行選択制御信号がＨレベルになってデータの読
み出し動作が行われる。従って、オートリフレッシュを
行う必要が無くなる。
低下を抑制する。 【解決手段】 例えばデータ読み出し要求時には、／行
選択制御信号が行選択制御回路４５０のセットリセット
回路４５１に入力されて、Ｈレベルのヒドンリフレッシ
ュ制御信号が出力されて、内部行選択制御信号がＨレベ
ルになる。その結果、所定のワード線が選択され、メモ
リセルのデータがセンスアンプで増幅され始めて、リフ
レッシュ動作が開始される。その後、センスアンプ起動
終了信号ＳＥＮＤが遅延回路２- ４５６、３- ４５７を
経てセンス動作の終了後に前記回路４５１に入力され
て、内部行選択制御信号がＬレベルになると共に、前記
起動終了信号ＳＥＮＤが３個の遅延回路２- ４５６〜４
- ４５８を経てセットリセット回路４５３に入力され
て、ＲＷ行選択制御信号がＨレベルになってデータの読
み出し動作が行われる。従って、オートリフレッシュを
行う必要が無くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
ためにリフレッシュが必要なメモリセルを備えた半導体
装置に関するものである。
ためにリフレッシュが必要なメモリセルを備えた半導体
装置に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭはリフレッシュ動作を
行う必要がある。このＤＲＡＭでは、外部からの制御信
号を与えることにより、内部に設けたカウンタ等でリフ
レッシュアドレスを発生して、リフレッシュを行うリフ
レッシュ制御方法がある。このリフレッシュ制御方法は
オートリフレッシュと呼ばれる。このオートリフレッシ
ュサイクルを実行している間は、通常の読み出し又は書
き込みサイクルは実行できない。
行う必要がある。このＤＲＡＭでは、外部からの制御信
号を与えることにより、内部に設けたカウンタ等でリフ
レッシュアドレスを発生して、リフレッシュを行うリフ
レッシュ制御方法がある。このリフレッシュ制御方法は
オートリフレッシュと呼ばれる。このオートリフレッシ
ュサイクルを実行している間は、通常の読み出し又は書
き込みサイクルは実行できない。
【０００３】また、クロックに同期して動作するＤＲＡ
Ｍとして、例えば特開２０００−１６３９６６号公報に
記載されたものがある。このようなＤＲＡＭでは、クロ
ックの第１のエッジに基づいてロウ（行）系の回路が動
作し、そのクロックの第２のエッジに基づいてコラム
（列）系の回路が動作する。
Ｍとして、例えば特開２０００−１６３９６６号公報に
記載されたものがある。このようなＤＲＡＭでは、クロ
ックの第１のエッジに基づいてロウ（行）系の回路が動
作し、そのクロックの第２のエッジに基づいてコラム
（列）系の回路が動作する。
【０００４】図１４は、オートリフレッシュ機能を有し
且つクロックに同期して動作するＤＲＡＭの一例を示
す。同図において、ＣＬＫはクロック、ＮＲＡＵＴはオ
ートリフレッシュ制御信号、ＮＲＡＳは行制御信号、Ｎ
ＣＡＳは列制御信号である。このＤＲＡＭの動作の概略
を図１５のタイミング図を参照して説明する。クロック
の左から２番目の立上りエッジに同期してオートリフレ
ッシュ制御信号ＮＲＡＵＴがアクティブ（Ｌレベル）に
なると、これに基づいてオートリフレッシュサイクルが
実行される。この例では、オートリフレッシュサイクル
の実行に２クロックを要するものとする。左から４番目
のクロック立上りエッジに至ると、オートリフレッシュ
サイクルが終了するので、次に、例えば読み出しサイク
ルを実行することができる。この例では、左から４番目
のクロック立上りエッジで制御信号ＮＲＡＳをアクティ
ブ（Ｌレベル）、５番目の立上りエッジで制御信号ＮＣ
ＡＳをアクディブ（Ｌレベル）にすることにより、２ク
ロックで読み出しサイクルが完了する。同図では、クロ
ックの６番目の立上りエッジでは、次のオートリフレッ
シュサイクルを実行することが可能となる。
且つクロックに同期して動作するＤＲＡＭの一例を示
す。同図において、ＣＬＫはクロック、ＮＲＡＵＴはオ
ートリフレッシュ制御信号、ＮＲＡＳは行制御信号、Ｎ
ＣＡＳは列制御信号である。このＤＲＡＭの動作の概略
を図１５のタイミング図を参照して説明する。クロック
の左から２番目の立上りエッジに同期してオートリフレ
ッシュ制御信号ＮＲＡＵＴがアクティブ（Ｌレベル）に
なると、これに基づいてオートリフレッシュサイクルが
実行される。この例では、オートリフレッシュサイクル
の実行に２クロックを要するものとする。左から４番目
のクロック立上りエッジに至ると、オートリフレッシュ
サイクルが終了するので、次に、例えば読み出しサイク
ルを実行することができる。この例では、左から４番目
のクロック立上りエッジで制御信号ＮＲＡＳをアクティ
ブ（Ｌレベル）、５番目の立上りエッジで制御信号ＮＣ
ＡＳをアクディブ（Ｌレベル）にすることにより、２ク
ロックで読み出しサイクルが完了する。同図では、クロ
ックの６番目の立上りエッジでは、次のオートリフレッ
シュサイクルを実行することが可能となる。
【０００５】
【発明が解決しようとする課題】既述のように、従来の
ＤＲＡＭでは、リフレッシュ動作と、通常の読み出し／
書き込み動作とが別個の動作サイクルとしで行われるた
め、所定リフレッシュ周期毎に読み出し／書き込み動作
を止めて、リフレッシュ動作のためのサイクルを挿入し
なければならない。そのためにＤＲＡＭのデータ転送レ
ートが低下するという問題がある。特に、所定リフレッ
シュ周期が短い場合には、頻繁にリフレッシュ動作のサ
イクルを挿入しなければならず、データ転送レートが大
きく低下する。
ＤＲＡＭでは、リフレッシュ動作と、通常の読み出し／
書き込み動作とが別個の動作サイクルとしで行われるた
め、所定リフレッシュ周期毎に読み出し／書き込み動作
を止めて、リフレッシュ動作のためのサイクルを挿入し
なければならない。そのためにＤＲＡＭのデータ転送レ
ートが低下するという問題がある。特に、所定リフレッ
シュ周期が短い場合には、頻繁にリフレッシュ動作のサ
イクルを挿入しなければならず、データ転送レートが大
きく低下する。
【０００６】本発明の目的は、リフレッシュ動作が必要
なＤＲＡＭなどの半導体装置において、そのリフレッシ
ュ動作に起因するデータ転送レートの低下を抑制、防止
して、従来よりも高いデータ転送レートを持つ半導体装
置を提供することにある。
なＤＲＡＭなどの半導体装置において、そのリフレッシ
ュ動作に起因するデータ転送レートの低下を抑制、防止
して、従来よりも高いデータ転送レートを持つ半導体装
置を提供することにある。
【０００７】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明では、データの読み出し又は書き込みが要
求された際には、その読み出し又は書き込みサイクル内
で１回のリフレッシュを自動的に行ったり、データの読
み出し又は書き込みが要求されない場合に１クロック内
で１回のオートリフレッシュ動作を完結し得る構成を採
用することとする。
めに、本発明では、データの読み出し又は書き込みが要
求された際には、その読み出し又は書き込みサイクル内
で１回のリフレッシュを自動的に行ったり、データの読
み出し又は書き込みが要求されない場合に１クロック内
で１回のオートリフレッシュ動作を完結し得る構成を採
用することとする。
【０００８】即ち、請求項１記載の発明の半導体装置
は、データを記憶するためにリフレッシュが必要な多数
のメモリセル、及び前記メモリセルから読み出されたデ
ータを増幅する多数のセンスアンプを有する半導体装置
において、データの読み出し又は書き込みが要求された
場合に、そのデータの読み出し又は書き込み用制御信号
を受けてリフレッシュ制御信号を生成するリフレッシュ
制御信号生成回路を備えて、１回の読み出し又は書き込
みの動作サイクルの時間内に１回のリフレッシュ動作を
行うことを特徴とする。
は、データを記憶するためにリフレッシュが必要な多数
のメモリセル、及び前記メモリセルから読み出されたデ
ータを増幅する多数のセンスアンプを有する半導体装置
において、データの読み出し又は書き込みが要求された
場合に、そのデータの読み出し又は書き込み用制御信号
を受けてリフレッシュ制御信号を生成するリフレッシュ
制御信号生成回路を備えて、１回の読み出し又は書き込
みの動作サイクルの時間内に１回のリフレッシュ動作を
行うことを特徴とする。
【０００９】請求項２記載の発明は、前記請求項１記載
の半導体装置において、前記リフレッシュ制御信号生成
回路は、前記リフレッシュ制御信号に基づいて、データ
の読み出し又は書き込みの前に、前記センスアンプの動
作を開始させてリフレッシュ動作を行わせることを特徴
とする。
の半導体装置において、前記リフレッシュ制御信号生成
回路は、前記リフレッシュ制御信号に基づいて、データ
の読み出し又は書き込みの前に、前記センスアンプの動
作を開始させてリフレッシュ動作を行わせることを特徴
とする。
【００１０】請求項３記載の発明は、前記請求項２記載
の半導体装置において、前記リフレッシュ用制御信号生
成回路は、データの読み出し又は書き込み用制御信号と
して行選択制御信号を受けて、前記リフレッシュ用制御
信号としてリフレッシュ用の行選択制御信号を活性化す
ることを特徴とする。
の半導体装置において、前記リフレッシュ用制御信号生
成回路は、データの読み出し又は書き込み用制御信号と
して行選択制御信号を受けて、前記リフレッシュ用制御
信号としてリフレッシュ用の行選択制御信号を活性化す
ることを特徴とする。
【００１１】請求項４記載の発明は、前記請求項２記載
の半導体装置において、前記センスアンプによるデータ
の増幅動作に応じたセンス状態信号を生成するセンス状
態信号生成回路と、前記リフレッシュ制御信号生成回路
によるリフレッシュ動作の開始後、前記センス状態信号
生成回路のセンス状態信号に基づいて、前記リフレッシ
ュ制御信号生成回路のリフレッシュ制御信号を非活性化
すると共に、前記センスアンプの動作の終了後にデータ
の読み出し又は書き込み用制御信号として通常動作用行
選択制御信号を生成して前記センスアンプの動作を再び
開始させる行選択制御回路とを備えたことを特徴とす
る。
の半導体装置において、前記センスアンプによるデータ
の増幅動作に応じたセンス状態信号を生成するセンス状
態信号生成回路と、前記リフレッシュ制御信号生成回路
によるリフレッシュ動作の開始後、前記センス状態信号
生成回路のセンス状態信号に基づいて、前記リフレッシ
ュ制御信号生成回路のリフレッシュ制御信号を非活性化
すると共に、前記センスアンプの動作の終了後にデータ
の読み出し又は書き込み用制御信号として通常動作用行
選択制御信号を生成して前記センスアンプの動作を再び
開始させる行選択制御回路とを備えたことを特徴とす
る。
【００１２】請求項５記載の発明は、前記請求項４記載
の半導体装置において、前記センス状態信号生成回路
は、前記センス状態信号として、前記センスアンプの起
動の終了を示すセンス起動終了信号を生成することを特
徴とする。
の半導体装置において、前記センス状態信号生成回路
は、前記センス状態信号として、前記センスアンプの起
動の終了を示すセンス起動終了信号を生成することを特
徴とする。
【００１３】請求項６記載の発明は、前記請求項４記載
の半導体装置において、前記行選択制御回路は、前記セ
ンス状態信号生成回路のセンス起動終了信号を前記セン
スアンプの起動から増幅動作の終了までに要する時間以
上遅らせたセンス終了信号を生成し、このセンス終了信
号に基づいて、前記リフレッシュ制御信号を非活性化す
ると共に前記通常動作用行選択制御信号を活性化するこ
とを特徴とする。
の半導体装置において、前記行選択制御回路は、前記セ
ンス状態信号生成回路のセンス起動終了信号を前記セン
スアンプの起動から増幅動作の終了までに要する時間以
上遅らせたセンス終了信号を生成し、このセンス終了信
号に基づいて、前記リフレッシュ制御信号を非活性化す
ると共に前記通常動作用行選択制御信号を活性化するこ
とを特徴とする。
【００１４】請求項７記載の発明は、前記請求項４記載
の半導体装置において、前記行選択制御回路は、リフレ
ッシュカウンタと、読み出し又は書き込みデータの行ア
ドレスをラッチする行アドレスラッチと、アドレス選択
回路と、前記センス状態信号生成回路のセンス起動終了
信号に基づいて、前記センスアンプの動作終了後に前記
アドレス選択回路で前記行アドレスラッチ側を選択させ
る選択制御回路とを備えたことを特徴とする。
の半導体装置において、前記行選択制御回路は、リフレ
ッシュカウンタと、読み出し又は書き込みデータの行ア
ドレスをラッチする行アドレスラッチと、アドレス選択
回路と、前記センス状態信号生成回路のセンス起動終了
信号に基づいて、前記センスアンプの動作終了後に前記
アドレス選択回路で前記行アドレスラッチ側を選択させ
る選択制御回路とを備えたことを特徴とする。
【００１５】請求項８記載の発明は、前記請求項７記載
の半導体装置において、前記選択制御回路により前記ア
ドレス選択回路が前記行アドレスラッチ側を選択した直
後に、リフレッシュカウント信号を生成して前記リフレ
ッシュカウンタを更新するリフレッシュアドレス更新器
を備えたことを特徴とする。
の半導体装置において、前記選択制御回路により前記ア
ドレス選択回路が前記行アドレスラッチ側を選択した直
後に、リフレッシュカウント信号を生成して前記リフレ
ッシュカウンタを更新するリフレッシュアドレス更新器
を備えたことを特徴とする。
【００１６】請求項９記載の発明は、前記請求項４記載
の半導体装置において、列選択制御信号を出力して、前
記行選択制御回路に基づいてセンスアンプで増幅された
データを読み出し又は書き込む列選択制御回路と、前記
列選択制御回路によるデータの読み出し又は書き込動作
の終了後に、前記行選択制御回路の通常動作用行選択制
御信号を非活性化して前記センスアンプの動作を終了さ
せるリセット回路とを備えたことを特徴とする。
の半導体装置において、列選択制御信号を出力して、前
記行選択制御回路に基づいてセンスアンプで増幅された
データを読み出し又は書き込む列選択制御回路と、前記
列選択制御回路によるデータの読み出し又は書き込動作
の終了後に、前記行選択制御回路の通常動作用行選択制
御信号を非活性化して前記センスアンプの動作を終了さ
せるリセット回路とを備えたことを特徴とする。
【００１７】請求項１０記載の発明は、前記請求項４記
載の半導体装置において、データの読み出し又は書き込
みが要求されない場合に、オートリフレッシュ制御信号
を受けて内部オートリフレッシュ制御信号を生成する内
部オートリフレッシュ制御信号生成回路を備えて、リフ
レッシュ動作を、１回の読み出し又は書き込みの動作サ
イクルの時間内に行う１回のリフレッシュ動作と、前記
読み出し又は書き込み動作がない場合のオートリフレッ
シュ動作とにより行うことを特徴とする。
載の半導体装置において、データの読み出し又は書き込
みが要求されない場合に、オートリフレッシュ制御信号
を受けて内部オートリフレッシュ制御信号を生成する内
部オートリフレッシュ制御信号生成回路を備えて、リフ
レッシュ動作を、１回の読み出し又は書き込みの動作サ
イクルの時間内に行う１回のリフレッシュ動作と、前記
読み出し又は書き込み動作がない場合のオートリフレッ
シュ動作とにより行うことを特徴とする。
【００１８】請求項１１記載の発明は、前記請求項１０
記載の半導体装置において、前記オートリフレッシュ制
御信号は前記リフレッシュ制御信号生成回路に入力さ
れ、このリフレッシュ制御信号生成回路により、前記内
部オートリフレッシュ制御信号生成回路を共用して前記
内部オートリフレッシュ制御信号が生成されることを特
徴とする。
記載の半導体装置において、前記オートリフレッシュ制
御信号は前記リフレッシュ制御信号生成回路に入力さ
れ、このリフレッシュ制御信号生成回路により、前記内
部オートリフレッシュ制御信号生成回路を共用して前記
内部オートリフレッシュ制御信号が生成されることを特
徴とする。
【００１９】請求項１２記載の発明は、前記請求項１０
記載の半導体装置において、前記内部オートリフレッシ
ュ制御信号の発生時に、前記行選択制御回路による通常
動作用行選択制御信号の生成を停止させるリセット回路
を備えたことを特徴としている。
記載の半導体装置において、前記内部オートリフレッシ
ュ制御信号の発生時に、前記行選択制御回路による通常
動作用行選択制御信号の生成を停止させるリセット回路
を備えたことを特徴としている。
【００２０】請求項１３記載の発明は、前記請求項１１
記載の半導体装置において、リフレッシュカウンタと、
読み出し又は書き込みデータの行アドレスをラッチする
行アドレスラッチと、アドレス選択回路と、前記センス
状態信号生成回路のセンス起動終了信号に基づいて、前
記センスアンプの動作終了後に前記アドレス選択回路で
前記行アドレスラッチ側を選択させる選択制御回路と、
前記選択制御回路により前記アドレス選択回路が前記行
アドレスラッチ側を選択した直後に、リフレッシュカウ
ント信号を生成して前記リフレッシュカウンタを更新す
るリフレッシュアドレス更新器とを備え、前記リフレッ
シュカウンタ、アドレスラッチ、アドレス選択回路、選
択制御回路及びリフレッシュアドレス更新器は、１回の
読み出し又は書き込みの動作サイクルの時間内に行うリ
フレッシュ動作と、前記読み出し又は書き込み動作がな
い場合のオートリフレッシュ動作とで共用されることを
特徴とする。
記載の半導体装置において、リフレッシュカウンタと、
読み出し又は書き込みデータの行アドレスをラッチする
行アドレスラッチと、アドレス選択回路と、前記センス
状態信号生成回路のセンス起動終了信号に基づいて、前
記センスアンプの動作終了後に前記アドレス選択回路で
前記行アドレスラッチ側を選択させる選択制御回路と、
前記選択制御回路により前記アドレス選択回路が前記行
アドレスラッチ側を選択した直後に、リフレッシュカウ
ント信号を生成して前記リフレッシュカウンタを更新す
るリフレッシュアドレス更新器とを備え、前記リフレッ
シュカウンタ、アドレスラッチ、アドレス選択回路、選
択制御回路及びリフレッシュアドレス更新器は、１回の
読み出し又は書き込みの動作サイクルの時間内に行うリ
フレッシュ動作と、前記読み出し又は書き込み動作がな
い場合のオートリフレッシュ動作とで共用されることを
特徴とする。
【００２１】請求項１４記載の発明は、前記請求項９記
載の半導体装置において、欠陥メモリセルが接続された
ワード線を予備ワード線に置換して救済し、不良行アド
レスを記憶するヒューズ回路と、前記ヒューズ回路の不
良行アドレスを、前記列選択制御回路に基づくデータの
読み出し又は書き込み終了毎に設定し直すヒューズリセ
ット回路とを備えたことを特徴とする。
載の半導体装置において、欠陥メモリセルが接続された
ワード線を予備ワード線に置換して救済し、不良行アド
レスを記憶するヒューズ回路と、前記ヒューズ回路の不
良行アドレスを、前記列選択制御回路に基づくデータの
読み出し又は書き込み終了毎に設定し直すヒューズリセ
ット回路とを備えたことを特徴とする。
【００２２】請求項１５記載の発明は、前記請求項９記
載の半導体装置において、前記列選択制御回路からの列
選択制御信号が所定クロックのエッジで活性化されてい
ない時、前記行選択制御回路の前記通常動作用行選択制
御信号を前記所定クロックのエッジから所定時間経過後
にリセットするリセット回路を備えたことを特徴とす
る。
載の半導体装置において、前記列選択制御回路からの列
選択制御信号が所定クロックのエッジで活性化されてい
ない時、前記行選択制御回路の前記通常動作用行選択制
御信号を前記所定クロックのエッジから所定時間経過後
にリセットするリセット回路を備えたことを特徴とす
る。
【００２３】請求項１６記載の発明は、前記請求項３記
載の半導体装置において、前記リフレッシュ用制御信号
生成回路は、データの読み出し又は書き込み用制御信号
としての行選択制御信号をクロックの立上り又は立下り
エッジ毎に続けて受けた場合には、前記リフレッシュ用
制御信号としてのリフレッシュ用の行選択制御信号を活
性化しないことを特徴とする。
載の半導体装置において、前記リフレッシュ用制御信号
生成回路は、データの読み出し又は書き込み用制御信号
としての行選択制御信号をクロックの立上り又は立下り
エッジ毎に続けて受けた場合には、前記リフレッシュ用
制御信号としてのリフレッシュ用の行選択制御信号を活
性化しないことを特徴とする。
【００２４】請求項１７記載の発明の半導体装置は、デ
ータを記憶するためにリフレッシュが必要な多数のメモ
リセル、及び前記メモリセルから読み出されたデータを
増幅する多数のセンスアンプを有する半導体装置におい
て、データの読み出し又は書き込みが要求されない場合
に、オートリフレッシュ制御信号を受けて内部オートリ
フレッシュ制御信号を生成する内部オートリフレッシュ
制御信号生成回路と、前記センスアンプによるデータの
増幅動作に応じたセンス状態信号を生成するセンス状態
信号生成回路と、前記内部オートリフレッシュ制御信号
生成回路によるオートリフレッシュ動作の開始後、前記
センス状態信号生成回路のセンス状態信号に基づいて、
前記内部オートリフレッシュ制御信号生成回路のリフレ
ッシュ制御信号を非活性化する行選択制御回路とを備え
て、１回のオートリフレッシュ動作を１クロック内で行
うことを特徴とする。
ータを記憶するためにリフレッシュが必要な多数のメモ
リセル、及び前記メモリセルから読み出されたデータを
増幅する多数のセンスアンプを有する半導体装置におい
て、データの読み出し又は書き込みが要求されない場合
に、オートリフレッシュ制御信号を受けて内部オートリ
フレッシュ制御信号を生成する内部オートリフレッシュ
制御信号生成回路と、前記センスアンプによるデータの
増幅動作に応じたセンス状態信号を生成するセンス状態
信号生成回路と、前記内部オートリフレッシュ制御信号
生成回路によるオートリフレッシュ動作の開始後、前記
センス状態信号生成回路のセンス状態信号に基づいて、
前記内部オートリフレッシュ制御信号生成回路のリフレ
ッシュ制御信号を非活性化する行選択制御回路とを備え
て、１回のオートリフレッシュ動作を１クロック内で行
うことを特徴とする。
【００２５】以上により、請求項１記載の発明では、デ
ータの読み出し又は書き込みが要求された場合には、リ
フレッシュ制御信号生成回路がリフレッシュ制御信号を
生成する。従って、データの読み出し又は書き込み動作
サイクル毎に、この動作サイクル内に前記リフレッシュ
制御信号に基づくリフレッシュ動作を１回行われる。よ
って、リフレッシュ周期毎にオートリフレッシュを行う
必要が無くなり、半導体装置のデータ転送レートが高く
なる。
ータの読み出し又は書き込みが要求された場合には、リ
フレッシュ制御信号生成回路がリフレッシュ制御信号を
生成する。従って、データの読み出し又は書き込み動作
サイクル毎に、この動作サイクル内に前記リフレッシュ
制御信号に基づくリフレッシュ動作を１回行われる。よ
って、リフレッシュ周期毎にオートリフレッシュを行う
必要が無くなり、半導体装置のデータ転送レートが高く
なる。
【００２６】請求項２ないし請求項９記載の発明では、
データの読み出し又は書き込みが要求された場合には、
先ずリフレッシュ動作が行われ、その終了後に続いてデ
ータの読み出し又は書き込みが行われる。その際、特に
請求項７記載の発明では、前者のリフレッシュ動作での
センス起動終了信号に基づいて、行アドレスラッチにラ
ッチした読み出し又は書き込むべきデータの行アドレス
（外部行アドレス）がアドレス選択回路で選択されるの
で、後者のデータの読み出し又は書き込みの開始時に
は、既に前記外部行アドレスのデコードは終了してい
て、その時間分、読み出し又は書き込みサイクルが短縮
される。また、請求項８記載の発明では、アドレス選択
回路が前記行アドレスラッチを選択した後は直ちにリフ
レッシュカウンタ側を選択するので、その次のデータ読
み出し又は書き込み要求時には、最初に行われるリフレ
ッシュ動作でのリフレッシュアドレスのデコードは終了
していて、その時間分、読み出し又は書き込みサイクル
が一層短縮される。更に、請求項９記載の発明では、読
み出し又は書き込み動作での列選択動作の終了後は、デ
ータの読み出し又は書き込み用制御信号が非活性化され
て、センスアンプの動作が終了し、ひいてはメモリセル
のデータが読み出されるビット線のプリチャージが行わ
れるので、１クロックで列制御とセンスアンプの動作停
止及びビット線のプリチャージを行うことができ、読み
出し又は書き込みのクロックサイクル数を少なくでき
る。
データの読み出し又は書き込みが要求された場合には、
先ずリフレッシュ動作が行われ、その終了後に続いてデ
ータの読み出し又は書き込みが行われる。その際、特に
請求項７記載の発明では、前者のリフレッシュ動作での
センス起動終了信号に基づいて、行アドレスラッチにラ
ッチした読み出し又は書き込むべきデータの行アドレス
（外部行アドレス）がアドレス選択回路で選択されるの
で、後者のデータの読み出し又は書き込みの開始時に
は、既に前記外部行アドレスのデコードは終了してい
て、その時間分、読み出し又は書き込みサイクルが短縮
される。また、請求項８記載の発明では、アドレス選択
回路が前記行アドレスラッチを選択した後は直ちにリフ
レッシュカウンタ側を選択するので、その次のデータ読
み出し又は書き込み要求時には、最初に行われるリフレ
ッシュ動作でのリフレッシュアドレスのデコードは終了
していて、その時間分、読み出し又は書き込みサイクル
が一層短縮される。更に、請求項９記載の発明では、読
み出し又は書き込み動作での列選択動作の終了後は、デ
ータの読み出し又は書き込み用制御信号が非活性化され
て、センスアンプの動作が終了し、ひいてはメモリセル
のデータが読み出されるビット線のプリチャージが行わ
れるので、１クロックで列制御とセンスアンプの動作停
止及びビット線のプリチャージを行うことができ、読み
出し又は書き込みのクロックサイクル数を少なくでき
る。
【００２７】更に、請求項１０ないし請求項１３記載の
発明では、データの読み出し又は書き込みが要求されな
い場合には、オートリフレッシュ制御信号に基づいてオ
ートリフレッシュが行われる。特に、請求項１１及び請
求項１３記載の発明では、オートリフレッシュ制御信号
生成回路や、リフレッシュカウンタなどが共用されるの
で、回路削減が可能であると共に、これら回路の実評価
が簡略化される。
発明では、データの読み出し又は書き込みが要求されな
い場合には、オートリフレッシュ制御信号に基づいてオ
ートリフレッシュが行われる。特に、請求項１１及び請
求項１３記載の発明では、オートリフレッシュ制御信号
生成回路や、リフレッシュカウンタなどが共用されるの
で、回路削減が可能であると共に、これら回路の実評価
が簡略化される。
【００２８】加えて、請求項１４記載の発明では、フュ
ーズ回路に記憶したプログラム値（不良アドレス）がノ
イズなどの影響で変化しても、読み出し又は書き込むサ
イクル毎に前記プログラム値を設定し直すので、誤救済
が防止される。
ーズ回路に記憶したプログラム値（不良アドレス）がノ
イズなどの影響で変化しても、読み出し又は書き込むサ
イクル毎に前記プログラム値を設定し直すので、誤救済
が防止される。
【００２９】また、請求項１５記載の発明では、ダミー
サイクル時、又は所定クロックのエッジで列選択制御信
号が誤って非活性化状態にある場合にも、行選択制御回
路のデータ読み出し又は書き込み用制御信号の活性化状
態を比較的長い期間確保できて、その長い時間分、セン
スアンプ動作を長く維持でき、半導体装置の誤動作を防
止できる。
サイクル時、又は所定クロックのエッジで列選択制御信
号が誤って非活性化状態にある場合にも、行選択制御回
路のデータ読み出し又は書き込み用制御信号の活性化状
態を比較的長い期間確保できて、その長い時間分、セン
スアンプ動作を長く維持でき、半導体装置の誤動作を防
止できる。
【００３０】更に、請求項１６記載の発明では、行選択
制御信号をクロック毎に連続して受けたページ動作モー
ド時には、リフレッシュ用の行選択制御信号は２回目の
クロック以降は活性化されないので、リフレッシュ動作
を行わずに直ちにデータの読み出し又は書き込みが行わ
れる。
制御信号をクロック毎に連続して受けたページ動作モー
ド時には、リフレッシュ用の行選択制御信号は２回目の
クロック以降は活性化されないので、リフレッシュ動作
を行わずに直ちにデータの読み出し又は書き込みが行わ
れる。
【００３１】加えて、請求項１７記載の発明では、セン
スアンプによるデータの増幅動作に応じたセンス状態信
号をセンス状態信号生成回路で生成するので、クロック
の立上りに基づいて内部オートリフレッシュ制御信号生
成回路が内部オートリフレッシュ制御信号を発生して内
部オートリフレッシュ動作が開始された後は、前記セン
ス状態信号に基づいてデータ増幅動作が終了した時点で
前記内部オートリフレッシュ制御信号の発生が停止され
る。従って、１クロック内でオートリフレッシュ動作を
完結することが可能である。
スアンプによるデータの増幅動作に応じたセンス状態信
号をセンス状態信号生成回路で生成するので、クロック
の立上りに基づいて内部オートリフレッシュ制御信号生
成回路が内部オートリフレッシュ制御信号を発生して内
部オートリフレッシュ動作が開始された後は、前記セン
ス状態信号に基づいてデータ増幅動作が終了した時点で
前記内部オートリフレッシュ制御信号の発生が停止され
る。従って、１クロック内でオートリフレッシュ動作を
完結することが可能である。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００３３】図１、図２及び図３は、本発明の実施の形
態である半導体装置としてのＤＲＡＭ９００の構成を示
す。図１はメモリセルブロック部の構成を示し、Ｂ０-
０、Ｂ０-１は一対のメモリブロックであり、全体では
８個のメモリブロックが備えられ、同図では第２〜第８
番目のメモリブロックＢ１-０〜Ｂ７-０は省略し、８番
目のメモリブロックＢ７-１が記載されている。これ等
のメモリブロックＢ０-０〜Ｂ７-１は同一構成である。
メモリブロックＢ０-０は、２個のメモリセルアレイＣ
０-０、Ｃ０-１と、この両メモリセルアレイに挟まれた
センスアンプブロックＡ０-０とを持つ。メモリブロッ
クＢ０-１も左側にメモリセルアレイＣ０-２を、中央に
センスアンプブロックＡ０-１を、右側にメモリセルア
レイＣ０-３を持つ。同様に、メモリブロックＢ７-１も
２個のメモリセルアレイＣ７-２、Ｃ７-３と、センスア
ンプブロックＡ７-１を持つ。
態である半導体装置としてのＤＲＡＭ９００の構成を示
す。図１はメモリセルブロック部の構成を示し、Ｂ０-
０、Ｂ０-１は一対のメモリブロックであり、全体では
８個のメモリブロックが備えられ、同図では第２〜第８
番目のメモリブロックＢ１-０〜Ｂ７-０は省略し、８番
目のメモリブロックＢ７-１が記載されている。これ等
のメモリブロックＢ０-０〜Ｂ７-１は同一構成である。
メモリブロックＢ０-０は、２個のメモリセルアレイＣ
０-０、Ｃ０-１と、この両メモリセルアレイに挟まれた
センスアンプブロックＡ０-０とを持つ。メモリブロッ
クＢ０-１も左側にメモリセルアレイＣ０-２を、中央に
センスアンプブロックＡ０-１を、右側にメモリセルア
レイＣ０-３を持つ。同様に、メモリブロックＢ７-１も
２個のメモリセルアレイＣ７-２、Ｃ７-３と、センスア
ンプブロックＡ７-１を持つ。
【００３４】図１のメモリブロックＢ０-０の内部構成
を例示して説明すると、メモリセルアレイＣ０-０、Ｃ
０-１は多数個のメモリセルＭＣを有し、これ等のセル
ＭＣのうち同一列のセルは一対のビット線ＢＬ、／ＢＬ
で接続されると共に、行方向に延びる複数本のワード線
及び冗長救済用の１行の予備ワード線（Ｓワード線）に
より選択される。また、センスアンプブロックＡ０-０
は、左右のメモリセルアレイＣ０-０、Ｃ０-１のメモリ
セルＭＣに記憶されたデータを差動増幅する１対のセン
スアンプ群Ｓ０-０、Ｓ０-１と、各一対のビット線Ｂ
Ｌ、／ＢＬを電源電圧の１／２値にプリチャージするプ
リチャージ回路群Ｃ０とを有する。
を例示して説明すると、メモリセルアレイＣ０-０、Ｃ
０-１は多数個のメモリセルＭＣを有し、これ等のセル
ＭＣのうち同一列のセルは一対のビット線ＢＬ、／ＢＬ
で接続されると共に、行方向に延びる複数本のワード線
及び冗長救済用の１行の予備ワード線（Ｓワード線）に
より選択される。また、センスアンプブロックＡ０-０
は、左右のメモリセルアレイＣ０-０、Ｃ０-１のメモリ
セルＭＣに記憶されたデータを差動増幅する１対のセン
スアンプ群Ｓ０-０、Ｓ０-１と、各一対のビット線Ｂ
Ｌ、／ＢＬを電源電圧の１／２値にプリチャージするプ
リチャージ回路群Ｃ０とを有する。
【００３５】更に、図１において、ＭＢ１〜ＭＢ４ｋ＋
１は前記各メモリブロックＢ０-０〜Ｂ７-１を横切って
延びるメインビット線であって、４列のメモリセルＭＣ
毎に５本設けられる。これ等メインビット線ＭＢ１〜Ｍ
Ｂ４ｋ＋１を各メモリブロックＢ０-０〜Ｂ７-１のビッ
ト線（ＢＬ１、／ＢＬ１）〜（ＢＬ４ｋ、／ＢＬ４ｋ）
と接続するために、前記各メモリブロックＢ０-０〜Ｂ
７-１のセンスアンプブロックＡ０-０〜Ａ７-１にはス
イッチ回路群Ｔ０-０〜Ｔ０-１が配置される。また、前
記メインビット線ＭＢ１〜ＭＢ４ｋ＋１の端（同図では
メモリブロックＢ７-１の図中右方）には、これ等のメ
インビット線をプリチャージするメインプリチャージ回
路１００が配置されると共に、各メインビット線ＭＢ１
〜ＭＢ４ｋ＋１のデータをメインアンプＭＡ１〜ＭＡ４
ｋに選択的に送るｐチャネルトランジスタ及びｎチャネ
ルトランジスタの並列回路から成るスイッチ回路１１０
が配置される。前記各メインアンプＭＡ１〜ＭＡｋの図
中右方には、各メインアンプＭＡ１〜ＭＡｋで増幅され
たデータを保持するラッチ回路ＬＡ１〜ＬＡｋと、これ
等各ラッチ回路ＬＡ１〜ＬＡｋでラッチされたデータを
受けてラッチするＤフリップフロップ回路ＦＦ１〜ＦＦ
ｋとが配置される。
１は前記各メモリブロックＢ０-０〜Ｂ７-１を横切って
延びるメインビット線であって、４列のメモリセルＭＣ
毎に５本設けられる。これ等メインビット線ＭＢ１〜Ｍ
Ｂ４ｋ＋１を各メモリブロックＢ０-０〜Ｂ７-１のビッ
ト線（ＢＬ１、／ＢＬ１）〜（ＢＬ４ｋ、／ＢＬ４ｋ）
と接続するために、前記各メモリブロックＢ０-０〜Ｂ
７-１のセンスアンプブロックＡ０-０〜Ａ７-１にはス
イッチ回路群Ｔ０-０〜Ｔ０-１が配置される。また、前
記メインビット線ＭＢ１〜ＭＢ４ｋ＋１の端（同図では
メモリブロックＢ７-１の図中右方）には、これ等のメ
インビット線をプリチャージするメインプリチャージ回
路１００が配置されると共に、各メインビット線ＭＢ１
〜ＭＢ４ｋ＋１のデータをメインアンプＭＡ１〜ＭＡ４
ｋに選択的に送るｐチャネルトランジスタ及びｎチャネ
ルトランジスタの並列回路から成るスイッチ回路１１０
が配置される。前記各メインアンプＭＡ１〜ＭＡｋの図
中右方には、各メインアンプＭＡ１〜ＭＡｋで増幅され
たデータを保持するラッチ回路ＬＡ１〜ＬＡｋと、これ
等各ラッチ回路ＬＡ１〜ＬＡｋでラッチされたデータを
受けてラッチするＤフリップフロップ回路ＦＦ１〜ＦＦ
ｋとが配置される。
【００３６】図２は、前記図１に示したメモリセルブロ
ック部のワード線を選択する行デコーダＤ０-０〜Ｄ７-
３、及びセンスアンプ群、プリチャージ回路群を制御す
るセンスアンプ制御部ＳＣ０-０〜ＳＣ７-１を示す。各
センスアンプ制御部ＳＣ０-０〜ＳＣ７-１は同一構成で
あり、メモリブロックＢ０-０の内部構成のみを例示し
ている。センスアンプ制御部ＳＣ０-０は、基本的には
プリチャージ回路群Ｃ０と各ビット線対ＢＬ、／ＢＬと
の接続及び切り離し、各ビット線対に出力されたデータ
をセンスアンプ群Ｓ０-０、Ｓ０-１の動作により増幅す
ること、及びデータの読み出し時及び書き込み時には、
複数本のビット線ＢＬ、／ＢＬをスイッチ回路Ｔ０
-０、Ｔ０-１によりメインビット線ＭＢ１〜ＭＢ４ｋに
接続する。
ック部のワード線を選択する行デコーダＤ０-０〜Ｄ７-
３、及びセンスアンプ群、プリチャージ回路群を制御す
るセンスアンプ制御部ＳＣ０-０〜ＳＣ７-１を示す。各
センスアンプ制御部ＳＣ０-０〜ＳＣ７-１は同一構成で
あり、メモリブロックＢ０-０の内部構成のみを例示し
ている。センスアンプ制御部ＳＣ０-０は、基本的には
プリチャージ回路群Ｃ０と各ビット線対ＢＬ、／ＢＬと
の接続及び切り離し、各ビット線対に出力されたデータ
をセンスアンプ群Ｓ０-０、Ｓ０-１の動作により増幅す
ること、及びデータの読み出し時及び書き込み時には、
複数本のビット線ＢＬ、／ＢＬをスイッチ回路Ｔ０
-０、Ｔ０-１によりメインビット線ＭＢ１〜ＭＢ４ｋに
接続する。
【００３７】図３は、半導体装置に備える回路群を示
す。同図において、８００はロジック部、４００は行プ
リデコーダ、４５０は行選択制御回路、５００は行アド
レス救済用の行ヒューズブロックである。この行ヒュー
ズブロック５００は、欠陥により不良になったメモリセ
ルに接続されたワード線を予備ワード線で置き換えて救
済するものである。５５０は制御回路、６００は列選択
制御回路である。前記ロジック部８００は、行選択制御
回路４５０に対して／行選択制御信号、／列選択制御信
号、／オートリフレッシュ制御信号、及び外部アドレス
（ｍ：０）を出力すると共に、列選択制御回路６００に
対して列アドレス（３：０）を出力し、更に行選択制御
回路４５０、制御回路５５０及び列選択制御回路６００
に対してクロックを供給する。前記行プリデコーダ４０
０は、センスアンプを駆動する際には、Ｌレベルのセン
スアンプ起動信号／ＳＥＮ（７：０）を出力する。前記
図２の各センスアンプ制御部ＳＣ０-０〜ＳＣ７-１は、
このセンスアンプ起動信号／ＳＥＮを受信して、センス
アンプ群Ｓ０-０、Ｓ０-１…を起動する。
す。同図において、８００はロジック部、４００は行プ
リデコーダ、４５０は行選択制御回路、５００は行アド
レス救済用の行ヒューズブロックである。この行ヒュー
ズブロック５００は、欠陥により不良になったメモリセ
ルに接続されたワード線を予備ワード線で置き換えて救
済するものである。５５０は制御回路、６００は列選択
制御回路である。前記ロジック部８００は、行選択制御
回路４５０に対して／行選択制御信号、／列選択制御信
号、／オートリフレッシュ制御信号、及び外部アドレス
（ｍ：０）を出力すると共に、列選択制御回路６００に
対して列アドレス（３：０）を出力し、更に行選択制御
回路４５０、制御回路５５０及び列選択制御回路６００
に対してクロックを供給する。前記行プリデコーダ４０
０は、センスアンプを駆動する際には、Ｌレベルのセン
スアンプ起動信号／ＳＥＮ（７：０）を出力する。前記
図２の各センスアンプ制御部ＳＣ０-０〜ＳＣ７-１は、
このセンスアンプ起動信号／ＳＥＮを受信して、センス
アンプ群Ｓ０-０、Ｓ０-１…を起動する。
【００３８】前記センスアンプ起動信号／ＳＥＮ（７：
０）は、図３に記載されるようにＡＮＤ回路７５０に入
力される。このＡＮＤ回路（センス状態信号生成回路）
７５０は、図１の右端に位置するメモリブロックＢ７-
１の更に右方に配置されていて、センスアンプの駆動時
にＬレベルのセンスアンプ起動終了信号（センス起動終
了信号）ＳＥＮＤを出力する。この起動終了信号ＳＥＮ
Ｄは、図１の左端に位置するメモリブロックＢ０-０の
左方に位置する行選択制御回路４５０及び行プリデコー
ダ４００に入力される。前記センスアンプ起動終了信号
ＳＥＮＤは以後の説明に重要である。
０）は、図３に記載されるようにＡＮＤ回路７５０に入
力される。このＡＮＤ回路（センス状態信号生成回路）
７５０は、図１の右端に位置するメモリブロックＢ７-
１の更に右方に配置されていて、センスアンプの駆動時
にＬレベルのセンスアンプ起動終了信号（センス起動終
了信号）ＳＥＮＤを出力する。この起動終了信号ＳＥＮ
Ｄは、図１の左端に位置するメモリブロックＢ０-０の
左方に位置する行選択制御回路４５０及び行プリデコー
ダ４００に入力される。前記センスアンプ起動終了信号
ＳＥＮＤは以後の説明に重要である。
【００３９】次に、前記行選択制御回路４５０の内部構
成を図４に示す。同図の行選択制御回路４５０は、５個
のセットリセット回路４５１、４５２、４５３、４５
４、４５５と、アドレス選択回路４７５と、リフレッシ
ュカウンタ４７６と、行アドレスラッチ４７７とを有す
ると共に、データの読み出し又は書き込み要求時にロジ
ック部８００から出力される／行選択制御信号（Ｌアク
ティブ）（データの読み出し又は書き込み用制御信号）
が入力され、また前記センスアンプ起動終了信号ＳＥＮ
Ｄとが入力される。
成を図４に示す。同図の行選択制御回路４５０は、５個
のセットリセット回路４５１、４５２、４５３、４５
４、４５５と、アドレス選択回路４７５と、リフレッシ
ュカウンタ４７６と、行アドレスラッチ４７７とを有す
ると共に、データの読み出し又は書き込み要求時にロジ
ック部８００から出力される／行選択制御信号（Ｌアク
ティブ）（データの読み出し又は書き込み用制御信号）
が入力され、また前記センスアンプ起動終了信号ＳＥＮ
Ｄとが入力される。
【００４０】前記セットリセット回路（リフレッシュ制
御信号生成回路）４５１は、データの読み出し又は書き
込み動作時に、前記ロジック部８００からの／行選択制
御信号をインバータ４０８及びＯＲ回路４１０を介して
受けて、データの読み出し／書き込み動作の前にリフレ
ッシュ動作を行うように、クロックの立上り時に同期し
てＨレベルのヒドンリフレッシュ制御信号を出力する。
このリフレッシュ制御信号はＯＲ回路４１１を介して、
リフレッシュ時の内部行選択制御信号（リフレッシュ制
御信号）となり、この内部行選択制御信号が行プリデコ
ーダ４００に出力される。更に、このセットリセット回
路４５１は、前記ＡＮＤ回路７５０からのＬレベルのセ
ンスアンプ起動終了信号ＳＥＮＤを遅延回路２- ４５
６、遅延回路３- ４５７を介して受けてリセットされ
る。前記２個の遅延回路の合計遅延時間は、センスアン
プ群の起動終了時からビット線のデータが十分増幅され
るまでに要する時間に設定される。従って、後段の遅延
回路３- ４５７の出力信号ＳＥＮＤＤは、増幅完了信号
（センス終了信号）となってセットリセット回路４５１
をリセットし、ヒドンリフレッシュ制御信号はビット線
のデータの増幅完了時にＬレベルに遷移する。
御信号生成回路）４５１は、データの読み出し又は書き
込み動作時に、前記ロジック部８００からの／行選択制
御信号をインバータ４０８及びＯＲ回路４１０を介して
受けて、データの読み出し／書き込み動作の前にリフレ
ッシュ動作を行うように、クロックの立上り時に同期し
てＨレベルのヒドンリフレッシュ制御信号を出力する。
このリフレッシュ制御信号はＯＲ回路４１１を介して、
リフレッシュ時の内部行選択制御信号（リフレッシュ制
御信号）となり、この内部行選択制御信号が行プリデコ
ーダ４００に出力される。更に、このセットリセット回
路４５１は、前記ＡＮＤ回路７５０からのＬレベルのセ
ンスアンプ起動終了信号ＳＥＮＤを遅延回路２- ４５
６、遅延回路３- ４５７を介して受けてリセットされ
る。前記２個の遅延回路の合計遅延時間は、センスアン
プ群の起動終了時からビット線のデータが十分増幅され
るまでに要する時間に設定される。従って、後段の遅延
回路３- ４５７の出力信号ＳＥＮＤＤは、増幅完了信号
（センス終了信号）となってセットリセット回路４５１
をリセットし、ヒドンリフレッシュ制御信号はビット線
のデータの増幅完了時にＬレベルに遷移する。
【００４１】また、図４のセットリセット回路４５４
は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベル
に制御された時（即ち、リフレッシュ動作の終了後）
に、この起動終了信号ＳＥＮＤに基づいて短パルスを発
生するパルス発生器４５９からのパルスをＡＮＤ回路４
６５を介して受けてセットされて、ＨレベルのＲＷモー
ド信号（読み出し／書き込みモード信号）を出力する。
このＲＷモード信号は、インバータ４１２で反転され
て、リフレッシュモード信号となる。リフレッシュモー
ド信号は行プリデコーダ４００に出力される。更に、前
記ＲＷモード信号は、アドレス選択回路４７５に入力さ
れる。このアドレス選択回路４７５は、前記セットリセ
ット回路（選択制御回路）４５４からのＲＷモード信号
を受けて行アドレスラッチ４７７を選択し、ＲＷモード
信号を受けない時にはリフレッシュカウンタ４７６を選
択する。行アドレスラッチ４７７は、読み出し又は書き
込みされるデータの行アドレスとして外部行アドレス
（ｍ：０）をラッチする。従って、リフレッシュ時には
リフレッシュカウンタ４７６が選択され、読み出し／書
き込み時には行アドレスラッチ４７７が選択されて、選
択されたアドレスが内部行アドレス（ｍ：０）として行
プリデコーダ４００に出力される。
は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベル
に制御された時（即ち、リフレッシュ動作の終了後）
に、この起動終了信号ＳＥＮＤに基づいて短パルスを発
生するパルス発生器４５９からのパルスをＡＮＤ回路４
６５を介して受けてセットされて、ＨレベルのＲＷモー
ド信号（読み出し／書き込みモード信号）を出力する。
このＲＷモード信号は、インバータ４１２で反転され
て、リフレッシュモード信号となる。リフレッシュモー
ド信号は行プリデコーダ４００に出力される。更に、前
記ＲＷモード信号は、アドレス選択回路４７５に入力さ
れる。このアドレス選択回路４７５は、前記セットリセ
ット回路（選択制御回路）４５４からのＲＷモード信号
を受けて行アドレスラッチ４７７を選択し、ＲＷモード
信号を受けない時にはリフレッシュカウンタ４７６を選
択する。行アドレスラッチ４７７は、読み出し又は書き
込みされるデータの行アドレスとして外部行アドレス
（ｍ：０）をラッチする。従って、リフレッシュ時には
リフレッシュカウンタ４７６が選択され、読み出し／書
き込み時には行アドレスラッチ４７７が選択されて、選
択されたアドレスが内部行アドレス（ｍ：０）として行
プリデコーダ４００に出力される。
【００４２】更に、図４のセットリセット回路４５３
は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベル
に制御された時（即ち、センスアンプによるデータの増
幅動作の終了後）に、このセンスアンプ起動終了信号Ｓ
ＥＮＤを遅延する遅延回路２-４５６、遅延回路３- ４
５７及び遅延回路４- ４５８、及び最後段の遅延回路４
- ４５８の出力に基づいて短パルスを発生するパルス発
生器４６１からのパルスをＡＮＤ回路４６５ａを介して
受けて、ＲＷ行選択制御信号（リフレッシュ後の読み出
し／書き込み動作（通常動作）用の行選択指令信号）を
Ｈレベルに活性化して出力する。前記３個の遅延回路の
合計遅延時間は、ビット線のプリチャージの開始から終
了間での時間に設定される。前記ＲＷ行選択制御信号
は、ＯＲ回路４１１を介して内部行選択信号となって行
プリデコーダ４００に出力されると共に、ＯＲ回路４１
３及びバッファ４６２を介してＲＡＳイネーブル信号Ｒ
ＡＳＥＮとなって制御回路５５０に出力される。
は、前記センスアンプ起動終了信号ＳＥＮＤがＨレベル
に制御された時（即ち、センスアンプによるデータの増
幅動作の終了後）に、このセンスアンプ起動終了信号Ｓ
ＥＮＤを遅延する遅延回路２-４５６、遅延回路３- ４
５７及び遅延回路４- ４５８、及び最後段の遅延回路４
- ４５８の出力に基づいて短パルスを発生するパルス発
生器４６１からのパルスをＡＮＤ回路４６５ａを介して
受けて、ＲＷ行選択制御信号（リフレッシュ後の読み出
し／書き込み動作（通常動作）用の行選択指令信号）を
Ｈレベルに活性化して出力する。前記３個の遅延回路の
合計遅延時間は、ビット線のプリチャージの開始から終
了間での時間に設定される。前記ＲＷ行選択制御信号
は、ＯＲ回路４１１を介して内部行選択信号となって行
プリデコーダ４００に出力されると共に、ＯＲ回路４１
３及びバッファ４６２を介してＲＡＳイネーブル信号Ｒ
ＡＳＥＮとなって制御回路５５０に出力される。
【００４３】続いて、図４のセットリセット回路（リフ
レッシュアドレス更新器）４５５は、前記セットリセッ
ト回路４５１からのヒドンリフレッシュ制御信号を受け
てセットされて、Ｈレベルの／リフレッシュカウント信
号を出力し、従って、インバータ４１４を経たリフレッ
シュカウント信号（リフレッシュカウンタ４７６のクロ
ック信号）をＬレベルに設定される。また、このセット
リセット回路４５５は、前記センスアンプ起動終了信号
ＳＥＮＤがＨレベルに制御された時（即ち、リフレッシ
ュ動作の終了後）に、この起動終了信号ＳＥＮＤを所定
時間遅延する遅延回路２- ４５６、及びこの遅延回路の
出力に基づいてパルスを発生するパルス発生器４６０を
介して、その出力パルスを受けてリセットされて、Ｌレ
ベルの／リフレッシュカウント信号を出力する。従っ
て、リフレッシュ動作の終了後は、リフレッシュカウン
ト信号がＨレベルとなって、リフレッシュカウンタ４７
６のアドレスが直ちに"１"更新される。
レッシュアドレス更新器）４５５は、前記セットリセッ
ト回路４５１からのヒドンリフレッシュ制御信号を受け
てセットされて、Ｈレベルの／リフレッシュカウント信
号を出力し、従って、インバータ４１４を経たリフレッ
シュカウント信号（リフレッシュカウンタ４７６のクロ
ック信号）をＬレベルに設定される。また、このセット
リセット回路４５５は、前記センスアンプ起動終了信号
ＳＥＮＤがＨレベルに制御された時（即ち、リフレッシ
ュ動作の終了後）に、この起動終了信号ＳＥＮＤを所定
時間遅延する遅延回路２- ４５６、及びこの遅延回路の
出力に基づいてパルスを発生するパルス発生器４６０を
介して、その出力パルスを受けてリセットされて、Ｌレ
ベルの／リフレッシュカウント信号を出力する。従っ
て、リフレッシュ動作の終了後は、リフレッシュカウン
ト信号がＨレベルとなって、リフレッシュカウンタ４７
６のアドレスが直ちに"１"更新される。
【００４４】前記セットリセット回路４５３のリセッ
ト、即ちＲＷ行選択制御信号（通常動作用行選択制御信
号）のＬレベルへのリセットは次のように行われる。即
ち、スイッチ回路Ｔ０-０〜Ｔ７-１がｏｆｆした時に立
下る信号ＮＹＥＮを、遅延回路８- ４６３及びＯＲ回路
４６４を含むリセット回路９００で処理した後、このＯ
Ｒ回路４６４の出力を／ＲＷ行選択リセット信号として
ＲＷ行選択制御信号がリセットされる。また、前記セッ
トリセット回路４５４のリセット、即ちＲＷモード信号
のＬレベルへのリセットは次のように行われる。即ち、
前記ＲＷ行選択制御信号のリセット後（データの読み出
し後）にセンスアンプ起動終了信号ＳＥＮＤがＨレベル
に復帰した時（センスアンプの動作が停止された時、換
言すればビット線のプリチャージ動作が開始された時）
に、前記センスアンプ起動終了信号ＳＥＮＤを受けるパ
ルス発生器４５９の出力パルスをＡＮＤ回路４６６を経
て／ＲＷモードリセット信号として、リセットされる。
ト、即ちＲＷ行選択制御信号（通常動作用行選択制御信
号）のＬレベルへのリセットは次のように行われる。即
ち、スイッチ回路Ｔ０-０〜Ｔ７-１がｏｆｆした時に立
下る信号ＮＹＥＮを、遅延回路８- ４６３及びＯＲ回路
４６４を含むリセット回路９００で処理した後、このＯ
Ｒ回路４６４の出力を／ＲＷ行選択リセット信号として
ＲＷ行選択制御信号がリセットされる。また、前記セッ
トリセット回路４５４のリセット、即ちＲＷモード信号
のＬレベルへのリセットは次のように行われる。即ち、
前記ＲＷ行選択制御信号のリセット後（データの読み出
し後）にセンスアンプ起動終了信号ＳＥＮＤがＨレベル
に復帰した時（センスアンプの動作が停止された時、換
言すればビット線のプリチャージ動作が開始された時）
に、前記センスアンプ起動終了信号ＳＥＮＤを受けるパ
ルス発生器４５９の出力パルスをＡＮＤ回路４６６を経
て／ＲＷモードリセット信号として、リセットされる。
【００４５】また、図４のセットリセット回路４５２
は、前記Ｌレベルの／行選択制御信号を受けて、図１０
Ａに示すように時間ｔ０からの１クロックの間Ｈレベル
の行選択フラグを出力する。このセットリセット回路４
５２からの行選択フラグは、セットリセット回路４５１
のＬＨ端子に入力される。このセットリセット回路４５
１は、ＬＨ端子にクロックの立上りで前記Ｈレベルの行
選択フラグを受けた場合には、ヒドンリフレッシュ制御
信号のレベルは変化しない。
は、前記Ｌレベルの／行選択制御信号を受けて、図１０
Ａに示すように時間ｔ０からの１クロックの間Ｈレベル
の行選択フラグを出力する。このセットリセット回路４
５２からの行選択フラグは、セットリセット回路４５１
のＬＨ端子に入力される。このセットリセット回路４５
１は、ＬＨ端子にクロックの立上りで前記Ｈレベルの行
選択フラグを受けた場合には、ヒドンリフレッシュ制御
信号のレベルは変化しない。
【００４６】また、前記行選択制御回路４５０には、電
源立上り時のダミーサイクル等において前記セットリセ
ット回路４５３からのＲＷ行選択制御信号（最終的に
は、内部行選択制御信号）のアクティブ期間（Ｈレベル
期間）を長く確保する対策が施される。以下、この構成
を説明する。ロジック部８００は通常時には図１０Ａの
時間ｔ１でＬレベルの／列選択制御信号が入力される
が、図１１Ａ、図１１Ｂに示すようにダミーサイクル時
には／列選択制御信号はＨレベルに維持される。行選択
制御回路４５０には、セットリセット回路４６５が備え
られ、この回路４６５は、前記／列選択制御信号と、セ
ットリセット回路４５２のＱ端子からの行選択フラグを
受け、Ｈレベルの／列選択制御信号とＨレベルの行選択
フラグとを受けてＲＷ行選択制御信号のリセット信号
（Ｈレベル）を出力する。このリセット信号はＡＮＤ回
路４８６に入力され、このＡＮＤ回路４８６には、前記
行選択フラグを遅延回路６- ４８７、遅延回路７- ４８
８を経て所定時間遅延された遅延行選択フラグが入力さ
れ、このＡＮＤ回路４８６の出力がリセット信号とし
て、前記ＲＷ行選択制御信号を出力するセットリセット
回路４５３のリセット端子ＮＲに入力される。前記ＡＮ
Ｄ回路４８６及び２個の遅延回路６- ４８７、遅延回路
７- ４８８によりリセット回路４８９を構成する。従っ
て、／列選択制御信号はＨレベルに維持されるダミーサ
イクル時や、通常動作時であっても／列選択制御信号が
Ｈレベルになった誤入力時にも、前記２個の遅延回路の
遅延時間分だけＲＷ行選択制御信号のリセットを行選択
フラグの立下りよりも遅らせて、Ｈレベルの内部行選択
制御信号を長い期間確保して、センスアンプによるデー
タ増幅動作を十分確保するようにしている。
源立上り時のダミーサイクル等において前記セットリセ
ット回路４５３からのＲＷ行選択制御信号（最終的に
は、内部行選択制御信号）のアクティブ期間（Ｈレベル
期間）を長く確保する対策が施される。以下、この構成
を説明する。ロジック部８００は通常時には図１０Ａの
時間ｔ１でＬレベルの／列選択制御信号が入力される
が、図１１Ａ、図１１Ｂに示すようにダミーサイクル時
には／列選択制御信号はＨレベルに維持される。行選択
制御回路４５０には、セットリセット回路４６５が備え
られ、この回路４６５は、前記／列選択制御信号と、セ
ットリセット回路４５２のＱ端子からの行選択フラグを
受け、Ｈレベルの／列選択制御信号とＨレベルの行選択
フラグとを受けてＲＷ行選択制御信号のリセット信号
（Ｈレベル）を出力する。このリセット信号はＡＮＤ回
路４８６に入力され、このＡＮＤ回路４８６には、前記
行選択フラグを遅延回路６- ４８７、遅延回路７- ４８
８を経て所定時間遅延された遅延行選択フラグが入力さ
れ、このＡＮＤ回路４８６の出力がリセット信号とし
て、前記ＲＷ行選択制御信号を出力するセットリセット
回路４５３のリセット端子ＮＲに入力される。前記ＡＮ
Ｄ回路４８６及び２個の遅延回路６- ４８７、遅延回路
７- ４８８によりリセット回路４８９を構成する。従っ
て、／列選択制御信号はＨレベルに維持されるダミーサ
イクル時や、通常動作時であっても／列選択制御信号が
Ｈレベルになった誤入力時にも、前記２個の遅延回路の
遅延時間分だけＲＷ行選択制御信号のリセットを行選択
フラグの立下りよりも遅らせて、Ｈレベルの内部行選択
制御信号を長い期間確保して、センスアンプによるデー
タ増幅動作を十分確保するようにしている。
【００４７】更に、前記行選択制御回路４５０には、ロ
ジック部８００からＬレベルの／オートリフレッシュ制
御信号を受ける。この信号は、データの読み出し及び書
き込み動作時以外の時、例えばスタンバイ状態の場合に
出力される。前記／オートリフレッシュ制御信号は、Ｏ
Ｒ回路４１０を経て前記セットリセット回路（内部オー
トリフレッシュ制御信号生成回路）４５１のＤ端子に入
力されて、ヒドンリフレッシュ制御信号をクロックの立
上りでＨレベルにし、内部行選択制御信号（内部オート
リフレッシュ制御信号）をＨレベルに活性化する。一
方、Ｄフリップフロップ回路４８５ａの出力であるリセ
ットフラグがＨレベルになり、ＲＷ行選択制御信号及び
ＲＷモード信号がリセットされることにより、リフレッ
シュ動作後の読み出し及び書き込み動作を禁止してい
る。
ジック部８００からＬレベルの／オートリフレッシュ制
御信号を受ける。この信号は、データの読み出し及び書
き込み動作時以外の時、例えばスタンバイ状態の場合に
出力される。前記／オートリフレッシュ制御信号は、Ｏ
Ｒ回路４１０を経て前記セットリセット回路（内部オー
トリフレッシュ制御信号生成回路）４５１のＤ端子に入
力されて、ヒドンリフレッシュ制御信号をクロックの立
上りでＨレベルにし、内部行選択制御信号（内部オート
リフレッシュ制御信号）をＨレベルに活性化する。一
方、Ｄフリップフロップ回路４８５ａの出力であるリセ
ットフラグがＨレベルになり、ＲＷ行選択制御信号及び
ＲＷモード信号がリセットされることにより、リフレッ
シュ動作後の読み出し及び書き込み動作を禁止してい
る。
【００４８】次に、前記行プリデコーダ４００の内部構
成を図６に基づいて説明する。この行プリデコーダ４０
０は、既述の通り行選択制御回路４５０から内部行アド
レス（ｍ：０）、リフレッシュモード信号、内部行選択
制御信号を受けると共に、図１に示したＡＮＤ回路７５
０からセンスアンプ起動終了信号ＳＥＮＤを受ける。同
図において、セットリセット回路４０１は、Ｈレベルの
内部行選択制御信号を受けてセットされてＨレベルのブ
ロック選択イネーブル信号ＸＢＫＥＮを出力し、一方、
センスアンプ起動終了信号ＳＥＮＤを受けてリセットさ
れてブロック選択イネーブル信号ＸＢＫＥＮをＬレベル
にする。
成を図６に基づいて説明する。この行プリデコーダ４０
０は、既述の通り行選択制御回路４５０から内部行アド
レス（ｍ：０）、リフレッシュモード信号、内部行選択
制御信号を受けると共に、図１に示したＡＮＤ回路７５
０からセンスアンプ起動終了信号ＳＥＮＤを受ける。同
図において、セットリセット回路４０１は、Ｈレベルの
内部行選択制御信号を受けてセットされてＨレベルのブ
ロック選択イネーブル信号ＸＢＫＥＮを出力し、一方、
センスアンプ起動終了信号ＳＥＮＤを受けてリセットさ
れてブロック選択イネーブル信号ＸＢＫＥＮをＬレベル
にする。
【００４９】また、図６のメモリブロック選択回路４９
０は、Ｈレベルの内部行選択制御信号及びＨレベルのブ
ロック選択イネーブル信号ＸＢＫＥＮによりイネーブル
になり、内部行アドレス（ｍ：０）のうち上位３ビット
のアドレス（ｍ：ｍ−２）及びリフレッシュモード信号
に基づいて図１の８対のメモリブロック対（Ｂ０-０、
Ｂ０-１）〜（Ｂ７-０、Ｂ７-１）のうち１対又は２対
選択する。そのブロック選択信号ＸＢＫ（０）〜ＸＢＫ
（７）は、各々、そのままワード線イネーブル信号ＷＤ
ＥＮ（０）〜ＷＤＥＮ（７）となって図２の対応する行
デコーダＤ０-０〜Ｄ７-３及びセンスアンプ制御部ＳＣ
０-０〜ＳＣ７-１に入力されて、これ等行デコーダをイ
ネーブルにすると共に、これらセンスアンプ制御部にお
いてセンスアンプ群及びプリチャージ回路群が制御され
る。更に、前記ブロック選択信号ＸＢＫ（０）〜ＸＢＫ
（７）は、各々、遅延回路４１０〜４１７により所定時
間遅延され且つ反転されてセンスイネーブル信号／ＳＥ
Ｎ（０）〜／ＳＥＮ（７）となって、対応する図２のセ
ンスアンプ制御部ＳＣ０-０〜ＳＣ７-１に入力されて、
センスアンプ群の増幅動作を開始を指示する。このセン
スイネーブル信号／ＳＥＮ（０）〜／ＳＥＮ（７）が図
１のＡＮＤ回路７５０に入力される。加えて、行アドレ
スデコーダ４２６は、内部行アドレス（ｍ：０）のうち
上記上位３ビットを除くビット（ｍ−３：０）を入力し
てデコードし、その結果を行プリデコード信号（ｎ：
０）として図２の行デコーダＤ０-０〜Ｄ７-３に入力さ
れて、ワード線の選択に供される。
０は、Ｈレベルの内部行選択制御信号及びＨレベルのブ
ロック選択イネーブル信号ＸＢＫＥＮによりイネーブル
になり、内部行アドレス（ｍ：０）のうち上位３ビット
のアドレス（ｍ：ｍ−２）及びリフレッシュモード信号
に基づいて図１の８対のメモリブロック対（Ｂ０-０、
Ｂ０-１）〜（Ｂ７-０、Ｂ７-１）のうち１対又は２対
選択する。そのブロック選択信号ＸＢＫ（０）〜ＸＢＫ
（７）は、各々、そのままワード線イネーブル信号ＷＤ
ＥＮ（０）〜ＷＤＥＮ（７）となって図２の対応する行
デコーダＤ０-０〜Ｄ７-３及びセンスアンプ制御部ＳＣ
０-０〜ＳＣ７-１に入力されて、これ等行デコーダをイ
ネーブルにすると共に、これらセンスアンプ制御部にお
いてセンスアンプ群及びプリチャージ回路群が制御され
る。更に、前記ブロック選択信号ＸＢＫ（０）〜ＸＢＫ
（７）は、各々、遅延回路４１０〜４１７により所定時
間遅延され且つ反転されてセンスイネーブル信号／ＳＥ
Ｎ（０）〜／ＳＥＮ（７）となって、対応する図２のセ
ンスアンプ制御部ＳＣ０-０〜ＳＣ７-１に入力されて、
センスアンプ群の増幅動作を開始を指示する。このセン
スイネーブル信号／ＳＥＮ（０）〜／ＳＥＮ（７）が図
１のＡＮＤ回路７５０に入力される。加えて、行アドレ
スデコーダ４２６は、内部行アドレス（ｍ：０）のうち
上記上位３ビットを除くビット（ｍ−３：０）を入力し
てデコードし、その結果を行プリデコード信号（ｎ：
０）として図２の行デコーダＤ０-０〜Ｄ７-３に入力さ
れて、ワード線の選択に供される。
【００５０】続いて、図１の制御回路５５０の内部構成
を図７に基づいて説明する。同図の制御回路５５０は、
リフレッシュ後のデータ読み出し又は書き込み時に、セ
ンスアンプ群により各ビット線のデータが増幅された後
に列選択制御回路６００の動作を可能にするための回路
である。同図の制御回路５５０には、行選択制御回路４
５０からのＲＡＳイネーブル信号ＲＡＳＥＮ及びロジッ
ク部８００からの／列選択制御信号を受けるＡＮＤ回路
５５１を有し、このＡＮＤ回路５５１の出力は列アドレ
スの取り込みイネーブル信号／ＣＡＥＮとして列選択制
御回路６００に入力される。また、信号生成回路５５５
は、前記ＲＡＳイネーブル信号ＲＡＳＥＮ、ロジック部
８００からの／列選択制御信号及び／ライト制御信号を
受けて、読み出し及び書き込みの開始を指示する信号Ｒ
ＥＮ、ＷＥＮを出力し、この両信号は列選択制御回路６
００に入力される。前記信号生成回路５５５では、図１
のＡＮＤ回路７５０からのセンスアンプ起動終了信号Ｓ
ＥＮＤが入力されていて、この信号ＳＥＮＤを遅延回路
１０- ５５８で所定時間遅延した信号をＡＮＤ回路５５
６、５５７に入力して、この遅延した信号を受けて初め
て前記読み出し／書き込み開始信号ＲＥＮ、ＷＥＮの出
力が可能になるように構成されている。
を図７に基づいて説明する。同図の制御回路５５０は、
リフレッシュ後のデータ読み出し又は書き込み時に、セ
ンスアンプ群により各ビット線のデータが増幅された後
に列選択制御回路６００の動作を可能にするための回路
である。同図の制御回路５５０には、行選択制御回路４
５０からのＲＡＳイネーブル信号ＲＡＳＥＮ及びロジッ
ク部８００からの／列選択制御信号を受けるＡＮＤ回路
５５１を有し、このＡＮＤ回路５５１の出力は列アドレ
スの取り込みイネーブル信号／ＣＡＥＮとして列選択制
御回路６００に入力される。また、信号生成回路５５５
は、前記ＲＡＳイネーブル信号ＲＡＳＥＮ、ロジック部
８００からの／列選択制御信号及び／ライト制御信号を
受けて、読み出し及び書き込みの開始を指示する信号Ｒ
ＥＮ、ＷＥＮを出力し、この両信号は列選択制御回路６
００に入力される。前記信号生成回路５５５では、図１
のＡＮＤ回路７５０からのセンスアンプ起動終了信号Ｓ
ＥＮＤが入力されていて、この信号ＳＥＮＤを遅延回路
１０- ５５８で所定時間遅延した信号をＡＮＤ回路５５
６、５５７に入力して、この遅延した信号を受けて初め
て前記読み出し／書き込み開始信号ＲＥＮ、ＷＥＮの出
力が可能になるように構成されている。
【００５１】次に、図１の列選択制御回路６００の内部
構成を図８に基づいて説明する。同図の列選択制御回路
６００において、４個の列アドレスラッチ６０１〜６０
４は、ロジック部８００からの列アドレス（３：０）を
ラッチし、これ等のアドレスは列アドレスデコーダ６０
７でデコードされて、列アドレス信号／ＭＢＴ（７：
０）となって図２のセンスアンプ制御部ＳＣ０-０〜Ｓ
Ｃ７-１に入力され、多数のビット線ＢＬ、／ＢＬの何
れかをメインビット線ＭＢ１〜ＭＢ４ｋに接続するスイ
ッチ回路Ｔ０-０〜Ｔ７-１の制御に供される。また、信
号生成回路６１０は、前記列アドレス（３：０）に基づ
いて、メインビット線ＭＢ１〜ＭＢ４ｋとメインアンプ
ＭＡ１〜ＭＡｋを接続するスイッチ回路１１０を制御す
る信号（ＹＧ０、／ＹＧ０）〜（ＹＧ３、／ＹＧ３）を
生成し、メインビット線ＭＢ１〜ＭＢｋとメインアンプ
ＭＡ１〜ＭＡｋとの接続の制御に供される。
構成を図８に基づいて説明する。同図の列選択制御回路
６００において、４個の列アドレスラッチ６０１〜６０
４は、ロジック部８００からの列アドレス（３：０）を
ラッチし、これ等のアドレスは列アドレスデコーダ６０
７でデコードされて、列アドレス信号／ＭＢＴ（７：
０）となって図２のセンスアンプ制御部ＳＣ０-０〜Ｓ
Ｃ７-１に入力され、多数のビット線ＢＬ、／ＢＬの何
れかをメインビット線ＭＢ１〜ＭＢ４ｋに接続するスイ
ッチ回路Ｔ０-０〜Ｔ７-１の制御に供される。また、信
号生成回路６１０は、前記列アドレス（３：０）に基づ
いて、メインビット線ＭＢ１〜ＭＢ４ｋとメインアンプ
ＭＡ１〜ＭＡｋを接続するスイッチ回路１１０を制御す
る信号（ＹＧ０、／ＹＧ０）〜（ＹＧ３、／ＹＧ３）を
生成し、メインビット線ＭＢ１〜ＭＢｋとメインアンプ
ＭＡ１〜ＭＡｋとの接続の制御に供される。
【００５２】更に、図１のタイミング発生回路６０５
は、ビット線とメインビット線とを接続をスイッチ回路
（センスアンプブロックＡ０-０内のスイッチ回路Ｔ０-
０、Ｔ０-１…）を制御する信号／ＭＢＴＥＮ、メイン
アンプＭＡ１〜ＭＡｋの動作を行わせるメインセンスア
ンプイネーブル信号／ＭＳＥ、ラッチ回路ＬＴ１〜ＬＴ
ｋを制御する信号ＤＬＴ、ラッチ回路ＬＴ１〜ＬＴ４ｋ
に供給されるクロックＲＤＣＬＫ、前記行選択制御回路
４５０のセットリセット回路４５３のＲＷ行選択制御信
号をリセットする信号ＮＹＥＮ、メインビット線のプリ
チャージ回路１００を制御する信号／ＭＰＲＳ、信号生
成回路６１０を動作可能にする信号ＹＰＡＥＮを図１０
Ａ、図１０Ｂに示すような波形に生成して、センスアン
プ群で増幅されたデータを順次メインビット線ＭＢ１〜
ＭＢ４ｋ、メインアンプＭＡ１〜ＭＡｋ、ラッチ回路Ｌ
Ｔ１〜ＬＴｋ及びフリップフロップ回路ＬＴ１〜ＬＴｋ
を経て読み出すようにしている。
は、ビット線とメインビット線とを接続をスイッチ回路
（センスアンプブロックＡ０-０内のスイッチ回路Ｔ０-
０、Ｔ０-１…）を制御する信号／ＭＢＴＥＮ、メイン
アンプＭＡ１〜ＭＡｋの動作を行わせるメインセンスア
ンプイネーブル信号／ＭＳＥ、ラッチ回路ＬＴ１〜ＬＴ
ｋを制御する信号ＤＬＴ、ラッチ回路ＬＴ１〜ＬＴ４ｋ
に供給されるクロックＲＤＣＬＫ、前記行選択制御回路
４５０のセットリセット回路４５３のＲＷ行選択制御信
号をリセットする信号ＮＹＥＮ、メインビット線のプリ
チャージ回路１００を制御する信号／ＭＰＲＳ、信号生
成回路６１０を動作可能にする信号ＹＰＡＥＮを図１０
Ａ、図１０Ｂに示すような波形に生成して、センスアン
プ群で増幅されたデータを順次メインビット線ＭＢ１〜
ＭＢ４ｋ、メインアンプＭＡ１〜ＭＡｋ、ラッチ回路Ｌ
Ｔ１〜ＬＴｋ及びフリップフロップ回路ＬＴ１〜ＬＴｋ
を経て読み出すようにしている。
【００５３】次に、行フューズブロック５００の内部構
成を図９に示す。同図のフューズブロック５００は、８
個のヒューズ回路０- ５５１〜７- ５５８を有し、互い
に同一構成である。これ等のヒューズ回路０- ５５１〜
７- ５５８は、メモリブロックＢ０-０〜Ｂ７-０に対応
しており、予めフューズに不良行アドレスをプログラム
しておき、ワード線を選択する時に内部行アドレスとフ
ューズにプログラムされたアドレスとを比較して、不良
アドレスの場合には、予備ワード線を選択するものであ
る。１つのヒューズ回路０- ５５１を例示して説明する
と、このヒューズ回路０- ５５１において、フューズ回
路ＦＡ０〜ＦＡ（ｍ−３）の出力ＦＡＤＲ（ｍ−３：
０）は、救済行アドレスを示す。フューズ回路ＦＪ０の
救済識別信号は、メモリブロックＢ０-０に対し予備ワ
ード線により救済する否かを示し、Ｈレベルであれば、
救済行アドレスＦＡＤＲ（ｍ−３：０）が示すワード線
の救済を行うことを示す。フューズ回路ＦＡ０〜ＦＡ
（ｍ−３）、ＦＪ０はフューズリセット信号がＨレベル
になるとリセットされる。フューズが切断されると、各
フューズ回路内の／ＯＵＴ信号の電圧レベルが不定にな
るため、本実施の形態では、図５に示したリセット信号
生成回路４９５のヒューズリセット信号により、フュー
ズが切断された場合前記／ＯＵＴ信号の電圧レベルをデ
ータ読み出し時若しくは書き込み時毎又はオートリフレ
ッシュ時毎に初期化するようにしている。
成を図９に示す。同図のフューズブロック５００は、８
個のヒューズ回路０- ５５１〜７- ５５８を有し、互い
に同一構成である。これ等のヒューズ回路０- ５５１〜
７- ５５８は、メモリブロックＢ０-０〜Ｂ７-０に対応
しており、予めフューズに不良行アドレスをプログラム
しておき、ワード線を選択する時に内部行アドレスとフ
ューズにプログラムされたアドレスとを比較して、不良
アドレスの場合には、予備ワード線を選択するものであ
る。１つのヒューズ回路０- ５５１を例示して説明する
と、このヒューズ回路０- ５５１において、フューズ回
路ＦＡ０〜ＦＡ（ｍ−３）の出力ＦＡＤＲ（ｍ−３：
０）は、救済行アドレスを示す。フューズ回路ＦＪ０の
救済識別信号は、メモリブロックＢ０-０に対し予備ワ
ード線により救済する否かを示し、Ｈレベルであれば、
救済行アドレスＦＡＤＲ（ｍ−３：０）が示すワード線
の救済を行うことを示す。フューズ回路ＦＡ０〜ＦＡ
（ｍ−３）、ＦＪ０はフューズリセット信号がＨレベル
になるとリセットされる。フューズが切断されると、各
フューズ回路内の／ＯＵＴ信号の電圧レベルが不定にな
るため、本実施の形態では、図５に示したリセット信号
生成回路４９５のヒューズリセット信号により、フュー
ズが切断された場合前記／ＯＵＴ信号の電圧レベルをデ
ータ読み出し時若しくは書き込み時毎又はオートリフレ
ッシュ時毎に初期化するようにしている。
【００５４】また、前記行選択制御回路４５０は、図５
に示すようなリセット信号生成回路（ヒューズリセット
回路）４９５を備える。この信号生成回路４９５は、図
２に示した行ヒューズブロック５５０に出力されるヒュ
ーズリセット信号を生成する。前記信号生成回路４９５
には、図４に示したセットリセット回路４５２からの行
選択フラグと、図６に示した行プリデコーダ４００から
のブロック選択イネーブル信号ＸＢＫＥＮとが入力され
て、行選択フラグがＬレベルの状態でブロック選択イネ
ーブル信号ＸＢＫＥＮがＬレベルに立下った時、即ち、
読み込み若しくは書き込み動作時又はロジック部８００
からの／オートリフレッシュ制御信号に基づくオートリ
フレッシュ動作時において、ワード線をｏｆｆしてデー
タのビット線での増幅動作を終了した後に、Ｈレベルの
短パルスのヒューズリセット信号を生成する。
に示すようなリセット信号生成回路（ヒューズリセット
回路）４９５を備える。この信号生成回路４９５は、図
２に示した行ヒューズブロック５５０に出力されるヒュ
ーズリセット信号を生成する。前記信号生成回路４９５
には、図４に示したセットリセット回路４５２からの行
選択フラグと、図６に示した行プリデコーダ４００から
のブロック選択イネーブル信号ＸＢＫＥＮとが入力され
て、行選択フラグがＬレベルの状態でブロック選択イネ
ーブル信号ＸＢＫＥＮがＬレベルに立下った時、即ち、
読み込み若しくは書き込み動作時又はロジック部８００
からの／オートリフレッシュ制御信号に基づくオートリ
フレッシュ動作時において、ワード線をｏｆｆしてデー
タのビット線での増幅動作を終了した後に、Ｈレベルの
短パルスのヒューズリセット信号を生成する。
【００５５】以下、本実施の形態の半導体装置の動作を
図１０Ａ、図１０Ｂのタイミングチャートに基づいて説
明する。尚、以下では、データの読み出し動作を例示し
て説明し、書き込み動作の説明は省略する。この読み出
し動作は、大別すると、データ読み出し前のリフレッシ
ュ動作と、データ読み出し動作の２つに分けられ、後者
は更に行制御と列制御とに区別される。以下、これ等を
順に説明する。
図１０Ａ、図１０Ｂのタイミングチャートに基づいて説
明する。尚、以下では、データの読み出し動作を例示し
て説明し、書き込み動作の説明は省略する。この読み出
し動作は、大別すると、データ読み出し前のリフレッシ
ュ動作と、データ読み出し動作の２つに分けられ、後者
は更に行制御と列制御とに区別される。以下、これ等を
順に説明する。
【００５６】＜リフレッシュ動作＞図１０Ａ及び図１０
Ｂにおいて、時間ｔ０でロジック部８００はＬレベルの
／行選択制御信号を行選択制御回路４５０に出力する。
行選択制御回路４５０では、セットリセット回路４５１
がＱ端子からＨレベルのヒドンリフレッシュ制御信号を
出力し、内部行選択制御信号はＨレベルになる。更に、
セットリセット回路４５４のＱ出力、即ちＲＷモードフ
ラグは初期状態のＬレベルにあるので、リフレシュモー
ド信号はＨレベルになると共に、アドレス選択回路４７
５はリフレッシュカウンタ４７６側を選択し、内部行ア
ドレス（ｍ：０）としてリフレッシュカウンタ４７６の
リフレッシュアドレス（ｍ：０）（例えば"０"（１６進
表示））が行プリデコーダ４００に出力される。この
時、セットリセット回路４５５は、前記ヒドンリフレッ
シュ制御信号によりセットされて、Ｈレベルの／リフレ
ッシュカウント信号を出力し、リフレッシュカウンタ４
７６へのリフレッシュカウント信号はＬレベルに設定さ
れる。一方、行アドレスラッチ４７７は、ロジック部８
００からの外部行アドレス（ｍ：０）（例えば１）をラ
ッチする。
Ｂにおいて、時間ｔ０でロジック部８００はＬレベルの
／行選択制御信号を行選択制御回路４５０に出力する。
行選択制御回路４５０では、セットリセット回路４５１
がＱ端子からＨレベルのヒドンリフレッシュ制御信号を
出力し、内部行選択制御信号はＨレベルになる。更に、
セットリセット回路４５４のＱ出力、即ちＲＷモードフ
ラグは初期状態のＬレベルにあるので、リフレシュモー
ド信号はＨレベルになると共に、アドレス選択回路４７
５はリフレッシュカウンタ４７６側を選択し、内部行ア
ドレス（ｍ：０）としてリフレッシュカウンタ４７６の
リフレッシュアドレス（ｍ：０）（例えば"０"（１６進
表示））が行プリデコーダ４００に出力される。この
時、セットリセット回路４５５は、前記ヒドンリフレッ
シュ制御信号によりセットされて、Ｈレベルの／リフレ
ッシュカウント信号を出力し、リフレッシュカウンタ４
７６へのリフレッシュカウント信号はＬレベルに設定さ
れる。一方、行アドレスラッチ４７７は、ロジック部８
００からの外部行アドレス（ｍ：０）（例えば１）をラ
ッチする。
【００５７】行プリデコーダ４００では、前記Ｈレベル
の内部行選択制御信号、内部行アドレス（リフレッシュ
アドレス）、及びＨレベルのリフレシュモード信号を受
けて、メモリブロック選択回路４９０は信号ＸＢＫ
（０）とＸＢＫ（４）のみをＨレベルとして、２対のメ
モリブロック（Ｂ０-０、Ｂ０-１）及び（Ｂ４-０、Ｂ
４-１）のメモリセルアレイＣ０-０〜Ｃ０-３、Ｃ４-０
〜Ｃ４-３を選択する。以下、メモリセルアレイＣ０
-０、Ｃ０-１選択動作を例に挙げて説明する。行プリデ
コーダ４００はＨレベルのＷＤＥＮ（０）を出力するの
で、信号／ＥＱ０がＨレベルになってセンスアンプ制御
部ＳＣ０-０はプリチャージ回路群ＣＯをＯＦＦ制御し
て、ビット線対１〜４ｋのプリチャージを解除する。ま
た、行デコーダＤ０-０、Ｄ０-１は、行アドレスデコー
ダ４２６からの行プリデコード信号（ｎ：０）を受け
て、ワード線０のみをイネーブルにして、このワード線
０に接続されているメモリセルＭＣのデータをビット線
対１〜４ｋに出力する。その後、行プリデコーダ４００
では、前記ビット線対へのデータの出力が終了する時間
（遅延回路１- ４１０の遅延時間）を待って、信号／Ｓ
ＥＮ（０）がＬレベルになり、センスアンプ制御部ＳＣ
０-０はセンスアンプブロックＡ０-０のセンスアンプ群
Ｓ０-０〜ＳＯ-１の８ｋ個のセンスアンプをイネーブル
にして、各ビット線対に読み出されたデータを増幅し始
め、リフレッシュする。
の内部行選択制御信号、内部行アドレス（リフレッシュ
アドレス）、及びＨレベルのリフレシュモード信号を受
けて、メモリブロック選択回路４９０は信号ＸＢＫ
（０）とＸＢＫ（４）のみをＨレベルとして、２対のメ
モリブロック（Ｂ０-０、Ｂ０-１）及び（Ｂ４-０、Ｂ
４-１）のメモリセルアレイＣ０-０〜Ｃ０-３、Ｃ４-０
〜Ｃ４-３を選択する。以下、メモリセルアレイＣ０
-０、Ｃ０-１選択動作を例に挙げて説明する。行プリデ
コーダ４００はＨレベルのＷＤＥＮ（０）を出力するの
で、信号／ＥＱ０がＨレベルになってセンスアンプ制御
部ＳＣ０-０はプリチャージ回路群ＣＯをＯＦＦ制御し
て、ビット線対１〜４ｋのプリチャージを解除する。ま
た、行デコーダＤ０-０、Ｄ０-１は、行アドレスデコー
ダ４２６からの行プリデコード信号（ｎ：０）を受け
て、ワード線０のみをイネーブルにして、このワード線
０に接続されているメモリセルＭＣのデータをビット線
対１〜４ｋに出力する。その後、行プリデコーダ４００
では、前記ビット線対へのデータの出力が終了する時間
（遅延回路１- ４１０の遅延時間）を待って、信号／Ｓ
ＥＮ（０）がＬレベルになり、センスアンプ制御部ＳＣ
０-０はセンスアンプブロックＡ０-０のセンスアンプ群
Ｓ０-０〜ＳＯ-１の８ｋ個のセンスアンプをイネーブル
にして、各ビット線対に読み出されたデータを増幅し始
め、リフレッシュする。
【００５８】その後、前記信号／ＳＥＮ（０）がＬレベ
ルになるのに伴い、ＡＮＤ回路７５０がＬレベルのセン
スアンプ起動終了信号ＳＥＮＤを出力し、この信号ＳＥ
ＮＤを受けた行選択制御回路４５０では、センスアンプ
動作によりビット線対のデータが十分に増幅された後
（即ち、遅延回路２- ４５６と遅延回路３- ４５７との
合計遅延時間の後）、セットリセット回路４５１が前記
センスアンプ起動終了信号ＳＥＮＤに基づいてリセット
されてヒドンリフレッシュ制御信号がＬレベルになり、
内部行選択制御信号もＬレベルになる。これに伴い、行
プリデコーダ４２６では、信号ＷＤＥＮ（０）＝Ｌレベ
ル、信号／ＳＥＮ（０）＝Ｈレベルへ復帰して、行デコ
ーダＤ０-０、Ｄ０-１によるワード線０の選択、及びセ
ンスアンプ群Ｓ０-０、Ｓ０-１のセンスアンプ動作が停
止されると共に、プリチャージ回路Ｃ０によるビット線
のプリチャージ動作が開始される。また、前記信号／Ｓ
ＥＮ（０）＝Ｈレベルへの復帰に伴い、ＡＮＤ回路７５
０からのセンスアンプ起動終了信号ＳＥＮＤもＨレベル
に復帰する。
ルになるのに伴い、ＡＮＤ回路７５０がＬレベルのセン
スアンプ起動終了信号ＳＥＮＤを出力し、この信号ＳＥ
ＮＤを受けた行選択制御回路４５０では、センスアンプ
動作によりビット線対のデータが十分に増幅された後
（即ち、遅延回路２- ４５６と遅延回路３- ４５７との
合計遅延時間の後）、セットリセット回路４５１が前記
センスアンプ起動終了信号ＳＥＮＤに基づいてリセット
されてヒドンリフレッシュ制御信号がＬレベルになり、
内部行選択制御信号もＬレベルになる。これに伴い、行
プリデコーダ４２６では、信号ＷＤＥＮ（０）＝Ｌレベ
ル、信号／ＳＥＮ（０）＝Ｈレベルへ復帰して、行デコ
ーダＤ０-０、Ｄ０-１によるワード線０の選択、及びセ
ンスアンプ群Ｓ０-０、Ｓ０-１のセンスアンプ動作が停
止されると共に、プリチャージ回路Ｃ０によるビット線
のプリチャージ動作が開始される。また、前記信号／Ｓ
ＥＮ（０）＝Ｈレベルへの復帰に伴い、ＡＮＤ回路７５
０からのセンスアンプ起動終了信号ＳＥＮＤもＨレベル
に復帰する。
【００５９】＜データ読み出し動作の行制御＞この行制
御は、ビット線対にデータを読み出して増幅するまでの
制御である。前記センスアンプ起動終了信号ＳＥＮＤの
Ｈレベルへの復帰に伴い、行選択制御回路４５０では、
セットリセット回路４５３が前記センスアンプ起動終了
信号ＳＥＮＤに基づいてセットされて、ＨレベルのＲＷ
モード信号が出力される。その結果、リフレッシュモー
ド信号はＬレベルになると共に、アドレス選択回路４７
５は前記ＨレベルのＲＷモード信号を受けて行アドレス
ラッチ４７７側を選択し、内部行アドレス（ｍ：０）と
して、外部行アドレス（ｍ：０）＝１を行プリデコーダ
４００に出力する。これと並行して、セットリセット回
路４５５では、前記Ｈレベルのセンスアンプ起動終了信
号ＳＥＮＤをパルス発生器４６０を介して受けてリセッ
トされて、／リフレッシュカウント信号がＬレベルにな
り、リフレッシュカウント信号がＨレベルになって、リ
フレッシュカウンタ４７６がカウントアップされて、例
えばリフレッシュアドレス０からリフレッシュアドレス
１になる。
御は、ビット線対にデータを読み出して増幅するまでの
制御である。前記センスアンプ起動終了信号ＳＥＮＤの
Ｈレベルへの復帰に伴い、行選択制御回路４５０では、
セットリセット回路４５３が前記センスアンプ起動終了
信号ＳＥＮＤに基づいてセットされて、ＨレベルのＲＷ
モード信号が出力される。その結果、リフレッシュモー
ド信号はＬレベルになると共に、アドレス選択回路４７
５は前記ＨレベルのＲＷモード信号を受けて行アドレス
ラッチ４７７側を選択し、内部行アドレス（ｍ：０）と
して、外部行アドレス（ｍ：０）＝１を行プリデコーダ
４００に出力する。これと並行して、セットリセット回
路４５５では、前記Ｈレベルのセンスアンプ起動終了信
号ＳＥＮＤをパルス発生器４６０を介して受けてリセッ
トされて、／リフレッシュカウント信号がＬレベルにな
り、リフレッシュカウント信号がＨレベルになって、リ
フレッシュカウンタ４７６がカウントアップされて、例
えばリフレッシュアドレス０からリフレッシュアドレス
１になる。
【００６０】更に、前記Ｈレベルのセンスアンプ起動終
了信号ＳＥＮＤは、３個の遅延回路２- ４５６、３- ４
５７、４- ４５８で遅延されて（即ち、前記ビット線の
プリチャージ動作の完了を待って）セットリセット回路
４５３に入力されて、この回路４５３がリセットされ、
そのＱ端子からＨレベルのＲＷ行選択制御信号を出力
し、内部行選択制御信号はＨレベルになって、行プリデ
コーダ４００に出力される。行プリデコーダ４００で
は、リフレッシュモード信号＝Ｌレベルであるので、メ
モリブロック選択回路４９０はブロック選択信号ＸＢＫ
（０）のみをＨレベルにする。外部行アドレス（ｍ：
０）＝１であるので、行デコーダＤ０-０、Ｄ０-１はメ
モリブロックＢ０-０、Ｂ０-１のメモリセルアレイＣ０
-０〜Ｃ０-３のワード線１を選択する。以後は、既述の
リフレッシュ動作と同様の動作により、４個のメモリセ
ルアレイＣ０-０〜Ｃ０-３において各ビット線対１〜４
ｋに読み出されたデータがセンスアンプ群Ｓ０-０〜Ｓ
０-３で増幅される。前記セットリセット回路４５３か
らのＨレベルのＲＷ行選択制御信号の出力により、バッ
ファ４６２からはＨレベルのＲＡＳイネーブル信号ＲＡ
ＳＥＮが出力される。
了信号ＳＥＮＤは、３個の遅延回路２- ４５６、３- ４
５７、４- ４５８で遅延されて（即ち、前記ビット線の
プリチャージ動作の完了を待って）セットリセット回路
４５３に入力されて、この回路４５３がリセットされ、
そのＱ端子からＨレベルのＲＷ行選択制御信号を出力
し、内部行選択制御信号はＨレベルになって、行プリデ
コーダ４００に出力される。行プリデコーダ４００で
は、リフレッシュモード信号＝Ｌレベルであるので、メ
モリブロック選択回路４９０はブロック選択信号ＸＢＫ
（０）のみをＨレベルにする。外部行アドレス（ｍ：
０）＝１であるので、行デコーダＤ０-０、Ｄ０-１はメ
モリブロックＢ０-０、Ｂ０-１のメモリセルアレイＣ０
-０〜Ｃ０-３のワード線１を選択する。以後は、既述の
リフレッシュ動作と同様の動作により、４個のメモリセ
ルアレイＣ０-０〜Ｃ０-３において各ビット線対１〜４
ｋに読み出されたデータがセンスアンプ群Ｓ０-０〜Ｓ
０-３で増幅される。前記セットリセット回路４５３か
らのＨレベルのＲＷ行選択制御信号の出力により、バッ
ファ４６２からはＨレベルのＲＡＳイネーブル信号ＲＡ
ＳＥＮが出力される。
【００６１】＜データ読み出し動作の列制御＞この列制
御は、増幅されたデータをメインビット線対ＭＢ１〜Ｍ
Ｂ４ｋからフリップフロップ回路ＦＦ１〜ＦＦｋを経て
読み出す制御である。ロジック部８００からはＬレベル
の／列選択制御信号が図１０Ａの時間ｔ１でのクロック
の立上り前に出力される。制御回路５５０では、このＬ
レベルの／列選択制御信号及び前記バッファ４６２から
のＨレベルのＲＡＳイネーブル信号ＲＡＳＥＮが入力さ
れて、列アドレスの取り込みイネーブル信号／ＣＡＥＮ
がＬレベルになり、その後、信号生成回路５５５からは
Ｈレベルの読み出し開始信号ＲＥＮが出力される。その
結果、列選択制御回路６００では、図１０Ａの時間ｔ１
でのクロックの立上りタイミングで列アドレスラッチ６
０１〜６０４にロジック部８００からの列アドレス
（３：０）（＝例えば０）がラッチされ、列アドレスデ
コーダ６０７からの列アドレス信号／ＭＢＴ（７：０）
により、例えばメモリブロックＢ０-０内のセンスアン
プ群Ｓ０-０の４ｋ個のセンスアンプを１個置きにメイ
ンビット線ＭＢ１〜ＭＢ４ｋ＋１に接続するように同ブ
ロック内のスイッチ回路Ｔ０-０のみが制御されると共
に、これらメインビット線ＭＢ１〜ＭＢ４ｋ＋１に出力
されたデータをメインアンプＭＡ１〜ＭＡｋに伝達する
ように信号生成回路６１０から信号ＹＧ（０）のみがＨ
レベルになり、信号／ＹＧ（０）のみがＬレベルにな
る。
御は、増幅されたデータをメインビット線対ＭＢ１〜Ｍ
Ｂ４ｋからフリップフロップ回路ＦＦ１〜ＦＦｋを経て
読み出す制御である。ロジック部８００からはＬレベル
の／列選択制御信号が図１０Ａの時間ｔ１でのクロック
の立上り前に出力される。制御回路５５０では、このＬ
レベルの／列選択制御信号及び前記バッファ４６２から
のＨレベルのＲＡＳイネーブル信号ＲＡＳＥＮが入力さ
れて、列アドレスの取り込みイネーブル信号／ＣＡＥＮ
がＬレベルになり、その後、信号生成回路５５５からは
Ｈレベルの読み出し開始信号ＲＥＮが出力される。その
結果、列選択制御回路６００では、図１０Ａの時間ｔ１
でのクロックの立上りタイミングで列アドレスラッチ６
０１〜６０４にロジック部８００からの列アドレス
（３：０）（＝例えば０）がラッチされ、列アドレスデ
コーダ６０７からの列アドレス信号／ＭＢＴ（７：０）
により、例えばメモリブロックＢ０-０内のセンスアン
プ群Ｓ０-０の４ｋ個のセンスアンプを１個置きにメイ
ンビット線ＭＢ１〜ＭＢ４ｋ＋１に接続するように同ブ
ロック内のスイッチ回路Ｔ０-０のみが制御されると共
に、これらメインビット線ＭＢ１〜ＭＢ４ｋ＋１に出力
されたデータをメインアンプＭＡ１〜ＭＡｋに伝達する
ように信号生成回路６１０から信号ＹＧ（０）のみがＨ
レベルになり、信号／ＹＧ（０）のみがＬレベルにな
る。
【００６２】更に、タイミング発生回路６０５から発生
する信号／ＭＢＴＥＮ、／ＭＳＥ、ＤＬＴ、ＲＤＣＬ
Ｋ、／ＭＰＲＳにより、メインビット線ＭＢ１〜ＭＢ４
ｋ＋１のプリチャージ動作の停止、メインアンプＭＡ１
〜ＭＡｋでの増幅動作、ラッチ回路ＬＴ１〜ＬＴｋでの
データラッチ動作、及びフリップフロップ回路ＦＦ１〜
ＦＦｋでのデータラッチ動作が制御されて、メインビッ
ト線ＭＢ１〜ＭＢ４ｋ＋１に出力されたデータがフリッ
プフロップ回路ＦＦ１〜ＦＦｋから読み出される。この
ようなデータ読み出し後は、ビット線対（ＢＬ１、／Ｂ
Ｌ１）〜（ＢＬ４Ｋ、／ＢＬ４Ｋ）とメインビット線対
ＭＢ１〜ＭＢ４Ｋ＋１との接続が断たれると共に、メイ
ンビット線ＭＢ１〜ＭＢ４ｋ＋１のプリチャージが行わ
れる。
する信号／ＭＢＴＥＮ、／ＭＳＥ、ＤＬＴ、ＲＤＣＬ
Ｋ、／ＭＰＲＳにより、メインビット線ＭＢ１〜ＭＢ４
ｋ＋１のプリチャージ動作の停止、メインアンプＭＡ１
〜ＭＡｋでの増幅動作、ラッチ回路ＬＴ１〜ＬＴｋでの
データラッチ動作、及びフリップフロップ回路ＦＦ１〜
ＦＦｋでのデータラッチ動作が制御されて、メインビッ
ト線ＭＢ１〜ＭＢ４ｋ＋１に出力されたデータがフリッ
プフロップ回路ＦＦ１〜ＦＦｋから読み出される。この
ようなデータ読み出し後は、ビット線対（ＢＬ１、／Ｂ
Ｌ１）〜（ＢＬ４Ｋ、／ＢＬ４Ｋ）とメインビット線対
ＭＢ１〜ＭＢ４Ｋ＋１との接続が断たれると共に、メイ
ンビット線ＭＢ１〜ＭＢ４ｋ＋１のプリチャージが行わ
れる。
【００６３】その後は、列選択制御回路６００のタイミ
ング発生回路６０５からＬレベルの信号ＮＹＥＮが出力
される。これにより、行選択制御回路４５０では、セッ
トリセット回路４５３がリセットされて、ＲＷ行選択制
御信号がＬレベルになって、内部行選択制御信号もＬレ
ベルになる。その結果、行プリデコーダ４００では、信
号ＷＤＥＮ（０）、／ＳＥＮ（０）がＬレベルになっ
て、メモリブロックＢ０ -０の４個のメモリセルアレイ
Ｃ０-０〜Ｃ０-３のワード線１の非選択、センスアンプ
群Ｓ０-０〜Ｓ０-３でのセンスアンプ動作の停止、ビッ
ト線対のプリチャージ開始が行われる。更に、センスア
ンプ起動終了信号ＳＥＮＤがＨレベルに復帰すると、行
選択制御回路４５０では、セットリセット回路４５４が
リセットされて、ＲＷモード信号がＬレベルになる。こ
れにより、リフレッシュモード信号がＨレベルに復帰す
ると共に、アドレス選択回路４７５がリフレッシュカウ
ンタ４７６側を選択して、内部行アドレス（ｍ−１：
０）がリフレッシュカウンタ４７６のリフレッシュアド
レス（ｍ−１：０）（＝１）となり、内部行アドレスｍ
＝Ｈとなる。
ング発生回路６０５からＬレベルの信号ＮＹＥＮが出力
される。これにより、行選択制御回路４５０では、セッ
トリセット回路４５３がリセットされて、ＲＷ行選択制
御信号がＬレベルになって、内部行選択制御信号もＬレ
ベルになる。その結果、行プリデコーダ４００では、信
号ＷＤＥＮ（０）、／ＳＥＮ（０）がＬレベルになっ
て、メモリブロックＢ０ -０の４個のメモリセルアレイ
Ｃ０-０〜Ｃ０-３のワード線１の非選択、センスアンプ
群Ｓ０-０〜Ｓ０-３でのセンスアンプ動作の停止、ビッ
ト線対のプリチャージ開始が行われる。更に、センスア
ンプ起動終了信号ＳＥＮＤがＨレベルに復帰すると、行
選択制御回路４５０では、セットリセット回路４５４が
リセットされて、ＲＷモード信号がＬレベルになる。こ
れにより、リフレッシュモード信号がＨレベルに復帰す
ると共に、アドレス選択回路４７５がリフレッシュカウ
ンタ４７６側を選択して、内部行アドレス（ｍ−１：
０）がリフレッシュカウンタ４７６のリフレッシュアド
レス（ｍ−１：０）（＝１）となり、内部行アドレスｍ
＝Ｈとなる。
【００６４】図１１Ａ及び図１１Ｂは、電源立上げ時の
ダミーサイクル等の場合のタイミングチャートを示す。
図１０Ａ、図１０Ｂに示した通常のリードサイクルで
は、時間ｔ０で／行選択制御信号がＬレベルとなり、時
間ｔ１で／列行選択制御信号がＬレベルになるが、この
ダミーサイクルでは、時間ｔ１で／列選択制御信号はＨ
レベルに維持される。また、この時間ｔ１でのクロック
の立上りでは、行選択制御回路４５０のセットリセット
回路４５２の出力である行選択フラグはＨレベルであ
る。従って、行選択制御回路４５０のセットリセット回
路４８５は、図１１Ａに示したように、行選択フラグに
基づくＨレベルのリセットイネーブル信号を直ちに出力
する。しかし、ＡＮＤ回路４８６は、前記行選択フラグ
を遅延回路６- ４８７、７- ４８８で所定時間遅延した
行選択フラグ遅延信号が前記所定期間経過するまで前記
リセットイネーブル信号の通過を禁止するので、前記所
定期間Ｄの時間分、セットリセット回路４５３からのＲ
Ｗ行選択制御信号のリセットが遅れて、ＨレベルのＲＷ
行選択制御信号がその期間だけ長く維持されて、内部行
選択制御信号がＨレベルを維持するパルス幅が十分確保
される。その結果、ダミーサイクルであっても、センス
アンプによるデータ増幅を十分に行うことができる。
ダミーサイクル等の場合のタイミングチャートを示す。
図１０Ａ、図１０Ｂに示した通常のリードサイクルで
は、時間ｔ０で／行選択制御信号がＬレベルとなり、時
間ｔ１で／列行選択制御信号がＬレベルになるが、この
ダミーサイクルでは、時間ｔ１で／列選択制御信号はＨ
レベルに維持される。また、この時間ｔ１でのクロック
の立上りでは、行選択制御回路４５０のセットリセット
回路４５２の出力である行選択フラグはＨレベルであ
る。従って、行選択制御回路４５０のセットリセット回
路４８５は、図１１Ａに示したように、行選択フラグに
基づくＨレベルのリセットイネーブル信号を直ちに出力
する。しかし、ＡＮＤ回路４８６は、前記行選択フラグ
を遅延回路６- ４８７、７- ４８８で所定時間遅延した
行選択フラグ遅延信号が前記所定期間経過するまで前記
リセットイネーブル信号の通過を禁止するので、前記所
定期間Ｄの時間分、セットリセット回路４５３からのＲ
Ｗ行選択制御信号のリセットが遅れて、ＨレベルのＲＷ
行選択制御信号がその期間だけ長く維持されて、内部行
選択制御信号がＨレベルを維持するパルス幅が十分確保
される。その結果、ダミーサイクルであっても、センス
アンプによるデータ増幅を十分に行うことができる。
【００６５】図１２Ａ及び図１２Ｂは、オートリフレッ
シュ動作時のタイムチャートを示す。データの読み出し
及び書き込み動作時以外の例えばスタンバイ時には、同
図から判るように、ロジック部８００からＬレベルの／
オートリフレッシュ制御信号が出力されて、セットリセ
ット回路４５１からヒドンリフレッシュ制御信号が出力
されて、内部行選択制御信号がＨレベルになる。その結
果、既述のように所定行のビット線対のリフレッシュが
行われる。時間ｔ０において、Ｄフリップフロップ回路
４８５ａの出力であるリセットフラグがＨレベルになる
ため、行選択制御回路４５０のセットリセット回路４５
４、４５３からのＲＷモード信号及びＲＷ行選択制御信
号がＬレベルに固定されているので、リフレッシュに続
いてデータの読み出し又は書き込み動作が開始されるこ
とはない。
シュ動作時のタイムチャートを示す。データの読み出し
及び書き込み動作時以外の例えばスタンバイ時には、同
図から判るように、ロジック部８００からＬレベルの／
オートリフレッシュ制御信号が出力されて、セットリセ
ット回路４５１からヒドンリフレッシュ制御信号が出力
されて、内部行選択制御信号がＨレベルになる。その結
果、既述のように所定行のビット線対のリフレッシュが
行われる。時間ｔ０において、Ｄフリップフロップ回路
４８５ａの出力であるリセットフラグがＨレベルになる
ため、行選択制御回路４５０のセットリセット回路４５
４、４５３からのＲＷモード信号及びＲＷ行選択制御信
号がＬレベルに固定されているので、リフレッシュに続
いてデータの読み出し又は書き込み動作が開始されるこ
とはない。
【００６６】図１３Ａ及び図１３Ｂはページ#モードで
の動作を示すタイムチャートである。このページモード
では、ロジック部８００からの／行選択制御信号は、ク
ロックの複数回の立上り時（同図では時間ｔ０と時間ｔ
１）においてＬレベルが維持される。時間ｔ０から時間
ｔ１までの期間では、既述の通り、リフレッシュ動作
と、読み出すべきデータのビット線対での増幅動作とが
行われるが、クロックが立上る時間ｔ１では、行選択制
御回路４５０のセットリセット回路４５１は、そのＬＨ
端子にセットリセット回路４５２からのＨレベルの行選
択フラグを受けているので、Ｈレベルのヒドンリフレッ
シュ制御信号の再出力が禁止される。従って、このペー
ジモードでは、時間ｔ１からのリフレッシュ動作は行わ
れず、前記ビット線対の増幅されたデータがメインビッ
ト線ＭＢ１〜ＭＢ４ｋ＋１を経てフリップフロップ回路
ＦＦ１〜ＦＦｋから直ちに読み出される。
の動作を示すタイムチャートである。このページモード
では、ロジック部８００からの／行選択制御信号は、ク
ロックの複数回の立上り時（同図では時間ｔ０と時間ｔ
１）においてＬレベルが維持される。時間ｔ０から時間
ｔ１までの期間では、既述の通り、リフレッシュ動作
と、読み出すべきデータのビット線対での増幅動作とが
行われるが、クロックが立上る時間ｔ１では、行選択制
御回路４５０のセットリセット回路４５１は、そのＬＨ
端子にセットリセット回路４５２からのＨレベルの行選
択フラグを受けているので、Ｈレベルのヒドンリフレッ
シュ制御信号の再出力が禁止される。従って、このペー
ジモードでは、時間ｔ１からのリフレッシュ動作は行わ
れず、前記ビット線対の増幅されたデータがメインビッ
ト線ＭＢ１〜ＭＢ４ｋ＋１を経てフリップフロップ回路
ＦＦ１〜ＦＦｋから直ちに読み出される。
【００６７】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体装置によれば、データの読み出し又は書き込
みが要求された場合には、そのデータの読み出し又は書
き込み動作サイクル毎に、この動作サイクル内にリフレ
ッシュ動作を１回行うので、リフレッシュ周期毎にオー
トリフレッシュを行う必要が無く、半導体装置のデータ
転送レートを高くできる。
明の半導体装置によれば、データの読み出し又は書き込
みが要求された場合には、そのデータの読み出し又は書
き込み動作サイクル毎に、この動作サイクル内にリフレ
ッシュ動作を１回行うので、リフレッシュ周期毎にオー
トリフレッシュを行う必要が無く、半導体装置のデータ
転送レートを高くできる。
【００６８】また、請求項２ないし請求項９記載の発明
の半導体装置によれば、データの読み出し又は書き込み
が要求された場合には、先ずリフレッシュ動作を行い、
その終了後に続いてデータの読み出し又は書き込みを行
う。その際、特に請求項７記載の発明によれば、データ
の読み出し又は書き込みの開始時に既に行アドレスのデ
コードを終了させて、その時間分、読み出し又は書き込
みサイクルを短縮できる。また、請求項８記載の発明に
よれば、データ読み出し又は書き込み要求時に既にリフ
レッシュ動作でのリフレッシュアドレスのデコードを終
了させることができ、データの読み出し又は書き込み要
求時でのクロックの立上りと同時にリフレッシュを開始
できて、その時間分、読み出し又は書き込みサイクルを
短縮できる。更に、請求項９記載の発明の半導体装置に
よれば、１クロックで列制御とセンスアンプの動作停止
及びビット線のプリチャージを行うことができるので、
読み出し又は書き込みのクロックサイクル数を少なくで
きる。
の半導体装置によれば、データの読み出し又は書き込み
が要求された場合には、先ずリフレッシュ動作を行い、
その終了後に続いてデータの読み出し又は書き込みを行
う。その際、特に請求項７記載の発明によれば、データ
の読み出し又は書き込みの開始時に既に行アドレスのデ
コードを終了させて、その時間分、読み出し又は書き込
みサイクルを短縮できる。また、請求項８記載の発明に
よれば、データ読み出し又は書き込み要求時に既にリフ
レッシュ動作でのリフレッシュアドレスのデコードを終
了させることができ、データの読み出し又は書き込み要
求時でのクロックの立上りと同時にリフレッシュを開始
できて、その時間分、読み出し又は書き込みサイクルを
短縮できる。更に、請求項９記載の発明の半導体装置に
よれば、１クロックで列制御とセンスアンプの動作停止
及びビット線のプリチャージを行うことができるので、
読み出し又は書き込みのクロックサイクル数を少なくで
きる。
【００６９】更に、請求項１０ないし請求項１３記載の
発明の半導体装置によれば、データの読み出し又は書き
込みが要求されない場合には、オートリフレッシュを行
うことができる。特に、請求項１１及び請求項１３記載
の発明によれば、オートリフレッシュ制御信号生成回路
や、リフレッシュカウンタなどを共用したので、回路削
減が可能であると共に、これら回路の実評価を簡略化で
きる。
発明の半導体装置によれば、データの読み出し又は書き
込みが要求されない場合には、オートリフレッシュを行
うことができる。特に、請求項１１及び請求項１３記載
の発明によれば、オートリフレッシュ制御信号生成回路
や、リフレッシュカウンタなどを共用したので、回路削
減が可能であると共に、これら回路の実評価を簡略化で
きる。
【００７０】加えて、請求項１４記載の発明の半導体装
置によれば、フューズ回路に記憶したプログラム値（不
良アドレス）を、読み出し又は書き込むサイクル毎に設
定し直したので、不良アドレスがノイズの影響等で変化
しても、誤救済を防止できる。
置によれば、フューズ回路に記憶したプログラム値（不
良アドレス）を、読み出し又は書き込むサイクル毎に設
定し直したので、不良アドレスがノイズの影響等で変化
しても、誤救済を防止できる。
【００７１】また、請求項１５記載の発明の半導体装置
によれば、ダミーサイクル時などでも、データ読み出し
又は書き込み用制御信号の活性化状態を比較的長い期間
確保したので、センスアンプ動作を長く維持して、半導
体装置の誤動作を防止できる。
によれば、ダミーサイクル時などでも、データ読み出し
又は書き込み用制御信号の活性化状態を比較的長い期間
確保したので、センスアンプ動作を長く維持して、半導
体装置の誤動作を防止できる。
【００７２】更に、請求項１６記載の発明の半導体装置
によれば、行選択制御信号をクロック毎に連続して受け
たページ動作モード時には、リフレッシュ用の行選択制
御信号を２回目のクロック以降では活性化しないように
したので、リフレッシュ動作を行わずに直ちにデータの
読み出し又は書き込みを行うことが可能である。
によれば、行選択制御信号をクロック毎に連続して受け
たページ動作モード時には、リフレッシュ用の行選択制
御信号を２回目のクロック以降では活性化しないように
したので、リフレッシュ動作を行わずに直ちにデータの
読み出し又は書き込みを行うことが可能である。
【００７３】加えて、請求項１７記載の発明の半導体装
置によれば、１クロック内でオートリフレッシュ動作を
完結することが可能である。
置によれば、１クロック内でオートリフレッシュ動作を
完結することが可能である。
【図１】本発明にの実施の形態の半導体装置のメモリブ
ロック周りの構成を示す図である。
ロック周りの構成を示す図である。
【図２】同半導体装置の行デコーダ周りのブロック構成
を示す図である。
を示す図である。
【図３】同半導体装置に備える行選択制御回路等の回路
部のブロック構成を示す図である。
部のブロック構成を示す図である。
【図４】同半導体装置に備える行選択制御回路の内部構
成を示す図である。
成を示す図である。
【図５】同半導体装置に備えるヒューズリセット信号生
成回路の内部構成を示す図である。
成回路の内部構成を示す図である。
【図６】同半導体装置に備える行プリデコーダの内部構
成を示す図である。
成を示す図である。
【図７】同半導体装置に備える制御回路の内部構成を示
す図である。
す図である。
【図８】同半導体装置に備える列選択制御回路の内部構
成を示す図である。
成を示す図である。
【図９】同半導体装置に備える行ヒューズブロックの内
部構成を示す図である。
部構成を示す図である。
【図１０Ａ】本実施の形態の半導体装置の読み出し動作
時のタイミングチャートの上半部を示す図である。
時のタイミングチャートの上半部を示す図である。
【図１０Ｂ】本実施の形態の半導体装置の読み出し動作
時のタイミングチャートの下半部を示す図である。
時のタイミングチャートの下半部を示す図である。
【図１１Ａ】本実施の形態の半導体装置のダミーサイク
ル時のタイミングチャートの上半部を示す図である。
ル時のタイミングチャートの上半部を示す図である。
【図１１Ｂ】本実施の形態の半導体装置のダミーサイク
ル時のタイミングチャートの下半部を示す図である。
ル時のタイミングチャートの下半部を示す図である。
【図１２Ａ】本実施の形態の半導体装置のオートリフレ
ッシュ動作時のタイミングチャートの上半部を示す図で
ある。
ッシュ動作時のタイミングチャートの上半部を示す図で
ある。
【図１２Ｂ】本実施の形態の半導体装置のオートリフレ
ッシュ動作時のタイミングチャートの下半部を示す図で
ある。
ッシュ動作時のタイミングチャートの下半部を示す図で
ある。
【図１３Ａ】本実施の形態の半導体装置のページモード
時のタイミングチャートの上半部を示す図である。
時のタイミングチャートの上半部を示す図である。
【図１３Ｂ】本実施の形態の半導体装置のページモード
時のタイミングチャートの下半部を示す図である。
時のタイミングチャートの下半部を示す図である。
【図１４】従来のＤＲＡＭの概略構成を示す図である。
【図１５】従来のＤＲＡＭのオートリフレッシュ動作及
び読み出し動作を示すタイミングチャート図である。
び読み出し動作を示すタイミングチャート図である。
Ａ０-０〜Ａ７-１ センスアンプブロック Ｂ０-０〜Ｂ７-１ メモリブロック Ｃ０-０〜Ｃ７-３ メモリセルアレイ Ｓ０-０〜Ｓ７-１ センスアンプ群 Ｃ０-０〜Ｃ７-１ プリチャージ群 ＢＬ１〜／ＢＬ４ｋ ビット線 ＭＢ１〜ＭＢ４ｋ＋１ メインビット線 １００ メインプリチャージ回路 １１０ スイッチ回路 ＭＡ１〜ＭＡ４ｋ メインアンプ ＬＴ１〜ＬＴ４ｋ ラッチ回路 ＦＦ１〜ＦＦ４ｋ フリップフロップ回路 ４００ 行プリデコーダ ４５０ 行選択制御回路 ５００ 行ヒューズブロック ５５０ 制御回路 ６００ 列選択制御回路 ８００ ロジック部 ４５１ セットリセット回路（リフ
レッシュ制御信号生成回路、内部オートリフレ
ッシュ制御信号生成回路） ４５４ セットリセット回路（選択
制御回路） ４５５ セットリセット回路（リフ
レッシュアドレス更新器） ＳＥＮＤ センス起動終了信号 ４７５ アドレス選択回路 ４７６ リフレッシュカウンタ ４７７ 行アドレスラッチ １- ５２〜２７- ５５８ ヒューズ回路 ４９５ リセット信号生成回路（ヒ
ューズリセット回路） ７５０ ＡＮＤ回路（センス状態信
号生成回路） ９００、９０３ リセット回路 Ｓ 予備ワード線
レッシュ制御信号生成回路、内部オートリフレ
ッシュ制御信号生成回路） ４５４ セットリセット回路（選択
制御回路） ４５５ セットリセット回路（リフ
レッシュアドレス更新器） ＳＥＮＤ センス起動終了信号 ４７５ アドレス選択回路 ４７６ リフレッシュカウンタ ４７７ 行アドレスラッチ １- ５２〜２７- ５５８ ヒューズ回路 ４９５ リセット信号生成回路（ヒ
ューズリセット回路） ７５０ ＡＮＤ回路（センス状態信
号生成回路） ９００、９０３ リセット回路 Ｓ 予備ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 裕之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA03 AA09 AA15 BA09 BA13 BA15 BA20 BA21 BA23 BA29 CA07 CA15 CA17 CA27 DA03 DA08 DA10 DA14 DA18 DA20
Claims (17)
- 【請求項１】 データを記憶するためにリフレッシュが
必要な多数のメモリセル、及び前記メモリセルから読み
出されたデータを増幅する多数のセンスアンプを有する
半導体装置において、 データの読み出し又は書き込みが要求された場合に、そ
のデータの読み出し又は書き込み用制御信号を受けてリ
フレッシュ制御信号を生成するリフレッシュ制御信号生
成回路を備えて、 １回の読み出し又は書き込みの動作サイクルの時間内に
１回のリフレッシュ動作を行うことを特徴とする半導体
装置。 - 【請求項２】 前記リフレッシュ制御信号生成回路は、
前記リフレッシュ制御信号に基づいて、データの読み出
し又は書き込みの前に、前記センスアンプの動作を開始
させてリフレッシュ動作を行わせることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記リフレッシュ用制御信号生成回路
は、データの読み出し又は書き込み用制御信号として行
選択制御信号を受けて、前記リフレッシュ用制御信号と
してリフレッシュ用の行選択制御信号を活性化すること
を特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記センスアンプによるデータの増幅動
作に応じたセンス状態信号を生成するセンス状態信号生
成回路と、 前記リフレッシュ制御信号生成回路によるリフレッシュ
動作の開始後、前記センス状態信号生成回路のセンス状
態信号に基づいて、前記リフレッシュ制御信号生成回路
のリフレッシュ制御信号を非活性化すると共に、前記セ
ンスアンプの動作の終了後にデータの読み出し又は書き
込み用制御信号として通常動作用行選択制御信号を生成
して前記センスアンプの動作を再び開始させる行選択制
御回路とを備えたことを特徴とする請求項２記載の半導
体装置。 - 【請求項５】 前記センス状態信号生成回路は、前記セ
ンス状態信号として、前記センスアンプの起動の終了を
示すセンス起動終了信号を生成することを特徴とする請
求項４記載の半導体装置。 - 【請求項６】 前記行選択制御回路は、前記センス状態
信号生成回路のセンス起動終了信号を前記センスアンプ
の起動から増幅動作の終了までに要する時間以上遅らせ
たセンス終了信号を生成し、このセンス終了信号に基づ
いて、前記リフレッシュ制御信号を非活性化すると共に
前記通常動作用行選択制御信号を活性化することを特徴
とする請求項４記載の半導体装置。 - 【請求項７】 前記行選択制御回路は、リフレッシュカ
ウンタと、読み出し又は書き込みデータの行アドレスを
ラッチする行アドレスラッチと、アドレス選択回路と、 前記センス状態信号生成回路のセンス起動終了信号に基
づいて、前記センスアンプの動作終了後に前記アドレス
選択回路で前記行アドレスラッチ側を選択させる選択制
御回路とを備えたことを特徴とする請求項４記載の半導
体装置。 - 【請求項８】 前記選択制御回路により前記アドレス選
択回路が前記行アドレスラッチ側を選択した直後に、リ
フレッシュカウント信号を生成して前記リフレッシュカ
ウンタを更新するリフレッシュアドレス更新器を備えた
ことを特徴とする請求項７記載の半導体装置。 - 【請求項９】 列選択制御信号を出力して、前記行選択
制御回路に基づいてセンスアンプで増幅されたデータを
読み出し又は書き込む列選択制御回路と、 前記列選択制御回路によるデータの読み出し又は書き込
み動作の終了後に、前記行選択制御回路の通常動作用行
選択制御信号を非活性化して前記センスアンプの動作を
終了させるリセット回路とを備えたことを特徴とする請
求項４記載の半導体装置。 - 【請求項１０】 データの読み出し又は書き込みが要求
されない場合に、オートリフレッシュ制御信号を受けて
内部オートリフレッシュ制御信号を生成する内部オート
リフレッシュ制御信号生成回路を備えて、 リフレッシュ動作を、１回の読み出し又は書き込みの動
作サイクルの時間内に行う１回のリフレッシュ動作と、
前記読み出し又は書き込み動作がない場合のオートリフ
レッシュ動作とにより行うことを特徴とする請求項４記
載の半導体装置。 - 【請求項１１】 前記オートリフレッシュ制御信号は前
記リフレッシュ制御信号生成回路に入力され、このリフ
レッシュ制御信号生成回路により、前記内部オートリフ
レッシュ制御信号生成回路を共用して前記内部オートリ
フレッシュ制御信号が生成されることを特徴とする請求
項１０記載の半導体装置。 - 【請求項１２】 前記内部オートリフレッシュ制御信号
の発生時に、前記行選択制御回路による通常動作用行選
択制御信号の生成を停止させるリセット回路を備えたこ
とを特徴とする請求項１０記載の半導体装置。 - 【請求項１３】 リフレッシュカウンタと、読み出し又
は書き込みデータの行アドレスをラッチする行アドレス
ラッチと、アドレス選択回路と、 前記センス状態信号生成回路のセンス起動終了信号に基
づいて、前記センスアンプの動作終了後に前記アドレス
選択回路で前記行アドレスラッチ側を選択させる選択制
御回路と、 前記選択制御回路により前記アドレス選択回路が前記行
アドレスラッチ側を選択した直後に、リフレッシュカウ
ント信号を生成して前記リフレッシュカウンタを更新す
るリフレッシュアドレス更新器とを備え、 前記リフレッシュカウンタ、アドレスラッチ、アドレス
選択回路、選択制御回路及びリフレッシュアドレス更新
器は、１回の読み出し又は書き込みの動作サイクルの時
間内に行うリフレッシュ動作と、前記読み出し又は書き
込み動作がない場合のオートリフレッシュ動作とで共用
されることを特徴とする請求項１１記載の半導体装置。 - 【請求項１４】 欠陥メモリセルが接続されたワード線
を予備ワード線に置換して救済し、不良行アドレスを記
憶するヒューズ回路と、 前記ヒューズ回路の不良行アドレスを、前記列選択制御
回路に基づくデータの読み出し又は書き込み終了毎に設
定し直すヒューズリセット回路とを備えたことを特徴と
する請求項９記載の半導体装置。 - 【請求項１５】 前記列選択制御回路からの列選択制御
信号が所定クロックのエッジで活性化されていない時、
前記行選択制御回路の前記通常動作用行選択制御信号を
前記所定クロックのエッジから所定時間経過後にリセッ
トするリセット回路を備えたことを特徴とする請求項９
記載の半導体装置。 - 【請求項１６】 前記リフレッシュ用制御信号生成回路
は、 データの読み出し又は書き込み用制御信号としての行選
択制御信号をクロックの立上り又は立下りエッジ毎に続
けて受けた場合には、 前記リフレッシュ用制御信号としてのリフレッシュ用の
行選択制御信号を活性化しないことを特徴とする請求項
３記載の半導体装置。 - 【請求項１７】 データを記憶するためにリフレッシュ
が必要な多数のメモリセル、及び前記メモリセルから読
み出されたデータを増幅する多数のセンスアンプを有す
る半導体装置において、 データの読み出し又は書き込みが要求されない場合に、
オートリフレッシュ制御信号を受けて内部オートリフレ
ッシュ制御信号を生成する内部オートリフレッシュ制御
信号生成回路と、 前記センスアンプによるデータの増幅動作に応じたセン
ス状態信号を生成するセンス状態信号生成回路と、 前記内部オートリフレッシュ制御信号生成回路によるオ
ートリフレッシュ動作の開始後、前記センス状態信号生
成回路のセンス状態信号に基づいて、前記内部オートリ
フレッシュ制御信号生成回路のリフレッシュ制御信号を
非活性化する行選択制御回路とを備えて、 １回のオートリフレッシュ動作を１クロック内で行うこ
とを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372464A JP4208170B2 (ja) | 2000-12-07 | 2000-12-07 | 半導体装置 |
| US10/003,430 US6507529B2 (en) | 2000-12-07 | 2001-12-06 | Semiconductor device |
| US10/323,746 US6621753B2 (en) | 2000-12-07 | 2002-12-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372464A JP4208170B2 (ja) | 2000-12-07 | 2000-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002175691A true JP2002175691A (ja) | 2002-06-21 |
| JP4208170B2 JP4208170B2 (ja) | 2009-01-14 |
Family
ID=18842004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000372464A Expired - Fee Related JP4208170B2 (ja) | 2000-12-07 | 2000-12-07 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6507529B2 (ja) |
| JP (1) | JP4208170B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999368B2 (en) | 2003-05-27 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated circuit device |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4208170B2 (ja) * | 2000-12-07 | 2009-01-14 | パナソニック株式会社 | 半導体装置 |
| US6980481B1 (en) * | 2001-12-20 | 2005-12-27 | Lsi Logic Corporatiion | Address transition detect control circuit for self timed asynchronous memories |
| JP4095317B2 (ja) * | 2002-03-14 | 2008-06-04 | 富士通株式会社 | 非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステム |
| JP2003317472A (ja) * | 2002-04-17 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
| JP4203384B2 (ja) * | 2003-09-11 | 2008-12-24 | パナソニック株式会社 | 半導体装置 |
| KR100646940B1 (ko) * | 2003-12-15 | 2006-11-17 | 주식회사 하이닉스반도체 | 낮은 첨두 전류치를 가지는 리프레시 제어기 |
| JP2005353110A (ja) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | 不揮発性メモリ装置 |
| JP4962834B2 (ja) * | 2005-12-06 | 2012-06-27 | 富士ゼロックス株式会社 | 画像形成処理装置、課金管理措置並設接続装置、および課金管理プログラム |
| US7376038B2 (en) * | 2006-03-21 | 2008-05-20 | Texas Instruments Incorporated | Fast access memory architecture |
| TWI358729B (en) * | 2008-01-02 | 2012-02-21 | Nanya Technology Corp | Random access memory and executing method of data |
| CN101494083B (zh) * | 2008-01-21 | 2011-08-31 | 南亚科技股份有限公司 | 随机存取存储器及其执行资料重置方法 |
| JP2011170918A (ja) | 2010-02-18 | 2011-09-01 | Elpida Memory Inc | 半導体記憶装置 |
| KR20160133073A (ko) * | 2015-05-11 | 2016-11-22 | 에스케이하이닉스 주식회사 | 초기화 동작을 수행하는 반도체장치 및 반도체시스템 |
| DE102019128331A1 (de) | 2019-08-29 | 2021-03-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gemeinsam genutzter decodiererschaltkreis und verfahren |
| CN112447218A (zh) * | 2019-08-29 | 2021-03-05 | 台湾积体电路制造股份有限公司 | 存储器电路和方法 |
| US11204883B1 (en) * | 2020-06-22 | 2021-12-21 | Seagate Technology Llc | Data storage system with access completion uniformity |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129885A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 半導体メモリ装置 |
| US5822265A (en) * | 1997-07-29 | 1998-10-13 | Rockwell Semiconductor Systems, Inc. | DRAM controller with background refresh |
| US6005818A (en) | 1998-01-20 | 1999-12-21 | Stmicroelectronics, Inc. | Dynamic random access memory device with a latching mechanism that permits hidden refresh operations |
| US6118719A (en) | 1998-05-20 | 2000-09-12 | International Business Machines Corporation | Self-initiated self-refresh mode for memory modules |
| JPH11345486A (ja) | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
| US6094705A (en) * | 1999-03-10 | 2000-07-25 | Picoturbo, Inc. | Method and system for selective DRAM refresh to reduce power consumption |
| US6282606B1 (en) | 1999-04-02 | 2001-08-28 | Silicon Aquarius, Inc. | Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods |
| JP4208170B2 (ja) * | 2000-12-07 | 2009-01-14 | パナソニック株式会社 | 半導体装置 |
-
2000
- 2000-12-07 JP JP2000372464A patent/JP4208170B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-06 US US10/003,430 patent/US6507529B2/en not_active Expired - Lifetime
-
2002
- 2002-12-20 US US10/323,746 patent/US6621753B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999368B2 (en) | 2003-05-27 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030086319A1 (en) | 2003-05-08 |
| US6507529B2 (en) | 2003-01-14 |
| JP4208170B2 (ja) | 2009-01-14 |
| US6621753B2 (en) | 2003-09-16 |
| US20020071328A1 (en) | 2002-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3244340B2 (ja) | 同期型半導体記憶装置 | |
| JP5104864B2 (ja) | 半導体記憶装置及びシステム | |
| JP2002175691A (ja) | 半導体装置 | |
| JP4745169B2 (ja) | 半導体記憶装置 | |
| US7304908B2 (en) | SRAM device capable of performing burst operation | |
| KR20070069878A (ko) | 반도체 장치 | |
| JP2000163956A (ja) | 半導体記憶装置 | |
| KR100571329B1 (ko) | 반도체 메모리 | |
| JP4808070B2 (ja) | 半導体メモリおよび半導体メモリの動作方法 | |
| JP2006294216A (ja) | 半導体記憶装置 | |
| KR100412131B1 (ko) | 반도체 메모리 장치의 셀 데이타 보호회로 | |
| KR20030019209A (ko) | 반도체 메모리 | |
| JPH08195085A (ja) | データメモリ内のセンス増幅 | |
| KR100533696B1 (ko) | 반도체 장치 및 그 제어 방법 | |
| US7002875B2 (en) | Semiconductor memory | |
| KR20200028654A (ko) | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| JPH11306758A (ja) | 半導体記憶装置 | |
| JPH11283395A (ja) | 半導体記憶装置 | |
| KR100663771B1 (ko) | 반도체 기억 장치 | |
| US6785187B2 (en) | Semiconductor device having integrated memory and logic | |
| JP2003123476A (ja) | 半導体メモリ装置 | |
| US6721224B2 (en) | Memory refresh methods and circuits | |
| US6584027B2 (en) | Semiconductor memory | |
| KR101013459B1 (ko) | 어드레스를 비교하는 반도체 집적 회로 | |
| WO2006057794A2 (en) | Transparent error correcting memory that supports partial-word write |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051007 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051013 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051111 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080827 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081017 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |