JP2002170961A - Ｓｏｉの上のプログラマブル・ニューロンｍｏｓｆｅｔ - Google Patents
Ｓｏｉの上のプログラマブル・ニューロンｍｏｓｆｅｔInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 他のデバイスの活性領域に有害な影響を与え
ることなく高速学習または長期間学習が可能なＳＯＩ上
のプログラマブル・ニューロンＭＯＳＦＥＴを提供す
る。 【解決手段】 本発明は、ＳＯＩ基板の上に作成された
プログラマブル・ニューロンＭＯＳＦＥＴ構造体を開示
する。ＳＯＩ基板の上に、多数個のコンデンサ構造体２
４１、２３１が作成される。コンデンサの基板領域３３
０、３４０は、分離構造体２７０により相互に完全に分
離される。それに加えて、ニューロンＭＯＳＦＥＴのト
ランジスタ構造体２１０は、分離構造体２７０によりコ
ンデンサ構造体２４１、２３１から完全に分離される。
このニューロンＭＯＳＦＥＴはまた、コンデンサのゲー
ト構造体２３０、２４０およびこのトランジスタ構造体
の浮遊ゲート２００を形成する隣接する導電体層２０
０、２３０および２４０を有する。
ることなく高速学習または長期間学習が可能なＳＯＩ上
のプログラマブル・ニューロンＭＯＳＦＥＴを提供す
る。 【解決手段】 本発明は、ＳＯＩ基板の上に作成された
プログラマブル・ニューロンＭＯＳＦＥＴ構造体を開示
する。ＳＯＩ基板の上に、多数個のコンデンサ構造体２
４１、２３１が作成される。コンデンサの基板領域３３
０、３４０は、分離構造体２７０により相互に完全に分
離される。それに加えて、ニューロンＭＯＳＦＥＴのト
ランジスタ構造体２１０は、分離構造体２７０によりコ
ンデンサ構造体２４１、２３１から完全に分離される。
このニューロンＭＯＳＦＥＴはまた、コンデンサのゲー
ト構造体２３０、２４０およびこのトランジスタ構造体
の浮遊ゲート２００を形成する隣接する導電体層２０
０、２３０および２４０を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩの上のシン
グル・ポリシリコン・ニューロンＭＯＳＦＥＴに関す
る。このシングル・ポリシリコン・ニューロンＭＯＳＦ
ＥＴは、従来のニューロンＭＯＳＦＥＴに付随する漏話
ノイズおよび漏洩電流を有しないシナプス学習能力を有
する。
グル・ポリシリコン・ニューロンＭＯＳＦＥＴに関す
る。このシングル・ポリシリコン・ニューロンＭＯＳＦ
ＥＴは、従来のニューロンＭＯＳＦＥＴに付随する漏話
ノイズおよび漏洩電流を有しないシナプス学習能力を有
する。
【０００２】
【発明が解決しようとする課題】集積回路ハードウエア
のレベルで知能を実行することができる技術は、次の世
代の低電力で自己完結型の携帯型のシステムおよび製品
の開発に対する重要な可能なステップとして急速に現れ
てきた。発展可能なハードウエアとして知られているデ
バイスを含むこれらの技術は、新規な製品の応用に対し
て用いられる環境およびアルゴリズムに応じて学習およ
び自己調整の能力を備えた自律的、適合的で欠陥に寛容
である電子システムを開発することに、新しい努力が向
かっている。これらの目標を達成するのに最も有望な１
つの技術は、ニューロンＭＯＳＦＥＴとして知られてい
る技術である。図１は、浮遊ゲート１００に静電容量的
に結合されたｎ個の入力１１５−１、１１５−２、…、
および１１５−ｎを備えたニューロンＭＯＳＦＥＴの回
路概要図である。図１にはまた、トランジスタのソース
１１０およびドレイン１０５が示されている。静電容量
的に結合された入力のおのおのは、入力１１５−１、１
１５−２、…、および１１５−ｎに対してそれぞれ
Ｃ1、Ｃ2、…、およびＣnで与えられるそれらに付随す
る静電容量を有する。これらの静電容量の合計静電容量
ＣTOTは下記の式で与えられる。
のレベルで知能を実行することができる技術は、次の世
代の低電力で自己完結型の携帯型のシステムおよび製品
の開発に対する重要な可能なステップとして急速に現れ
てきた。発展可能なハードウエアとして知られているデ
バイスを含むこれらの技術は、新規な製品の応用に対し
て用いられる環境およびアルゴリズムに応じて学習およ
び自己調整の能力を備えた自律的、適合的で欠陥に寛容
である電子システムを開発することに、新しい努力が向
かっている。これらの目標を達成するのに最も有望な１
つの技術は、ニューロンＭＯＳＦＥＴとして知られてい
る技術である。図１は、浮遊ゲート１００に静電容量的
に結合されたｎ個の入力１１５−１、１１５−２、…、
および１１５−ｎを備えたニューロンＭＯＳＦＥＴの回
路概要図である。図１にはまた、トランジスタのソース
１１０およびドレイン１０５が示されている。静電容量
的に結合された入力のおのおのは、入力１１５−１、１
１５−２、…、および１１５−ｎに対してそれぞれ
Ｃ1、Ｃ2、…、およびＣnで与えられるそれらに付随す
る静電容量を有する。これらの静電容量の合計静電容量
ＣTOTは下記の式で与えられる。
【０００３】
【数１】
【０００４】因子Ｚは、下記の式によって定めることが
できる。
できる。
【０００５】
【数２】
【０００６】ここで、Ｗiは下記の式で与えられる。
【０００７】
【数３】
【０００８】式1.1は、Ｗ1、Ｗ2、…、およびＷnによっ
て加重されたゲート１１５−１、１１５−２、…、およ
び１１５−ｎに対するすべての入力電圧の線形和の値が
式1.3によって与えられるＶTH *よりも大きくなり、デバ
イスがオンになり、そしてソース１１０およびドレイン
１０５が接続されることを意味する。シバタ（Shibat
a）ほかの米国特許第５，２５８，６５７号を参照され
たい。
て加重されたゲート１１５−１、１１５−２、…、およ
び１１５−ｎに対するすべての入力電圧の線形和の値が
式1.3によって与えられるＶTH *よりも大きくなり、デバ
イスがオンになり、そしてソース１１０およびドレイン
１０５が接続されることを意味する。シバタ（Shibat
a）ほかの米国特許第５，２５８，６５７号を参照され
たい。
【０００９】
【数４】
【００１０】ここで、ＣOは浮遊ゲートと基板との間の
静電容量、ＱFは浮遊ゲートの上の電荷である。ニュー
ロンＭＯＳＦＥＴは入力電圧を合計するから、そしてＭ
ＯＳＦＥＴの閾値電圧よりも大きいこの合計に応じて出
力条件が変化するから、このデバイスは生物のニューロ
ンと同じように行動する。ニューロンＭＯＳＦＥＴは、
ディジタル・アプリケーションとアナログ・アプリケー
ションとの両方に対して、利点を提供する。それは、バ
イアス用ネットワークから入力信号を分離することがで
きるからである。このことにより、低電力のアプリケー
ションに対してアナログ回路を設計する時、重要な利点
を得ることができる。
静電容量、ＱFは浮遊ゲートの上の電荷である。ニュー
ロンＭＯＳＦＥＴは入力電圧を合計するから、そしてＭ
ＯＳＦＥＴの閾値電圧よりも大きいこの合計に応じて出
力条件が変化するから、このデバイスは生物のニューロ
ンと同じように行動する。ニューロンＭＯＳＦＥＴは、
ディジタル・アプリケーションとアナログ・アプリケー
ションとの両方に対して、利点を提供する。それは、バ
イアス用ネットワークから入力信号を分離することがで
きるからである。このことにより、低電力のアプリケー
ションに対してアナログ回路を設計する時、重要な利点
を得ることができる。
【００１１】ニューロンＭＯＳＦＥＴを作成することに
関する先行技術は、下記の２つの基本的方式を用いたバ
ルク・シリコンに集中していた。ＥＥＰＲＯＭアプリケ
ーションに対して開発された技術に典型的に見られるデ
ュアル・ポリシリコン処理工程はシバタ（Shibata）ほ
かの米国特許第５，２５８，６５７号に開示されてお
り、そしてシングル・ゲート・ポリシリコン処理工程は
パン（Pan）ほか名の米国特許第５，８９５，９４５号
に開示されている。これらの方式はいずれもニューロン
ＭＯＳＦＥＴを作成するのに成功を納めているけれど
も、これらは特にアナログ・アプリケーションに対する
デバイスの製造可能性に関していくつかの厳しい制限を
有している。これらの２つの方式の制限のいくつかを次
に説明する。デュアル・ポリシリコン処理工程の場合、
ニューロンＭＯＳＦＥＴの中で整合を達成することが困
難であり、そしてダイごとのおよびウエハごとのおよび
ロットごとのデバイスの特性の均一度を達成することが
困難である。不整合の問題点は２つの重要な問題点によ
り生ずる。すなわち、（ａ）これらのデバイスのエッチ
ングの変動および不純物添加の変動を含むデュアル・ポ
リシリコン処理工程の問題点、および（ｂ）デバイスの
基板との静電容量的結合による問題点、である。バルク
技術におけるニューロンＭＯＳＦＥＴは基板を通して他
のすべてのデバイスと静電容量的に結合されるから、こ
れらのデバイスは漏話ノイズ効果に敏感である。もし高
価なトリプル・ウエル処理工程が用いられないならば、
技術が頂点に達した時、この効果は悪化する傾向があ
る。プログラミングの電圧および電流は、ダイオード接
合のブレークダウンおよび漏洩を通して、活性ニューロ
ンＭＯＳＦＥＴに達することができる。このことは、活
性ニューロンＭＯＳＦＥＴに信頼性の問題点またはデバ
イスの劣化の問題点の原因となり得る。このことは、接
合分離ＥＥＰＲＯＭ技術を典型的に用いるニューロンＭ
ＯＳＦＥＴのプログラミング構造体の中で起こる。これ
らの問題点のいくつかをなくする（プログラミング電圧
を小さくする）のを助けるために、デュアル・ゲート酸
化物処理工程が用いられる傾向があり、それはコストを
増大させ、そして技術の複雑さを増大させる。前記で指
摘したように、接合分離を用いているために、この技術
の基板に対するプログラミング電流に損失が存在するこ
とが可能であり、したがって実際のデバイスのプログラ
ミングに対して必要であるよりもさらに高いプログラミ
ングの電圧または電流が要求される。デバイスに及ぼす
高温度制限はまた、漏洩電流により生ずる。デバイス
は、ニューロンＭＯＳＦＥＴのプログラミングの期間
中、シングル・イベント・アップセット（Single-event
-upset）効果を受けやすくそしてラッチ・アップ（Latc
h-up）効果を潜在的に受けやすい。そして最後に、ポリ
シリコン／ポリシリコン・コンデンサはゲート・酸化物
コンデンサよりも単位面積当たりの静電容量が小さく、
したがってニューロンＭＯＳＦＥＴセルを組み立てるた
めのシングル・ポリシリコン処理工程よりもさらに大き
な面積を要求するであろう。
関する先行技術は、下記の２つの基本的方式を用いたバ
ルク・シリコンに集中していた。ＥＥＰＲＯＭアプリケ
ーションに対して開発された技術に典型的に見られるデ
ュアル・ポリシリコン処理工程はシバタ（Shibata）ほ
かの米国特許第５，２５８，６５７号に開示されてお
り、そしてシングル・ゲート・ポリシリコン処理工程は
パン（Pan）ほか名の米国特許第５，８９５，９４５号
に開示されている。これらの方式はいずれもニューロン
ＭＯＳＦＥＴを作成するのに成功を納めているけれど
も、これらは特にアナログ・アプリケーションに対する
デバイスの製造可能性に関していくつかの厳しい制限を
有している。これらの２つの方式の制限のいくつかを次
に説明する。デュアル・ポリシリコン処理工程の場合、
ニューロンＭＯＳＦＥＴの中で整合を達成することが困
難であり、そしてダイごとのおよびウエハごとのおよび
ロットごとのデバイスの特性の均一度を達成することが
困難である。不整合の問題点は２つの重要な問題点によ
り生ずる。すなわち、（ａ）これらのデバイスのエッチ
ングの変動および不純物添加の変動を含むデュアル・ポ
リシリコン処理工程の問題点、および（ｂ）デバイスの
基板との静電容量的結合による問題点、である。バルク
技術におけるニューロンＭＯＳＦＥＴは基板を通して他
のすべてのデバイスと静電容量的に結合されるから、こ
れらのデバイスは漏話ノイズ効果に敏感である。もし高
価なトリプル・ウエル処理工程が用いられないならば、
技術が頂点に達した時、この効果は悪化する傾向があ
る。プログラミングの電圧および電流は、ダイオード接
合のブレークダウンおよび漏洩を通して、活性ニューロ
ンＭＯＳＦＥＴに達することができる。このことは、活
性ニューロンＭＯＳＦＥＴに信頼性の問題点またはデバ
イスの劣化の問題点の原因となり得る。このことは、接
合分離ＥＥＰＲＯＭ技術を典型的に用いるニューロンＭ
ＯＳＦＥＴのプログラミング構造体の中で起こる。これ
らの問題点のいくつかをなくする（プログラミング電圧
を小さくする）のを助けるために、デュアル・ゲート酸
化物処理工程が用いられる傾向があり、それはコストを
増大させ、そして技術の複雑さを増大させる。前記で指
摘したように、接合分離を用いているために、この技術
の基板に対するプログラミング電流に損失が存在するこ
とが可能であり、したがって実際のデバイスのプログラ
ミングに対して必要であるよりもさらに高いプログラミ
ングの電圧または電流が要求される。デバイスに及ぼす
高温度制限はまた、漏洩電流により生ずる。デバイス
は、ニューロンＭＯＳＦＥＴのプログラミングの期間
中、シングル・イベント・アップセット（Single-event
-upset）効果を受けやすくそしてラッチ・アップ（Latc
h-up）効果を潜在的に受けやすい。そして最後に、ポリ
シリコン／ポリシリコン・コンデンサはゲート・酸化物
コンデンサよりも単位面積当たりの静電容量が小さく、
したがってニューロンＭＯＳＦＥＴセルを組み立てるた
めのシングル・ポリシリコン処理工程よりもさらに大き
な面積を要求するであろう。
【００１２】バルク・シリコン・シングル・ポリシリコ
ン処理工程の場合には、デュアル・ポリシリコン処理工
程の場合よりも、デバイスは漏話ノイズ効果にさらに敏
感である。それは、浮遊ゲートがデュアル・ポリシリコ
ン処理工程の場合よりも基板静電容量の影響をさらに多
く受けるからである。このデュアル・ポリシリコン工程
の場合には、ＬＯＣＯＳまたは浅いトレンチの分離領域
の上に、浮遊ゲートおよび入力結合コンデンサを配置す
ることができる。プログラミングの電圧および電流は活
性ニューロンＭＯＳＦＥＴに達することができ、そして
信頼性またはデバイスの劣化の問題点の原因となること
ができる。デュアル・ポリシリコン処理工程と同じよう
に、このことはダイオード接合のブレークダウンおよび
漏洩を通して起こる。シングル・ポリシリコン・ニュー
ロンＭＯＳＦＥＴの中の接合面積が増大するために、漏
洩電流による高温度制限は、デュアル・ポリシリコン処
理工程におけるよりもシングル・ポリシリコン処理工程
においてさらに厳しくなる。これらのデバイスはまた、
接合面積が増大するために、デュアル・ポリシリコン処
理工程よりもシングル・イベント・アップセット効果を
もっと受けやすい。デバイスに加えられるバイアスが変
化する時、基板に対する空乏静電容量が変化する。これ
は前記の式の合計静電容量ＣTOTを変え、したがってデ
バイスの動作特性の中に寄生非線形性を導入する。ニュ
ーロン・デバイスの動作は入力電圧に関して線形である
のが理想的である。この技術では、基板の空乏静電容量
を通して大幅な寄生静電容量が存在し、それにより、ニ
ューロンＭＯＳＦＥＴの動作において与えられた分解能
または精度を達成するために要求されるデバイスの速度
およびデバイスの面積を通して、デバイスの特性に影響
を与える。
ン処理工程の場合には、デュアル・ポリシリコン処理工
程の場合よりも、デバイスは漏話ノイズ効果にさらに敏
感である。それは、浮遊ゲートがデュアル・ポリシリコ
ン処理工程の場合よりも基板静電容量の影響をさらに多
く受けるからである。このデュアル・ポリシリコン工程
の場合には、ＬＯＣＯＳまたは浅いトレンチの分離領域
の上に、浮遊ゲートおよび入力結合コンデンサを配置す
ることができる。プログラミングの電圧および電流は活
性ニューロンＭＯＳＦＥＴに達することができ、そして
信頼性またはデバイスの劣化の問題点の原因となること
ができる。デュアル・ポリシリコン処理工程と同じよう
に、このことはダイオード接合のブレークダウンおよび
漏洩を通して起こる。シングル・ポリシリコン・ニュー
ロンＭＯＳＦＥＴの中の接合面積が増大するために、漏
洩電流による高温度制限は、デュアル・ポリシリコン処
理工程におけるよりもシングル・ポリシリコン処理工程
においてさらに厳しくなる。これらのデバイスはまた、
接合面積が増大するために、デュアル・ポリシリコン処
理工程よりもシングル・イベント・アップセット効果を
もっと受けやすい。デバイスに加えられるバイアスが変
化する時、基板に対する空乏静電容量が変化する。これ
は前記の式の合計静電容量ＣTOTを変え、したがってデ
バイスの動作特性の中に寄生非線形性を導入する。ニュ
ーロン・デバイスの動作は入力電圧に関して線形である
のが理想的である。この技術では、基板の空乏静電容量
を通して大幅な寄生静電容量が存在し、それにより、ニ
ューロンＭＯＳＦＥＴの動作において与えられた分解能
または精度を達成するために要求されるデバイスの速度
およびデバイスの面積を通して、デバイスの特性に影響
を与える。
【００１３】したがって、現在のデュアル・ポリシリコ
ン・ニューロンＭＯＳＦＥＴおよびシングル・ゲート・
ニューロンＭＯＳＦＥＴの前記で説明した制限を解決し
たニューロンＭＯＳＦＥＴが要請されている。
ン・ニューロンＭＯＳＦＥＴおよびシングル・ゲート・
ニューロンＭＯＳＦＥＴの前記で説明した制限を解決し
たニューロンＭＯＳＦＥＴが要請されている。
【００１４】
【課題を解決するための手段】本発明は、シナプス学習
能力を有するシングル・ポリシリコン・ニューロンＭＯ
ＳＦＥＴアーキテクチャを開示する。説明される構造体
はシリコン・オン・インシュレータ（ＳＯＩ（Silicon-
on-insulator））基板に特有であり、そして単一ポリシ
リコン層ゲート構造体を有する。それに加えて、本発明
のニューロンＭＯＳＦＥＴ構造体は、多数個の分離構造
体によって相互に完全に分離された多数個の不純物添加
領域を有する。この構造体は、トランジスタの浮遊ゲー
トを形成するＭＯＳトランジスタ領域の上に作成された
連続するまたはつながった（contiguous）導電体薄膜
と、ニューロンＭＯＳＦＥＴに対する入力コンデンサ構
造体を形成するために多数個の不純物添加領域の上に配
置された前記隣接する導電体薄膜の他の領域とを有す
る。
能力を有するシングル・ポリシリコン・ニューロンＭＯ
ＳＦＥＴアーキテクチャを開示する。説明される構造体
はシリコン・オン・インシュレータ（ＳＯＩ（Silicon-
on-insulator））基板に特有であり、そして単一ポリシ
リコン層ゲート構造体を有する。それに加えて、本発明
のニューロンＭＯＳＦＥＴ構造体は、多数個の分離構造
体によって相互に完全に分離された多数個の不純物添加
領域を有する。この構造体は、トランジスタの浮遊ゲー
トを形成するＭＯＳトランジスタ領域の上に作成された
連続するまたはつながった（contiguous）導電体薄膜
と、ニューロンＭＯＳＦＥＴに対する入力コンデンサ構
造体を形成するために多数個の不純物添加領域の上に配
置された前記隣接する導電体薄膜の他の領域とを有す
る。
【００１５】本発明の設計により、チップの上のニュー
ロンＭＯＳＦＥＴまたは他のデバイスの活性領域に有害
な影響を与えることなく、高速学習（ＦＮプログラミン
グ）または長期間学習（ホット電子プログラミング）が
可能である。その他の技術的利点は、下記の図面、説
明、および請求項から当業者には容易に理解されるであ
ろう。
ロンＭＯＳＦＥＴまたは他のデバイスの活性領域に有害
な影響を与えることなく、高速学習（ＦＮプログラミン
グ）または長期間学習（ホット電子プログラミング）が
可能である。その他の技術的利点は、下記の図面、説
明、および請求項から当業者には容易に理解されるであ
ろう。
【００１６】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明およびその利点をさらに完全に理解するこ
とができるであろう。添付図面において、同等の参照番
号は同等の特徴を有することを表している。
より、本発明およびその利点をさらに完全に理解するこ
とができるであろう。添付図面において、同等の参照番
号は同等の特徴を有することを表している。
【００１７】図２〜図６を参照して、本発明を説明す
る。これらの図面には、シナプス的学習能力を有するシ
ングル・のポリシリコン・ニューロンＭＯＳＦＥＴアー
キテクチャが示されている。
る。これらの図面には、シナプス的学習能力を有するシ
ングル・のポリシリコン・ニューロンＭＯＳＦＥＴアー
キテクチャが示されている。
【００１８】図２Ａおよび図２Ｂは、本発明の１つの実
施例を示した図である。図２Ａに示されているように、
ニューロンＭＯＳＦＥＴは浮遊ゲート１５０を有する。
本発明の１つの実施例では、この浮遊ゲートは不純物が
添加された多結晶シリコン（ポリシリコン）であるけれ
ども、しかし浮遊ゲート１５０を作成するのに、ＭＯＳ
ＦＥＴゲートとして用いるのに適切である導電体薄膜は
いずれも用いることができる。浮遊ゲート２３０および
２４０の各部分は、ニューロンＭＯＳＦＥＴ２０１の浮
遊ゲート２００に対して入力電圧Ｖ1およびＶ2を結合す
るコンデンサを形成する。ニューロンＭＯＳＦＥＴ構造
体２０１は、ソース領域２２０と、ドレイン領域２１０
と、前記で説明した浮遊ゲート領域２００とを有する。
図２Ｂに示されているように、ニューロンＭＯＳＦＥＴ
はシリコン・オン・インシュレータ（ＳＯＩ）基板の上
に作成される。この基板は、基板層２９０と、埋込み誘
電体層２８０と、その中にニューロン・トランジスタが
作成される頂部層２６５とを有する。本発明の１つの実
施例では、基板層２９０および頂部層２６５はシリコン
であり、そして埋込み誘電体層２８０は二酸化シリコン
であるであろう。この明細書では、頂部シリコン層２６
５は活性シリコン層と呼ばれるであろう。
施例を示した図である。図２Ａに示されているように、
ニューロンＭＯＳＦＥＴは浮遊ゲート１５０を有する。
本発明の１つの実施例では、この浮遊ゲートは不純物が
添加された多結晶シリコン（ポリシリコン）であるけれ
ども、しかし浮遊ゲート１５０を作成するのに、ＭＯＳ
ＦＥＴゲートとして用いるのに適切である導電体薄膜は
いずれも用いることができる。浮遊ゲート２３０および
２４０の各部分は、ニューロンＭＯＳＦＥＴ２０１の浮
遊ゲート２００に対して入力電圧Ｖ1およびＶ2を結合す
るコンデンサを形成する。ニューロンＭＯＳＦＥＴ構造
体２０１は、ソース領域２２０と、ドレイン領域２１０
と、前記で説明した浮遊ゲート領域２００とを有する。
図２Ｂに示されているように、ニューロンＭＯＳＦＥＴ
はシリコン・オン・インシュレータ（ＳＯＩ）基板の上
に作成される。この基板は、基板層２９０と、埋込み誘
電体層２８０と、その中にニューロン・トランジスタが
作成される頂部層２６５とを有する。本発明の１つの実
施例では、基板層２９０および頂部層２６５はシリコン
であり、そして埋込み誘電体層２８０は二酸化シリコン
であるであろう。この明細書では、頂部シリコン層２６
５は活性シリコン層と呼ばれるであろう。
【００１９】種々のデバイスの浮遊ゲート１５０とを作
成する前に、活性シリコン層２６５の中に、分離構造体
２７０および２７５と、不純物が添加された領域３２
０、３３０および３４０が作成される。不純物が添加さ
れた領域３２０、３３０および３４０はＮ形またはＰ形
であることができるが、しかし領域３２０および３３０
はＮ形であることが好ましくそして領域３４０はＰ形で
あることが好ましい。不純物が添加されたこれらの領域
は、Ｎ形またはＰ形の添加不純物をイオン注入する方法
で作成されるのが典型的な場合である。不純物が添加さ
れた領域３３０および３４０の上にＭＯＳコンデンサ構
造体を作成することになるが、この不純物が添加された
領域３３０および３４０を作成する際の添加不純物濃度
は、典型的には１０17ｃｍ-3以上であることが要求され
る。この添加不純物濃度の上限は、シリコンの酸化速度
を大幅に増強する結果をもたらす濃度である。分離構造
体２７０および２７５は、浅いトレンチ分離（ＳＴＩ、
shallow trench isolation）または局所酸化（ＬＯＣＯ
Ｓ、local oxidation）を用いて作成することができ
る。ＬＯＣＯＳ構造体は次のようにして作成される。ま
ず窒化物の薄膜が沈着され、そして次にパターンに作成
されそしてエッチングが行われ、それにより分離構造体
が要求されている基板の領域が露出される。次に、この
基板に酸化が行われれて、分離構造体が作成される。Ｓ
ＴＩ構造体次のようにして作成される。まずエッチング
を行うことにより基板の中にトレンチが作成され、次に
このトレンチが絶縁体で充填される。この絶縁体は、酸
化シリコン、窒化シリコン、または適切な性質を備えた
任意の絶縁体材料であることができる。分離構造体２７
０を用いて、コンデンサ構造体２３１および２４１がニ
ューロンＭＯＳＦＥＴ構造体２０１から分離される。分
離構造体２７０は、活性シリコン層２６５の厚さの全体
にわたって延長されそして酸化物層２８０にまで達しな
ければならない。このようにして、コンデンサ構造体２
３１および２４１は、相互におよびニューロンＭＯＳＦ
ＥＴ構造体２０１から、誘電的に完全に分離される。分
離構造体２７５は活性シリコン層２６５の中に部分的に
延長され、それにより領域３２０（または基板接触体）
に対する接触体２２５とニューロンＭＯＳＦＥＴ構造体
２０１のソース／ドレイン領域２１０との間の分離が得
られる。
成する前に、活性シリコン層２６５の中に、分離構造体
２７０および２７５と、不純物が添加された領域３２
０、３３０および３４０が作成される。不純物が添加さ
れた領域３２０、３３０および３４０はＮ形またはＰ形
であることができるが、しかし領域３２０および３３０
はＮ形であることが好ましくそして領域３４０はＰ形で
あることが好ましい。不純物が添加されたこれらの領域
は、Ｎ形またはＰ形の添加不純物をイオン注入する方法
で作成されるのが典型的な場合である。不純物が添加さ
れた領域３３０および３４０の上にＭＯＳコンデンサ構
造体を作成することになるが、この不純物が添加された
領域３３０および３４０を作成する際の添加不純物濃度
は、典型的には１０17ｃｍ-3以上であることが要求され
る。この添加不純物濃度の上限は、シリコンの酸化速度
を大幅に増強する結果をもたらす濃度である。分離構造
体２７０および２７５は、浅いトレンチ分離（ＳＴＩ、
shallow trench isolation）または局所酸化（ＬＯＣＯ
Ｓ、local oxidation）を用いて作成することができ
る。ＬＯＣＯＳ構造体は次のようにして作成される。ま
ず窒化物の薄膜が沈着され、そして次にパターンに作成
されそしてエッチングが行われ、それにより分離構造体
が要求されている基板の領域が露出される。次に、この
基板に酸化が行われれて、分離構造体が作成される。Ｓ
ＴＩ構造体次のようにして作成される。まずエッチング
を行うことにより基板の中にトレンチが作成され、次に
このトレンチが絶縁体で充填される。この絶縁体は、酸
化シリコン、窒化シリコン、または適切な性質を備えた
任意の絶縁体材料であることができる。分離構造体２７
０を用いて、コンデンサ構造体２３１および２４１がニ
ューロンＭＯＳＦＥＴ構造体２０１から分離される。分
離構造体２７０は、活性シリコン層２６５の厚さの全体
にわたって延長されそして酸化物層２８０にまで達しな
ければならない。このようにして、コンデンサ構造体２
３１および２４１は、相互におよびニューロンＭＯＳＦ
ＥＴ構造体２０１から、誘電的に完全に分離される。分
離構造体２７５は活性シリコン層２６５の中に部分的に
延長され、それにより領域３２０（または基板接触体）
に対する接触体２２５とニューロンＭＯＳＦＥＴ構造体
２０１のソース／ドレイン領域２１０との間の分離が得
られる。
【００２０】不純物が添加された領域３２０、３３０、
および３４０が作成された後、ゲート誘電体３００およ
び浮遊ゲート構造体１５０が作成される。ゲート誘電体
３００は、酸化物、熱的に成長されたＳｉＯ2、窒化
物、酸化窒化物、シリケート、またはこれらの任意の組
み合わせで構成されることができる。連続する浮遊ゲー
ト構造体１５０は、ニューロンＭＯＳＦＥＴ構造体２０
０の浮遊ゲート領域と、第１入力コンデンサ構造体２３
０の極板領域と、第２入力コンデンサ構造体２４０の極
板領域とを有する。任意の導電体層を用いて、浮遊ゲー
ト領域１５０を作成することができる。この導電体層の
材料は、多結晶シリコン（「ポリ」または「ポリシリコ
ン」）で構成されることが好ましいが、しかしエピタク
シャル・シリコン、金属、シリケート、または他の任意
の導電体材料で構成することもできる。浮遊ゲート領域
１５０の作成の後、ニューロンＭＯＳＦＥＴ構造体２０
１のソース領域およびドレイン領域２１０、２２０の少
量の不純物が添加された領域を作成するために、少量の
不純物が添加されたドレインおよびソース延長注入体
（drain and source extension implants）を用いるこ
とができる。ＮＭＯＳニューロンＭＯＳＦＥＴを作成す
るために、活性シリコン層領域３２０はＰ形であるであ
ろう。そして少量の不純物が添加されたドレイン延長注
入体およびソース延長注入体はＮ形不純物を有するであ
ろう。ＰＮＭＯＳニューロンＭＯＳＦＥＴに対しては、
活性シリコン層領域３２０はＮ形であるであろう。そし
て少量の不純物が添加されたドレイン延長注入体および
ソース延長注入体はＰ形不純物を有するであろう。場合
によっては、典型的な窒化シリコン側壁工程または酸化
シリコン側壁工程を用いて、浮遊ゲート１５０の端部に
側壁構造体３５０を作成することができる。これらの側
壁構造体３５０は、本発明の範囲内において、本発明の
ＳＯＩニューロンＭＯＳＦＥＴのすべての実施例から省
略しても良い。側壁（もし存在するならば）が作成され
た後、ニューロンＭＯＳＦＥＴのソース領域およびドレ
イン領域２１０、２２０とコンデンサ接触体（contac
t）領域２５０および２６０が作成される。コンデンサ
構造体２３１および２４１に対し、接触体領域２５０お
よび２６０の添加不純物の形（type）は、それぞれ、活
性シリコン層領域３３０および３４０の添加不純物と同
じ形でなければならない。したがって、もし領域３３０
がＮ形であるならば、その場合には接触体領域２５０も
またＮ形でなければならない。同様に、もし領域３４０
がＮ形であるならば、その場合には接触体領域２６０も
またＮ形でなければならない。この関係は、領域３３０
および３４０がＮ形であってもまたはＰ形であっても成
立する。電子の移動度はホールの移動度よりも大きいの
で、Ｎ形活性シリコン層領域３３０および３４０を用い
てコンデンサ構造体２３１および２４１を作成すること
が好ましい。ニューロンＭＯＳＦＥＴ構造体２０１のソ
ース領域およびドレイン領域は、ＮＭＯＳニューロンＭ
ＯＳＦＥＴに対してはＮ形であり、そしてＰＭＯＳニュ
ーロンＭＯＳＦＥＴに対してはＰ形であるであろう。
および３４０が作成された後、ゲート誘電体３００およ
び浮遊ゲート構造体１５０が作成される。ゲート誘電体
３００は、酸化物、熱的に成長されたＳｉＯ2、窒化
物、酸化窒化物、シリケート、またはこれらの任意の組
み合わせで構成されることができる。連続する浮遊ゲー
ト構造体１５０は、ニューロンＭＯＳＦＥＴ構造体２０
０の浮遊ゲート領域と、第１入力コンデンサ構造体２３
０の極板領域と、第２入力コンデンサ構造体２４０の極
板領域とを有する。任意の導電体層を用いて、浮遊ゲー
ト領域１５０を作成することができる。この導電体層の
材料は、多結晶シリコン（「ポリ」または「ポリシリコ
ン」）で構成されることが好ましいが、しかしエピタク
シャル・シリコン、金属、シリケート、または他の任意
の導電体材料で構成することもできる。浮遊ゲート領域
１５０の作成の後、ニューロンＭＯＳＦＥＴ構造体２０
１のソース領域およびドレイン領域２１０、２２０の少
量の不純物が添加された領域を作成するために、少量の
不純物が添加されたドレインおよびソース延長注入体
（drain and source extension implants）を用いるこ
とができる。ＮＭＯＳニューロンＭＯＳＦＥＴを作成す
るために、活性シリコン層領域３２０はＰ形であるであ
ろう。そして少量の不純物が添加されたドレイン延長注
入体およびソース延長注入体はＮ形不純物を有するであ
ろう。ＰＮＭＯＳニューロンＭＯＳＦＥＴに対しては、
活性シリコン層領域３２０はＮ形であるであろう。そし
て少量の不純物が添加されたドレイン延長注入体および
ソース延長注入体はＰ形不純物を有するであろう。場合
によっては、典型的な窒化シリコン側壁工程または酸化
シリコン側壁工程を用いて、浮遊ゲート１５０の端部に
側壁構造体３５０を作成することができる。これらの側
壁構造体３５０は、本発明の範囲内において、本発明の
ＳＯＩニューロンＭＯＳＦＥＴのすべての実施例から省
略しても良い。側壁（もし存在するならば）が作成され
た後、ニューロンＭＯＳＦＥＴのソース領域およびドレ
イン領域２１０、２２０とコンデンサ接触体（contac
t）領域２５０および２６０が作成される。コンデンサ
構造体２３１および２４１に対し、接触体領域２５０お
よび２６０の添加不純物の形（type）は、それぞれ、活
性シリコン層領域３３０および３４０の添加不純物と同
じ形でなければならない。したがって、もし領域３３０
がＮ形であるならば、その場合には接触体領域２５０も
またＮ形でなければならない。同様に、もし領域３４０
がＮ形であるならば、その場合には接触体領域２６０も
またＮ形でなければならない。この関係は、領域３３０
および３４０がＮ形であってもまたはＰ形であっても成
立する。電子の移動度はホールの移動度よりも大きいの
で、Ｎ形活性シリコン層領域３３０および３４０を用い
てコンデンサ構造体２３１および２４１を作成すること
が好ましい。ニューロンＭＯＳＦＥＴ構造体２０１のソ
ース領域およびドレイン領域は、ＮＭＯＳニューロンＭ
ＯＳＦＥＴに対してはＮ形であり、そしてＰＭＯＳニュ
ーロンＭＯＳＦＥＴに対してはＰ形であるであろう。
【００２１】動作の際には、接触体領域２５０および２
６０に入力電圧Ｖ1およびＶ2が加えられる。これらの接
触体領域は不純物が添加された領域３３０および３４０
と一緒になって、入力コンデンサ２３１および２４１の
１組の極板を形成する。コンデンサ極板のもう１つの組
は、浮遊ゲート領域２３０および２４０である。したが
って、第１コンデンサ構造体２３１は、第１極板２５
０、３３０と、コンデンサ誘電体層３００と、浮遊ゲー
ト領域２３０によって形成される第２極板とを有する。
このように形成されたコンデンサ構造体は、式１．１で
説明された入力コンデンサＣ1に等価である。同様に、
第２コンデンサ構造体２４１は、第１極板２６０、３４
０と、コンデンサ誘電体層３００と、浮遊ゲート領域２
４０によって形成される第２極板とを有する。このよう
に形成されたコンデンサ構造体は、式１．１で説明され
た入力コンデンサＣ2に等価である。前記で説明したよ
うに、静電容量的に結合したそれぞれの入力電圧Ｖ1お
よびＶ2は関連する加重因子Ｗを有し、そしてこの加重
因子Ｗは、浮遊ゲート領域２３０および２４０の面積を
含む多数個の因子に応じて変化する。加重された入力電
圧の線形和がＭＯＳＦＥＴ構造体２０１の閾値電圧ＶTH
*を越える時、このＭＯＳＦＥＴ構造体はオンになり、
そしてソース領域とドレイン領域とは電気的に接続され
るであろう。この構造体では、静電容量的に結合した入
力Ｖ1およびＶ2は、ＭＯＳＦＥＴ構造体２０１から誘電
的に完全に分離される。この分離は、ＳＴＩ構造体また
はＬＯＣＯＳ構造体２７０と、埋込み誘電体層２８０と
によって得られる。この完全な分離により、前記で説明
されたニューロンＭＯＳＦＥＴに対して多くの利点が得
られる。本発明の構造体を用いることにより、基板２９
０に対する浮遊ゲートの静電容量を最小にすることが可
能である。それは、分離領域が不活性領域を被覆してい
るからである。これはシングル・シリコン処理工程であ
るために、デュアル・ポリシリコン処理工程よりもさら
によい整合条件を有し、そしてバルク・シリコン・シン
グル・ポリシリコン工程に固有である基板に対する静電
容量が、バイアスにより変化することはないであろう。
それに加えて、これらの構造体の完全な誘電的分離のた
めに、本発明のニューロンＭＯＳＦＥＴは漏話ノイズ効
果をあまり受けないであろう。漏話ノイズ効果が小さい
ことは、アナログ・アプリケーションおよび混合信号ア
プリケーションに対して、このデバイスを理想的に適切
なものにするであろう。このことはまた、ＤＳＰ、多値
論理装置、およびディジタル・アナログ変換器のような
ディジタル・アプリケーションに対して、改良されたノ
イズ余裕度およびスイッチング余裕度を得るのに役立つ
であろう。
６０に入力電圧Ｖ1およびＶ2が加えられる。これらの接
触体領域は不純物が添加された領域３３０および３４０
と一緒になって、入力コンデンサ２３１および２４１の
１組の極板を形成する。コンデンサ極板のもう１つの組
は、浮遊ゲート領域２３０および２４０である。したが
って、第１コンデンサ構造体２３１は、第１極板２５
０、３３０と、コンデンサ誘電体層３００と、浮遊ゲー
ト領域２３０によって形成される第２極板とを有する。
このように形成されたコンデンサ構造体は、式１．１で
説明された入力コンデンサＣ1に等価である。同様に、
第２コンデンサ構造体２４１は、第１極板２６０、３４
０と、コンデンサ誘電体層３００と、浮遊ゲート領域２
４０によって形成される第２極板とを有する。このよう
に形成されたコンデンサ構造体は、式１．１で説明され
た入力コンデンサＣ2に等価である。前記で説明したよ
うに、静電容量的に結合したそれぞれの入力電圧Ｖ1お
よびＶ2は関連する加重因子Ｗを有し、そしてこの加重
因子Ｗは、浮遊ゲート領域２３０および２４０の面積を
含む多数個の因子に応じて変化する。加重された入力電
圧の線形和がＭＯＳＦＥＴ構造体２０１の閾値電圧ＶTH
*を越える時、このＭＯＳＦＥＴ構造体はオンになり、
そしてソース領域とドレイン領域とは電気的に接続され
るであろう。この構造体では、静電容量的に結合した入
力Ｖ1およびＶ2は、ＭＯＳＦＥＴ構造体２０１から誘電
的に完全に分離される。この分離は、ＳＴＩ構造体また
はＬＯＣＯＳ構造体２７０と、埋込み誘電体層２８０と
によって得られる。この完全な分離により、前記で説明
されたニューロンＭＯＳＦＥＴに対して多くの利点が得
られる。本発明の構造体を用いることにより、基板２９
０に対する浮遊ゲートの静電容量を最小にすることが可
能である。それは、分離領域が不活性領域を被覆してい
るからである。これはシングル・シリコン処理工程であ
るために、デュアル・ポリシリコン処理工程よりもさら
によい整合条件を有し、そしてバルク・シリコン・シン
グル・ポリシリコン工程に固有である基板に対する静電
容量が、バイアスにより変化することはないであろう。
それに加えて、これらの構造体の完全な誘電的分離のた
めに、本発明のニューロンＭＯＳＦＥＴは漏話ノイズ効
果をあまり受けないであろう。漏話ノイズ効果が小さい
ことは、アナログ・アプリケーションおよび混合信号ア
プリケーションに対して、このデバイスを理想的に適切
なものにするであろう。このことはまた、ＤＳＰ、多値
論理装置、およびディジタル・アナログ変換器のような
ディジタル・アプリケーションに対して、改良されたノ
イズ余裕度およびスイッチング余裕度を得るのに役立つ
であろう。
【００２２】図３Ａおよび図３Ｂは、本発明のまた別の
実施例の図である。図３Ａは、プログラマブル・ノード
３６０を備えたニューロンＭＯＳＦＥＴの平面図であ
る。前記で説明したように、静電容量的に結合した入力
Ｖ1およびＶ2が接触体領域２５０および２６０に加えら
れる。これらの接触体領域は下側にある不純物が添加さ
れている活性基板領域と一緒になって、入力コンデンサ
の１つの極板を形成する。コンデンサ誘電体は誘電体層
によって形成され、そしてコンデンサの頂部極板は浮遊
ゲート１５０の領域２３０および２４０によって形成さ
れる。この連続する浮遊ゲート構造体１５０は、ニュー
ロンＭＯＳＦＥＴ構造体の浮遊ゲート領域２００と、第
１入力コンデンサ構造体２３０の極板領域と、第２入力
コンデンサ構造体２４０の極板領域と、ファウラ・ノル
トハイム（ＦＮ（Fowler Nordheim））プログラミング
構造体の浮遊ゲート領域３６０とを有する。ニューロン
ＭＯＳＦＥＴ構造体は、ソース領域およびドレイン領域
３７０および３８０を有する。ソース領域およびドレイ
ン領域３７０および３８０は、ＮＭＯＳトランジスタに
対してはＮ形であり、そしてＰＭＯＳトランジスタに対
してはＰ形である。ＮＭＯＳトランジスタの場合には、
基板領域３９０はＰ形であるであろう。ＰＭＯＳトラン
ジスタの場合には、基板領域３９０はＮ形であるであろ
う。図３Ａにはまた、基板接触体３９５が示されてい
る。
実施例の図である。図３Ａは、プログラマブル・ノード
３６０を備えたニューロンＭＯＳＦＥＴの平面図であ
る。前記で説明したように、静電容量的に結合した入力
Ｖ1およびＶ2が接触体領域２５０および２６０に加えら
れる。これらの接触体領域は下側にある不純物が添加さ
れている活性基板領域と一緒になって、入力コンデンサ
の１つの極板を形成する。コンデンサ誘電体は誘電体層
によって形成され、そしてコンデンサの頂部極板は浮遊
ゲート１５０の領域２３０および２４０によって形成さ
れる。この連続する浮遊ゲート構造体１５０は、ニュー
ロンＭＯＳＦＥＴ構造体の浮遊ゲート領域２００と、第
１入力コンデンサ構造体２３０の極板領域と、第２入力
コンデンサ構造体２４０の極板領域と、ファウラ・ノル
トハイム（ＦＮ（Fowler Nordheim））プログラミング
構造体の浮遊ゲート領域３６０とを有する。ニューロン
ＭＯＳＦＥＴ構造体は、ソース領域およびドレイン領域
３７０および３８０を有する。ソース領域およびドレイ
ン領域３７０および３８０は、ＮＭＯＳトランジスタに
対してはＮ形であり、そしてＰＭＯＳトランジスタに対
してはＰ形である。ＮＭＯＳトランジスタの場合には、
基板領域３９０はＰ形であるであろう。ＰＭＯＳトラン
ジスタの場合には、基板領域３９０はＮ形であるであろ
う。図３Ａにはまた、基板接触体３９５が示されてい
る。
【００２３】図３Ｂは、ＦＮ構造体の線３６５−３６５
に沿っての横断面図である。ＦＮ構造体は基板領域を有
する。この基板領域は、不純物が添加されていない領
域、またはＮ形不純物が添加された領域、またはＰ形不
純物が添加された領域であることができる。この基板領
域の上に、ゲート誘電体層３００が作成される。そして
このゲート誘電体領域の上に、浮遊ゲート１５０（詳細
に言うと、浮遊ゲート領域３６０）が作成される。ゲー
ト誘電体３００は、酸化物、熱的に成長されたＳｉ
Ｏ2、窒化物、酸化窒化物、シリケート、またはこれら
を任意に組み合わせた材料で構成することができる。任
意の導電体層を用いて、浮遊ゲート１５０を作成するこ
とができる。この導電体材料は多結晶シリコン（「ポ
リ」または「ポリシリコン」）で構成されることが好ま
しいが、しかしエピタクシャル・シリコン、シリケー
ト、金属、または他の任意の導電体材料で構成すること
ができる。応用によっては、標準的な側壁処理工程を用
いて、側壁構造体３５０を浮遊ゲート領域３６０に隣接
して作成されるであろう。動作の際には、不純物が多量
に添加された注入領域４００および４１０にプログラミ
ング電圧が加えられる。注入領域４００および４１０に
は、反対の形の不純物が添加されるであろう。したがっ
て、もし領域４００にＮ形不純物が添加されるならば、
その場合には領域４１０にはＰ形不純物が添加され、そ
してその逆もあり得る。注入領域４００および４１０の
中の添加不純物濃度は１０17ｃｍ-3以上であることが好
ましい。もし十分に大きな電圧（すなわち、Ｖp1または
Ｖp2）が加えられるならば、その時には電荷が、領域４
００または４１０の上にある浮遊ゲート領域３６０を通
して、浮遊ゲート１５０の中に注入されるであろう。こ
の注入された電荷は、学習機能を実施するニューロンＭ
ＯＳＦＥＴの閾値電圧ＶTH *を変えるであろう。
に沿っての横断面図である。ＦＮ構造体は基板領域を有
する。この基板領域は、不純物が添加されていない領
域、またはＮ形不純物が添加された領域、またはＰ形不
純物が添加された領域であることができる。この基板領
域の上に、ゲート誘電体層３００が作成される。そして
このゲート誘電体領域の上に、浮遊ゲート１５０（詳細
に言うと、浮遊ゲート領域３６０）が作成される。ゲー
ト誘電体３００は、酸化物、熱的に成長されたＳｉ
Ｏ2、窒化物、酸化窒化物、シリケート、またはこれら
を任意に組み合わせた材料で構成することができる。任
意の導電体層を用いて、浮遊ゲート１５０を作成するこ
とができる。この導電体材料は多結晶シリコン（「ポ
リ」または「ポリシリコン」）で構成されることが好ま
しいが、しかしエピタクシャル・シリコン、シリケー
ト、金属、または他の任意の導電体材料で構成すること
ができる。応用によっては、標準的な側壁処理工程を用
いて、側壁構造体３５０を浮遊ゲート領域３６０に隣接
して作成されるであろう。動作の際には、不純物が多量
に添加された注入領域４００および４１０にプログラミ
ング電圧が加えられる。注入領域４００および４１０に
は、反対の形の不純物が添加されるであろう。したがっ
て、もし領域４００にＮ形不純物が添加されるならば、
その場合には領域４１０にはＰ形不純物が添加され、そ
してその逆もあり得る。注入領域４００および４１０の
中の添加不純物濃度は１０17ｃｍ-3以上であることが好
ましい。もし十分に大きな電圧（すなわち、Ｖp1または
Ｖp2）が加えられるならば、その時には電荷が、領域４
００または４１０の上にある浮遊ゲート領域３６０を通
して、浮遊ゲート１５０の中に注入されるであろう。こ
の注入された電荷は、学習機能を実施するニューロンＭ
ＯＳＦＥＴの閾値電圧ＶTH *を変えるであろう。
【００２４】図４Ａおよび図４Ｂは、本発明のさらに別
の実施例の図である。この実施例は、ＮＭＯＳ構造体と
ＰＭＯＳ構造体との両方を備えたニューロンＭＯＳＦＥ
Ｔを有する。図４Ａの平面図には、ＮＭＯＳトランジス
タ２００の浮遊ゲート領域およびＰＭＯＳトランジスタ
５２０の浮遊ゲート領域が示されている。前記で説明し
たように、静電容量的に結合された入力電圧Ｖ1および
Ｖ2が接触体領域２５０および２６０に加えられる。こ
れらの接触体領域は下側にある不純物が添加された活性
基板領域と一緒になって、入力コンデンサの１つの極板
を形成する。コンデンサ誘電体は誘電体層によって形成
され、そして頂部コンデンサ極板は、浮遊ゲート１５０
の領域２３０および２４０によって形成される。この隣
接する浮遊ゲート構造体１５０は、ＮＭＯＳ ＭＯＳＦ
ＥＴ構造体２００と、ＰＭＯＳ ＭＯＳＦＥＴ構造体５
２０と、第１入力コンデンサ構造体２３０の極板領域
と、第２入力コンデンサ構造体２４０の極板領域とを有
する。ＮＭＯＳ ＭＯＳＦＥＴ構造体は、ソース領域お
よびドレイン領域３７０および３８０を有する。これら
のソース領域およびドレイン領域３７０および３８０
は、Ｎ形不純物が添加された領域である。基板領域３９
０はＰ形領域であるであろう。図４Ａにはまた、基板接
触体３９５が示されている。ＰＭＯＳ ＭＯＳＦＥＴ構
造体は、ソース領域およびドレイン領域４９０および５
００を有する。これらのソース領域およびドレイン領域
４９０および５００は、Ｐ形不純物が添加された領域で
ある。基板領域４８０はＮ形領域であるであろう。図４
Ａにはまた、基板接触体５１０が示されている。
の実施例の図である。この実施例は、ＮＭＯＳ構造体と
ＰＭＯＳ構造体との両方を備えたニューロンＭＯＳＦＥ
Ｔを有する。図４Ａの平面図には、ＮＭＯＳトランジス
タ２００の浮遊ゲート領域およびＰＭＯＳトランジスタ
５２０の浮遊ゲート領域が示されている。前記で説明し
たように、静電容量的に結合された入力電圧Ｖ1および
Ｖ2が接触体領域２５０および２６０に加えられる。こ
れらの接触体領域は下側にある不純物が添加された活性
基板領域と一緒になって、入力コンデンサの１つの極板
を形成する。コンデンサ誘電体は誘電体層によって形成
され、そして頂部コンデンサ極板は、浮遊ゲート１５０
の領域２３０および２４０によって形成される。この隣
接する浮遊ゲート構造体１５０は、ＮＭＯＳ ＭＯＳＦ
ＥＴ構造体２００と、ＰＭＯＳ ＭＯＳＦＥＴ構造体５
２０と、第１入力コンデンサ構造体２３０の極板領域
と、第２入力コンデンサ構造体２４０の極板領域とを有
する。ＮＭＯＳ ＭＯＳＦＥＴ構造体は、ソース領域お
よびドレイン領域３７０および３８０を有する。これら
のソース領域およびドレイン領域３７０および３８０
は、Ｎ形不純物が添加された領域である。基板領域３９
０はＰ形領域であるであろう。図４Ａにはまた、基板接
触体３９５が示されている。ＰＭＯＳ ＭＯＳＦＥＴ構
造体は、ソース領域およびドレイン領域４９０および５
００を有する。これらのソース領域およびドレイン領域
４９０および５００は、Ｐ形不純物が添加された領域で
ある。基板領域４８０はＮ形領域であるであろう。図４
Ａにはまた、基板接触体５１０が示されている。
【００２５】図４Ｂは、図４Ａの線４９５−４９５に沿
っての横断面図である。ＰＭＯＳ構造体は、Ｎ形不純物
が添加された基板領域４８０を有する。この基板領域の
上に、ゲート誘電体層３００が作成され、そしてこのゲ
ート誘電体領域の上に、浮遊ゲート１５０（詳細に言う
と、浮遊ゲートの領域５２０）が作成される。ゲート誘
電体３００は、酸化物、熱的に成長されたＳｉＯ2、窒
化物、酸化窒化物、シリケート、またはこれらを任意に
組み合わせた材料で構成することができる。任意の導電
体層を用いて、浮遊ゲート１５０を作成することができ
る。この導電体材料は、多結晶シリコン（「ポリ」また
は「ポリシリコン」）で構成されることが好ましいが、
しかしエピタクシャル・シリコン、シリケート、金属、
または他の任意の導電体材料で構成されることもでき
る。応用によっては、標準的な側壁処理工程を用いて、
浮遊ゲート５２０に隣接して側壁構造体３５０が作成さ
れるであろう。ソース領域およびドレイン領域４９０お
よび５００は、Ｐ形不純物が添加された領域であるであ
ろう。領域４９０および５００の中の添加不純物濃度は
両方とも、１０17ｃｍ-3以上であることが好ましい。分
離構造体２７５は、ＰＭＯＳ構造体を基板接触体５１０
から分離する。
っての横断面図である。ＰＭＯＳ構造体は、Ｎ形不純物
が添加された基板領域４８０を有する。この基板領域の
上に、ゲート誘電体層３００が作成され、そしてこのゲ
ート誘電体領域の上に、浮遊ゲート１５０（詳細に言う
と、浮遊ゲートの領域５２０）が作成される。ゲート誘
電体３００は、酸化物、熱的に成長されたＳｉＯ2、窒
化物、酸化窒化物、シリケート、またはこれらを任意に
組み合わせた材料で構成することができる。任意の導電
体層を用いて、浮遊ゲート１５０を作成することができ
る。この導電体材料は、多結晶シリコン（「ポリ」また
は「ポリシリコン」）で構成されることが好ましいが、
しかしエピタクシャル・シリコン、シリケート、金属、
または他の任意の導電体材料で構成されることもでき
る。応用によっては、標準的な側壁処理工程を用いて、
浮遊ゲート５２０に隣接して側壁構造体３５０が作成さ
れるであろう。ソース領域およびドレイン領域４９０お
よび５００は、Ｐ形不純物が添加された領域であるであ
ろう。領域４９０および５００の中の添加不純物濃度は
両方とも、１０17ｃｍ-3以上であることが好ましい。分
離構造体２７５は、ＰＭＯＳ構造体を基板接触体５１０
から分離する。
【００２６】図４Ｃは、また別の実施例の図である。図
４Ｃに示されているように、浮遊ゲート１５０は、ＮＭ
ＯＳ ＭＯＳＦＥＴトランジスタおよびＰＭＯＳ ＭＯ
ＳＦＥＴトランジスタのそれぞれの基板接触体３９５お
よび５１０に接触するまで延長される。浮遊ゲート１５
０をトランジスタの基板接触体３９５および５１０に接
続することにより、ダイナミック・トランジスタ・ゲー
ト・バイアス技術を用いたバルク・シリコン回路と同様
の方式で、ニューロンＭＯＳＦＥＴのスイッチング速度
が増強される。浮遊ゲートをＰＭＯＳトランジスタ構造
体の基板にだけ接続することは、場合によっては利益が
得られるであろう。この条件の下で、ＰＭＯＳスイッチ
ング速度が増大し、一方、通常の正規ボディ接触体（no
rmal body contact）を有することにより、よく知られ
ている「キンク（kink）」効果のようなＮＭＯＳ構造体
の潜在的浮遊ボディ効果を避けることができる。
４Ｃに示されているように、浮遊ゲート１５０は、ＮＭ
ＯＳ ＭＯＳＦＥＴトランジスタおよびＰＭＯＳ ＭＯ
ＳＦＥＴトランジスタのそれぞれの基板接触体３９５お
よび５１０に接触するまで延長される。浮遊ゲート１５
０をトランジスタの基板接触体３９５および５１０に接
続することにより、ダイナミック・トランジスタ・ゲー
ト・バイアス技術を用いたバルク・シリコン回路と同様
の方式で、ニューロンＭＯＳＦＥＴのスイッチング速度
が増強される。浮遊ゲートをＰＭＯＳトランジスタ構造
体の基板にだけ接続することは、場合によっては利益が
得られるであろう。この条件の下で、ＰＭＯＳスイッチ
ング速度が増大し、一方、通常の正規ボディ接触体（no
rmal body contact）を有することにより、よく知られ
ている「キンク（kink）」効果のようなＮＭＯＳ構造体
の潜在的浮遊ボディ効果を避けることができる。
【００２７】応用によっては、前記で説明されたＦＮ法
よりもさらに制御されそしてさらに遅い処理工程を用い
て、ニューロンＭＯＳＦＥＴをプログラムすることによ
り利点が得られる。図５Ａおよび図５Ｂは、さらに制御
されそしてさらに遅いプログラミングを備えたニューロ
ンＭＯＳＦＥＴの１つの実施例を示した図である。この
実施例は、２つのＭＯＳＦＥＴ構造体を有する。この２
つのＭＯＳＦＥＴ構造体の中の第１のＭＯＳＦＥＴ構造
体によりニューロンＭＯＳＦＥＴの機能性が得られ、そ
して第２のＭＯＳＦＥＴ構造体によりホット・キャリア
注入を用いたプログラミング機能が得られる。この連続
する浮遊ゲート構造体１５０は、ニューロンＭＯＳＦＥ
Ｔ構造体の浮遊ゲート領域２００と、第１入力コンデン
サ構造体２３０の極板領域と、第２入力コンデンサ構造
体２４０の極板領域と、ホット・キャリアＮＭＯＳ Ｍ
ＯＳＦＥＴプログラミング構造体の浮遊ゲート領域４３
０とを有する。ホット・キャリアＮＭＯＳ構造体は、Ｎ
形のソース領域およびドレイン領域４４０、４５０と、
基板接触体４７０を備えたＰ形の基板領域４６０とを有
する。浮遊ゲート領域４３０の寸法（すなわち、長さお
よび幅）に沿ってのソース領域およびドレイン領域４４
０および４５０の添加不純物の濃度および分布は、一定
のバイアス電圧条件の下で（この電子の中の）ホット・
キャリアが浮遊ゲート４３０の中に注入されるように最
適化される。これらのバイアス条件は、入力電圧Ｖ1お
よびＶ2と、ソース領域およびドレイン領域４４０およ
び４５０および基板接触体４７０に加えられた電圧とに
応じて変わるであろう。図５Ｂは、図５Ａの線４７５−
４７５に沿っての横断面図である。図５Ｂには、コンデ
ンサ構造体３３０および３４０に対する活性基板領域が
示されているが、それと共にプログラミングＮＭＯＳ構
造体４６０に対する基板領域も示されている。プログラ
ミングＭＯＳＦＥＴ構造体４６０の基板は、ニューロン
ＭＯＳＦＥＴの機能性を提供するＭＯＳ構造体３９０の
基板から完全に分離される。
よりもさらに制御されそしてさらに遅い処理工程を用い
て、ニューロンＭＯＳＦＥＴをプログラムすることによ
り利点が得られる。図５Ａおよび図５Ｂは、さらに制御
されそしてさらに遅いプログラミングを備えたニューロ
ンＭＯＳＦＥＴの１つの実施例を示した図である。この
実施例は、２つのＭＯＳＦＥＴ構造体を有する。この２
つのＭＯＳＦＥＴ構造体の中の第１のＭＯＳＦＥＴ構造
体によりニューロンＭＯＳＦＥＴの機能性が得られ、そ
して第２のＭＯＳＦＥＴ構造体によりホット・キャリア
注入を用いたプログラミング機能が得られる。この連続
する浮遊ゲート構造体１５０は、ニューロンＭＯＳＦＥ
Ｔ構造体の浮遊ゲート領域２００と、第１入力コンデン
サ構造体２３０の極板領域と、第２入力コンデンサ構造
体２４０の極板領域と、ホット・キャリアＮＭＯＳ Ｍ
ＯＳＦＥＴプログラミング構造体の浮遊ゲート領域４３
０とを有する。ホット・キャリアＮＭＯＳ構造体は、Ｎ
形のソース領域およびドレイン領域４４０、４５０と、
基板接触体４７０を備えたＰ形の基板領域４６０とを有
する。浮遊ゲート領域４３０の寸法（すなわち、長さお
よび幅）に沿ってのソース領域およびドレイン領域４４
０および４５０の添加不純物の濃度および分布は、一定
のバイアス電圧条件の下で（この電子の中の）ホット・
キャリアが浮遊ゲート４３０の中に注入されるように最
適化される。これらのバイアス条件は、入力電圧Ｖ1お
よびＶ2と、ソース領域およびドレイン領域４４０およ
び４５０および基板接触体４７０に加えられた電圧とに
応じて変わるであろう。図５Ｂは、図５Ａの線４７５−
４７５に沿っての横断面図である。図５Ｂには、コンデ
ンサ構造体３３０および３４０に対する活性基板領域が
示されているが、それと共にプログラミングＮＭＯＳ構
造体４６０に対する基板領域も示されている。プログラ
ミングＭＯＳＦＥＴ構造体４６０の基板は、ニューロン
ＭＯＳＦＥＴの機能性を提供するＭＯＳ構造体３９０の
基板から完全に分離される。
【００２８】図６Ａおよび図６Ｂは、本発明のさらに別
の実施例を示した図である。この実施例では、ニューロ
ンＭＯＳＦＥＴに対する入力における静電容量を増すた
めに、デュアル・ポリシリコン処理工程が用いられてい
る。図６Ａに示されているように、静電容量的に結合さ
れた入力電圧Ｖ1およびＶ2が接触体領域２５０および２
６０に加えられる。これらの接触体領域は下側にある不
純物が添加された活性基板領域と一緒になって、入力コ
ンデンサの１つの極板を形成する。コンデンサ誘電体は
誘電体層３００によって形成され、そして下側コンデン
サの頂部コンデンサ極板は浮遊ゲート１５０の領域２３
０および２４０によって形成される。この連続する浮遊
ゲート構造体１５０は、ＮＭＯＳ ＭＯＳＦＥＴ構造体
２００の浮遊ゲート領域と、ホット・キャリアＭＯＳＦ
ＥＴ構造体４３０と、第１入力コンデンサ構造体２３０
の極板領域と、第２入力コンデンサ構造体２４０の極板
領域とを有する。図６Ｂは、図６Ａの線５４５−５４５
に沿ってのデュアル・コンデンサの横断面図である。浮
遊ゲート１５０の領域２３０および２４０の上に、第２
誘電体層５３０が作成される。上側コンデンサの極板を
形成するために、第２誘電体層の上に第２導電体層が作
成され、そしてパターンに作成される。上側コンデンサ
の入力コンデンサは、導電体層５４０および５５０と、
第２誘電体層５３０と、浮遊ゲート誘電体の領域２３０
および２４０とにより形成される。パターンに作成され
た導電体層５４０および５５０は多結晶シリコン（「ポ
リ」または「ポリシリコン」）で構成されることが好ま
しいが、しかしそれはエピタクシャル・シリコンまたは
他の任意の導電体材料で構成することもできる。第２誘
電体層５３０は、酸化物、酸化窒化物、シリケート、ま
たはこれらの材料を任意に組み合わせた材料で構成する
ことができる。上側コンデンサ構造体の極板を形成する
ポリシリコン層５４０および５５０に、入力電圧Ｖ3お
よびＶ4が加えられる。
の実施例を示した図である。この実施例では、ニューロ
ンＭＯＳＦＥＴに対する入力における静電容量を増すた
めに、デュアル・ポリシリコン処理工程が用いられてい
る。図６Ａに示されているように、静電容量的に結合さ
れた入力電圧Ｖ1およびＶ2が接触体領域２５０および２
６０に加えられる。これらの接触体領域は下側にある不
純物が添加された活性基板領域と一緒になって、入力コ
ンデンサの１つの極板を形成する。コンデンサ誘電体は
誘電体層３００によって形成され、そして下側コンデン
サの頂部コンデンサ極板は浮遊ゲート１５０の領域２３
０および２４０によって形成される。この連続する浮遊
ゲート構造体１５０は、ＮＭＯＳ ＭＯＳＦＥＴ構造体
２００の浮遊ゲート領域と、ホット・キャリアＭＯＳＦ
ＥＴ構造体４３０と、第１入力コンデンサ構造体２３０
の極板領域と、第２入力コンデンサ構造体２４０の極板
領域とを有する。図６Ｂは、図６Ａの線５４５−５４５
に沿ってのデュアル・コンデンサの横断面図である。浮
遊ゲート１５０の領域２３０および２４０の上に、第２
誘電体層５３０が作成される。上側コンデンサの極板を
形成するために、第２誘電体層の上に第２導電体層が作
成され、そしてパターンに作成される。上側コンデンサ
の入力コンデンサは、導電体層５４０および５５０と、
第２誘電体層５３０と、浮遊ゲート誘電体の領域２３０
および２４０とにより形成される。パターンに作成され
た導電体層５４０および５５０は多結晶シリコン（「ポ
リ」または「ポリシリコン」）で構成されることが好ま
しいが、しかしそれはエピタクシャル・シリコンまたは
他の任意の導電体材料で構成することもできる。第２誘
電体層５３０は、酸化物、酸化窒化物、シリケート、ま
たはこれらの材料を任意に組み合わせた材料で構成する
ことができる。上側コンデンサ構造体の極板を形成する
ポリシリコン層５４０および５５０に、入力電圧Ｖ3お
よびＶ4が加えられる。
【００２９】本発明のニューロＭＯＳＦＥＴが、多数の
実施例を用いて前記で説明された。これらの実施例は本
発明の可能なすべての変更実施例を網羅しているわけで
はないことに注意されたい。例えば、ＮＭＯＳ構造体、
ＰＭＯＳ構造体、ＦＮ構造体、およびホット・キャリア
構造体の任意の組み合わせを用いて、ニューロＭＯＳＦ
ＥＴを作成することができる。それに加えて、前記で説
明された構造体のいずれかと一緒に、シングルおよびデ
ュアルのポリシリコン入力コンデンサ構造体の任意の組
み合わせを用いることができる。複雑な処理工程を付加
することなく、標準的なＣＭＯＳ工程のいずれかを用い
て、本発明のニューロＭＯＳＦＥＴを作成することがで
きる。ニューロＭＯＳＦＥＴ構造体の中に、高速学習速
度（ＦＮ構造体）および低速学習速度（ホット・キャリ
アＭＯＳＦＥＴ）を単純に組み込むことができる。任意
の厚さの活性シリコン層を有するＳＯＩを用いて、この
構造体を作成することができる。ニューロＭＯＳＦＥＴ
の高周波特性を改良するために、前記の実施例の浮遊ポ
リシリコン・ゲート１５０をケイ化物化することができ
る。それに加えて、任意の数の入力電圧Ｖ1、Ｖ2、…、
Ｖnを用いることが可能であるように、前記で説明した
ニューロＭＯＳＦＥＴを拡張して任意の数の入力コンデ
ンサ構造体を有するようにすることができる。
実施例を用いて前記で説明された。これらの実施例は本
発明の可能なすべての変更実施例を網羅しているわけで
はないことに注意されたい。例えば、ＮＭＯＳ構造体、
ＰＭＯＳ構造体、ＦＮ構造体、およびホット・キャリア
構造体の任意の組み合わせを用いて、ニューロＭＯＳＦ
ＥＴを作成することができる。それに加えて、前記で説
明された構造体のいずれかと一緒に、シングルおよびデ
ュアルのポリシリコン入力コンデンサ構造体の任意の組
み合わせを用いることができる。複雑な処理工程を付加
することなく、標準的なＣＭＯＳ工程のいずれかを用い
て、本発明のニューロＭＯＳＦＥＴを作成することがで
きる。ニューロＭＯＳＦＥＴ構造体の中に、高速学習速
度（ＦＮ構造体）および低速学習速度（ホット・キャリ
アＭＯＳＦＥＴ）を単純に組み込むことができる。任意
の厚さの活性シリコン層を有するＳＯＩを用いて、この
構造体を作成することができる。ニューロＭＯＳＦＥＴ
の高周波特性を改良するために、前記の実施例の浮遊ポ
リシリコン・ゲート１５０をケイ化物化することができ
る。それに加えて、任意の数の入力電圧Ｖ1、Ｖ2、…、
Ｖnを用いることが可能であるように、前記で説明した
ニューロＭＯＳＦＥＴを拡張して任意の数の入力コンデ
ンサ構造体を有するようにすることができる。
【００３０】本発明は例示された実施例を参照して説明
されたが、この説明は本発明の範囲がこれらの実施例に
限定されるということを意味するものではない。例示さ
れた実施例を種々に変更した実施例および種々に組み合
わせた実施例およびその他の実施例が可能であること
は、当業者には前記説明を参照すれば容易に分かるであ
ろう。したがって、請求項はこのような変更実施例およ
びその他の実施例をすべて包含するものと理解しなけれ
ばならない。
されたが、この説明は本発明の範囲がこれらの実施例に
限定されるということを意味するものではない。例示さ
れた実施例を種々に変更した実施例および種々に組み合
わせた実施例およびその他の実施例が可能であること
は、当業者には前記説明を参照すれば容易に分かるであ
ろう。したがって、請求項はこのような変更実施例およ
びその他の実施例をすべて包含するものと理解しなけれ
ばならない。
【００３１】以上の説明に関して更に以下の項を開示す
る。 （１） 活性シリコン層および埋込み絶縁体を有するシ
リコン・オン・インシュレータ（silicon on insulato
r）基板を用意し、複数個の分離構造体によって相互に
完全に分離された第１不純物添加領域を有する複数個の
不純物添加領域と、前記第１不純物添加領域の中に作成
されおよび第１距離だけ隔てられたソース領域およびド
レイン領域と、前記第１不純物添加領域を有する前記複
数個の不純物添加領域の上に作成された誘電体薄膜と、
前記誘電体薄膜の上に形成された連続する導電体薄膜で
あって、前記ソース領域とドレイン領域との間に配置さ
れてトランジスタ浮遊ゲートを形成する第１領域と、入
力コンデンサ構造体を形成するために前記複数個の不純
物添加領域の上に配置された他の領域と、を有する前記
連続する導電体薄膜と、を有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （２） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体が浅いトレンチ分離体を有するシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （３） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体がＬＯＣＯＳを有するシリコン・オン・インシュ
レータ・ニューロンＭＯＳＦＥＴ。 （４） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄膜が
酸化物と、窒化物と、酸化窒化物と、シリケートとから
成る群から選定された材料であるシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （５） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記連続する導電
体薄膜がポリシリコンと、エピタクシャル・シリコン
と、金属薄膜とから成る群から選定された材料であるシ
リコン・オン・インシュレータ・ニューロンＭＯＳＦＥ
Ｔ。 （６） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記入力コンデン
サ構造体が前記複数個の不純物が添加された領域と、前
記誘電体薄膜と、前記連続する導電体薄膜の領域とを有
するシリコン・オン・インシュレータ・ニューロンＭＯ
ＳＦＥＴ。 （７） 活性シリコン層および埋込み絶縁体を有するシ
リコン・オン・インシュレータ基板を用意し、複数個の
分離構造体によって相互に完全に分離された第１Ｎ形不
純物添加領域および第２Ｐ形不純物添加領域を有する複
数個の不純物添加領域と、前記第１不純物添加領域の中
に作成されおよび第１距離だけ隔てられたＰ形のソース
領域およびドレイン領域と、前記第２不純物添加領域の
中に作成されおよび第２距離だけ隔てられたＮ形のソー
ス領域およびドレイン領域と、前記第１Ｎ形不純物添加
領域および前記第２Ｐ形不純物添加領域を有する前記複
数個の不純物添加領域の上に作成された誘電体薄膜と、
前記Ｐ形のソース領域とドレイン領域との間に配置され
てＰＭＯＳトランジスタ浮遊ゲートを形成する第１領域
と、前記Ｎ形のソース領域とドレイン領域との間に配置
されてＮＭＯＳトランジスタ浮遊ゲートを形成する第２
領域と、コンデンサ構造体を形成するために前記複数個
の不純物添加領域の上に配置された他の領域と、を有す
る、前記誘電体薄膜の上に作成された連続する導電体薄
膜と、を有するシリコン・オン・インシュレータ・ニュ
ーロンＭＯＳＦＥＴ。 （８） 第７項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体が浅いトレンチ分離体を有するシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （９） 第７項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体がＬＯＣＯＳを有するシリコン・オン・インシュ
レータ・ニューロンＭＯＳＦＥＴ。 （１０） 第７項記載のシリコン・オン・インシュレー
タ・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄膜
が酸化物と、窒化物と、酸化窒化物と、シリケートとか
ら成る群から選定された材料であるシリコン・オン・イ
ンシュレータ・ニューロンＭＯＳＦＥＴ。 （１１） 第７項記載のシリコン・オン・インシュレー
タ・ニューロンＭＯＳＦＥＴにおいて、前記連続する導
電体薄膜がポリシリコンと、エピタクシャル・シリコン
と、金属薄膜とから成る群から選定された材料であるシ
リコン・オン・インシュレータ・ニューロンＭＯＳＦＥ
Ｔ。 （１２） 第７項記載のシリコン・オン・インシュレー
タ・ニューロンＭＯＳＦＥＴにおいて、前記入力コンデ
ンサ構造体が前記複数個の不純物添加領域と、前記誘電
体薄膜と、前記連続する導電体薄膜の領域とを有するシ
リコン・オン・インシュレータ・ニューロンＭＯＳＦＥ
Ｔ。 （１３） 活性シリコン層および埋込み絶縁体を有する
シリコン・オン・インシュレータ基板を用意し、複数個
の分離構造体によって相互に完全に分離された第１不純
物添加領域および第２Ｐ形不純物添加領域を有する複数
個の不純物添加領域と、前記第１不純物添加領域の中に
作成されおよび第１距離だけ隔てられたソース領域およ
びドレイン領域と、前記第２不純物添加領域の中に作成
されおよび第２距離だけ隔てられたＮ形のソース領域お
よびドレイン領域であって、前記Ｎ形のソース領域およ
びドレイン領域と前記第２距離とがホット・キャリア電
子注入に対して最適化されている、前記Ｎ形のソース領
域およびドレイン領域と、前記第１不純物添加領域およ
び前記第２Ｐ形不純物添加領域を有する前記複数個の不
純物添加領域の上に作成された誘電体薄膜と、前記ソー
ス領域とドレイン領域との間に配置されて第１トランジ
スタ浮遊ゲートを形成する第１領域と、前記Ｎ形のソー
ス領域とドレイン領域との間に配置されてホット・キャ
リア電子注入に対して最適化されたＮＭＯＳトランジス
タ浮遊ゲートを形成する第２領域と、コンデンサ構造体
を形成するために前記複数個の不純物添加領域の上に配
置された他の領域と、を有する、前記誘電体薄膜の上に
作成された連続する導電体薄膜と、を有するシリコン・
オン・インシュレータ・ニューロンＭＯＳＦＥＴ。 （１４） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体が浅いトレンチ分離体を有するシリコン・オ
ン・インシュレータ・ニューロンＭＯＳＦＥＴ。 （１５） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体がＬＯＣＯＳを有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （１６） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄
膜が酸化物と、窒化物と、酸化窒化物と、シリケートと
から成る群から選定された材料であるシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （１７） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記連続する
導電体薄膜がポリシリコンと、エピタクシャル・シリコ
ンと、金属薄膜とから成る群から選定された材料である
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （１８） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記入力コン
デンサ構造体が前記複数個の不純物添加領域と、前記誘
電体薄膜と、前記連続する導電体薄膜の領域とを有する
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （１９） 活性シリコン層および埋込み絶縁体を有する
シリコン・オン・インシュレータ基板を用意し、複数個
の分離構造体によって相互に完全に分離された第１不純
物添加領域および第２不純物添加領域を有する複数個の
不純物添加領域と、前記第１不純物添加領域の中に作成
されおよび第１距離だけ隔てられたソース領域およびド
レイン領域と、前記第２不純物添加領域の中に作成され
および第２距離だけ隔てられたＮ形注入領域およびＰ形
注入領域と、前記第１不純物添加領域および前記第２不
純物添加領域を含む前記複数個の不純物添加領域の上に
作成された誘電体薄膜と、前記ソース領域とドレイン領
域との間に配置されて第１トランジスタ浮遊ゲートを形
成する第１領域と、前記Ｎ形の注入領域と前記Ｐ形の注
入領域との間に配置されてＦＮプログラミング構造体を
形成する第２領域と、コンデンサ構造体を形成するため
に前記複数個の不純物添加領域の上に配置された他の領
域と、を有する、前記誘電体薄膜の上に作成された連続
する導電体薄膜と、を有するシリコン・オン・インシュ
レータ・ニューロンＭＯＳＦＥＴ。 （２０） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体が浅いトレンチ分離体を有するシリコン・オ
ン・インシュレータ・ニューロンＭＯＳＦＥＴ。 （２１） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体がＬＯＣＯＳを有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （２２） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄
膜が酸化物と、窒化物と、酸化窒化物と、シリケートと
から成る群から選定された材料であるシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （２３） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記連続する
導電体薄膜がポリシリコンと、エピタクシャル・シリコ
ンと、金属薄膜とから成る群から選定された材料である
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （２４） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記入力コン
デンサ構造体が前記複数個の不純物添加領域と、前記誘
電体薄膜と、前記連続する導電体薄膜の領域とを有する
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （２５） 本発明は、ＳＯＩ基板の上に作成されたプロ
グラマブル・ニューロンＭＯＳＦＥＴ構造体を開示す
る。ＳＯＩ基板の上に、多数個のコンデンサ構造体２４
１、２３１が作成される。コンデンサの基板領域３３
０、３４０は、分離構造体２７０により相互に完全に分
離される。それに加えて、ニューロンＭＯＳＦＥＴのト
ランジスタ構造体２１０は、分離構造体２７０によりコ
ンデンサ構造体２４１、２３１から完全に分離される。
このニューロンＭＯＳＦＥＴはまた、コンデンサのゲー
ト構造体２３０、２４０およびこのトランジスタ構造体
の浮遊ゲート２００を形成する連続する導電体層２０
０、２３０および２４０を有する。
る。 （１） 活性シリコン層および埋込み絶縁体を有するシ
リコン・オン・インシュレータ（silicon on insulato
r）基板を用意し、複数個の分離構造体によって相互に
完全に分離された第１不純物添加領域を有する複数個の
不純物添加領域と、前記第１不純物添加領域の中に作成
されおよび第１距離だけ隔てられたソース領域およびド
レイン領域と、前記第１不純物添加領域を有する前記複
数個の不純物添加領域の上に作成された誘電体薄膜と、
前記誘電体薄膜の上に形成された連続する導電体薄膜で
あって、前記ソース領域とドレイン領域との間に配置さ
れてトランジスタ浮遊ゲートを形成する第１領域と、入
力コンデンサ構造体を形成するために前記複数個の不純
物添加領域の上に配置された他の領域と、を有する前記
連続する導電体薄膜と、を有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （２） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体が浅いトレンチ分離体を有するシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （３） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体がＬＯＣＯＳを有するシリコン・オン・インシュ
レータ・ニューロンＭＯＳＦＥＴ。 （４） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄膜が
酸化物と、窒化物と、酸化窒化物と、シリケートとから
成る群から選定された材料であるシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （５） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記連続する導電
体薄膜がポリシリコンと、エピタクシャル・シリコン
と、金属薄膜とから成る群から選定された材料であるシ
リコン・オン・インシュレータ・ニューロンＭＯＳＦＥ
Ｔ。 （６） 第１項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記入力コンデン
サ構造体が前記複数個の不純物が添加された領域と、前
記誘電体薄膜と、前記連続する導電体薄膜の領域とを有
するシリコン・オン・インシュレータ・ニューロンＭＯ
ＳＦＥＴ。 （７） 活性シリコン層および埋込み絶縁体を有するシ
リコン・オン・インシュレータ基板を用意し、複数個の
分離構造体によって相互に完全に分離された第１Ｎ形不
純物添加領域および第２Ｐ形不純物添加領域を有する複
数個の不純物添加領域と、前記第１不純物添加領域の中
に作成されおよび第１距離だけ隔てられたＰ形のソース
領域およびドレイン領域と、前記第２不純物添加領域の
中に作成されおよび第２距離だけ隔てられたＮ形のソー
ス領域およびドレイン領域と、前記第１Ｎ形不純物添加
領域および前記第２Ｐ形不純物添加領域を有する前記複
数個の不純物添加領域の上に作成された誘電体薄膜と、
前記Ｐ形のソース領域とドレイン領域との間に配置され
てＰＭＯＳトランジスタ浮遊ゲートを形成する第１領域
と、前記Ｎ形のソース領域とドレイン領域との間に配置
されてＮＭＯＳトランジスタ浮遊ゲートを形成する第２
領域と、コンデンサ構造体を形成するために前記複数個
の不純物添加領域の上に配置された他の領域と、を有す
る、前記誘電体薄膜の上に作成された連続する導電体薄
膜と、を有するシリコン・オン・インシュレータ・ニュ
ーロンＭＯＳＦＥＴ。 （８） 第７項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体が浅いトレンチ分離体を有するシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （９） 第７項記載のシリコン・オン・インシュレータ
・ニューロンＭＯＳＦＥＴにおいて、前記複数個の分離
構造体がＬＯＣＯＳを有するシリコン・オン・インシュ
レータ・ニューロンＭＯＳＦＥＴ。 （１０） 第７項記載のシリコン・オン・インシュレー
タ・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄膜
が酸化物と、窒化物と、酸化窒化物と、シリケートとか
ら成る群から選定された材料であるシリコン・オン・イ
ンシュレータ・ニューロンＭＯＳＦＥＴ。 （１１） 第７項記載のシリコン・オン・インシュレー
タ・ニューロンＭＯＳＦＥＴにおいて、前記連続する導
電体薄膜がポリシリコンと、エピタクシャル・シリコン
と、金属薄膜とから成る群から選定された材料であるシ
リコン・オン・インシュレータ・ニューロンＭＯＳＦＥ
Ｔ。 （１２） 第７項記載のシリコン・オン・インシュレー
タ・ニューロンＭＯＳＦＥＴにおいて、前記入力コンデ
ンサ構造体が前記複数個の不純物添加領域と、前記誘電
体薄膜と、前記連続する導電体薄膜の領域とを有するシ
リコン・オン・インシュレータ・ニューロンＭＯＳＦＥ
Ｔ。 （１３） 活性シリコン層および埋込み絶縁体を有する
シリコン・オン・インシュレータ基板を用意し、複数個
の分離構造体によって相互に完全に分離された第１不純
物添加領域および第２Ｐ形不純物添加領域を有する複数
個の不純物添加領域と、前記第１不純物添加領域の中に
作成されおよび第１距離だけ隔てられたソース領域およ
びドレイン領域と、前記第２不純物添加領域の中に作成
されおよび第２距離だけ隔てられたＮ形のソース領域お
よびドレイン領域であって、前記Ｎ形のソース領域およ
びドレイン領域と前記第２距離とがホット・キャリア電
子注入に対して最適化されている、前記Ｎ形のソース領
域およびドレイン領域と、前記第１不純物添加領域およ
び前記第２Ｐ形不純物添加領域を有する前記複数個の不
純物添加領域の上に作成された誘電体薄膜と、前記ソー
ス領域とドレイン領域との間に配置されて第１トランジ
スタ浮遊ゲートを形成する第１領域と、前記Ｎ形のソー
ス領域とドレイン領域との間に配置されてホット・キャ
リア電子注入に対して最適化されたＮＭＯＳトランジス
タ浮遊ゲートを形成する第２領域と、コンデンサ構造体
を形成するために前記複数個の不純物添加領域の上に配
置された他の領域と、を有する、前記誘電体薄膜の上に
作成された連続する導電体薄膜と、を有するシリコン・
オン・インシュレータ・ニューロンＭＯＳＦＥＴ。 （１４） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体が浅いトレンチ分離体を有するシリコン・オ
ン・インシュレータ・ニューロンＭＯＳＦＥＴ。 （１５） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体がＬＯＣＯＳを有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （１６） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄
膜が酸化物と、窒化物と、酸化窒化物と、シリケートと
から成る群から選定された材料であるシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （１７） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記連続する
導電体薄膜がポリシリコンと、エピタクシャル・シリコ
ンと、金属薄膜とから成る群から選定された材料である
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （１８） 第１３項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記入力コン
デンサ構造体が前記複数個の不純物添加領域と、前記誘
電体薄膜と、前記連続する導電体薄膜の領域とを有する
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （１９） 活性シリコン層および埋込み絶縁体を有する
シリコン・オン・インシュレータ基板を用意し、複数個
の分離構造体によって相互に完全に分離された第１不純
物添加領域および第２不純物添加領域を有する複数個の
不純物添加領域と、前記第１不純物添加領域の中に作成
されおよび第１距離だけ隔てられたソース領域およびド
レイン領域と、前記第２不純物添加領域の中に作成され
および第２距離だけ隔てられたＮ形注入領域およびＰ形
注入領域と、前記第１不純物添加領域および前記第２不
純物添加領域を含む前記複数個の不純物添加領域の上に
作成された誘電体薄膜と、前記ソース領域とドレイン領
域との間に配置されて第１トランジスタ浮遊ゲートを形
成する第１領域と、前記Ｎ形の注入領域と前記Ｐ形の注
入領域との間に配置されてＦＮプログラミング構造体を
形成する第２領域と、コンデンサ構造体を形成するため
に前記複数個の不純物添加領域の上に配置された他の領
域と、を有する、前記誘電体薄膜の上に作成された連続
する導電体薄膜と、を有するシリコン・オン・インシュ
レータ・ニューロンＭＯＳＦＥＴ。 （２０） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体が浅いトレンチ分離体を有するシリコン・オ
ン・インシュレータ・ニューロンＭＯＳＦＥＴ。 （２１） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記複数個の
分離構造体がＬＯＣＯＳを有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。 （２２） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記誘電体薄
膜が酸化物と、窒化物と、酸化窒化物と、シリケートと
から成る群から選定された材料であるシリコン・オン・
インシュレータ・ニューロンＭＯＳＦＥＴ。 （２３） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記連続する
導電体薄膜がポリシリコンと、エピタクシャル・シリコ
ンと、金属薄膜とから成る群から選定された材料である
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （２４） 第１９項記載のシリコン・オン・インシュレ
ータ・ニューロンＭＯＳＦＥＴにおいて、前記入力コン
デンサ構造体が前記複数個の不純物添加領域と、前記誘
電体薄膜と、前記連続する導電体薄膜の領域とを有する
シリコン・オン・インシュレータ・ニューロンＭＯＳＦ
ＥＴ。 （２５） 本発明は、ＳＯＩ基板の上に作成されたプロ
グラマブル・ニューロンＭＯＳＦＥＴ構造体を開示す
る。ＳＯＩ基板の上に、多数個のコンデンサ構造体２４
１、２３１が作成される。コンデンサの基板領域３３
０、３４０は、分離構造体２７０により相互に完全に分
離される。それに加えて、ニューロンＭＯＳＦＥＴのト
ランジスタ構造体２１０は、分離構造体２７０によりコ
ンデンサ構造体２４１、２３１から完全に分離される。
このニューロンＭＯＳＦＥＴはまた、コンデンサのゲー
ト構造体２３０、２４０およびこのトランジスタ構造体
の浮遊ゲート２００を形成する連続する導電体層２０
０、２３０および２４０を有する。
【図１】ニューロンＭＯＳＦＥＴの回路概要図。
【図２】ＳＯＩニューロンＭＯＳＦＥＴの１つの実施例
を示した図であって、Ａは平面図、Ｂは図Ａの線１６０
−１６０に沿っての横断面図。
を示した図であって、Ａは平面図、Ｂは図Ａの線１６０
−１６０に沿っての横断面図。
【図３】ＳＯＩニューロンＭＯＳＦＥＴのまた別の実施
例を示した図であって、Ａは平面図、Ｂは図Ａの線３６
５−３６５に沿っての横断面図。
例を示した図であって、Ａは平面図、Ｂは図Ａの線３６
５−３６５に沿っての横断面図。
【図４】ＳＯＩニューロンＭＯＳＦＥＴのさらに別の実
施例を示した図であって、Ａは平面図、Ｂは図Ａの線４
９５−４９５に沿っての横断面図、Ｃはなお別の実施例
の平面図。
施例を示した図であって、Ａは平面図、Ｂは図Ａの線４
９５−４９５に沿っての横断面図、Ｃはなお別の実施例
の平面図。
【図５】ＳＯＩニューロンＮ形ＭＯＳＦＥＴおよびＰ形
ＭＯＳＦＥＴの１つの実施例を示した図であって、Ａは
平面図、Ｂは図Ａの線４７５−４７５に沿っての横断面
図。
ＭＯＳＦＥＴの１つの実施例を示した図であって、Ａは
平面図、Ｂは図Ａの線４７５−４７５に沿っての横断面
図。
【図６】２重ポリシリコンＳＯＩニューロンＭＯＳＦＥ
Ｔを示した図であって、Ａは平面図、Ｂは図Ａの線５４
５−５４５に沿っての横断面図。
Ｔを示した図であって、Ａは平面図、Ｂは図Ａの線５４
５−５４５に沿っての横断面図。
２１０、２２０、２５０、２６０ ソース領域およびド
レイン領域 ２００、２３０、２４０ 連続する導電体薄膜 ２７０ 分離構造体 ３００ 誘電体薄膜 ３２０、３３０、３４０ 不純物添加領域
レイン領域 ２００、２３０、２４０ 連続する導電体薄膜 ２７０ 分離構造体 ３００ 誘電体薄膜 ３２０、３３０、３４０ 不純物添加領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット ジー、バルスター ドイツ連邦共和国 ミュンヘン、カール − リップ − シュトラーセ ナンバー 31 (72)発明者 グレゴリー イー、ハワード アメリカ合衆国 テキサス、ダラス、ウォ ルドーフ ドライブ 3554 (72)発明者 アンジェロ ピント ドイツ連邦共和国 ブッフ アム エルル バッハ、クゲルポイント 63 (72)発明者 フィリップ シュタインマン ドイツ連邦共和国 ミュンヘン、ゴットフ リート ベン − シュトラーセ ７ Ｆターム(参考） 5F048 AA01 AB01 AC03 AC10 BA16 BB01 BB04 BB05 BB11 BB12 BB15 BB18 BC01 BC03 BC06 BD09 BG12 BG14 5F110 AA14 AA15 AA26 BB04 BB13 CC02 DD05 DD13 DD24 EE02 EE05 EE09 EE27 EE31 FF02 FF03 FF04 FF09 GG02 GG12 GG34 GG52 GG60 NN62 NN65 NN66 NN72
Claims (1)
- 【請求項１】 活性シリコン層および埋込み絶縁体を有
するシリコン・オン・インシュレータ（silicon on ins
ulator）基板を備え、 複数個の分離構造体によって相互に完全に分離された第
１不純物添加領域を有する複数個の不純物添加領域と、 前記第１不純物添加領域の中に作成されおよび第１距離
だけ隔てられたソース領域およびドレイン領域と、 前記第１不純物添加領域を有する前記複数個の不純物添
加領域の上に作成された誘電体薄膜と、 前記誘電体薄膜の上に形成された連続する導電体薄膜で
あって、前記ソース領域とドレイン領域との間に配置さ
れてトランジスタ浮遊ゲートを形成する第１領域と、入
力コンデンサ構造体を形成するために前記複数個の不純
物添加領域の上に配置された他の領域と、を有する前記
連続する導電体薄膜と、を有するシリコン・オン・イン
シュレータ・ニューロンＭＯＳＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23439700P | 2000-09-21 | 2000-09-21 | |
| US234397 | 2000-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002170961A true JP2002170961A (ja) | 2002-06-14 |
Family
ID=22881210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001287538A Abandoned JP2002170961A (ja) | 2000-09-21 | 2001-09-20 | Ｓｏｉの上のプログラマブル・ニューロンｍｏｓｆｅｔ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6407425B1 (ja) |
| EP (1) | EP1191479A1 (ja) |
| JP (1) | JP2002170961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335648A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | デジタル−アナログ変換器 |
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|---|---|---|---|---|
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| US6703641B2 (en) * | 2001-11-16 | 2004-03-09 | International Business Machines Corporation | Structure for detecting charging effects in device processing |
| US20040206999A1 (en) * | 2002-05-09 | 2004-10-21 | Impinj, Inc., A Delaware Corporation | Metal dielectric semiconductor floating gate variable capacitor |
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