JP2002153049A - 昇圧チョッパ回路 - Google Patents
昇圧チョッパ回路Info
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- JP2002153049A JP2002153049A JP2000341348A JP2000341348A JP2002153049A JP 2002153049 A JP2002153049 A JP 2002153049A JP 2000341348 A JP2000341348 A JP 2000341348A JP 2000341348 A JP2000341348 A JP 2000341348A JP 2002153049 A JP2002153049 A JP 2002153049A
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Abstract
(57)【要約】
【課題】複数のインバータ素子を並列接続した場合のオ
フ時に加わる電圧のアンバランスを低減するようにスナ
バ回路を設ける。 【解決手段】力率改善回路を構成する昇圧チョッパ回路
の回路基板に並列に並べて配置された複数のインバータ
素子１〜３の内、両側に位置するインバータ素子１，２
の各々に、インバータ素子オフ時のリンギングにより加
わる電圧を低減するスナバ回路７，８を個別に接続す
る。
フ時に加わる電圧のアンバランスを低減するようにスナ
バ回路を設ける。 【解決手段】力率改善回路を構成する昇圧チョッパ回路
の回路基板に並列に並べて配置された複数のインバータ
素子１〜３の内、両側に位置するインバータ素子１，２
の各々に、インバータ素子オフ時のリンギングにより加
わる電圧を低減するスナバ回路７，８を個別に接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータ電源装置に組合わせて使用される力率改善回路
を構成する昇圧チョッパ回路に関し、特に並列接続した
複数のインバータ素子をオフした時のリンギングを低減
するスナバ回路を備えた昇圧チョッパ回路に関する。
ュレータ電源装置に組合わせて使用される力率改善回路
を構成する昇圧チョッパ回路に関し、特に並列接続した
複数のインバータ素子をオフした時のリンギングを低減
するスナバ回路を備えた昇圧チョッパ回路に関する。
【０００２】
【従来の技術】従来、複数のインバータ素子を並列接続
してドライブする力率改善回路を構成する昇圧チョッパ
回路としては、例えば図４に示すものがある。
してドライブする力率改善回路を構成する昇圧チョッパ
回路としては、例えば図４に示すものがある。
【０００３】図４において、昇圧チョッパ回路は、入力
側に設けた昇圧チョークコイルＬ１、ＭＯＳＦＥＴ等を
用いた並列接続された例えば３つのインバータ素子１，
２，３、整流ダイオードＤ３、及び出力側に設けた平滑
コンデンサＣ３、、ＰＷＭ制御回路６、電流検出コイル
９を用いて入力電流に比例した電圧を検出するチョーク
電流検出回路１０で構成される。また昇圧チョッパ回路
を実装した際の印刷基板、銅板、電線等によってインダ
クタンスＬ２、Ｌ３，Ｌ４が存在する。
側に設けた昇圧チョークコイルＬ１、ＭＯＳＦＥＴ等を
用いた並列接続された例えば３つのインバータ素子１，
２，３、整流ダイオードＤ３、及び出力側に設けた平滑
コンデンサＣ３、、ＰＷＭ制御回路６、電流検出コイル
９を用いて入力電流に比例した電圧を検出するチョーク
電流検出回路１０で構成される。また昇圧チョッパ回路
を実装した際の印刷基板、銅板、電線等によってインダ
クタンスＬ２、Ｌ３，Ｌ４が存在する。
【０００４】この昇圧チョッパ回路を使用した力率改善
回路は、入力端子４ａ，４ｂに交流電圧Ｅｉを入力して
昇圧した直流電圧Ｅｏを出力出力する。ＰＷＭ制御回路
６がインバータ素子１，２，３がオンすると、そのとき
の入力交流電圧Ｅｉにより昇圧チョークコイルＬ１に電
流を流してエネルギーを蓄積し、続いてインバータ素子
１〜３がオフすると、昇圧チョークコイルＬ１に蓄積し
たエネルギーにより電流を昇圧整流用のダイオードを通
して整流し、平滑コンデンサＣ３にエネルギを移し、負
荷に流す電流が変化しても出力電圧を一定に保つ。
回路は、入力端子４ａ，４ｂに交流電圧Ｅｉを入力して
昇圧した直流電圧Ｅｏを出力出力する。ＰＷＭ制御回路
６がインバータ素子１，２，３がオンすると、そのとき
の入力交流電圧Ｅｉにより昇圧チョークコイルＬ１に電
流を流してエネルギーを蓄積し、続いてインバータ素子
１〜３がオフすると、昇圧チョークコイルＬ１に蓄積し
たエネルギーにより電流を昇圧整流用のダイオードを通
して整流し、平滑コンデンサＣ３にエネルギを移し、負
荷に流す電流が変化しても出力電圧を一定に保つ。
【０００５】このため図５のように、インバータ素子１
〜３がオン時のスイッチング電流ｉＱとインバータ素子
１〜３がオフ時の整流電流ｉＤによって、入力交流電圧
Ｅ１の電圧波形に比例したピーク値をもつチョーク電流
ｉＬを昇圧圧チョークコイルＬ１に流し、ダイオードＤ
３で整流した整流電流ｉＤを平滑コンデンサＣ３に供給
して平滑することで昇圧した直流電圧Ｅｏを得ている。
〜３がオン時のスイッチング電流ｉＱとインバータ素子
１〜３がオフ時の整流電流ｉＤによって、入力交流電圧
Ｅ１の電圧波形に比例したピーク値をもつチョーク電流
ｉＬを昇圧圧チョークコイルＬ１に流し、ダイオードＤ
３で整流した整流電流ｉＤを平滑コンデンサＣ３に供給
して平滑することで昇圧した直流電圧Ｅｏを得ている。
【０００６】この場合、チョーク電流ｉＬの平均電流ｉ
Ｌave は、交流電圧波形Ｅｉに近い入力電流波形とな
り、これによって交流電圧波形と交流電流波形の位相を
ほぼ同相にして力率を１に近づけている。
Ｌave は、交流電圧波形Ｅｉに近い入力電流波形とな
り、これによって交流電圧波形と交流電流波形の位相を
ほぼ同相にして力率を１に近づけている。
【０００７】また複数のインバータ素子１〜３を並列接
続することで、コスト的に安価なインバータ素子の使用
により大きな出力容量に対応できる。
続することで、コスト的に安価なインバータ素子の使用
により大きな出力容量に対応できる。
【０００８】また並列接続した３つのインバータ素子１
〜３に対しては、オフ時のリンギングにより加わるサー
ジ電圧を低減するため、スナバ回路８が接続される。ス
ナバ回路８は、並列接続された３のインバータ素子１〜
３に対し共通回路として設けられ、インバータ素子１〜
３と並列に、ダイオードＤ２とコンデンサＣ２の直列回
路を接続し、ダイオードＤ２とコンデンサＣ２の接続点
を抵抗Ｒ２を介して平滑コンデンサＣ３に接続してい
る。
〜３に対しては、オフ時のリンギングにより加わるサー
ジ電圧を低減するため、スナバ回路８が接続される。ス
ナバ回路８は、並列接続された３のインバータ素子１〜
３に対し共通回路として設けられ、インバータ素子１〜
３と並列に、ダイオードＤ２とコンデンサＣ２の直列回
路を接続し、ダイオードＤ２とコンデンサＣ２の接続点
を抵抗Ｒ２を介して平滑コンデンサＣ３に接続してい
る。
【０００９】スナバ回路８は、インバータ素子１〜３を
オフした際に加わるリンギング電圧によりダイオードＤ
２をオンしてコンデンサＣ２に充電し、これによってイ
ンバータ素子１〜３に加わるリンギング電圧を低減し、
インバータ素子１〜３を保護している。
オフした際に加わるリンギング電圧によりダイオードＤ
２をオンしてコンデンサＣ２に充電し、これによってイ
ンバータ素子１〜３に加わるリンギング電圧を低減し、
インバータ素子１〜３を保護している。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな複数のインバータ素子を並列接続して使用している
場合、スナバ回路を複数のインバータ素子１〜３のどこ
へ接続しても、印刷基板のパターン、銅板、電線等の配
線のインダクタンスＬ３，Ｌ４，Ｌ５によって、インバ
ータ素子１〜３のオフ時に発生するインバータ電圧にア
ンバランスが生じる。
うな複数のインバータ素子を並列接続して使用している
場合、スナバ回路を複数のインバータ素子１〜３のどこ
へ接続しても、印刷基板のパターン、銅板、電線等の配
線のインダクタンスＬ３，Ｌ４，Ｌ５によって、インバ
ータ素子１〜３のオフ時に発生するインバータ電圧にア
ンバランスが生じる。
【００１１】特に、スナバ回路８から回路基板上で物理
的に距離の離れた位置にあるインバータ素子への電圧が
高くなる傾向にある。図６は、図４のスナバ回路８を接
続したインバータ素子１〜３をオフした際に、回路基板
上で両側に位置する２つのインバータ素子１，３に加わ
る電圧の時間変化を示している。
的に距離の離れた位置にあるインバータ素子への電圧が
高くなる傾向にある。図６は、図４のスナバ回路８を接
続したインバータ素子１〜３をオフした際に、回路基板
上で両側に位置する２つのインバータ素子１，３に加わ
る電圧の時間変化を示している。
【００１２】まずインバータ素子１〜３がオンとなって
スナバ回路８のコンデンサＣ２への充電が行われていな
い期間は、コンデンサＣ２は抵抗Ｒ２を介して平滑コン
デンサＣ３へ既に充電していた電荷を移動させる。時刻
ｔ１でインバータ素子１〜３がオフになると、昇圧チョ
ークコイルＬ１に流れていた電流は、インダクタンスＬ
２を介して平滑コンデンサＣ３に流れ、これによってイ
ンバータ素子１〜３に加わる電圧を上昇させる。
スナバ回路８のコンデンサＣ２への充電が行われていな
い期間は、コンデンサＣ２は抵抗Ｒ２を介して平滑コン
デンサＣ３へ既に充電していた電荷を移動させる。時刻
ｔ１でインバータ素子１〜３がオフになると、昇圧チョ
ークコイルＬ１に流れていた電流は、インダクタンスＬ
２を介して平滑コンデンサＣ３に流れ、これによってイ
ンバータ素子１〜３に加わる電圧を上昇させる。
【００１３】このインバータ電圧が上昇していく過程で
出力電圧Ｖｏにダイオード順方向電圧を加えた値を越え
ると、タイオードＤ２が導通してコンデンサＣ２に電流
を流して充電し、インダクタンスＬ２との共振周波数で
変動するリンギング電圧をコンデンサＣ２の電圧値でク
ランプする。
出力電圧Ｖｏにダイオード順方向電圧を加えた値を越え
ると、タイオードＤ２が導通してコンデンサＣ２に電流
を流して充電し、インダクタンスＬ２との共振周波数で
変動するリンギング電圧をコンデンサＣ２の電圧値でク
ランプする。
【００１４】しかし、この配線のインダクタンスＬ３，
Ｌ４，Ｌ５によって、インバータ素子１，３のインバー
タ電圧Ｖ１，Ｖ２にアンバランスが生しでいる。特に、
スナバ回路８に対し印刷基板上で物理的に位置が離れて
いるインバータ素子１のインバータ電圧Ｖ１が最大電圧
Ｖ１max となり、近い方のインバータ素子３のインバー
タ電圧Ｖ２の最大電圧Ｖ２max より高くなる。
Ｌ４，Ｌ５によって、インバータ素子１，３のインバー
タ電圧Ｖ１，Ｖ２にアンバランスが生しでいる。特に、
スナバ回路８に対し印刷基板上で物理的に位置が離れて
いるインバータ素子１のインバータ電圧Ｖ１が最大電圧
Ｖ１max となり、近い方のインバータ素子３のインバー
タ電圧Ｖ２の最大電圧Ｖ２max より高くなる。
【００１５】このためインバータ素子１〜３としては、
最も高いインバータ最大電圧Ｖ１max にたえられる素子
を選定しなければならない。耐圧の高い素子は、一般的
に耐圧の低い素子よりも損失が大きく高価であるから、
電源装置として構成した場合、大型で高価になる問題が
あった。
最も高いインバータ最大電圧Ｖ１max にたえられる素子
を選定しなければならない。耐圧の高い素子は、一般的
に耐圧の低い素子よりも損失が大きく高価であるから、
電源装置として構成した場合、大型で高価になる問題が
あった。
【００１６】本発明は、複数のインバータ素子を並列接
続した場合のオフ時に加わる電圧のアンバランスを低減
するスナバ回路を備えた力率改善回路を構成する昇圧チ
ョッパ回路を提供することを目的とする。
続した場合のオフ時に加わる電圧のアンバランスを低減
するスナバ回路を備えた力率改善回路を構成する昇圧チ
ョッパ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】この目的を達成するため
本発明は次のように構成する。まず本発明は、入力交流
電圧に比例したスイッチング電流を昇圧チョークコイル
に流すように制御回路によりインバータ素子をオン、オ
フ制御し、チョークコイルに流れた電流を整流素子で整
流した後に平滑コンデンサで平滑して直流電圧を出力す
る力率改善回路を構成する昇圧チョッパ回路であって、
回路基板に並列に並べて配置された複数のインバータ素
子の内、少なくとも両側に位置するインバータ素子の各
々に、インバータ素子オフ時のリンギングにより加わる
電圧を低減するスナバ回路を個別に接続したことを特徴
とする。
本発明は次のように構成する。まず本発明は、入力交流
電圧に比例したスイッチング電流を昇圧チョークコイル
に流すように制御回路によりインバータ素子をオン、オ
フ制御し、チョークコイルに流れた電流を整流素子で整
流した後に平滑コンデンサで平滑して直流電圧を出力す
る力率改善回路を構成する昇圧チョッパ回路であって、
回路基板に並列に並べて配置された複数のインバータ素
子の内、少なくとも両側に位置するインバータ素子の各
々に、インバータ素子オフ時のリンギングにより加わる
電圧を低減するスナバ回路を個別に接続したことを特徴
とする。
【００１８】このように並列接続された複数のインバー
タ素子の両側に２組のスナバ回路を設けたことで、並列
接続された複数のインバータ素子の間に印刷基板のパタ
ーン、銅版、電線等の配線のインダクタンスが存在して
も、両側に位置する２組のスナバ回路から間に位置する
インバータ素子までの物理的な距離を短くし、これによ
って各インバータ素子に加わるインバータ電圧のアンバ
ランスを低減すると共に最大電圧を下げ、インバータ素
子として耐圧の低い素子の使用を可能とし、小型化とコ
ストの低減を図る。
タ素子の両側に２組のスナバ回路を設けたことで、並列
接続された複数のインバータ素子の間に印刷基板のパタ
ーン、銅版、電線等の配線のインダクタンスが存在して
も、両側に位置する２組のスナバ回路から間に位置する
インバータ素子までの物理的な距離を短くし、これによ
って各インバータ素子に加わるインバータ電圧のアンバ
ランスを低減すると共に最大電圧を下げ、インバータ素
子として耐圧の低い素子の使用を可能とし、小型化とコ
ストの低減を図る。
【００１９】ここで昇圧チョッパ回路のスナバ回路は、
インバータ素子と並列にダイオードとコンデンサの直列
回路を接続し、ダイオードとコンデンサの接続点を抵抗
を介して出力側の平滑コンデンサに接続した所謂ＤＣＲ
スナバ回路である。
インバータ素子と並列にダイオードとコンデンサの直列
回路を接続し、ダイオードとコンデンサの接続点を抵抗
を介して出力側の平滑コンデンサに接続した所謂ＤＣＲ
スナバ回路である。
【００２０】また２つのインバータ素子の各々に接続し
たスナバ回路は、それぞれのコンデンサの容量を異なっ
た値に設定し、インバータ素子がオフした際のリンギン
グの共振周波数を異ならせたことを特徴とする。
たスナバ回路は、それぞれのコンデンサの容量を異なっ
た値に設定し、インバータ素子がオフした際のリンギン
グの共振周波数を異ならせたことを特徴とする。
【００２１】このようにスナバ回路に使用するコンデン
サの容量を異ならせることで、インバータ素子がオフし
た場合の最初の振動はコンデンサ容量が小さいために共
振周波数の高いスナバ回路が重点的に動作してインバー
タ電圧を低減し、続いてコンデンサ容量が大きいために
共振周波数の低いスナバ回路の動作によってインバータ
電圧が低減される。
サの容量を異ならせることで、インバータ素子がオフし
た場合の最初の振動はコンデンサ容量が小さいために共
振周波数の高いスナバ回路が重点的に動作してインバー
タ電圧を低減し、続いてコンデンサ容量が大きいために
共振周波数の低いスナバ回路の動作によってインバータ
電圧が低減される。
【００２２】
【発明の実施の形態】図１は本発明による昇圧チョッパ
回路の一実施形態を示した回路図である。
回路の一実施形態を示した回路図である。
【００２３】図１において、本発明の昇圧チョッパ回路
はスイッチングレギュレータ電源装置に使用されるもの
で、基本的な昇圧チョッパ回路として昇圧チョークコイ
ルＬ１、並列接続された３つのＭＯＳＦＥＴを用いたイ
ンバータ素子１，２，３、整流ダイオードＤ３、平滑コ
ンデンサＣ３、ＰＷＭ制御回路６、電流検出コイル９、
チョーク電流検出回路１０で構成される。なお、電流検
出コイル９は入力端子４ａ側に設けても良い。
はスイッチングレギュレータ電源装置に使用されるもの
で、基本的な昇圧チョッパ回路として昇圧チョークコイ
ルＬ１、並列接続された３つのＭＯＳＦＥＴを用いたイ
ンバータ素子１，２，３、整流ダイオードＤ３、平滑コ
ンデンサＣ３、ＰＷＭ制御回路６、電流検出コイル９、
チョーク電流検出回路１０で構成される。なお、電流検
出コイル９は入力端子４ａ側に設けても良い。
【００２４】即ち入力端子４ａ，４ｂには交流入力電圧
Ｅｉが印加されており、入力端子４ａ側に昇圧チョーク
コイルＬ１を接続し、これと直列に３つのインバータ素
子１〜３の並列回路を接続している。インバータ素子１
〜３はＰＷＭ制御回路６により同期してオン，オフ制御
される。
Ｅｉが印加されており、入力端子４ａ側に昇圧チョーク
コイルＬ１を接続し、これと直列に３つのインバータ素
子１〜３の並列回路を接続している。インバータ素子１
〜３はＰＷＭ制御回路６により同期してオン，オフ制御
される。
【００２５】ＰＷＭ制御回路６は、インバータ素子１〜
３をオン，オフ制御する。制御回路６によりインバータ
素子１〜３がオンするタイミングでは図５のように昇圧
チョークコイルＬ１にインバータ電流ｉＱが流れてエネ
ルギが蓄積される。制御回路６によりインバータ素子１
〜３がオフするタイミングては、昇圧チョークコイルＬ
１に蓄積されたエネルギーに基づいて整流ダイオードＤ
３を介して出力側の平滑コンデンサＣ３に図５のように
整流電流ｉＤが流れ、平滑コンデンサＣ３を充電し、出
力端子５ａ，５ｂに接続している負荷に電力を供給する
ようになる。
３をオン，オフ制御する。制御回路６によりインバータ
素子１〜３がオンするタイミングでは図５のように昇圧
チョークコイルＬ１にインバータ電流ｉＱが流れてエネ
ルギが蓄積される。制御回路６によりインバータ素子１
〜３がオフするタイミングては、昇圧チョークコイルＬ
１に蓄積されたエネルギーに基づいて整流ダイオードＤ
３を介して出力側の平滑コンデンサＣ３に図５のように
整流電流ｉＤが流れ、平滑コンデンサＣ３を充電し、出
力端子５ａ，５ｂに接続している負荷に電力を供給する
ようになる。
【００２６】このため昇圧チョークコイルＬ１には、イ
ンバータ電流ｉＱと整流電流ｉＤを合成したチョーク電
流ｉＬが流れる。
ンバータ電流ｉＱと整流電流ｉＤを合成したチョーク電
流ｉＬが流れる。
【００２７】この場合、チョーク電流ｉＬの平均電流ｉ
Ｌave は、交流電圧波形Ｅｉに近い入力電流波形とな
り、これによって交流電圧波形と交流電流波形の位相を
ほぼ同相にして力率を１に近づけている。
Ｌave は、交流電圧波形Ｅｉに近い入力電流波形とな
り、これによって交流電圧波形と交流電流波形の位相を
ほぼ同相にして力率を１に近づけている。
【００２８】また本発明の昇圧チョッパ回路は、その発
振周波数が高いことから、印刷基板のパターン、銅版、
電線などの配線によるインダクタンスが存在する。この
配線によるインダクタンスとしては出力側の整流ダイオ
ードＤ３と直列にインダクタンスＬ２が存在する。また
並列接続しているインバータ素子１，２，３のそれぞれ
の間に、配線によるインダクタンスＬ３，Ｌ４，Ｌ５が
存在している。
振周波数が高いことから、印刷基板のパターン、銅版、
電線などの配線によるインダクタンスが存在する。この
配線によるインダクタンスとしては出力側の整流ダイオ
ードＤ３と直列にインダクタンスＬ２が存在する。また
並列接続しているインバータ素子１，２，３のそれぞれ
の間に、配線によるインダクタンスＬ３，Ｌ４，Ｌ５が
存在している。
【００２９】このような複数のインバータ素子１〜３を
並列接続した昇圧チョッパ回路について、本発明にあっ
ては配線基板上に並列に実装配置されている３つのイン
バータ素子１，２，３の内、この実施形態では基板上で
両側に位置するインバータ素子１，３のそれぞれについ
てスナバ回路を２組設けている。即ち、左側に位置する
インバータ素子１に対し第１スナバ回路７を持ち、同時
に、右側に位置するインバータ素子３に対し第２スナバ
回路８を持っている。
並列接続した昇圧チョッパ回路について、本発明にあっ
ては配線基板上に並列に実装配置されている３つのイン
バータ素子１，２，３の内、この実施形態では基板上で
両側に位置するインバータ素子１，３のそれぞれについ
てスナバ回路を２組設けている。即ち、左側に位置する
インバータ素子１に対し第１スナバ回路７を持ち、同時
に、右側に位置するインバータ素子３に対し第２スナバ
回路８を持っている。
【００３０】第１スナバ回路７はダイオードＤ１とコン
デンサＣ１の直列回路をインバータ素子１に並列接続し
ており、ダイオードＤ１とコンデンサＣ１の接続点を抵
抗Ｒ１を介して平滑コンデンサＣ１のプラス側に接続し
ている。
デンサＣ１の直列回路をインバータ素子１に並列接続し
ており、ダイオードＤ１とコンデンサＣ１の接続点を抵
抗Ｒ１を介して平滑コンデンサＣ１のプラス側に接続し
ている。
【００３１】また第２スナバ回路８はダイオードＤ２と
コンデンサＣ２の直列回路をインバータ素子３に並列接
続し、ダイオードＤ２とコンデンサＣ２の接続点を抵抗
Ｒ２を介して平滑コンデンサＣ３のプラス側に接続して
いる。
コンデンサＣ２の直列回路をインバータ素子３に並列接
続し、ダイオードＤ２とコンデンサＣ２の接続点を抵抗
Ｒ２を介して平滑コンデンサＣ３のプラス側に接続して
いる。
【００３２】この第１スナバ回路７及び第２スナバ回路
８は、共にダイオード、コンデンサ及び抵抗を使用して
構成していることから、いわゆるＤＣＲスナバ回路と呼
ばれている。
８は、共にダイオード、コンデンサ及び抵抗を使用して
構成していることから、いわゆるＤＣＲスナバ回路と呼
ばれている。
【００３３】更に本発明にあっては、第１スナバ回路７
のコンデンサＣ１の容量と第２スナバ回路８のコンデン
サＣ２の容量を異なった値に設定している。例えばコン
デンサＣ１の容量をコンデンサＣ２より大きな容量に設
定している。
のコンデンサＣ１の容量と第２スナバ回路８のコンデン
サＣ２の容量を異なった値に設定している。例えばコン
デンサＣ１の容量をコンデンサＣ２より大きな容量に設
定している。
【００３４】この第１スナバ回路７と第２スナバ回路８
に設けているコンデンサＣ１，Ｃ２の容量を異なる値に
設定することで、インバータ素子１〜３をオフした際の
インダクタンスＬ２とコンデンサＣ１及びＣ２のそれぞ
れで決まるインバータ電圧がリンギングを起こす際の共
振周波数を、第１スナバ回路７と第２スナバ回路８につ
いて異ならせるようにしている。
に設けているコンデンサＣ１，Ｃ２の容量を異なる値に
設定することで、インバータ素子１〜３をオフした際の
インダクタンスＬ２とコンデンサＣ１及びＣ２のそれぞ
れで決まるインバータ電圧がリンギングを起こす際の共
振周波数を、第１スナバ回路７と第２スナバ回路８につ
いて異ならせるようにしている。
【００３５】次に図２の信号波形図を参照して図１の昇
圧チョッパ回路の動作を説明する。図２の時刻ｔ１以前
のインバータオン領域にあっては、制御回路６はインバ
ータ素子１〜３をオンしており、このインバータ素子１
〜３のオンにより昇圧チョークコイルＬ１に電流が流
れ、昇圧チョークコイルＬ１にエネルギーを蓄積し、こ
のとき第１スナバ回路７と第２スナバ回路８に設けてい
るコンデンサＣ１，Ｃ２は、その前のインバータオフの
際に充電した電荷を、抵抗Ｒ１，Ｒ２を介して平滑コン
デンサＣ３に移動させている。
圧チョッパ回路の動作を説明する。図２の時刻ｔ１以前
のインバータオン領域にあっては、制御回路６はインバ
ータ素子１〜３をオンしており、このインバータ素子１
〜３のオンにより昇圧チョークコイルＬ１に電流が流
れ、昇圧チョークコイルＬ１にエネルギーを蓄積し、こ
のとき第１スナバ回路７と第２スナバ回路８に設けてい
るコンデンサＣ１，Ｃ２は、その前のインバータオフの
際に充電した電荷を、抵抗Ｒ１，Ｒ２を介して平滑コン
デンサＣ３に移動させている。
【００３６】ここで第１スナバ回路Ｃ１の容量が大きく
第２スナバ回路Ｃ２の容量が小さいＣ１＞Ｃ２の関係に
あることから、コンデンサＣ２の方がＣＲ時定数が小さ
くなり、抵抗Ｒ１，Ｒ２がほぼ同じであるがコンデンサ
Ｃ２の方が早く低い電圧になっている。
第２スナバ回路Ｃ２の容量が小さいＣ１＞Ｃ２の関係に
あることから、コンデンサＣ２の方がＣＲ時定数が小さ
くなり、抵抗Ｒ１，Ｒ２がほぼ同じであるがコンデンサ
Ｃ２の方が早く低い電圧になっている。
【００３７】この状態で図２の時刻ｔ１でインバータ素
子１〜３がオフすると、昇圧チョークコイルＬ１に蓄積
されたエネルギによる電流がインダクタンスＬ２及び整
流ダイオードＤ３を介して平滑コンデンサＣ３に流れ、
このためインバータ素子１〜３に加わる電圧を上昇させ
る。
子１〜３がオフすると、昇圧チョークコイルＬ１に蓄積
されたエネルギによる電流がインダクタンスＬ２及び整
流ダイオードＤ３を介して平滑コンデンサＣ３に流れ、
このためインバータ素子１〜３に加わる電圧を上昇させ
る。
【００３８】図２は第１スナバ回路７を設けているイン
バータ素子１に加わるインバータ電圧Ｖ１と第２スナバ
回路８を設けているインバータ素子３に加わるインバー
タ電圧Ｖ２を同時に示している。
バータ素子１に加わるインバータ電圧Ｖ１と第２スナバ
回路８を設けているインバータ素子３に加わるインバー
タ電圧Ｖ２を同時に示している。
【００３９】このインバータ素子１〜３のオフに伴って
インバータ電圧が上昇していく過程で、第２スナバ回路
８のコンデンサＣ２の方がインバータオン領域での電圧
が低いため、インバータ電圧の上昇に対し、このときの
コンデンサＣ２の電圧よりダイオードＤ２の順方向電圧
分だけ高い電圧に達した時、先にダイオードＤ２が導通
してコンデンサＣ２に電流を流すクランプ動作を開始す
る。
インバータ電圧が上昇していく過程で、第２スナバ回路
８のコンデンサＣ２の方がインバータオン領域での電圧
が低いため、インバータ電圧の上昇に対し、このときの
コンデンサＣ２の電圧よりダイオードＤ２の順方向電圧
分だけ高い電圧に達した時、先にダイオードＤ２が導通
してコンデンサＣ２に電流を流すクランプ動作を開始す
る。
【００４０】そしてコンデンサＣ２は容量が小さいた
め、充電電流によってすぐに図２の破線のように電圧が
上昇してしまうが、それまでの間に電圧が高い方のコン
デンサＣ１についてもコンデンサＣ１の電圧にダイオー
ドＤ１の順方向電圧を加えた電圧にインバータ電圧が上
昇してダイオードＤ１が導通することでコンデンサＣ１
に充電電流が流れ、第１スナバ回路７によるクランプ動
作が開始され、これによって図２の実線のインバータ電
圧Ｄ１のように電圧上昇が抑えられる。
め、充電電流によってすぐに図２の破線のように電圧が
上昇してしまうが、それまでの間に電圧が高い方のコン
デンサＣ１についてもコンデンサＣ１の電圧にダイオー
ドＤ１の順方向電圧を加えた電圧にインバータ電圧が上
昇してダイオードＤ１が導通することでコンデンサＣ１
に充電電流が流れ、第１スナバ回路７によるクランプ動
作が開始され、これによって図２の実線のインバータ電
圧Ｄ１のように電圧上昇が抑えられる。
【００４１】その結果、図２の第２スナバ回路８の動作
領域Ｂと若干遅れて動作する第１スナバ回路７の動作領
域Ａによるクランプ動作が行われ、第１スナバ回路７の
コンデンサＣ１の充電が終了すれば、クランプ動作を終
了してリンギング電圧を出力電圧Ｅｏを中心とした変動
に移行する。
領域Ｂと若干遅れて動作する第１スナバ回路７の動作領
域Ａによるクランプ動作が行われ、第１スナバ回路７の
コンデンサＣ１の充電が終了すれば、クランプ動作を終
了してリンギング電圧を出力電圧Ｅｏを中心とした変動
に移行する。
【００４２】また図２の信号波形図から明らかなよう
に、インバータ素子１は第１スナバ回路７を持ち、また
インバータ素子３は第２スナバ回路８を持っているた
め、それぞれの最大電圧Ｖ１max 及びＶ２max はほぼ同
程度の電圧となり、２組のスナバ回路７，８を設けたこ
とでインバータ電圧のアンバランスを小さくし、且つ最
大電圧を小さくすることができる。
に、インバータ素子１は第１スナバ回路７を持ち、また
インバータ素子３は第２スナバ回路８を持っているた
め、それぞれの最大電圧Ｖ１max 及びＶ２max はほぼ同
程度の電圧となり、２組のスナバ回路７，８を設けたこ
とでインバータ電圧のアンバランスを小さくし、且つ最
大電圧を小さくすることができる。
【００４３】この結果、昇圧チョッパ回路に使用するイ
ンバータ素子１〜３として、例えば最大電圧Ｖ２max に
対応した低耐圧のＭＯＳＦＥＴを使用でき、耐圧が低け
れば損失も小さく、また低価格となり、これによって本
発明の昇圧チョッパ回路を用いたスイッチングレギュレ
ータ電源装置として小型で且つ安価な電源装置を実現す
ることができる。
ンバータ素子１〜３として、例えば最大電圧Ｖ２max に
対応した低耐圧のＭＯＳＦＥＴを使用でき、耐圧が低け
れば損失も小さく、また低価格となり、これによって本
発明の昇圧チョッパ回路を用いたスイッチングレギュレ
ータ電源装置として小型で且つ安価な電源装置を実現す
ることができる。
【００４４】図３は本発明による２組のスナバ回路を備
えた昇圧チョッパ回路の他の実施形態の回路図であり、
この実施形態は、第１スナバ回路７と第２スナバ回路８
の抵抗Ｒ１，Ｒ２の一端を共通接続し、抵抗Ｒ３を介し
て平滑コンデンサＣ３に接続したことを特徴とする。
えた昇圧チョッパ回路の他の実施形態の回路図であり、
この実施形態は、第１スナバ回路７と第２スナバ回路８
の抵抗Ｒ１，Ｒ２の一端を共通接続し、抵抗Ｒ３を介し
て平滑コンデンサＣ３に接続したことを特徴とする。
【００４５】また図３における抵抗Ｒ１，Ｒ２，Ｒ３の
いずれかの抵抗素子を設けなくとも、印刷基板のパター
ンなどの配線による抵抗分やインダクタンスを利用する
ことで、本発明の作用効果は得られる。
いずれかの抵抗素子を設けなくとも、印刷基板のパター
ンなどの配線による抵抗分やインダクタンスを利用する
ことで、本発明の作用効果は得られる。
【００４６】また本発明の他の実施形態として、図１の
第１スナバ回路７及び第２スナバ回路８に設けているダ
イオードＤ１，Ｄ２に保護用の抵抗やヒューズを接続し
てもよい。同様にコンデンサＣ１，Ｃ２に保護用の抵抗
やヒューズを接続してもよい。
第１スナバ回路７及び第２スナバ回路８に設けているダ
イオードＤ１，Ｄ２に保護用の抵抗やヒューズを接続し
てもよい。同様にコンデンサＣ１，Ｃ２に保護用の抵抗
やヒューズを接続してもよい。
【００４７】また図１の実施形態にあっては、インバー
タ素子１〜３としてＭＯＳＦＥＴを使用しているが、こ
れ以外にトランジスタやＩＧＢＴなどを使用してもよ
い。また図１及び図３の実施形態における抵抗Ｒ１，Ｒ
２，Ｒ３の代わりにインダクタンス素子を接続してもよ
い。また上記の実施形態は３つのインバータ素子を並列
接続した場合を例にとっているが、インバータ素子の数
は２以上であれば、本発明はそのまま適用できる。
タ素子１〜３としてＭＯＳＦＥＴを使用しているが、こ
れ以外にトランジスタやＩＧＢＴなどを使用してもよ
い。また図１及び図３の実施形態における抵抗Ｒ１，Ｒ
２，Ｒ３の代わりにインダクタンス素子を接続してもよ
い。また上記の実施形態は３つのインバータ素子を並列
接続した場合を例にとっているが、インバータ素子の数
は２以上であれば、本発明はそのまま適用できる。
【００４８】また上記の実施形態はスナバ回路を２組設
けた場合を例にとるものであったが、インバータ素子の
並列接続数が増加した場合には、並列接続されているイ
ンバータ素子の両側及びインバータ素子の間にスナバ回
路が入るように２組以上設けてもよい。例えばインバー
タ素子を４つ並列接続している場合には、両側の２組に
加え、真ん中に１組の合計３組のスナバ回路を設ければ
よい。
けた場合を例にとるものであったが、インバータ素子の
並列接続数が増加した場合には、並列接続されているイ
ンバータ素子の両側及びインバータ素子の間にスナバ回
路が入るように２組以上設けてもよい。例えばインバー
タ素子を４つ並列接続している場合には、両側の２組に
加え、真ん中に１組の合計３組のスナバ回路を設ければ
よい。
【００４９】更に、上記の実施形態は、インバータ素子
のオン、オフ制御としてＰＷＭ制御方式を例として説明
してきたが、周波数変調方式など、他の制御方式でも本
発明の作用は同様に得られる。
のオン、オフ制御としてＰＷＭ制御方式を例として説明
してきたが、周波数変調方式など、他の制御方式でも本
発明の作用は同様に得られる。
【００５０】
【発明の効果】以上説明してきたように本発明によれ
ば、昇圧チョッパ回路における回路基板に並列に並べて
配置された複数のインバータ素子の内、少なくとも両側
に位置するインバータ素子の各々にインバータ素子オフ
時のリンギングにより加わる電圧を低減するスナバ回路
を接続したことで、インバータ素子オフ時のインバータ
電圧を低減させることが可能となり、より低耐圧のイン
バータ素子を使用できることから損失低減が可能とな
り、損失低減によりインバータ素子数の低減や放熱器負
担低減などによって小型化を図ることができる。
ば、昇圧チョッパ回路における回路基板に並列に並べて
配置された複数のインバータ素子の内、少なくとも両側
に位置するインバータ素子の各々にインバータ素子オフ
時のリンギングにより加わる電圧を低減するスナバ回路
を接続したことで、インバータ素子オフ時のインバータ
電圧を低減させることが可能となり、より低耐圧のイン
バータ素子を使用できることから損失低減が可能とな
り、損失低減によりインバータ素子数の低減や放熱器負
担低減などによって小型化を図ることができる。
【００５１】またインバータ素子の素子数の低減や放熱
器の負担低減による小型化によって、より低価格の本発
明による昇圧チョッパ回路を用いたスイッチングレギュ
レータ電源装置を得ることができる。
器の負担低減による小型化によって、より低価格の本発
明による昇圧チョッパ回路を用いたスイッチングレギュ
レータ電源装置を得ることができる。
【図１】スナバ回路を２組備えた本発明の一実施形態を
示した回路図
示した回路図
【図２】図１の両側のインバータ素子のオフ時にに加わ
る電圧の時間変化を示した信号波形図
る電圧の時間変化を示した信号波形図
【図３】本発明の他の実施形態を示した回路図
【図４】従来回路の回路図
【図５】図４の力率改善動作の信号波形図
【図６】従来回路でインバータ素子のオフ時にに加わる
電圧の時間変化を示した信号波形図
電圧の時間変化を示した信号波形図
１，２，３：インバータ素子（ＭＯＳＦＥＴ） ４ａ，４ｂ：入力端子 ５ａ，５ｂ：出力端子 ６：ＰＷＭ制御回路 ７，８：スナバ回路 ９：電流検出コイル １０：チョーク電流検出回路 Ｌ１：昇圧チョークコイル Ｌ２，Ｌ３，Ｌ４，Ｌ５：インダクタンス Ｃ１，Ｃ２：コンデンサ Ｃ３：平滑コンデンサ Ｄ１，Ｄ２：ダイオード Ｄ３：整流ダイオード Ｒ１，Ｒ２：抵抗
Claims (3)
- 【請求項１】入力交流電圧に比例したスイッチング電流
を昇圧チョークコイルに流すように制御回路によりイン
バータ素子をオン、オフ制御し、前記チョークコイルに
流れた電流を整流素子で整流した後に平滑コンデンサで
平滑して直流電圧を出力する力率改善回路を構成する昇
圧チョッパ回路に於いて、 回路基板に並列に並べて配置された前記複数のインバー
タ素子の内、少なくとも両側に位置するインバータ素子
の各々に、インバータ素子オフ時のリンギングを低減す
るスナバ回路を個別に接続したことを特徴とする昇圧チ
ョッパ回路。 - 【請求項２】請求項１記載の昇圧チョッパ回路に於い
て、前記スナバ回路は、前記インバータ素子と並列にダ
イオードとコンデンサの直列回路を接続し、前記ダイオ
ードとコンデンサの接続点を抵抗を介して出力側の平滑
コンデンサに接続したことを特徴とする昇圧チョッパ回
路。 - 【請求項３】請求項１記載の昇圧チョッパ回路に於い
て、前記両側に位置するインバータ素子の各々に接続し
たスナバ回路は、それぞれのコンデンサの容量を異なっ
た値に設定し、前記インバータ素子がオフした際のリン
ギングの共振周波数を異ならせたことを特徴とする昇圧
チョッパ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000341348A JP3732734B2 (ja) | 2000-11-09 | 2000-11-09 | 昇圧チョッパ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000341348A JP3732734B2 (ja) | 2000-11-09 | 2000-11-09 | 昇圧チョッパ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002153049A true JP2002153049A (ja) | 2002-05-24 |
| JP3732734B2 JP3732734B2 (ja) | 2006-01-11 |
Family
ID=18816104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000341348A Expired - Fee Related JP3732734B2 (ja) | 2000-11-09 | 2000-11-09 | 昇圧チョッパ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3732734B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016226122A (ja) * | 2015-05-28 | 2016-12-28 | 株式会社富士通ゼネラル | 電源装置 |
| JP2021035287A (ja) * | 2019-08-29 | 2021-03-01 | 富士電機株式会社 | スナバ回路および電力変換装置 |
-
2000
- 2000-11-09 JP JP2000341348A patent/JP3732734B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016226122A (ja) * | 2015-05-28 | 2016-12-28 | 株式会社富士通ゼネラル | 電源装置 |
| JP2021035287A (ja) * | 2019-08-29 | 2021-03-01 | 富士電機株式会社 | スナバ回路および電力変換装置 |
| JP7276005B2 (ja) | 2019-08-29 | 2023-05-18 | 富士電機株式会社 | スナバ回路および電力変換装置 |
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|---|---|
| JP3732734B2 (ja) | 2006-01-11 |
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