JP4085613B2 - 電源装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、特に工具用の電池パックを充電するのに適した大電流を出力することができる電源装置に関するものである。
【0002】
【従来の技術】
従来、特に工具用の電池パックを充電するのに適した大電流を出力することができる電源装置では、直流電圧を交流電圧に変換する回路方式としてフォワード型の回路方式が一般的であり、その制御はスイッチング周波数を固定したPWM制御を行っており、出力が小さい時はPWM制御のオン幅をいくらでも小さくすることができ、複雑な制御を行う必要がなかった。
【0003】
【発明が解決しようとする課題】
近年、電源装置の小型化のため共振型電源が出てきているが、出力の制御領域が広くなると、共振条件が満足できない制御領域が存在する。これは、共振できる範囲はトランスに流れる電流、共振コンデンサ、共振インダクタ、電源電圧、デッドタイム等で決まるが、出力が小さくなるとトランスに流れる電流も小さくなっており、共振エネルギーが足りず、そのままでは共振できなくなるためである。このような共振型電源は出力が一定の電源として用いれば十分にメリットがある。しかし出力領域が広い電源として用いる場合は、出力が大きい時はスイッチング素子の損失が少なく、ノイズも小さいが、出力が小さい時は、スイッチング素子の損失、ノイズ共に大きくなってしまうという問題がある。
【0004】
本発明は、上記事由に鑑みてなされたものであり、その目的は、高効率、低ノイズの共振型の電源装置を提供することにある。
【0005】
【課題を解決するための手段】
請求項1の発明は、2つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のデッドタイム期間を長い一定の値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする。
【0006】
請求項2の発明は、2つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のオン期間を一定に保ちながらデッドタイム期間を長い値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする。
【0007】
請求項3の発明は、請求項1または2の発明において、負荷は定電圧負荷であることを特徴とする。
【0008】
請求項4の発明は、請求項1または2の発明において、負荷は2次電池であることを特徴とする。
【0009】
請求項5の発明は、請求項1または2の発明において、目標とする出力値は電圧値であることを特徴とする。
【0010】
請求項6の発明は、請求項1または2の発明において、目標とする出力値は電流値であることを特徴とする。
【0011】
請求項7の発明は、請求項1乃至6いずれかの発明において、前記インバータ部は、2石プッシュプル共振回路であることを特徴とする。
【0012】
請求項8の発明は、請求項1乃至7いずれかの発明において、負荷の情報を検出する負荷情報検出部を備え、前記駆動回路は検出した負荷情報に応じて前記インバータ部のスイッチング素子を駆動することを特徴とする。
【0013】
請求項9の発明は、請求項1乃至8いずれかの発明において、前記駆動回路は、第1の抵抗と、第1のコンデンサと、第2の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第3の抵抗と、第2のコンデンサと,第4の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第1のコンデンサの放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第2のコンデンサの放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオンして第1のコンデンサ,及び第2のコンデンサの各電荷を第1,第2の抵抗,及び第3,第4の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオフして第1のコンデンサ,及び第2のコンデンサの各電荷を第1の抵抗,及び第3の抵抗を介して各々放電させて放電時間を長くすることを特徴とする。
【0014】
請求項10の発明は、請求項1乃至8いずれかの発明において、前記駆動回路は、第1の抵抗と、第1のコンデンサと、第2のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第2の抵抗と、第3のコンデンサと、第4のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第1のコンデンサと第2のコンデンサとの並列回路の放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第3のコンデンサと第4のコンデンサとの並列回路の放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオフして第1のコンデンサ,及び第3のコンデンサの各電荷のみ第1の抵抗,及び第2の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオンして第1,第2のコンデンサ及び第3,第4のコンデンサの各電荷を第1の抵抗,及び第2の抵抗を介して各々放電させて放電時間を長くすることを特徴とする。
【0015】
請求項11の発明は、請求項1乃至10いずれかの発明において、前記共振コンデンサは複数のコンデンサの並列回路で構成され、前記複数のコンデンサの内1つ以上のコンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記複数のコンデンサ全てに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振切替用のスイッチ部に直列接続しているコンデンサには電流が流れないことを特徴とする。
【0016】
請求項12の発明は、請求項1乃至10いずれかの発明において、前記共振コンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記共振コンデンサに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振コンデンサには電流が流れないことを特徴とする。
【0017】
請求項13の発明は、請求項1乃至12いずれかの発明において、前記インバータ部の2つのスイッチング素子はFETであり、前記FETのゲート端子と前記駆動回路との間に、前記駆動回路が出力する矩形波の駆動信号の立ち上がりを遅らせるフィルター回路を接続したことを特徴とする。
【0018】
請求項14の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗との並列回路で構成され、前記第2のゲート抵抗の抵抗値は前記第1のゲート抵抗の抵抗値より大きいことを特徴とする。
【0019】
請求項15の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置した第1のダイオードと第1のゲート抵抗との直列回路と、前記駆動回路から前記FETのゲート端子への向きに順方向に配置した第2のダイオードと第2のゲート抵抗との直列回路との並列回路で構成され、前記第2のゲート抵抗の抵抗値は前記第1のゲート抵抗の抵抗値より大きいことを特徴とする。
【0020】
請求項16の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗と第3のゲート抵抗との直列回路とを並列に接続した回路と、前記第3の抵抗に並列に接続したゲート抵抗短絡用のスイッチ部とで構成され、前記ゲート抵抗短絡用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする。
【0021】
請求項17の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗と、第3のゲート抵抗とゲート抵抗遮断用のスイッチ部との直列回路とを並列に接続した回路で構成され、前記ゲート抵抗遮断用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする。
【0022】
請求項18の発明は、請求項13乃至17いずれかの発明において、前記FETのゲート端子とグランドとの間にコンデンサを接続したことを特徴とする。
【0023】
請求項19の発明は、請求項13乃至17いずれかの発明において、前記FETのゲート端子とグランドとの間にコンデンサとコンデンサ接続用のスイッチ部との直列回路を接続し、前記コンデンサ接続用のスイッチ部は、目標とする出力値が所定の値より高い場合オフし、目標とする出力値が所定の値より低い場合オンすることを特徴とする。
【0024】
請求項20の発明は、請求項1乃至12いずれかの発明において、目標とする出力値が所定の値より高い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を高くし、目標とする出力値が所定の値より低い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を低くする手段を備えたことを特徴とする。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0026】
まず本発明の電源装置の基本構成を図1に示し、交流電源ACを整流する整流ブリッジB1と、整流出力を平滑する電解コンデンサC1と、電解コンデンサC1の負電圧側に各ソース端子を接続したFETであるスイッチング素子FET1,FET2、スイッチング素子FET1,FET2の各ドレイン端子間に接続し、接続点を電解コンデンサC1の正電圧側に接続したインダクタL1,L2の直列回路及び共振コンデンサC2,C3の直列回路、インダクタL1,L2と磁気結合したインダクタL3,L4の直列回路を備える2石プッシュプル共振回路からなり、電解コンデンサC1で平滑した直流出力を高周波出力に変換する共振型のインバータ部5と、インダクタL3,L4の直列回路の各端にアノードを接続し、カソード同士を接続したダイオードD1,D2からなる整流部8と、ダイオードD1,D2の接続点に一端を接続したチョークコイルL5、及びチョークコイルL5の他端とインダクタL3,L4の接続点との間に接続した平滑用のコンデンサC4からなる平滑部9と、コンデンサC4両端の直流電圧を印加されてインバータ部5の出力を供給される負荷1と、負荷1に供給する出力の情報を検知する出力検知回路2と、目標出力値に応じてスイッチング素子FET1,FET2のデッドタイムを切替え、出力検知回路2で検知した出力情報に応じてスイッチング素子FET1,FET2のスイッチング周波数を制御する出力制御回路3と、出力制御回路3からのスイッチング周波数及びデッドタイムを制御するための信号を絶縁・伝達するフォトカプラPC1,PC2と、出力制御回路3によりフォトカプラPC1,PC2を介してスイッチング周波数及びデッドタイムを制御されてスイッチング素子FET1,FET2を駆動するスイッチング制御駆動回路4とから構成される。
【0027】
次に図1に示す基本構成の回路動作について説明する。交流電源ACの出力を整流ブリッジB1で整流し電解コンデンサC1で平滑した直流電圧をスイッチング素子FET1,FET2が交互にオン・オフすることによって、スイッチング素子FET1がオンしている時はインダクタL1に電流を流してインダクタL3に電圧を誘起させ、スイッチング素子FET2がオンしている時はインダクタL2に電流を流してインダクタL4に電圧を誘起させる。インダクタL3,L4の誘起電圧をダイオードD1,D2で整流し、チョークコイルL5、コンデンサC4で平滑した直流電圧を出力検知回路2を介して負荷1に印加する。このとき、スイッチング素子FET1,FET2は同時にオンすることがないように共にオフとなるデッドタイムを一定として周波数制御を行っている。
【0028】
ここで、出力制御回路3は出力検知回路2によって検知した負荷1への出力値が目標出力値になるようにフォトカプラPC1の増幅領域を利用してスイッチング制御駆動回路4に周波数設定の信号を伝達することによって、スイッチング制御駆動回路4はスイッチング素子FET1,FET2のスイッチング周波数を制御して負荷1への出力値を目標出力値に近付けている。
【0029】
また、スイッチング素子FET1,FET2のデッドタイムは、出力制御回路3が設定切替用のスイッチであるフォトカプラPC2をオン・オフすることによって長いデッドタイムと短いデッドタイムとを切替えることができ、目標出力値が所定の値より高い場合(出力電流値が数Aよりも高い場合)はフォトカプラPC2がオンすることによってスイッチング制御駆動回路4はスイッチング素子FET1,FET2のデッドタイムを短くしてゼロ電圧スイッチングを行い、そして、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合(出力電流値が数Aよりも低い場合)はフォトカプラPC2がオフすることによってスイッチング制御駆動回路4はスイッチング素子FET1,FET2のデッドタイムを長くする。さらに各々の場合で出力制御回路3が、フォトカプラPC1を介してスイッチング素子FET1,FET2のスイッチング周波数を変更することによってより広範囲な出力を制御することができる。
【0030】
以下、この図1に示す回路構成を基本構成とする具体的な実施形態を示す。
【0031】
(実施形態1)
図2に示す本実施形態の構成は、図1に示す基本構成と略同様であり、同様の構成には同一の符号を付して説明は省略する。本実施形態では、負荷1の負荷情報、例えば電圧、温度等の情報を検出する負荷情報検出部7とマイコン6とを備えている。マイコン6は、負荷情報検出部7が検出した負荷情報に応じて設定した目標出力値を出力制御回路3に伝達し、出力制御回路3は、出力検知回路2によって検知した負荷1への出力値がその目標出力値になるようにフォトカプラPC1の増幅領域を利用してスイッチング制御駆動回路4に周波数設定の信号を伝達することによって、スイッチング制御駆動回路4はスイッチング素子FET1,FET2のスイッチング周波数を制御する。
【0032】
また、スイッチング素子FET1,FET2のデッドタイムの切替えは、マイコン6によって図1に示す基本構成の回路と同様に行う。
【0033】
次に、スイッチング制御駆動回路4の具体的な回路構成について説明する。抵抗R1,R2,コンデンサC5の並列回路、及び抵抗R3,R4,コンデンサC6の並列回路の各一端はトランジスタQ1のエミッタ端子に接続し、トランンジスタQ1のベース、コレクタ端子は共に制御電圧に接続している。抵抗R2,R4,コンデンサC5,C6の各他端はグランドレベルに接続し、抵抗R1,R3の各他端はフォトカプラPC2の出力トランジスタのコレクタ端子に接続している。ヒステリシス特性を持つコンパレータ40は反転入力にコンデンサC5の電圧を入力し、非反転入力は定電圧源E1に接続し、ヒステリシス特性を持つコンパレータ41は反転入力にコンデンサC6の電圧を入力し、非反転入力は定電圧源E2に接続している。また、抵抗R1,R2,コンデンサC5の並列回路の一端は抵抗R5を介してフォトカプラPC1の出力トランジスタのコレクタ端子に接続している。
【0034】
コンパレータ40の出力は、一方の入力をグランドレベルに接続したNOR論理IC42の他方の入力に接続し、トランジスタQ2は、コレクタ端子を制御電圧に接続し、エミッタ端子をグランドレベルに接続し、ベース端子を論理IC42の出力に接続している。NOR論理IC43の負論理入力には論理IC42の出力が接続し、正論理入力にはコンパレータ41の出力が接続している。
【0035】
分周回路44の入力、及びAND論理IC45,46の負論理入力には論理IC43の出力が接続し、論理IC45の正論理入力には分周回路44の出力Qが接続し、論理IC46の正論理入力には分周回路44の出力Qbarが接続している。
【0036】
スイッチング制御駆動回路4の出力部は、トランジスタQ3,Q4のトーテムポール出力回路、及びトランジスタQ5,Q6のトーテムポール出力回路で構成され、論理IC45,46の各正論理出力がトランジスタQ3,Q5の各ベース端子に接続し、各負論理出力がトランジスタQ4,Q6の各ベース端子に接続している。トランジスタQ3のエミッタ端子とトランジスタQ4のコレクタ端子との接続点はゲート抵抗R6を介してスイッチング素子FET2のゲート端子に接続し、トランジスタQ5のエミッタ端子とトランジスタQ6のコレクタ端子との接続点はゲート抵抗R7を介してスイッチング素子FET1のゲート端子に接続している。
【0037】
次に、このスイッチング制御駆動回路4の動作について説明する。まずコンデンサC5は、制御電圧によってベース電流が流れるトランジスタQ1のコレクタ−エミッタを介して制御電圧で充電される。コンパレータ40はヒステリシス特性を持っており、コンデンサC5の両端電圧V1がコンパレータ40の高点スレッシュホールド値Vth1を超えると、コンパレータ40の出力がLレベルになり、論理IC42の出力がHレベルになり、トランジスタQ2はベース電流が流れてオンして、トランジスタQ1はベース電流が流れなくなりオフする。
【0038】
すると、コンデンサC5は、フォトカプラPC2がオフした状態では抵抗R2、及び抵抗R5とフォトカプラPC1との直列回路を介して放電し、フォトカプラPC2がオンした状態では抵抗R2、抵抗R5とフォトカプラPC1との直列回路、及び抵抗R1とフォトカプラPC2との直列回路を介して放電し、電圧V1がコンパレータ40の低点スレッシュホールド値Vth2より低くなると、コンパレータ40の出力はHレベルになり、論理IC42の出力がLレベルになり、トランジスタQ2はベース電流が流れなくなってオフし、トランジスタQ1はベース電流が流れてオンして、コンデンサC5は再びトランジスタQ1のコレクタ−エミッタを介して制御電圧で充電される。以後この動作を繰り返し、このコンデンサC5の充放電の周期によってスイッチング素子FET1,FET2のスイッチング周波数を決定している。
【0039】
また、コンデンサC6も、トランジスタQ1のコレクタ−エミッタを介して制御電圧でコンデンサC5と同時に充電される。コンパレータ41はヒステリシス特性を持っており、コンデンサC6の両端電圧V2がコンパレータ41の高点スレッシュホールド値Vth1(コンパレータ40と同値)を超えると、コンパレータ41の出力がLレベルになる。そして、前述のコンデンサC5の充放電動作によってトランジスタQ1がオフすると、コンデンサC6は、フォトカプラPC2がオフした状態では抵抗R4を介して放電し、フォトカプラPC2がオンした状態では抵抗R4、及び抵抗R3とフォトカプラPC2との直列回路を介して放電し、電圧V2がコンパレータ41の低点スレッシュホールド値Vth2(コンパレータ40と同値)より低くなると、コンパレータ41の出力はHレベルになる。このコンパレータ41の出力によってスイッチング素子FET1,FET2のデッドタイムを決定している。
【0040】
そして、前述のコンデンサC5の充放電動作によってトランジスタQ1がオンすると、コンデンサC6は再びトランジスタQ1のコレクタ−エミッタを介して制御電圧で充電され、以後この動作を繰り返す。
【0041】
したがって、スイッチング素子FET1,FET2のデッドタイムの長さはマイコン6から伝達される信号によりフォトカプラPC2をオン・オフすることによって切替えることができる。マイコン6は、目標出力値が所定の値より高い場合、フォトカプラPC2をオンすることによって抵抗R1,R3がグランドレベルに接続される。まず抵抗R3がグランドレベルに接続されることにより、デッドタイムを決定するコンデンサC6の容量値には変化はないが、放電時の抵抗値が抵抗R3,R4の並列抵抗値となり、コンデンサC6の電圧V2の放電時間が短くなるので、デッドタイムは、抵抗R3がグランドレベルに接続されていない状態より短く設定することができ、さらにゼロ電圧スイッチングを行って、高出力の制御を行うことができる。また、抵抗R1がグランドレベルに接続されることによって高出力に最適な最低スイッチング周波数が設定されている。
【0042】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、フォトカプラPC2をオフすることによって抵抗R1,R3がグランドレベルに接続されていない状態になる。まず抵抗R3がグランドレベルに接続されないことにより、デッドタイムを決定するコンデンサC6の容量値には変化はないが、放電時の抵抗値が抵抗R4のみとなり、コンデンサC6の電圧V2の放電時間が長くなるので、デッドタイムは、抵抗R3がグランドレベルに接続されている状態より長く設定することができ、また、抵抗R1がグランドレベルに接続されていないことによって低出力に最適な最低スイッチング周波数が設定され、このとき(低出力)の最低スイッチング周波数は抵抗R1がグランドレベルに接続している(高出力)ときの最低スイッチング周波数よりも低くなる。
【0043】
このように出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時は、共振動作をさせずに、デッドタイムを長く、最低スイッチング周波数を低くすることによって、低出力の制御を低損失、低ノイズで行い、制御領域を広げることができる。
【0044】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路2は負荷1への出力値を検知し、出力制御回路3は、出力検知回路2によって検知した負荷1への出力値がマイコン6から伝達された目標出力値になるように、フォトカプラPC1の増幅領域を利用して連続的にスイッチング制御駆動回路4に信号を伝達する。本実施形態では、出力値が目標出力値を超えている場合は、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量を増やして、コンデンサC5の両端電圧V1の放電時間を速めてスイッチング周波数を上げることによって出力値を減らし、出力値が目標出力値に満たない場合は、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量を減らして、コンデンサC5の両端電圧V1の放電時間を遅らせてスイッチング周波数を下げることによって出力値を増やし、出力値の平均値を目標出力値に極めて近付けることができる。
【0045】
ここで、図3にこのスイッチング制御駆動回路4のA部:コンデンサC5の両端電圧、B部:コンパレータ40の出力電圧、C部:コンデンサC6の両端電圧、D部:コンパレータ41の出力電圧、E部:論理IC43の出力電圧、F部:分周回路44の出力Qの電圧、G部:分周回路44の出力Qbarの電圧、H:スイッチング素子FET2の駆動電圧、I:スイッチング素子FET1の駆動電圧の各波形を示す。本実施形態では、スイッチング周波数を決定するコンデンサC5の両端電圧V1(A部の電圧波形)が放電時に低点スレッシュホールド値Vth2になる前に、デッドタイムを決定するコンデンサC6の両端電圧V2(C部の電圧)が低点スレッシュホールド値Vth2になるように抵抗R1,R2,R3,R4の各抵抗値を選択しており、スイッチング周波数に関わらずスイッチング素子FET1,FET2のデッドタイムは一定となって、スイッチング素子FET1,FET2の各駆動電圧(I部,H部の電圧波形)は交互にオン・オフしている。
【0046】
このときのスイッチング素子FET1,FET2の各駆動信号(I部,H部の電圧波形)の拡大波形を図4(a),(b)、図5(a),(b)に示す。設定した目標出力値が所定の値より高い場合はフォトカプラPC2をオンすることによってスイッチング制御駆動回路4はスイッチング素子FET1,FET2のデッドタイムを短くしてゼロ電圧スイッチングを行い、このときのスイッチング素子FET1,FET2の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図4(a)に、スイッチング周波数が高い場合の波形を図4(b)に示すように、短いデッドタイムT0となり、スイッチング周波数に関わらずデッドタイムT0は一定となり、オンタイムはスイッチング周波数が高いほど短くなっている。
【0047】
そして、この短いデッドタイムT0では出力を下げることができない領域、即ち目標出力値が所定の値より低い場合はフォトカプラPC2をオフすることによってスイッチング制御駆動回路4はスイッチング素子FET1,FET2のデッドタイムを長くし、このときのスイッチング素子FET1,FET2の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図5(a)に、スイッチング周波数が高い場合の波形を図5(b)に示すように、デッドタイムT1はデッドタイムT0より長くなっており、スイッチング周波数に関わらずデッドタイムT1は一定となり、オンタイムはスイッチング周波数が高いほど短くなっている。このような制御を行う本実施形態では、より広範囲な出力を制御することが可能となる。
【0048】
次に、設定した目標出力値が所定の値より低い場合(スイッチング制御駆動回路4がフォトカプラPC2をオフしてスイッチング素子FET1,FET2のデッドタイムを長くした場合)に、デッドタイムを決定するコンデンサC6の両端電圧V2(C部の電圧)が放電時に低点スレッシュホールド値Vth2になる前に、スイッチング周波数を決定するコンデンサC5の両端電圧V1(A部の電圧波形)が低点スレッシュホールド値Vth2になるように抵抗R1,R2,R3,R4の各抵抗値を選択した場合の動作について説明する。この場合のスイッチング制御駆動回路4のA部:コンデンサC5の両端電圧、B部:コンパレータ40の出力電圧、C部:コンデンサC6の両端電圧、D部:コンパレータ41の出力電圧、E部:論理IC43の出力電圧、F部:分周回路44の出力Qの電圧、G部:分周回路44の出力Qbarの電圧、H:スイッチング素子FET2の駆動電圧、I:スイッチング素子FET1の駆動電圧の各波形を図6に示す。
【0049】
図6においては、スイッチング素子FET1,FET2の駆動信号のオンタイムT2は、コンデンサC5に充電される電圧が低点スレッシュホールド値Vth2から高点スレッシュホールド値Vth1に達するまでの時間で決定されて常に一定の状態になり、オンタイムT2が一定で、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量によってデッドタイムが可変の状態になる。
【0050】
このときのスイッチング素子FET1,FET2の各駆動信号(I部,H部の電圧波形)の拡大波形を図7(a),(b)、図8(a),(b)に示す。設定した目標出力値が所定の値より高い場合はフォトカプラPC2をオンすることによって、前記同様にスイッチング制御駆動回路4はスイッチング素子FET1,FET2のデッドタイムを短くしてゼロ電圧スイッチングを行い、このときのスイッチング素子FET1,FET2の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図7(a)に、スイッチング周波数が高い場合の波形を図7(b)に示すように、短いデッドタイムT0となり、スイッチング周波数に関わらずデッドタイムT0は一定となり、オンタイムはスイッチング周波数が高いほど短くなっている。
【0051】
次に、この短いデッドタイムT0では出力を下げることができない領域、即ち目標出力値が所定の値より低い場合はフォトカプラPC2をオフすることによってスイッチング制御駆動回路4はスイッチング素子FET1,FET2のオンタイムを一定にし、このときのスイッチング素子FET1,FET2の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図8(a)に、スイッチング周波数が高い場合の波形を図8(b)に示すように、スイッチング周波数に関わらずオンタイムT2は一定となっており、デッドタイムはスイッチング周波数が高いほど短くなっている。
【0052】
このような制御方法では、目標出力値が所定の値より高い時で、出力値が目標出力値を超えている場合、出力制御回路3は、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量を増やして、コンデンサC5の両端電圧V1の放電時間を速めてスイッチング周波数を上げることによって出力値を減らし、出力値が目標出力値に満たない場合は、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量を減らして、コンデンサC5の両端電圧V1の放電時間を遅らせてスイッチング周波数を下げることによって出力値を増やし、出力値の平均値を目標出力値に極めて近付けることができる。
【0053】
そして、目標出力値が所定の値より低い時で、出力値が目標出力値を超えている場合、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量を減らして、コンデンサC5の両端電圧V1の放電時間を遅らせてスイッチング周波数を下げることによって出力値を減らし、出力値が目標出力値に満たない場合は、フォトカプラPC1の増幅領域を利用してコンデンサC5から抜く電流量を増やして、コンデンサC5の両端電圧V1の放電時間を速めてスイッチング周波数を上げることによって出力値を増やし、出力値の平均値を目標出力値に極めて近付けることができる。
【0054】
なお、負荷1を定電圧負荷とした場合は、出力検知回路2は負荷1への出力電圧を検知し、出力電圧が定電圧になるように本実施形態の出力制御を行い、負荷1を2次電池とした場合は、出力検知回路2は負荷1への出力電流を検知し、出力電流が目標出力値になるように本実施形態の出力制御を行う。また、定電圧負荷、2次電池ともにリプル電流の影響を受けにくく、出力側の整流部8を小型化することができる。
【0055】
(実施形態2)
本実施形態は、図9にその構成を示すように、実施形態1を示す図2のスイッチング制御駆動回路4の最低スイッチング周波数を切替えるための抵抗R1とデッドタイムを切替えるための抵抗R3との代わりに、最低スイッチング周波数を切替えるためのコンデンサC7とデッドタイムを切替えるためのコンデンサC8と、コンデンサC7,C8に直列に接続したスイッチSW1と、フォトカプラPC2の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R9とを備え、抵抗R9とフォトカプラPC2との接続点をスイッチSW1の駆動端に接続したものである。なお、実施形態1と同様の構成には同一の符号を付して説明は省略する。
【0056】
本実施形態においても、スイッチング素子FET1,FET2のデッドタイムの長さはマイコン6から伝達される信号によりフォトカプラPC2をオン・オフすることによって切替えることができる。目標出力値が所定の値より高い場合はフォトカプラPC2をオンすることによってスイッチSW1がオフして、コンデンサC7,C8がグランドレベルに接続されていない状態になる。まずコンデンサC8がグランドレベルに接続されていない状態になることにより、放電時の抵抗となる抵抗R4の抵抗値には変化はないが、放電されるコンデンサがコンデンサC6のみとなり、コンデンサC6の電圧V2の放電時間がコンデンサC8の容量の分だけ短くなるので、デッドタイムは、コンデンサC8がグランドレベルに接続している状態より短く設定することができ、さらにゼロ電圧スイッチングを行って、高出力の制御を行うことができる。また、コンデンサC7がグランドレベルに接続されないことによって高出力に最適な最低スイッチング周波数が設定されている。
【0057】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、フォトカプラPC2をオフすることによってスイッチSW1がオンして、コンデンサC7,C8がグランドレベルに接続されている状態になる。まずコンデンサC8がグランドレベルに接続されることにより、放電時の抵抗となる抵抗R4の抵抗値には変化はないが、放電されるコンデンサがコンデンサC6,C8の並列回路となり、コンデンサC6の電圧V2の放電時間がコンデンサC8の容量の分だけ長くなるので、デッドタイムは、コンデンサC8がグランドレベルに接続されていない状態より長く設定することができ、また、コンデンサC7がグランドレベルに接続されていることによって低出力に最適な最低スイッチング周波数が設定され、このとき(低出力)の最低スイッチング周波数はコンデンサC7がグランドレベルに接続していない(高出力)ときの最低スイッチング周波数よりも低くなる。
【0058】
このように出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時は、共振動作をさせずに、デッドタイムを長く、最低スイッチング周波数を低くすることによって、低出力の制御を低損失、低ノイズで行い、制御領域を広げることができる。
【0059】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路2は負荷1への出力値を検知し、出力制御回路3は、出力検知回路2によって検知した負荷1への出力値がマイコン6から伝達された目標出力値になるように、フォトカプラPC1の増幅領域を利用して連続的にスイッチング制御駆動回路4に信号を伝達する。その動作は実施形態1と同様であり、説明は省略する。
【0060】
(実施形態3)
本実施形態は、図10にその構成を示すように、実施形態1を示す図1の電源装置に、共振コンデンサC2,C3に並列に各々接続される共振コンデンサC9と共振切替用のスイッチであるスイッチング素子FET3との直列回路、及び共振コンデンサC10と共振切替用のスイッチであるスイッチング素子FET4との直列回路と、マイコン6からの信号を入力されるフォトカプラPC3と、フォトカプラPC3の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R8とを備え、抵抗R8とフォトカプラPC3との接続点をスイッチング素子FET3,4のゲート端子に接続したものである。なお、実施形態1と同様の構成には同一の符号を付して説明は省略する。
【0061】
本実施形態においては、実施形態1の動作に加えて、目標出力値が所定の値より高い場合は、マイコン6からの信号によってフォトカプラPC3をオフさせて、スイッチング素子FET3,4をオンさせることにより、共振コンデンサの容量がコンデンサC2にコンデンサC9を加えた容量、及びコンデンサC3にコンデンサC10を加えた容量となる。これは、高出力時の共振条件に適した共振コンデンサの容量にすることができ、さらにゼロ電圧スイッチングを行って、スイッチングロスを低減することができる。
【0062】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、マイコン6からの信号によってフォトカプラPC3をオンさせて、スイッチング素子FET3,4をオフさせることにより、共振コンデンサの容量がコンデンサC2、及びコンデンサC3のみの容量となる。これは、低出力時に適した共振コンデンサの容量にすることができ、スイッチングロスを低減することができる。
【0063】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路2は負荷1への出力値を検知し、出力制御回路3は、出力検知回路2によって検知した負荷1への出力値がマイコン6から伝達された目標出力値になるように、フォトカプラPC1の増幅領域を利用して連続的にスイッチング制御駆動回路4に信号を伝達する。その動作は実施形態1と同様であり、説明は省略する。
【0064】
(実施形態4)
本実施形態は、図11にその構成を示すように、実施形態1を示す図2の電源装置に、共振コンデンサC2,C3に各々直列接続した共振切替用のスイッチであるスイッチング素子FET3,FET4と、マイコン6からの信号を入力されるフォトカプラPC3と、フォトカプラPC3の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R8とを備え、抵抗R8とフォトカプラPC3との接続点をスイッチング素子FET3,4のゲート端子に接続したものである。なお、実施形態1と同様の構成には同一の符号を付して説明は省略する。
【0065】
本実施形態においては、実施形態1の動作に加えて、目標出力値が所定の値より高い場合は、マイコン6からの信号によってフォトカプラPC3をオフさせて、スイッチング素子FET3,4をオンさせることにより、共振コンデンサC2,C3がインダクタL1,L2に各々並列接続される。これは、高出力時の共振条件に適した共振コンデンサの容量にすることができ、さらにゼロ電圧スイッチングを行って、スイッチングロスを低減することができる。
【0066】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、マイコン6からの信号によってフォトカプラPC3をオンさせて、スイッチング素子FET3,4をオフさせることにより、共振コンデンサC2,C3をインダクタL1,L2に各々並列接続していない状態にして、スイッチングロスを低減することができる。
【0067】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路2は負荷1への出力値を検知し、出力制御回路3は、出力検知回路2によって検知した負荷1への出力値がマイコン6から伝達された目標出力値になるように、フォトカプラPC1の増幅領域を利用して連続的にスイッチング制御駆動回路4に信号を伝達する。その動作は実施形態1と同様であり、説明は省略する。
【0068】
(実施形態5)
本実施形態は、図12にその構成を示すように、実施形態1を示す図2の電源装置のスイッチング素子FET1,FET2の各ゲート端子とスイッチング制御駆動回路4との間にフィルター回路FIL1,FIL2を各々接続したものである。なお、実施形態1と同様の構成には同一の符号を付して説明は省略する。
【0069】
本実施形態において、スイッチング制御駆動回路4は、デッドタイム一定の周波数制御の状態から、さらにフォトカプラPC1を介してコンデンサC5から抜く電流量を多くしていき、デッドタイムを決定するコンデンサC6の両端電圧V2が放電時に低点スレッシュホールド値Vth2になる前に、スイッチング周波数を決定するコンデンサC5の両端電圧V1が低点スレッシュホールド値Vth2になると、実施形態1で説明したように、スイッチング制御駆動回路4は、スイッチング素子FET1,2をオンタイム一定で駆動するため、これ以上オンタイムを短くすることができなくなる。
【0070】
このような場合、スイッチング制御駆動回路4が出力する矩形波の駆動信号がフィルター回路FIL1,FIL2を通過することにより、スイッチング素子FET1,FET2への駆動信号の立ち上がりを遅らせることができる。図13(a)にスイッチングのオンタイムが長い場合におけるフィルター回路FIL1,FIL2通過前の駆動信号の波形(H,又はI部の電圧波形)とフィルター回路FIL1,FIL2通過後の駆動信号の波形図(J,又はK部の電圧波形)を示し、図13(b)にスイッチングのオンタイムが最も短い場合におけるフィルター回路FIL1,FIL2通過前の駆動信号の波形(H,又はI部の電圧波形)とフィルター回路FIL1,FIL2通過後の駆動信号の波形図(J,又はK部の電圧波形)を示す。そして図13(a)に示すようにスイッチングのオンタイムが長い場合には、H,I部の駆動信号波形に対してJ,K部の駆動信号波形は遅れて立ち上がり、スイッチング素子FET1,FET2がオンするゲート電圧Vgに達したところでスイッチング素子FET1,2は実際にオンする。
【0071】
図13(b)に示すようにスイッチングのオンタイムが最も短い場合には、遅れて立ち上がったJ,K部の駆動信号波形は、スイッチング素子FET1,FET2がオンするゲート電圧Vgにまで立ち上がらず、スイッチング素子FET1,2は実際にはオンしない。このように本実施形態ではスイッチング素子FET1,2の駆動信号を広範囲に制御して、ゼロ出力から高出力までの広範囲な制御を行うことができる。
【0072】
次にフィルター回路FIL1,2の構成例について説明する。まずフィルター回路FIL1,2の第1の構成例として図14に示すように、スイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに順方向に配置したダイオードDg1とゲート抵抗Rg1との直列回路と、ゲート抵抗Rg2とを並列に接続して構成すれば、ターンオン時にスイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに流れる電流は、ゲート抵抗Rg2のみを流れ、ターンオフ時にスイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに流れる電流は、ダイオードDg1とゲート抵抗Rg1との直列回路と、ゲート抵抗Rg2とを並列に接続した回路を流れて、ゲート抵抗Rg2の抵抗値をゲート抵抗Rg1の抵抗値よりも大きくすることにより、ターンオン時には駆動信号のオン信号の立ち上がりを遅らせ、ターンオフ時には即座にオフさせることができる。
【0073】
また、フィルター回路FIL1,2の第2の構成例として図15に示すように、スイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに順方向に配置したダイオードDg1とゲート抵抗Rg1との直列回路と、スイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに順方向に配置したダイオードDg2とゲート抵抗Rg2との直列回路とを並列に接続して構成すれば、ターンオン時にスイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに流れる電流は、ダイオードDg2とゲート抵抗Rg2との直列回路を流れ、ターンオフ時にスイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに流れる電流は、ダイオードDg1とゲート抵抗Rg1との直列回路を流れて、ゲート抵抗Rg2の抵抗値をゲート抵抗Rg1の抵抗値よりも大きくすれば、ターンオン時には駆動信号のオン信号の立ち上がりを遅らせ、ターンオフ時には即座にオフさせることができる。
【0074】
(実施形態6)
本実施形態は、図16にその構成を示すように、実施形態5を示す図12の電源装置のスイッチング素子FET1,FET2の各ゲート端子とスイッチング制御駆動回路4との間に接続したフィルター回路FIL1,FIL2を、スイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに順方向に各々配置したダイオードDg1,Dg11とゲート抵抗Rg1,Rg11との各直列回路と、ゲート抵抗Rg2,Rg12とゲート抵抗Rg3,Rg13との各直列回路とを並列に接続し、ゲート抵抗Rg3,Rg13に並列にゲート抵抗短絡用のスイッチとしてトランジスタQ7,Q8を接続して構成し、マイコン6からの信号を入力されるフォトカプラPC3と、フォトカプラPC3の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R8とを備え、抵抗R8とフォトカプラPC3との接続点をトランジスタQ7,Q8の各ベース端子に接続したものである。なお、実施形態5と同様の構成には同一の符号を付して説明は省略する。
【0075】
本実施形態においては、実施形態1の動作に加えて、目標出力値が所定の値より高い場合は、マイコン6からの信号によってフォトカプラPC3をオフさせて、トランジスタQ7,Q8をオンさせることにより、ターンオン時にスイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに流れる電流は、抵抗Rg2,Rg12とトランジスタQ7,Q8との各直列回路を流れ、抵抗Rg2,Rg12の各抵抗値のみで制限される。目標出力値が所定の値より低い場合は、マイコン6からの信号によってフォトカプラPC3をオンさせて、トランジスタQ7,Q8をオフさせることにより、ターンオン時にスイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに流れる電流は、抵抗Rg2,Rg12と抵抗Rg3,Rg13との各直列回路を流れ、抵抗Rg2,Rg12と抵抗Rg3,Rg13との各直列抵抗値で制限される。またフォトカプラPC3のオン・オフに関わらずスイッチング素子FET1,FET2のターンオフ時には、スイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに流れる電流は、ダイオードDg1,Dg11と抵抗Rg1,Rg11との各直列回路を流れる。
【0076】
したがって、目標出力値が所定の値より高い場合、スイッチング素子FET1,FET2のターンオン時には駆動信号のオン信号の立ち上がりを遅らせることなく、ターンオフ時には即座にオフさせることができる。さらに目標出力値が所定の値より低い場合、スイッチング素子FET1,FET2のターンオン時には駆動信号のオン信号の立ち上がりを遅らせて、ターンオフ時には即座にオフさせることができる。したがって本実施形態では広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷1に供給する出力値を安定した低出力値に調整することができる。
【0077】
(実施形態7)
本実施形態は、図17にその構成を示すように、実施形態5を示す図12の電源装置のスイッチング素子FET1,FET2の各ゲート端子とスイッチング制御駆動回路4との間に接続したフィルター回路FIL1,FIL2を、スイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに順方向に各々配置したダイオードDg1,Dg11とゲート抵抗Rg1,Rg11との各直列回路と、ゲート抵抗Rg2,Rg12と、ゲート抵抗Rg3,Rg13とゲート抵抗遮断用のスイッチであるトランジスタQ7,Q8との各直列回路とを並列に接続して構成し、マイコン6からの信号を入力されるフォトカプラPC3と、フォトカプラPC3の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R8とを備え、抵抗R8とフォトカプラPC3との接続点をトランジスタQ7,Q8のベース端子に接続したものである。なお、実施形態5と同様の構成には同一の符号を付して説明は省略する。
【0078】
本実施形態においては、実施形態1の動作に加えて、目標出力値が所定の値より高い場合は、マイコン6からの信号によってフォトカプラPC3をオフさせて、トランジスタQ7,Q8をオンさせることにより、ターンオン時にスイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに流れる電流は、ゲート抵抗Rg2,Rg12と、ゲート抵抗Rg3,Rg13とトランジスタQ7,Q8との各直列回路とを並列に接続した回路を流れ、抵抗Rg2,Rg12とゲート抵抗Rg3,Rg13との各並列抵抗値で制限される。目標出力値が所定の値より低い場合は、マイコン6からの信号によってフォトカプラPC3をオンさせて、トランジスタQ7,Q8をオフさせることにより、ターンオン時にスイッチング制御駆動回路4からスイッチング素子FET1,FET2の各ゲート端子への向きに流れる電流は、抵抗Rg2,Rg12のみを流れ、抵抗Rg2,Rg12の各抵抗値のみで制限される。またフォトカプラPC3のオン・オフに関わらずスイッチング素子FET1,FET2のターンオフ時には、スイッチング素子FET1,FET2の各ゲート端子からスイッチング制御駆動回路4への向きに流れる電流は、ダイオードDg1,Dg11と抵抗Rg1,Rg11との各直列回路を流れる。
【0079】
したがって、目標出力値が所定の値より高い場合、スイッチング素子FET1,FET2のターンオン時には駆動信号のオン信号の立ち上がりを遅らせることなく、ターンオフ時には即座にオフさせることができる。さらに目標出力値が所定の値より低い場合、スイッチング素子FET1,FET2のターンオン時には駆動信号のオン信号の立ち上がりを遅らせて、ターンオフ時には即座にオフさせることができる。したがって本実施形態では広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷1に供給する出力値を安定した低出力値に調整することができる。
【0080】
(実施形態8)
本実施形態は、図18にその構成を示すように、実施形態5を示す図12の電源装置のスイッチング素子FET1,FET2の各ゲート端子と電解コンデンサC1の負電圧側(グランド)との間にコンデンサC11,C12を各々接続したものであり、スイッチング素子FET1,FET2の各ターンオン時間をさらに遅らせることができる。したがって本実施形態ではさらに広範囲な出力制御を行うことができ、且つ低出力時には負荷1に供給する出力値を安定した低出力値に調整することができる。しかし、ここで使用するスイッチング素子FET1,FET2のゲート容量が大きい場合はコンデンサC11,C12は必要ではない。なお、実施形態5と同様の構成には同一の符号を付して説明は省略する。
【0081】
(実施形態9)
本実施形態は、図19にその構成を示すように、実施形態5を示す図12の電源装置に、スイッチング素子FET1,FET2の各ゲート端子と電解コンデンサC1の負電圧側(グランド)との間に接続したコンデンサC11,C12とコンデンサ接続用のスイッチSW2,SW3との各直列回路と、マイコン6からの信号を入力されるフォトカプラPC3と、フォトカプラPC3の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R8とを備え、抵抗R8とフォトカプラPC3との接続点をスイッチSW2,SW3の駆動端に接続したものである。なお、実施形態5と同様の構成には同一の符号を付して説明は省略する。
【0082】
目標出力値が所定の値より高い場合は、マイコン6からの信号によってフォトカプラPC3をオンさせて、スイッチSW2,SW3をオフさせることにより、コンデンサC11,C12をグランドに接続しないようにし、目標出力値が所定の値より低い場合は、マイコン6からの信号によってフォトカプラPC3をオフさせて、スイッチSW2,SW3をオンさせることにより、コンデンサC11,C12をグランドに接続する。
【0083】
したがって、目標出力値が所定の値より高い場合、スイッチング素子FET1,FET2がターンオンする時は、コンデンサC11,C12の充電電流が必要ではないため駆動信号のオン信号の立ち上がりを遅らせることなく、ターンオフ時には即座にオフさせることができる。目標出力値が所定の値より低い場合、スイッチング素子FET1,FET2がターンオンする時は、コンデンサC11,C12の充電電流が必要であるため駆動信号のオン信号の立ち上がりを遅らせて、ターンオフ時には即座にオフさせることができる。したがって本実施形態ではより広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷1に供給する出力値を安定した低出力値に調整することができる。
【0084】
(実施形態10)
本実施形態は、図20にその構成を示すように、実施形態1を示す図2の電源装置に、スイッチング素子FET1,FET2の各ゲート端子と電解コンデンサC1の負電圧側(グランド)との間に接続した抵抗R10,R11とトランジスタQ9,Q10との各直列回路と、マイコン6からの信号を入力されるフォトカプラPC3と、フォトカプラPC3の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗R8とを備え、抵抗R8とフォトカプラPC3との接続点をトランジスタQ9,Q10の各ベース端子に接続し、さらに出力検知回路2として負荷1に直列に抵抗R12を接続したものであり、抵抗12の両端電圧を検知することで負荷1への出力電流を検知している。なお、実施形態1と同様の構成には同一の符号を付して説明は省略する。
【0085】
まず、出力制御回路3は、抵抗12によって検知した負荷1への出力電流値が目標出力電流値になるようにフォトカプラPC1の増幅領域を利用してスイッチング制御駆動回路4に周波数設定の信号を伝達することによって、スイッチング制御駆動回路4はスイッチング素子FET1,FET2のスイッチング周波数を制御して負荷1への出力電流値を目標出力電流値に近付ける。
【0086】
このとき、目標出力値が所定の値より高い場合は、マイコン6からの信号によってフォトカプラPC3をオンさせて、トランジスタQ9,Q10をオフさせることにより、抵抗R10,R11をグランドに接続しないようにして、スイッチング素子FET1,FET2のゲート電圧を分圧しないで十分に印加する。目標出力値が所定の値より低い場合は、マイコン6からの信号によってフォトカプラPC3をオフさせて、トランジスタQ9,Q10をオンさせることにより、抵抗R10,R11をグランドに接続して、スイッチング素子FET1,FET2のゲート電圧をゲート抵抗R6,R7と抵抗R10,R11とで各々分圧し、フォトカプラPC3をオンしている時のゲート電圧よりも低いゲート電圧を印加する。
【0087】
したがって、目標出力値が所定の値より高い場合、スイッチング素子FET1,FET2がターンオン、及びターンオフを即座に行うことができ、目標出力値が所定の値より低い場合、スイッチング素子FET1,FET2のゲート電圧を低くしているため、スイッチング素子FET1,FET2のオンタイムを短くすることができて、広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷1に供給する出力値を安定した低出力値に調整することができる。
【0088】
【発明の効果】
請求項1の発明は、2つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のデッドタイム期間を長い一定の値とし且つスイッチング周波数を低下させる駆動回路とを備えるので、出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時に、デッドタイムを長く、スイッチング周波数を低くすることによって、低出力の制御を高効率、低損失、低ノイズで行うことができるという効果がある。
【0089】
請求項2の発明は、2つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のオン期間を一定に保ちながらデッドタイム期間を長い値とし且つスイッチング周波数を低下させる駆動回路とを備えるので、請求項1と同様の効果を得ることができる。
【0090】
請求項3の発明は、請求項1または2の発明において、負荷は定電圧負荷であるので、定電圧負荷はリプル電流の影響を受けにくく、出力側の整流部を小型化、低コスト化することができるという効果がある。
【0091】
請求項4の発明は、請求項1または2の発明において、負荷は2次電池であるので、2次電池はリプル電流の影響を受けにくく、出力側の整流部を小型化、低コスト化することができるという効果がある。
【0092】
請求項5の発明は、請求項1または2の発明において、目標とする出力値は電圧値であるので、制御回路を安価にすることができるという効果がある。
【0093】
請求項6の発明は、請求項1または2の発明において、目標とする出力値は電流値であるので、請求項5と同様の効果を得ることができる。
【0094】
請求項7の発明は、請求項1乃至6いずれかの発明において、前記インバータ部は、2石プッシュプル共振回路であるので、スイッチング素子を2つ用いて、一般的な従来技術であるフォワード方式よりスイッチング素子の電流の最大定格の低い部品を選定することができ、部品の小型化、低コスト化を行うことができるという効果がある。
【0095】
請求項8の発明は、請求項1乃至7いずれかの発明において、負荷の情報を検出する負荷情報検出部を備え、前記駆動回路は検出した負荷情報に応じて前記インバータ部のスイッチング素子を駆動するので、負荷の情報、状況を検知して、負荷にダメージを与えずに出力制御を行うことができるという効果がある。
【0096】
請求項9の発明は、請求項1乃至8いずれかの発明において、前記駆動回路は、第1の抵抗と、第1のコンデンサと、第2の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第3の抵抗と、第2のコンデンサと,第4の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第1のコンデンサの放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第2のコンデンサの放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオンして第1のコンデンサ,及び第2のコンデンサの各電荷を第1,第2の抵抗,及び第3,第4の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオフして第1のコンデンサ,及び第2のコンデンサの各電荷を第1の抵抗,及び第3の抵抗を介して各々放電させて放電時間を長くするので、簡単、安価な駆動回路によりスイッチング素子のデッドタイム及び最低スイッチング周波数を変更することが可能になり、高出力から低出力まで広範囲な制御を行うことができるという効果がある。
【0097】
請求項10の発明は、請求項1乃至8いずれかの発明において、前記駆動回路は、第1の抵抗と、第1のコンデンサと、第2のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第2の抵抗と、第3のコンデンサと、第4のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第1のコンデンサと第2のコンデンサとの並列回路の放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第3のコンデンサと第4のコンデンサとの並列回路の放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオフして第1のコンデンサ,及び第3のコンデンサの各電荷のみ第1の抵抗,及び第2の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオンして第1,第2のコンデンサ及び第3,第4のコンデンサの各電荷を第1の抵抗,及び第2の抵抗を介して各々放電させて放電時間を長くするので、請求項9と同様の効果を得ることができる。
【0098】
請求項11の発明は、請求項1乃至10いずれかの発明において、前記共振コンデンサは複数のコンデンサの並列回路で構成され、前記複数のコンデンサの内1つ以上のコンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記複数のコンデンサ全てに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振切替用のスイッチ部に直列接続しているコンデンサには電流が流れないので、出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時に、共振コンデンサの容量を小さくするだけの簡単な回路構成で、損失をより少なくすることができるという効果がある。
【0099】
請求項12の発明は、請求項1乃至10いずれかの発明において、前記共振コンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記共振コンデンサに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振コンデンサには電流が流れないので、出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時に、共振コンデンサを接続しない状態にする簡単な回路構成で、損失をより少なくすることができるという効果がある。
【0100】
請求項13の発明は、請求項1乃至12いずれかの発明において、前記インバータ部の2つのスイッチング素子はFETであり、前記FETのゲート端子と前記駆動回路との間に、前記駆動回路が出力する矩形波の駆動信号の立ち上がりを遅らせるフィルター回路を接続したので、駆動回路の構成上、駆動回路が出力する矩形波の駆動信号のオン幅に限界が生じる場合、スイッチング素子であるFETのゲート端子に印加する矩形波の駆動信号の最低オン幅をより小さくすることができ、より広範囲な出力制御を行うことができるという効果がある。
【0101】
請求項14の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗との並列回路で構成され、前記第2のゲート抵抗の抵抗値は前記第1のゲート抵抗の抵抗値より大きいので、フィルター回路を安価で簡単な回路で構成することができ、より広範囲な出力制御を行うことができ、且つ負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【0102】
請求項15の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置した第1のダイオードと第1のゲート抵抗との直列回路と、前記駆動回路から前記FETのゲート端子への向きに順方向に配置した第2のダイオードと第2のゲート抵抗との直列回路との並列回路で構成され、前記第2のゲート抵抗の抵抗値は前記第1のゲート抵抗の抵抗値より大きいので、請求項14と同様の効果を得ることができる。
【0103】
請求項16の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗と第3のゲート抵抗との直列回路とを並列に接続した回路と、前記第3の抵抗に並列に接続したゲート抵抗短絡用のスイッチ部とで構成され、前記ゲート抵抗短絡用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフするので、高出力時はスイッチングによる損失を低減することができ、低出力時は負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【0104】
請求項17の発明は、請求項13の発明において、前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗と、第3のゲート抵抗とゲート抵抗遮断用のスイッチ部との直列回路とを並列に接続した回路で構成され、前記ゲート抵抗遮断用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフするので、請求項16と同様の効果を得ることができる。
【0105】
請求項18の発明は、請求項13乃至17いずれかの発明において、前記FETのゲート端子とグランドとの間にコンデンサを接続したので、駆動回路の構成上、駆動回路が出力する矩形波の駆動信号のオン幅に限界が生じる場合、フィルター回路に加えて、FETのゲート端子とグランドとの間に接続したコンデンサを用いることによって、スイッチング素子であるFETのゲート端子に印加する矩形波の駆動信号の最低オン幅をより小さくすることができ、より広範囲な出力制御を行うことができ、且つ負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【0106】
請求項19の発明は、請求項13乃至17いずれかの発明において、前記FETのゲート端子とグランドとの間にコンデンサとコンデンサ接続用のスイッチ部との直列回路を接続し、前記コンデンサ接続用のスイッチ部は、目標とする出力値が所定の値より高い場合オフし、目標とする出力値が所定の値より低い場合オンするので、高出力時はスイッチングによる損失を低減することができ、低出力時は負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【0107】
請求項20の発明は、請求項1乃至12いずれかの発明において、目標とする出力値が所定の値より高い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を高くし、目標とする出力値が所定の値より低い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を低くする手段を備えたので、請求項19と同様の効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の基本構成を示す図である。
【図2】本発明の実施形態1の構成を示す図である。
【図3】本発明の実施形態1の各部の電圧波形を示す図である。
【図4】(a)本発明の実施形態1が高出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
(b)本発明の実施形態1が高出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
【図5】(a)本発明の実施形態1が低出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
(b)本発明の実施形態1が低出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
【図6】本発明の実施形態1の別の出力制御時の各部の電圧波形を示す図である。
【図7】(a)本発明の実施形態1が高出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
(b)本発明の実施形態1が高出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
【図8】(a)本発明の実施形態1が低出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
(b)本発明の実施形態1が低出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
【図9】本発明の実施形態2の構成を示す図である。
【図10】本発明の実施形態3の構成を示す図である。
【図11】本発明の実施形態4の構成を示す図である。
【図12】本発明の実施形態5の構成を示す図である。
【図13】(a)本発明の実施形態5のフィルター回路前における駆動信号の電圧波形を示す図である。
(b)本発明の実施形態5のフィルター回路後における駆動信号の電圧波形を示す図である。
【図14】本発明の実施形態5のフィルター回路の構成を示す第1の図である。
【図15】本発明の実施形態5のフィルター回路の構成を示す第2の図である。
【図16】本発明の実施形態6の構成を示す図である。
【図17】本発明の実施形態7の構成を示す図である。
【図18】本発明の実施形態8の構成を示す図である。
【図19】本発明の実施形態9の構成を示す図である。
【図20】本発明の実施形態10の構成を示す図である。
【符号の説明】
1 負荷
2 出力検知回路
3 出力制御回路
4 スイッチング制御駆動回路
5 共振型のインバータ部
8 整流部
9 平滑部
FET1,FET2 スイッチング素子
C2,C3 共振コンデンサ
Claims (20)
- 2つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のデッドタイム期間を長い一定の値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする電源装置。
- 2つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のオン期間を一定に保ちながらデッドタイム期間を長い値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする電源装置。
- 負荷は定電圧負荷であることを特徴とする請求項1または2記載の電源装置。
- 負荷は2次電池であることを特徴とする請求項1または2記載の電源装置。
- 目標とする出力値は電圧値であることを特徴とする請求項1または2記載の電源装置。
- 目標とする出力値は電流値であることを特徴とする請求項1または2記載の電源装置。
- 前記インバータ部は、2石プッシュプル共振回路であることを特徴とする請求項1乃至6いずれか記載の電源装置。
- 負荷の情報を検出する負荷情報検出部を備え、前記駆動回路は検出した負荷情報に応じて前記インバータ部のスイッチング素子を駆動することを特徴とする請求項1乃至7いずれか記載の電源装置。
- 前記駆動回路は、第1の抵抗と、第1のコンデンサと、第2の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第3の抵抗と、第2のコンデンサと,第4の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第1のコンデンサの放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第2のコンデンサの放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオンして第1のコンデンサ,及び第2のコンデンサの各電荷を第1,第2の抵抗,及び第3,第4の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオフして第1のコンデンサ,及び第2のコンデンサの各電荷を第1の抵抗,及び第3の抵抗を介して各々放電させて放電時間を長くすることを特徴とする請求項1乃至8いずれか記載の電源装置。
- 前記駆動回路は、第1の抵抗と、第1のコンデンサと、第2のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第2の抵抗と、第3のコンデンサと、第4のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第1のコンデンサと第2のコンデンサとの並列回路の放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第3のコンデンサと第4のコンデンサとの並列回路の放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオフして第1のコンデンサ,及び第3のコンデンサの各電荷のみ第1の抵抗,及び第2の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオンして第1,第2のコンデンサ及び第3,第4のコンデンサの各電荷を第1の抵抗,及び第2の抵抗を介して各々放電させて放電時間を長くすることを特徴とする請求項1乃至8いずれか記載の電源装置。
- 前記共振コンデンサは複数のコンデンサの並列回路で構成され、前記複数のコンデンサの内1つ以上のコンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記複数のコンデンサ全てに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振切替用のスイッチ部に直列接続しているコンデンサには電流が流れないことを特徴とする請求項1乃至10いずれか記載の電源装置。
- 前記共振コンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記共振コンデンサに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振コンデンサには電流が流れないことを特徴とする請求項1乃至10いずれか記載の電源装置。
- 前記インバータ部の2つのスイッチング素子はFETであり、前記FETのゲート端子と前記駆動回路との間に、前記駆動回路が出力する矩形波の駆動信号の立ち上がりを遅らせるフィルター回路を接続したことを特徴とする請求項1乃至12いずれか記載の電源装置。
- 前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗との並列回路で構成され、前記第2のゲート抵抗の抵抗値は前記第1のゲート抵抗の抵抗値より大きいことを特徴とする請求項13記載の電源装置。
- 前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置した第1のダイオードと第1のゲート抵抗との直列回路と、前記駆動回路から前記FETのゲート端子への向きに順方向に配置した第2のダイオードと第2のゲート抵抗との直列回路との並列回路で構成され、前記第2のゲート抵抗の抵抗値は前記第1のゲート抵抗の抵抗値より大きいことを特徴とする請求項13記載の電源装置。
- 前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗と第3のゲート抵抗との直列回路とを並列に接続した回路と、前記第3の抵抗に並列に接続したゲート抵抗短絡用のスイッチ部とで構成され、前記ゲート抵抗短絡用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする請求項13記載の電源装置。
- 前記フィルター回路は、前記FETのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第1のゲート抵抗との直列回路と、第2のゲート抵抗と、第3のゲート抵抗とゲート抵抗遮断用のスイッチ部との直列回路とを並列に接続した回路で構成され、前記ゲート抵抗遮断用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする請求項13記載の電源装置。
- 前記FETのゲート端子とグランドとの間にコンデンサを接続したことを特徴とする請求項13乃至17いずれか記載の電源装置。
- 前記FETのゲート端子とグランドとの間にコンデンサとコンデンサ接続用のスイッチ部との直列回路を接続し、前記コンデンサ接続用のスイッチ部は、目標とする出力値が所定の値より高い場合オフし、目標とする出力値が所定の値より低い場合オンすることを特徴とする請求項13乃至17いずれか記載の電源装置。
- 目標とする出力値が所定の値より高い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を高くし、目標とする出力値が所定の値より低い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を低くする手段を備えたことを特徴とする請求項1乃至12いずれか記載の電源装置。
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