JP2002151470A - ハードマスクの形成方法および半導体装置の製造方法 - Google Patents
ハードマスクの形成方法および半導体装置の製造方法Info
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- JP2002151470A JP2002151470A JP2000341332A JP2000341332A JP2002151470A JP 2002151470 A JP2002151470 A JP 2002151470A JP 2000341332 A JP2000341332 A JP 2000341332A JP 2000341332 A JP2000341332 A JP 2000341332A JP 2002151470 A JP2002151470 A JP 2002151470A
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Abstract
(57)【要約】
【課題】 ハードマスクの寸法をレジスト膜の当初のパ
ターンより細く形成することができるハードマスクの形
成方法を得る。 【解決手段】 導電膜１２ａ上にハードマスクを形成す
るための絶縁膜１３ａを形成し、絶縁膜１３ａ上にパタ
ーニングされた第１のレジスト膜１４を形成し、第１の
レジスト膜１４をマスクとして、絶縁膜１３ａのエッチ
ングしハードマスク１３として形成するハードマスクの
形成方法において、絶縁膜１３ａのエッチングを、第１
のレジスト膜１４の当初のパターンより細る条件にて行
うものである。
ターンより細く形成することができるハードマスクの形
成方法を得る。 【解決手段】 導電膜１２ａ上にハードマスクを形成す
るための絶縁膜１３ａを形成し、絶縁膜１３ａ上にパタ
ーニングされた第１のレジスト膜１４を形成し、第１の
レジスト膜１４をマスクとして、絶縁膜１３ａのエッチ
ングしハードマスク１３として形成するハードマスクの
形成方法において、絶縁膜１３ａのエッチングを、第１
のレジスト膜１４の当初のパターンより細る条件にて行
うものである。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の配線層間
にコンタクトホールを形成する場合の、配線層形成にお
けるハードマスクの形成方法およびこのハードマスクの
形成方法を用いた半導体装置の製造方法に関するもので
ある。
にコンタクトホールを形成する場合の、配線層形成にお
けるハードマスクの形成方法およびこのハードマスクの
形成方法を用いた半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】図６ないし図９は従来の半導体装置の製
造方法を示す断面図である。ただし、ここではコンタク
トホール形成時の写真製版時において、アライメントず
れが発生した場合を例に説明する。各図に基づいて従来
の半導体装置の製造方法について説明する。まず、半導
体基板（図示せず）上に形成された下層層間絶縁膜１
（層間絶縁膜としては、プラズマＴＥＯＳ、あるいはＣ
ＶＤ−ＴＥＯＳ等で構成され成膜方法は限定しない。）
上に、例えばビット線配線を形成するための導電膜２ａ
を成膜する。
造方法を示す断面図である。ただし、ここではコンタク
トホール形成時の写真製版時において、アライメントず
れが発生した場合を例に説明する。各図に基づいて従来
の半導体装置の製造方法について説明する。まず、半導
体基板（図示せず）上に形成された下層層間絶縁膜１
（層間絶縁膜としては、プラズマＴＥＯＳ、あるいはＣ
ＶＤ−ＴＥＯＳ等で構成され成膜方法は限定しない。）
上に、例えばビット線配線を形成するための導電膜２ａ
を成膜する。
【０００３】次に、導電膜２ａに対して所望のエッチン
グ選択比を得ることができ、ハードマスクを形成するた
めの絶縁膜３ａ（シリコン酸化膜、シリコン窒化膜等）
を成膜する。次に、ビット線配線のパターンを形成する
ために、写真製版技術により、ビット線配線形成用の第
１のレジスト膜４を成膜、パターニングして形成する
（図６（ａ））。この際のビット線配線の配線幅は、ラ
インアンドスペースで、０．３５μｍ程度が実施されて
いるものとする。
グ選択比を得ることができ、ハードマスクを形成するた
めの絶縁膜３ａ（シリコン酸化膜、シリコン窒化膜等）
を成膜する。次に、ビット線配線のパターンを形成する
ために、写真製版技術により、ビット線配線形成用の第
１のレジスト膜４を成膜、パターニングして形成する
（図６（ａ））。この際のビット線配線の配線幅は、ラ
インアンドスペースで、０．３５μｍ程度が実施されて
いるものとする。
【０００４】次に、この第１のレジスト膜４をマスクと
して、絶縁膜３ａをＣＦ系ガス（ＣＨＦｘも含む）単
体、又は、Ｏ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合ガス
により、異方性エッチングを行う。そして、設定された
寸法の０．３５μｍ程度のパターンのハードマスク３が
形成される（図６（ｂ））。次に、第１のレジスト膜４
を除去し、ハードマスク３をマスクとして、導電膜２ａ
をエッチングガスにより、異方性エッチングを行う。
して、絶縁膜３ａをＣＦ系ガス（ＣＨＦｘも含む）単
体、又は、Ｏ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合ガス
により、異方性エッチングを行う。そして、設定された
寸法の０．３５μｍ程度のパターンのハードマスク３が
形成される（図６（ｂ））。次に、第１のレジスト膜４
を除去し、ハードマスク３をマスクとして、導電膜２ａ
をエッチングガスにより、異方性エッチングを行う。
【０００５】そして設定された寸法の０．３５μｍ程度
のパターンのビット線配線として複数の配線層２が形成
される（図６（ｃ））。次に、複数の配線層２を覆うよ
うに上層層間絶縁膜５を成膜する（図７（ａ））。次
に、写真製版技術により、コンタクトホール形成用の第
２のレジスト膜６を成膜、パターニングして形成する
（図７（ｂ））。次に、第２のレジスト膜６をマスクと
して、上層層間絶縁膜５をＣＦ系ガス（ＣＨＦｘも含
む）単体、又はＯ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合
ガスにより、異方性エッチングを行う。
のパターンのビット線配線として複数の配線層２が形成
される（図６（ｃ））。次に、複数の配線層２を覆うよ
うに上層層間絶縁膜５を成膜する（図７（ａ））。次
に、写真製版技術により、コンタクトホール形成用の第
２のレジスト膜６を成膜、パターニングして形成する
（図７（ｂ））。次に、第２のレジスト膜６をマスクと
して、上層層間絶縁膜５をＣＦ系ガス（ＣＨＦｘも含
む）単体、又はＯ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合
ガスにより、異方性エッチングを行う。
【０００６】ここでは、第２のレジスト膜６と上層層間
絶縁膜５との間で高いエッチング選択比を有する条件に
て行い、デバイスのデザインルールに準じたホール径を
有するコンタクトホール７が、複数の配線層２間位置に
形成される（図８（ａ））。このコンタクトホール形成
におけるマージンは０．０３μｍ程度となる。次に、第
２のレジスト膜６を除去する（図８（ｂ））。次に、コ
ンタクトホール７を埋め込む上層導電膜８を形成する
（図９）。
絶縁膜５との間で高いエッチング選択比を有する条件に
て行い、デバイスのデザインルールに準じたホール径を
有するコンタクトホール７が、複数の配線層２間位置に
形成される（図８（ａ））。このコンタクトホール形成
におけるマージンは０．０３μｍ程度となる。次に、第
２のレジスト膜６を除去する（図８（ｂ））。次に、コ
ンタクトホール７を埋め込む上層導電膜８を形成する
（図９）。
【０００７】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は上記に示したように行われており、デバイスが
微細化されるに伴い、ビット線間が狭くなりコンタクト
ホールとビット線間とのクリアランスが小さくなり、写
真製版時のアライメントずれ等により、図８（ｂ）に示
すように、ビット線（配線層２）がコンタクトホールに
て露出する可能性がある。そして、このコンタクトホー
ルに上層導電膜が埋め込まれ、上部配線が形成される
と、ビット線と上部配線とによりショートを引き起こ
し、デバイスの電気特性を劣化させるという問題点があ
った。
造方法は上記に示したように行われており、デバイスが
微細化されるに伴い、ビット線間が狭くなりコンタクト
ホールとビット線間とのクリアランスが小さくなり、写
真製版時のアライメントずれ等により、図８（ｂ）に示
すように、ビット線（配線層２）がコンタクトホールに
て露出する可能性がある。そして、このコンタクトホー
ルに上層導電膜が埋め込まれ、上部配線が形成される
と、ビット線と上部配線とによりショートを引き起こ
し、デバイスの電気特性を劣化させるという問題点があ
った。
【０００８】この発明は上記のような問題点を解消する
ためなされたもので、配線層のパターンを所望のパター
ンにて行うことができるハードマスクの形成方法および
半導体装置の製造方法を得ることを目的とする。
ためなされたもので、配線層のパターンを所望のパター
ンにて行うことができるハードマスクの形成方法および
半導体装置の製造方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る請求項１
のハードマスクの形成方法は、導電膜上にハードマスク
を形成するための絶縁膜を形成し、絶縁膜上にパターニ
ングされたレジスト膜を形成し、レジスト膜をマスクと
して、絶縁膜をエッチングしてハードマスクとして形成
するハードマスクの形成方法において、絶縁膜のエッチ
ングを、レジスト膜の当初のパターンより細る条件にて
行うものである。
のハードマスクの形成方法は、導電膜上にハードマスク
を形成するための絶縁膜を形成し、絶縁膜上にパターニ
ングされたレジスト膜を形成し、レジスト膜をマスクと
して、絶縁膜をエッチングしてハードマスクとして形成
するハードマスクの形成方法において、絶縁膜のエッチ
ングを、レジスト膜の当初のパターンより細る条件にて
行うものである。
【００１０】また、この発明に係る請求項２のハードマ
スクの形成方法は、請求項１において、絶縁膜のエッチ
ングを、２ステップにて行い、第１のステップにて任意
の細る条件にて絶縁膜のエッチングを行い、第２のステ
ップにて絶縁膜の細りが所望量となる条件にてエッチン
グを行うものである。
スクの形成方法は、請求項１において、絶縁膜のエッチ
ングを、２ステップにて行い、第１のステップにて任意
の細る条件にて絶縁膜のエッチングを行い、第２のステ
ップにて絶縁膜の細りが所望量となる条件にてエッチン
グを行うものである。
【００１１】また、この発明に係る請求項３のハードマ
スクの形成方法は、請求項１または請求項２において、
絶縁膜のエッチング条件は、ＣＦ系ガスに添加する、Ｏ
を含むガスの流量比により調整するものである。
スクの形成方法は、請求項１または請求項２において、
絶縁膜のエッチング条件は、ＣＦ系ガスに添加する、Ｏ
を含むガスの流量比により調整するものである。
【００１２】また、この発明に係る請求項４のハードマ
スクの形成方法は、請求項３において、絶縁膜は、シリ
コン窒化膜、または、シリコンオキシナイトライド膜に
て成るものである。
スクの形成方法は、請求項３において、絶縁膜は、シリ
コン窒化膜、または、シリコンオキシナイトライド膜に
て成るものである。
【００１３】また、この発明に係る請求項５の半導体装
置の製造方法は、請求項１ないし請求項４のいずれかに
記載のハードマスクの形成方法にて形成されたハードマ
スクをマスクとして導電膜をエッチングし、複数の配線
層を形成するものである。
置の製造方法は、請求項１ないし請求項４のいずれかに
記載のハードマスクの形成方法にて形成されたハードマ
スクをマスクとして導電膜をエッチングし、複数の配線
層を形成するものである。
【００１４】また、この発明に係る請求項６の半導体装
置の製造方法は、請求項５において、複数の配線層を覆
うように層間絶縁膜を形成し、層間絶縁膜の複数の配線
層間位置にコンタクトホールを形成するものである。
置の製造方法は、請求項５において、複数の配線層を覆
うように層間絶縁膜を形成し、層間絶縁膜の複数の配線
層間位置にコンタクトホールを形成するものである。
【００１５】また、この発明に係る請求項７の半導体装
置の製造方法は、請求項６において、コンタクトホール
形成後に、コンタクトホール内に上層導電膜を埋め込む
ものである。
置の製造方法は、請求項６において、コンタクトホール
形成後に、コンタクトホール内に上層導電膜を埋め込む
ものである。
【００１６】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態について説明する。図１ないし図３はこの発
明の実施の形態１の半導体装置の製造方法を示す断面図
である。各図に基づいて、実施の形態１の半導体装置の
製造方法について説明する。まず、半導体基板（図示せ
ず）上に形成された下層層間絶縁膜１１（層間絶縁膜と
しては、プラズマＴＥＯＳ、あるいはＣＶＤ−ＴＥＯＳ
等で構成され成膜方法は限定しない。）上に、例えばビ
ット線配線などの配線層を形成するための導電膜１２ａ
を成膜する。
実施の形態について説明する。図１ないし図３はこの発
明の実施の形態１の半導体装置の製造方法を示す断面図
である。各図に基づいて、実施の形態１の半導体装置の
製造方法について説明する。まず、半導体基板（図示せ
ず）上に形成された下層層間絶縁膜１１（層間絶縁膜と
しては、プラズマＴＥＯＳ、あるいはＣＶＤ−ＴＥＯＳ
等で構成され成膜方法は限定しない。）上に、例えばビ
ット線配線などの配線層を形成するための導電膜１２ａ
を成膜する。
【００１７】この配線材料としては、スパッタ法やＣＶ
Ｄ法によって形成されたＴｉ、Ｔａ、Ｗ等の遷移金属、
若しくは、ＴｉＮやシリサイドなどの遷移金属との化合
物（ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等）、又はポリシリコ
ン等を用いることができる。次に、導電膜１２ａに対し
て所望のエッチング選択比を得ることができ、ハードマ
スクとして形成するための絶縁膜１３ａを、ここではシ
リコン酸化膜にて成膜する。
Ｄ法によって形成されたＴｉ、Ｔａ、Ｗ等の遷移金属、
若しくは、ＴｉＮやシリサイドなどの遷移金属との化合
物（ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等）、又はポリシリコ
ン等を用いることができる。次に、導電膜１２ａに対し
て所望のエッチング選択比を得ることができ、ハードマ
スクとして形成するための絶縁膜１３ａを、ここではシ
リコン酸化膜にて成膜する。
【００１８】次に、写真製版技術により、第１のレジス
ト膜１４を成膜、パターニングして形成する（図１
（ａ））。この際のパターンは、ラインアンドスペース
で、０．３５μｍ程度が実施されているものとする。次
に、この第１のレジスト膜１４をマスクとして、絶縁膜
１３ａをＣＦ系ガス（ＣＨＦｘも含む）に対して酸素
（Ｏ）を含むガス（Ｏ2、ＣＯ、ＣＯ2）を添加するエッ
チングガス条件にて、異方性エッチングを行う。この時
のエッチング条件を従来の場合とは異なり、絶縁膜１３
ａが細る条件にて設定する。
ト膜１４を成膜、パターニングして形成する（図１
（ａ））。この際のパターンは、ラインアンドスペース
で、０．３５μｍ程度が実施されているものとする。次
に、この第１のレジスト膜１４をマスクとして、絶縁膜
１３ａをＣＦ系ガス（ＣＨＦｘも含む）に対して酸素
（Ｏ）を含むガス（Ｏ2、ＣＯ、ＣＯ2）を添加するエッ
チングガス条件にて、異方性エッチングを行う。この時
のエッチング条件を従来の場合とは異なり、絶縁膜１３
ａが細る条件にて設定する。
【００１９】具体的には、ＣＦ系ガスに、Ｏを含むガス
の流量比を調整することにより行う。また、Ｏを含むガ
スの流量比としては、３０％以上で有効になると考えら
れる。そして、設定された寸法の０．３５μｍより０．
０１〜０．０２μｍ程度細ったパターンのハードマスク
１３が形成される（図１（ｂ））。次に、第１のレジス
ト膜１４を除去し、ハードマスク１３をマスクとして、
導電膜１２ａをＣ１2、ＢＣｌ、ＳＦ6、ＨＢｒ等の配線
材料に応じたエッチングガスにより、異方性エッチング
を行う。
の流量比を調整することにより行う。また、Ｏを含むガ
スの流量比としては、３０％以上で有効になると考えら
れる。そして、設定された寸法の０．３５μｍより０．
０１〜０．０２μｍ程度細ったパターンのハードマスク
１３が形成される（図１（ｂ））。次に、第１のレジス
ト膜１４を除去し、ハードマスク１３をマスクとして、
導電膜１２ａをＣ１2、ＢＣｌ、ＳＦ6、ＨＢｒ等の配線
材料に応じたエッチングガスにより、異方性エッチング
を行う。
【００２０】そして、第１のレジスト膜１４の当初パタ
ーン寸法の０．３５μｍより０．０１〜０．０２μｍ程
度細ったパターンのビット線配線としての複数の配線層
１２が形成される（図１（ｃ））。次に、複数の配線層
１２を覆うように上層層間絶縁膜１５を成膜する。次
に、写真製版技術により、コンタクトホール形成用の第
２のレジスト膜１６を成膜して、パターニングして形成
する。
ーン寸法の０．３５μｍより０．０１〜０．０２μｍ程
度細ったパターンのビット線配線としての複数の配線層
１２が形成される（図１（ｃ））。次に、複数の配線層
１２を覆うように上層層間絶縁膜１５を成膜する。次
に、写真製版技術により、コンタクトホール形成用の第
２のレジスト膜１６を成膜して、パターニングして形成
する。
【００２１】次に、第２のレジスト膜１６をマスクとし
て、上層層間絶縁膜１５を、ＣＦ系ガス（ＣＨＦｘも含
む）単体、又はＯ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合
ガスにより、異方性エッチングを行う。ここでは、第２
のレジスト膜１６と上層層間絶縁膜１５との間で高いエ
ッチング選択比を有する条件にて行い、デバイスのデザ
インルールに準じたホール径を有するコンタクトホール
１７が、複数の配線層１２間位置に形成される（図２
（ａ））。
て、上層層間絶縁膜１５を、ＣＦ系ガス（ＣＨＦｘも含
む）単体、又はＯ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合
ガスにより、異方性エッチングを行う。ここでは、第２
のレジスト膜１６と上層層間絶縁膜１５との間で高いエ
ッチング選択比を有する条件にて行い、デバイスのデザ
インルールに準じたホール径を有するコンタクトホール
１７が、複数の配線層１２間位置に形成される（図２
（ａ））。
【００２２】このコンタクトホール形成時におけるマー
ジンは、従来の配線層が０．３５μｍ程度にて形成され
ている時で０．０３μｍ程度であるのに対し、実施の形
態１においては配線層１２が０．３５μｍより０．０１
〜０．０２μｍ程度細って形成されるため、コンタクト
ホール形成時におけるマージンは０．０４〜０．０５μ
ｍと大きくなる。次に、第２のレジスト膜１６を除去す
る（図２（ｂ））。次に、コンタクトホール１７を埋め
込む上層導電膜１８を形成する（図３）。
ジンは、従来の配線層が０．３５μｍ程度にて形成され
ている時で０．０３μｍ程度であるのに対し、実施の形
態１においては配線層１２が０．３５μｍより０．０１
〜０．０２μｍ程度細って形成されるため、コンタクト
ホール形成時におけるマージンは０．０４〜０．０５μ
ｍと大きくなる。次に、第２のレジスト膜１６を除去す
る（図２（ｂ））。次に、コンタクトホール１７を埋め
込む上層導電膜１８を形成する（図３）。
【００２３】尚、上記に示した各々のエッチングにおけ
るエッチング装置としては、ＥＣＲ（電子サイクロトロ
ン共鳴）型、マグネトロンＲＩＥ型、平行平板型のＲＩ
Ｅのいずれのドライエッチング装置を使用してもよいこ
とは言うまでもない。また、以下の実施の形態において
もエッチング装置においては同様のことが言えるためそ
の説明は適宜省略する。
るエッチング装置としては、ＥＣＲ（電子サイクロトロ
ン共鳴）型、マグネトロンＲＩＥ型、平行平板型のＲＩ
Ｅのいずれのドライエッチング装置を使用してもよいこ
とは言うまでもない。また、以下の実施の形態において
もエッチング装置においては同様のことが言えるためそ
の説明は適宜省略する。
【００２４】上記のように行われた実施の形態１のハー
ドマスクの形成方法および半導体装置の製造方法によれ
ば、ハードマスクの寸法がレジスト膜（第１のレジスト
膜）の当初のパターンより細るように形成でき、このハ
ードマスクにより形成される複数の配線層間が広がる。
さらに、コンタクトホールとビット線の配線層間のクリ
アランスを拡大し、配線層間のショートマージンを向上
させることができ、デバイスの電気特性の向上を図るこ
とが可能となる。
ドマスクの形成方法および半導体装置の製造方法によれ
ば、ハードマスクの寸法がレジスト膜（第１のレジスト
膜）の当初のパターンより細るように形成でき、このハ
ードマスクにより形成される複数の配線層間が広がる。
さらに、コンタクトホールとビット線の配線層間のクリ
アランスを拡大し、配線層間のショートマージンを向上
させることができ、デバイスの電気特性の向上を図るこ
とが可能となる。
【００２５】また、この方法にて形成すると、デバイス
のデザインルールにおける配線幅の極細化を写真製版技
術に要求することなく、レジスト膜自身の写真製版技術
の範囲内にて実施可能であり、これにより、デザインル
ールの微細化に伴って発生する写真製版技術での露光・
フォーカスマージン低下を抑制し、マージン拡大を可能
とする。
のデザインルールにおける配線幅の極細化を写真製版技
術に要求することなく、レジスト膜自身の写真製版技術
の範囲内にて実施可能であり、これにより、デザインル
ールの微細化に伴って発生する写真製版技術での露光・
フォーカスマージン低下を抑制し、マージン拡大を可能
とする。
【００２６】一方、近年のデバイスの微細化技術におい
て、微小寸法精度向上のため、セルフアライメント方式
のコンタクトを使用するのが通例であるが、本発明の場
合は、セルフアラインメント方式を使用しないため、工
程が簡略化となる。
て、微小寸法精度向上のため、セルフアライメント方式
のコンタクトを使用するのが通例であるが、本発明の場
合は、セルフアラインメント方式を使用しないため、工
程が簡略化となる。
【００２７】実施の形態２．図４および図５はこの発明
の実施の形態２の半導体装置の製造方法を示す断面図で
ある。各図に基づいて、実施の形態２の半導体装置の製
造方法について説明する。まず、上記実施の形態１と同
様に半導体基板（図示せず）上に形成された下層層間絶
縁膜２１（層間絶縁膜としては、プラズマＴＥＯＳ、あ
るいはＣＶＤ−ＴＥＯＳ等で構成され成膜方法は限定し
ない。）上に、例えばビット線配線などの配線層を形成
するための導電膜２２ａを成膜する。
の実施の形態２の半導体装置の製造方法を示す断面図で
ある。各図に基づいて、実施の形態２の半導体装置の製
造方法について説明する。まず、上記実施の形態１と同
様に半導体基板（図示せず）上に形成された下層層間絶
縁膜２１（層間絶縁膜としては、プラズマＴＥＯＳ、あ
るいはＣＶＤ−ＴＥＯＳ等で構成され成膜方法は限定し
ない。）上に、例えばビット線配線などの配線層を形成
するための導電膜２２ａを成膜する。
【００２８】この配線材料としては、スパッタ法やＣＶ
Ｄ法によって形成されたＴｉ、Ｔａ、Ｗ等の遷移金属、
若しくは、ＴｉＮやシリサイドなどの遷移金属との化合
物（ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等）、又はポリシリコ
ン等を用いることができる。次に、導電膜２２ａに対し
て所望のエッチング選択比を得ることができ、ハードマ
スクとして形成するための絶縁膜２３ａを、ここではシ
リコン酸化膜にて成膜する。
Ｄ法によって形成されたＴｉ、Ｔａ、Ｗ等の遷移金属、
若しくは、ＴｉＮやシリサイドなどの遷移金属との化合
物（ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等）、又はポリシリコ
ン等を用いることができる。次に、導電膜２２ａに対し
て所望のエッチング選択比を得ることができ、ハードマ
スクとして形成するための絶縁膜２３ａを、ここではシ
リコン酸化膜にて成膜する。
【００２９】次に、写真製版技術により、第１のレジス
ト膜２４を成膜、パターニングして形成する（図４
（ａ））。この際のパターンは、ラインアンドスペース
で、０．３５μｍ程度が実施されているものとする。次
に、この第１のレジスト膜１４をマスクとして、絶縁膜
２３ａをＣＦ系ガス（ＣＨＦｘも含む）に対して酸素
（Ｏ）を含むガス（Ｏ2、ＣＯ、ＣＯ2）を添加するエッ
チングガス条件にて、異方性エッチングを行う。この時
の絶縁膜２３ａのエッチングを上記実施の形態１とは異
なり、２ステップにて行う。
ト膜２４を成膜、パターニングして形成する（図４
（ａ））。この際のパターンは、ラインアンドスペース
で、０．３５μｍ程度が実施されているものとする。次
に、この第１のレジスト膜１４をマスクとして、絶縁膜
２３ａをＣＦ系ガス（ＣＨＦｘも含む）に対して酸素
（Ｏ）を含むガス（Ｏ2、ＣＯ、ＣＯ2）を添加するエッ
チングガス条件にて、異方性エッチングを行う。この時
の絶縁膜２３ａのエッチングを上記実施の形態１とは異
なり、２ステップにて行う。
【００３０】まず、第１のステップにて任意の細る条件
にて絶縁膜２３ａのエッチングを行う、すると、図４
（ｂ）に示すように、ある程度、細った絶縁膜２３ｂが
形成される。そして、第２のステップにて絶縁膜２３ｂ
の細りが所望量となる条件にてエッチングを行い、図４
（ｃ）に示すようにハードマスク２３を形成することが
できる。
にて絶縁膜２３ａのエッチングを行う、すると、図４
（ｂ）に示すように、ある程度、細った絶縁膜２３ｂが
形成される。そして、第２のステップにて絶縁膜２３ｂ
の細りが所望量となる条件にてエッチングを行い、図４
（ｃ）に示すようにハードマスク２３を形成することが
できる。
【００３１】そして、上記実施の形態１と同様に、最終
的には設定された寸法の０．３５μｍより０．０１〜
０．０２μｍ程度細ったパターンのハードマスク２３が
形成される。ただし図４（ｃ）に示したように、導電膜
２２ａのハードマスク２３が形成されていない全体にお
いて、若干のオーバーエッチングが生じる場合が考えら
れる。しかし、このオーバーエッチング量も後工程に影
響のでない程度にて設定すれば支障ないことは言うまで
もない。
的には設定された寸法の０．３５μｍより０．０１〜
０．０２μｍ程度細ったパターンのハードマスク２３が
形成される。ただし図４（ｃ）に示したように、導電膜
２２ａのハードマスク２３が形成されていない全体にお
いて、若干のオーバーエッチングが生じる場合が考えら
れる。しかし、このオーバーエッチング量も後工程に影
響のでない程度にて設定すれば支障ないことは言うまで
もない。
【００３２】次に、第１のレジスト膜２４を除去し、ハ
ードマスク２３をマスクとして、導電膜２２ａをＣ
１2、ＢＣｌ、ＳＦ6、ＨＢｒ等の配線材料に応じたエッ
チングガスにより、異方性エッチングを行う。そして第
１のレジスト膜２４の当初パターン寸法の０．３５μｍ
より０．０１〜０．０２μｍ程度細ったパターンのビッ
ト線配線としての複数の配線層２２が形成される（図４
（ｄ））。次に、複数の配線層２２を覆うように上層層
間絶縁膜２５を成膜する。次に、写真製版技術により、
コンタクトホール形成用の第２のレジスト膜２６を成
膜、パターニングして形成する。
ードマスク２３をマスクとして、導電膜２２ａをＣ
１2、ＢＣｌ、ＳＦ6、ＨＢｒ等の配線材料に応じたエッ
チングガスにより、異方性エッチングを行う。そして第
１のレジスト膜２４の当初パターン寸法の０．３５μｍ
より０．０１〜０．０２μｍ程度細ったパターンのビッ
ト線配線としての複数の配線層２２が形成される（図４
（ｄ））。次に、複数の配線層２２を覆うように上層層
間絶縁膜２５を成膜する。次に、写真製版技術により、
コンタクトホール形成用の第２のレジスト膜２６を成
膜、パターニングして形成する。
【００３３】次に、第２のレジスト膜２６をマスクとし
て、上層層間絶縁膜２５を、ＣＦ系ガス（ＣＨＦｘも含
む）単体、又はＯ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合
ガスにより、異方性エッチングを行う。ここでは、第２
のレジスト膜２６と上層層間絶縁膜２５との間で高いエ
ッチング選択比を有する条件にて行い、デバイスのデザ
インルールに準じたホール径を有するコンタクトホール
２７が、複数の配線層２２間位置に形成される（図５
（ａ））。
て、上層層間絶縁膜２５を、ＣＦ系ガス（ＣＨＦｘも含
む）単体、又はＯ2、ＣＯ、ＣＯ2、Ｎ2、Ａｒ等の混合
ガスにより、異方性エッチングを行う。ここでは、第２
のレジスト膜２６と上層層間絶縁膜２５との間で高いエ
ッチング選択比を有する条件にて行い、デバイスのデザ
インルールに準じたホール径を有するコンタクトホール
２７が、複数の配線層２２間位置に形成される（図５
（ａ））。
【００３４】このコンタクトホール形成時におけるマー
ジンは、従来の配線層が０．３５μｍ程度にて形成され
ている時で０．０３μｍ程度であるのに対し、実施の形
態２においては配線層１２が０．３５μｍより０．０１
〜０．０２μｍ程度細って形成されるため、コンタクト
ホール形成時におけるマージンは０．０４〜０．０５μ
ｍと大きくなる。次に、第２のレジスト膜２６を除去す
る（図２（ｂ））。次に、コンタクトホール２７を埋め
込む上層導電膜（図示なし）を形成する。
ジンは、従来の配線層が０．３５μｍ程度にて形成され
ている時で０．０３μｍ程度であるのに対し、実施の形
態２においては配線層１２が０．３５μｍより０．０１
〜０．０２μｍ程度細って形成されるため、コンタクト
ホール形成時におけるマージンは０．０４〜０．０５μ
ｍと大きくなる。次に、第２のレジスト膜２６を除去す
る（図２（ｂ））。次に、コンタクトホール２７を埋め
込む上層導電膜（図示なし）を形成する。
【００３５】上記のように行われた実施の形態２のハー
ドマスクの形成方法および半導体装置の製造方法によれ
ば、上記実施の形態１と同様の効果を奏するのはもちろ
んのこと、絶縁膜のエッチングを、２ステップにて行う
ようにしているため、１ステップにて行う場合と比較し
て、絶縁膜のエッチングの細る条件を容易に設定するこ
とができる。
ドマスクの形成方法および半導体装置の製造方法によれ
ば、上記実施の形態１と同様の効果を奏するのはもちろ
んのこと、絶縁膜のエッチングを、２ステップにて行う
ようにしているため、１ステップにて行う場合と比較し
て、絶縁膜のエッチングの細る条件を容易に設定するこ
とができる。
【００３６】また、上記各実施の形態においてはハード
マスクを形成するための絶縁膜として、シリコン酸化膜
にて形成する例を示したが、これに限られることはな
く、例えば、シリコン窒化膜やシリコンオキシナイトラ
イド膜を利用しても、上記各実施の形態と同様形成する
ことができる。さらに、シリコン窒化膜やシリコンオキ
シナイトライド膜を用いた場合は、シリコン酸化膜より
絶縁膜のエッチング条件においてＯの流量比が少なくて
（シリコン酸化膜の２／３程度）、細る条件とすること
ができるため、Ｏの使用量がシリコン酸化膜の場合より
少なくてすむ。
マスクを形成するための絶縁膜として、シリコン酸化膜
にて形成する例を示したが、これに限られることはな
く、例えば、シリコン窒化膜やシリコンオキシナイトラ
イド膜を利用しても、上記各実施の形態と同様形成する
ことができる。さらに、シリコン窒化膜やシリコンオキ
シナイトライド膜を用いた場合は、シリコン酸化膜より
絶縁膜のエッチング条件においてＯの流量比が少なくて
（シリコン酸化膜の２／３程度）、細る条件とすること
ができるため、Ｏの使用量がシリコン酸化膜の場合より
少なくてすむ。
【００３７】尚、上記各実施の形態にて示したラインア
ンドスペース、絶縁膜の細りおよびコンタクトホールマ
ージンなどの数値は、一例であり、これらに限定される
ことはない。
ンドスペース、絶縁膜の細りおよびコンタクトホールマ
ージンなどの数値は、一例であり、これらに限定される
ことはない。
【００３８】
【発明の効果】以上のように、この発明の請求項１によ
れば、導電膜上にハードマスクを形成するための絶縁膜
を形成し、絶縁膜上にパターニングされたレジスト膜を
形成し、レジスト膜をマスクとして、絶縁膜をエッチン
グしてハードマスクとして形成するハードマスクの形成
方法において、絶縁膜のエッチングを、レジスト膜の当
初のパターンより細る条件にて行うので、ハードマスク
がレジスト膜の当初のパターンより細くなって形成する
ことができるハードマスクの形成方法を提供することが
可能となる。
れば、導電膜上にハードマスクを形成するための絶縁膜
を形成し、絶縁膜上にパターニングされたレジスト膜を
形成し、レジスト膜をマスクとして、絶縁膜をエッチン
グしてハードマスクとして形成するハードマスクの形成
方法において、絶縁膜のエッチングを、レジスト膜の当
初のパターンより細る条件にて行うので、ハードマスク
がレジスト膜の当初のパターンより細くなって形成する
ことができるハードマスクの形成方法を提供することが
可能となる。
【００３９】また、この発明の請求項２によれば、請求
項１において、絶縁膜のエッチングを、２ステップにて
行い、第１のステップにて任意の細る条件にて絶縁膜の
エッチングを行い、第２のステップにて絶縁膜の細りが
所望量となる条件にてエッチングを行うので、ハードマ
スクがレジスト膜の当初のパターンより細くなって形成
することを確実に行うことができるハードマスクの形成
方法を提供することが可能となる。
項１において、絶縁膜のエッチングを、２ステップにて
行い、第１のステップにて任意の細る条件にて絶縁膜の
エッチングを行い、第２のステップにて絶縁膜の細りが
所望量となる条件にてエッチングを行うので、ハードマ
スクがレジスト膜の当初のパターンより細くなって形成
することを確実に行うことができるハードマスクの形成
方法を提供することが可能となる。
【００４０】また、この発明の請求項３によれば、請求
項１または請求項２において、絶縁膜のエッチング条件
は、ＣＦ系ガスに添加する、Ｏを含むガスの流量比によ
り調整するので、ハードマスクがレジスト膜の当初のパ
ターンより細くなって形成することを容易に行うことが
できるハードマスクの形成方法を提供することが可能と
なる。
項１または請求項２において、絶縁膜のエッチング条件
は、ＣＦ系ガスに添加する、Ｏを含むガスの流量比によ
り調整するので、ハードマスクがレジスト膜の当初のパ
ターンより細くなって形成することを容易に行うことが
できるハードマスクの形成方法を提供することが可能と
なる。
【００４１】また、この発明の請求項４によれば、請求
項３において、絶縁膜は、シリコン窒化膜、または、シ
リコンオキシナイトライド膜にて成るので、Ｏを含むガ
スが少なくてすむハードマスクの形成方法を提供するこ
とが可能となる。
項３において、絶縁膜は、シリコン窒化膜、または、シ
リコンオキシナイトライド膜にて成るので、Ｏを含むガ
スが少なくてすむハードマスクの形成方法を提供するこ
とが可能となる。
【００４２】また、この発明の請求項５によれば、請求
項１ないし請求項４のいずれかに記載のハードマスクの
形成方法にて形成されたハードマスクをマスクとして導
電膜をエッチングし、複数の配線層を形成するので、複
数の配線層の間隔が広がる半導体装置の製造方法を提供
することが可能となる。
項１ないし請求項４のいずれかに記載のハードマスクの
形成方法にて形成されたハードマスクをマスクとして導
電膜をエッチングし、複数の配線層を形成するので、複
数の配線層の間隔が広がる半導体装置の製造方法を提供
することが可能となる。
【００４３】また、この発明の請求項６によれば、請求
項５において、複数の配線層を覆うように層間絶縁膜を
形成し、層間絶縁膜の複数の配線層間位置にコンタクト
ホールを形成するので、コンタクトホールによる配線層
の露出を防ぐことができる半導体装置の製造方法を提供
することが可能となる。
項５において、複数の配線層を覆うように層間絶縁膜を
形成し、層間絶縁膜の複数の配線層間位置にコンタクト
ホールを形成するので、コンタクトホールによる配線層
の露出を防ぐことができる半導体装置の製造方法を提供
することが可能となる。
【００４４】また、この発明の請求項７によれば、請求
項６において、コンタクトホール形成後に、コンタクト
ホール内に上層導電膜を埋め込むので、上層導電膜と配
線層とのショートを防ぐことができる半導体装置の製造
方法を提供することが可能となる。
項６において、コンタクトホール形成後に、コンタクト
ホール内に上層導電膜を埋め込むので、上層導電膜と配
線層とのショートを防ぐことができる半導体装置の製造
方法を提供することが可能となる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図７】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図８】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図９】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
１２ａ，２２ａ 導電膜、１２，２２ 配線層、１３
ａ，２３ａ 絶縁膜、１３，２３ ハードマスク、１
４，２４ 第１のレジスト膜、１７，２７ コンタクト
ホール、１８ 上層配線膜。
ａ，２３ａ 絶縁膜、１３，２３ ハードマスク、１
４，２４ 第１のレジスト膜、１７，２７ コンタクト
ホール、１８ 上層配線膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB14 BB17 BB18 BB20 BB25 BB28 BB30 DD08 DD65 DD71 5F004 BA04 BA13 BA14 DA00 DA04 DA18 DA23 DA25 DA26 DA30 DB00 DB02 DB03 DB08 DB10 DB15 DB17 EA06 EB01 5F033 HH04 HH18 HH19 HH21 HH25 HH27 HH28 HH33 NN37 PP06 PP15 QQ08 QQ09 QQ15 QQ16 QQ21 QQ28 QQ30 QQ37 RR04 RR06 RR08 XX31 XX33
Claims (7)
- 【請求項１】 導電膜上にハードマスクを形成するため
の絶縁膜を形成する工程と、上記絶縁膜上にパターニン
グされたレジスト膜を形成する工程と、上記レジスト膜
をマスクとして、上記絶縁膜をエッチングして上記ハー
ドマスクとして形成する工程とを備えたハードマスクの
形成方法において、上記絶縁膜のエッチングを、上記レ
ジスト膜の当初のパターンより細る条件にて行うことを
特徴とするハードマスクの形成方法。 - 【請求項２】 絶縁膜のエッチングを、２ステップにて
行い、第１のステップにて任意の細る条件にて絶縁膜の
エッチングを行い、第２のステップにて絶縁膜の細りが
所望量となる条件にてエッチングを行うことを特徴とす
る請求項１に記載のハードマスクの形成方法。 - 【請求項３】 絶縁膜のエッチング条件は、ＣＦ系ガス
に添加する、Ｏを含むガスの流量比により調整すること
を特徴とする請求項１または請求項２に記載のハードマ
スクの形成方法。 - 【請求項４】 絶縁膜は、シリコン窒化膜、または、シ
リコンオキシナイトライド膜にて成ることを特徴とする
請求項３に記載のハードマスクの形成方法。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載のハードマスクの形成方法にて形成されたハードマス
クをマスクとして導電膜をエッチングし、複数の配線層
を形成する工程を備えたことを特徴とする半導体装置の
製造方法。 - 【請求項６】 複数の配線層を覆うように層間絶縁膜を
形成する工程と、上記層間絶縁膜の複数の配線層間位置
にコンタクトホールを形成する工程とを備えたことを特
徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 コンタクトホール形成後に、上記コンタ
クトホール内に上層導電膜を埋め込む工程を備えたこと
を特徴とする請求項６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000341332A JP2002151470A (ja) | 2000-11-09 | 2000-11-09 | ハードマスクの形成方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000341332A JP2002151470A (ja) | 2000-11-09 | 2000-11-09 | ハードマスクの形成方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151470A true JP2002151470A (ja) | 2002-05-24 |
Family
ID=18816090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000341332A Pending JP2002151470A (ja) | 2000-11-09 | 2000-11-09 | ハードマスクの形成方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002151470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234870A (ja) * | 2006-03-01 | 2007-09-13 | Hitachi High-Technologies Corp | ドライエッチング方法 |
-
2000
- 2000-11-09 JP JP2000341332A patent/JP2002151470A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234870A (ja) * | 2006-03-01 | 2007-09-13 | Hitachi High-Technologies Corp | ドライエッチング方法 |
| US8143175B2 (en) | 2006-03-01 | 2012-03-27 | Hitachi High-Technologies Corporation | Dry etching method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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