JP2002124645A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 キャパシタの電極とコンタクトプラグとの間
の電気的接続を確保でき、しかも高集積化を容易に推進
できるような半導体装置およびその製造方法を提供す
る。 【解決手段】 メモリセルのキャパシタＣを作製するた
めに、まず半導体基板１上に層間絶縁層２，３を貫通す
るコンタクトプラグ４を形成する。層間絶縁層２の表面
上に所定の高さを持つ犠牲物５をコンタクトプラグ４の
上部に接するように形成する。その犠牲物５の側面５ｓ
に誘電体層６と対向電極７とを順に形成する。この後、
犠牲物５を除去し、その犠牲物５を除去した跡の凹部３
１にノード電極９を埋め込んで形成する。
の電気的接続を確保でき、しかも高集積化を容易に推進
できるような半導体装置およびその製造方法を提供す
る。 【解決手段】 メモリセルのキャパシタＣを作製するた
めに、まず半導体基板１上に層間絶縁層２，３を貫通す
るコンタクトプラグ４を形成する。層間絶縁層２の表面
上に所定の高さを持つ犠牲物５をコンタクトプラグ４の
上部に接するように形成する。その犠牲物５の側面５ｓ
に誘電体層６と対向電極７とを順に形成する。この後、
犠牲物５を除去し、その犠牲物５を除去した跡の凹部３
１にノード電極９を埋め込んで形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
キャパシタを有する半導体装置およびその製造方法に関
する。典型的には、この発明は、データ保持用のキャパ
シタを構成する誘電体層の材料として例えば５０以上の
高い誘電率を有するＢＳＴ（Ｂａ（Ｓｒ，Ｔｉ）Ｏ3）
や強誘電体であるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を用い
た半導体メモリに利用される。
キャパシタを有する半導体装置およびその製造方法に関
する。典型的には、この発明は、データ保持用のキャパ
シタを構成する誘電体層の材料として例えば５０以上の
高い誘電率を有するＢＳＴ（Ｂａ（Ｓｒ，Ｔｉ）Ｏ3）
や強誘電体であるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を用い
た半導体メモリに利用される。
【０００２】
【従来の技術および発明が解決しようとする課題】この
種の半導体メモリとしては、図５に示すようなスタック
型メモリセルを持つものが知られている。このスタック
型メモリセルは、半導体基板１０１の表面に形成された
電界効果トランジスタＴと、このトランジスタＴに接続
されたキャパシタＣ′とからなっている。トランジスタ
Ｔは、ソース領域１１２ａと、ドレイン領域１１２ｂ
と、これらの領域１１２ａ，１１２ｂ間のチャネル領域
を覆うゲート電極１１１とを有している。このトランジ
スタＴは素子分離領域１１０によって他のトランジスタ
（図示せず）から電気的に分離されている。キャパシタ
Ｃ′は、ポリシリコンからなるコンタクトプラグ１０４
と、例えばＴｉまたはＴｉＮからなる拡散防止層１１３
と、Ｐｔからなる下部電極１０９と、例えば５０以上の
高い誘電率を有するＢＳＴ（Ｂａ（Ｓｒ，Ｔｉ）Ｏ3）
からなる誘電体層１０６と、Ｐｔからなる上部電極１０
７とを積層された状態に有している。コンタクトプラグ
１０４は層間絶縁膜１０２を貫通してトランジスタＴの
ドレイン領域１１２ｂに接続されている。
種の半導体メモリとしては、図５に示すようなスタック
型メモリセルを持つものが知られている。このスタック
型メモリセルは、半導体基板１０１の表面に形成された
電界効果トランジスタＴと、このトランジスタＴに接続
されたキャパシタＣ′とからなっている。トランジスタ
Ｔは、ソース領域１１２ａと、ドレイン領域１１２ｂ
と、これらの領域１１２ａ，１１２ｂ間のチャネル領域
を覆うゲート電極１１１とを有している。このトランジ
スタＴは素子分離領域１１０によって他のトランジスタ
（図示せず）から電気的に分離されている。キャパシタ
Ｃ′は、ポリシリコンからなるコンタクトプラグ１０４
と、例えばＴｉまたはＴｉＮからなる拡散防止層１１３
と、Ｐｔからなる下部電極１０９と、例えば５０以上の
高い誘電率を有するＢＳＴ（Ｂａ（Ｓｒ，Ｔｉ）Ｏ3）
からなる誘電体層１０６と、Ｐｔからなる上部電極１０
７とを積層された状態に有している。コンタクトプラグ
１０４は層間絶縁膜１０２を貫通してトランジスタＴの
ドレイン領域１１２ｂに接続されている。
【０００３】このスタック型メモリセルの製造過程で
は、誘電体層１０６を形成する工程で、酸素がＰｔ下部
電極１０９を通して拡散して、拡散防止層１１３やコン
タクトプラグ１０４が酸化される傾向がある。Ｔｉ／Ｔ
ｉＮなどからなる拡散防止層１１３やポリシリコンから
なるコンタクトプラグ１０４は、酸素と非常に反応し易
く、５００℃程度の温度でも酸化されるからである。こ
の結果、キャパシタＣ′のＰｔ下部電極１０９とトラン
ジスタＴのドレイン領域１１２ｂとの間の電気的接続が
破壊されるという問題が生ずる。この問題は、誘電体層
１０６の形成温度が高いほど一層激しくなる。例えば、
誘電体層１０６の材料としてＢＳＴに代えて強誘電体で
あるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を用いた場合、形成
（結晶化を含む）のために必要な温度が８００℃程度で
あるから、キャパシタＣ′とトランジスタＴとの間の電
気的接続を確保するためには、下部電極１０９とコンタ
クトプラグ１０４との間の電気的接続を安定化すること
が最も重要である。
は、誘電体層１０６を形成する工程で、酸素がＰｔ下部
電極１０９を通して拡散して、拡散防止層１１３やコン
タクトプラグ１０４が酸化される傾向がある。Ｔｉ／Ｔ
ｉＮなどからなる拡散防止層１１３やポリシリコンから
なるコンタクトプラグ１０４は、酸素と非常に反応し易
く、５００℃程度の温度でも酸化されるからである。こ
の結果、キャパシタＣ′のＰｔ下部電極１０９とトラン
ジスタＴのドレイン領域１１２ｂとの間の電気的接続が
破壊されるという問題が生ずる。この問題は、誘電体層
１０６の形成温度が高いほど一層激しくなる。例えば、
誘電体層１０６の材料としてＢＳＴに代えて強誘電体で
あるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を用いた場合、形成
（結晶化を含む）のために必要な温度が８００℃程度で
あるから、キャパシタＣ′とトランジスタＴとの間の電
気的接続を確保するためには、下部電極１０９とコンタ
クトプラグ１０４との間の電気的接続を安定化すること
が最も重要である。
【０００４】キャパシタにおける下部電極とコンタクト
プラグとの間の電気的接続を安定化するために、図６に
示すような耐熱性スタック型メモリセルが提案されてい
る（例えば特開平１１−７４４７７３号公報）。このメ
モリセルのキャパシタＣ″は、上述のキャパシタＣ′に
対して、拡散防止層２１３と下部電極２０９との間に第
２の拡散防止層２１４を有し、それらの層２１３，２１
４，２０９の両側面に導電体スペーサ２１５，２１５が
形成されている点が異なっている（なお、図５中の構成
要素と対応する構成要素には、それぞれ１００だけ増加
した参照数字を付している。）。このキャパシタＣ″を
作製する場合、図７（ａ）に示すように、まず半導体基
板上２０１上に層間絶縁膜２０２を形成し、この層間絶
縁膜２０２のうち素子領域（トランジスタＴのドレイン
領域）に対応する位置にコンタクトホール２３０を形成
する。そして、この上にコンタクトプラグ２０４の材料
としてポリシリコンを全面に形成し、このポリシリコン
のうちコンタクトホール２３０以外の層間絶縁膜２０２
上の領域に存する部分を除去してコンタクトプラグ２０
４を形成する。続いて、拡散防止層２１３、第２の拡散
防止層２１４、下部電極２０９、誘電体層２０６、上部
電極２０７の各材料を順次積層し、その積層を、図７
（ｂ）に示すような所定のパターン（ストレージノード
パターン）に加工する。続いて、導電体スペーサ２１５
の材料を全面に形成し、マスクなしに全面エッチングを
行って、図７（ｃ）に示すように、上記拡散防止層２１
３、第２の拡散防止層２１４、下部電極２０９の両側面
にその材料を部分的に残して導電体スペーサ２１５，２
１５を形成する。ここで、第２の拡散防止層２１４が絶
縁体であったり、拡散防止層２１３の表面が誘電体層２
０６の形成（結晶化を含む）工程で酸素拡散により酸化
されて不導体に変化したとしても、下部電極２０９とコ
ンタクトプラグ２０４との間の電気的接続は導電性スペ
ーサ２１５と拡散防止層２１３の下部とによって維持さ
れる。
プラグとの間の電気的接続を安定化するために、図６に
示すような耐熱性スタック型メモリセルが提案されてい
る（例えば特開平１１−７４４７７３号公報）。このメ
モリセルのキャパシタＣ″は、上述のキャパシタＣ′に
対して、拡散防止層２１３と下部電極２０９との間に第
２の拡散防止層２１４を有し、それらの層２１３，２１
４，２０９の両側面に導電体スペーサ２１５，２１５が
形成されている点が異なっている（なお、図５中の構成
要素と対応する構成要素には、それぞれ１００だけ増加
した参照数字を付している。）。このキャパシタＣ″を
作製する場合、図７（ａ）に示すように、まず半導体基
板上２０１上に層間絶縁膜２０２を形成し、この層間絶
縁膜２０２のうち素子領域（トランジスタＴのドレイン
領域）に対応する位置にコンタクトホール２３０を形成
する。そして、この上にコンタクトプラグ２０４の材料
としてポリシリコンを全面に形成し、このポリシリコン
のうちコンタクトホール２３０以外の層間絶縁膜２０２
上の領域に存する部分を除去してコンタクトプラグ２０
４を形成する。続いて、拡散防止層２１３、第２の拡散
防止層２１４、下部電極２０９、誘電体層２０６、上部
電極２０７の各材料を順次積層し、その積層を、図７
（ｂ）に示すような所定のパターン（ストレージノード
パターン）に加工する。続いて、導電体スペーサ２１５
の材料を全面に形成し、マスクなしに全面エッチングを
行って、図７（ｃ）に示すように、上記拡散防止層２１
３、第２の拡散防止層２１４、下部電極２０９の両側面
にその材料を部分的に残して導電体スペーサ２１５，２
１５を形成する。ここで、第２の拡散防止層２１４が絶
縁体であったり、拡散防止層２１３の表面が誘電体層２
０６の形成（結晶化を含む）工程で酸素拡散により酸化
されて不導体に変化したとしても、下部電極２０９とコ
ンタクトプラグ２０４との間の電気的接続は導電性スペ
ーサ２１５と拡散防止層２１３の下部とによって維持さ
れる。
【０００５】しかしながら、このようにした場合、拡散
防止層２１３、第２の拡散防止層２１４、下部電極２０
９の両側面に導電体スペーサ２１５，２１５を形成して
いるため、高集積化が制限されるという問題がある。ま
た、図５中に示したキャパシタＣ′でも同様であるが、
キャパシタＣ″の上部電極２０７、下部電極２０９、誘
電体層２０６が基板面に対して平行に延びているため、
高集積化に伴って基板面に対して平行な方向の単位面積
当たりの蓄積容量が減少する。このため、高集積化が制
限されるという問題がある。
防止層２１３、第２の拡散防止層２１４、下部電極２０
９の両側面に導電体スペーサ２１５，２１５を形成して
いるため、高集積化が制限されるという問題がある。ま
た、図５中に示したキャパシタＣ′でも同様であるが、
キャパシタＣ″の上部電極２０７、下部電極２０９、誘
電体層２０６が基板面に対して平行に延びているため、
高集積化に伴って基板面に対して平行な方向の単位面積
当たりの蓄積容量が減少する。このため、高集積化が制
限されるという問題がある。
【０００６】そこで、この発明の目的は、キャパシタの
電極とコンタクトプラグとの間の電気的接続を確保で
き、しかも高集積化を容易に推進できるような半導体装
置およびその製造方法を提供することにある。
電極とコンタクトプラグとの間の電気的接続を確保で
き、しかも高集積化を容易に推進できるような半導体装
置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置は、半導体基板上の層間絶縁
層上にキャパシタを有する半導体装置であって、上記キ
ャパシタは、上記層間絶縁層を貫通する導電体からなる
コンタクトプラグと、上記層間絶縁層の表面上に上記コ
ンタクトプラグの上部に接するように設けられた所定の
高さを有するノード電極と、上記ノード電極の側面に沿
って設けられた所定の厚さを有する誘電体層と、上記誘
電体層を介して上記ノード電極の側面に対向して設けら
れた所定の厚さを有する対向電極とを備えたことを特徴
とする。
め、この発明の半導体装置は、半導体基板上の層間絶縁
層上にキャパシタを有する半導体装置であって、上記キ
ャパシタは、上記層間絶縁層を貫通する導電体からなる
コンタクトプラグと、上記層間絶縁層の表面上に上記コ
ンタクトプラグの上部に接するように設けられた所定の
高さを有するノード電極と、上記ノード電極の側面に沿
って設けられた所定の厚さを有する誘電体層と、上記誘
電体層を介して上記ノード電極の側面に対向して設けら
れた所定の厚さを有する対向電極とを備えたことを特徴
とする。
【０００８】この発明の半導体装置は、半導体基板上に
層間絶縁層を貫通するコンタクトプラグを形成し、上記
層間絶縁層の表面上に所定の高さを持つ犠牲物をコンタ
クトプラグの上部に接するように形成し、その犠牲物の
側面に誘電体層と対向電極とを順に形成した後、上記犠
牲物を除去し、その犠牲物を除去した跡の凹部にノード
電極を埋め込んで形成することによって作製され得る。
つまり、誘電体層の形成（結晶化を含む）後にノード電
極の形成を行うことができる。したがって、ノード電極
とコンタクトプラグとの間の電気的接続は、誘電体層の
形成条件、特に結晶化工程における高温条件によって影
響を受けない。したがって、ノード電極とコンタクトプ
ラグとの間の電気的接続を良好に確保でき、信頼性を高
めることができる。また、この半導体装置では、誘電体
層と対向電極とが所定の厚さで、所定の高さを有するノ
ード電極の側面に沿って、つまり基板面に対して実質的
に垂直に延びている。したがって、基板面に対して平行
な方向の単位面積当たりの蓄積容量を確保しながら、高
集積化を容易に推進できる。
層間絶縁層を貫通するコンタクトプラグを形成し、上記
層間絶縁層の表面上に所定の高さを持つ犠牲物をコンタ
クトプラグの上部に接するように形成し、その犠牲物の
側面に誘電体層と対向電極とを順に形成した後、上記犠
牲物を除去し、その犠牲物を除去した跡の凹部にノード
電極を埋め込んで形成することによって作製され得る。
つまり、誘電体層の形成（結晶化を含む）後にノード電
極の形成を行うことができる。したがって、ノード電極
とコンタクトプラグとの間の電気的接続は、誘電体層の
形成条件、特に結晶化工程における高温条件によって影
響を受けない。したがって、ノード電極とコンタクトプ
ラグとの間の電気的接続を良好に確保でき、信頼性を高
めることができる。また、この半導体装置では、誘電体
層と対向電極とが所定の厚さで、所定の高さを有するノ
ード電極の側面に沿って、つまり基板面に対して実質的
に垂直に延びている。したがって、基板面に対して平行
な方向の単位面積当たりの蓄積容量を確保しながら、高
集積化を容易に推進できる。
【０００９】また、上記誘電体層が強誘電体であれば、
上記キャパシタを用いて不揮発性の半導体メモリを構成
することができる。
上記キャパシタを用いて不揮発性の半導体メモリを構成
することができる。
【００１０】また、上記ノード電極とコンタクトプラグ
との間に、上記ノード電極とコンタクトプラグとの間の
密着性および導電性を増加させるための導電体層を備え
た場合、上記ノード電極とコンタクトプラグとの間の密
着性および導電性が増加する。したがって、信頼性がさ
らに高まり、品質が向上する。
との間に、上記ノード電極とコンタクトプラグとの間の
密着性および導電性を増加させるための導電体層を備え
た場合、上記ノード電極とコンタクトプラグとの間の密
着性および導電性が増加する。したがって、信頼性がさ
らに高まり、品質が向上する。
【００１１】また、上記半導体基板の表面に電界効果ト
ランジスタが形成され、上記コンタクトプラグの下部が
上記電界効果トランジスタに電気的に接続されている場
合、上記キャパシタと上記電界効果トランジスタとによ
ってスタック型メモリセルを構成できる。
ランジスタが形成され、上記コンタクトプラグの下部が
上記電界効果トランジスタに電気的に接続されている場
合、上記キャパシタと上記電界効果トランジスタとによ
ってスタック型メモリセルを構成できる。
【００１２】この発明の半導体装置の製造方法は、半導
体基板上の層間絶縁層上に、ノード電極、誘電体層およ
び対向電極からなるキャパシタを形成する半導体装置の
製造方法であって、半導体基板上に層間絶縁層を形成す
る工程と、上記層間絶縁層を貫通する導電体からなるコ
ンタクトプラグを形成する工程と、上記層間絶縁層の表
面上に所定の高さを有する犠牲物を上記コンタクトプラ
グの上部に接するように形成する工程と、上記基板上に
誘電体層と対向電極用材料を形成する工程と、上記基板
上に第２層間絶縁層を形成する工程と、上記犠牲物上の
第２層間絶縁層、誘電体層および対向電極用材料を除去
して上記犠牲物の上部を露出させるとともに上記犠牲物
の側面に誘電体層および対向電極を残す工程と、上記犠
牲物を上記半導体基板上の他の材料に対して選択的に除
去する工程と、上記犠牲物を除去した跡の凹部内にノー
ド電極を形成する工程を有することを特徴とする。
体基板上の層間絶縁層上に、ノード電極、誘電体層およ
び対向電極からなるキャパシタを形成する半導体装置の
製造方法であって、半導体基板上に層間絶縁層を形成す
る工程と、上記層間絶縁層を貫通する導電体からなるコ
ンタクトプラグを形成する工程と、上記層間絶縁層の表
面上に所定の高さを有する犠牲物を上記コンタクトプラ
グの上部に接するように形成する工程と、上記基板上に
誘電体層と対向電極用材料を形成する工程と、上記基板
上に第２層間絶縁層を形成する工程と、上記犠牲物上の
第２層間絶縁層、誘電体層および対向電極用材料を除去
して上記犠牲物の上部を露出させるとともに上記犠牲物
の側面に誘電体層および対向電極を残す工程と、上記犠
牲物を上記半導体基板上の他の材料に対して選択的に除
去する工程と、上記犠牲物を除去した跡の凹部内にノー
ド電極を形成する工程を有することを特徴とする。
【００１３】この発明の半導体装置の製造方法によれ
ば、誘電体層の形成（結晶化を含む）後にノード電極が
形成される。したがって、ノード電極とコンタクトプラ
グとの間の電気的接続は、誘電体層の形成条件、特に結
晶化工程における高温条件によって影響を受けない。し
たがって、ノード電極とコンタクトプラグとの間の電気
的接続を良好に確保でき、信頼性を高めることができ
る。また、作製されたキャパシタは、誘電体層と対向電
極とが所定の厚さで、所定の高さを有するノード電極の
側面に沿って、つまり基板面に対して実質的に垂直に延
びた状態となる。したがって、基板面に対して平行な方
向の単位面積当たりの蓄積容量を確保しながら、高集積
化を容易に推進できる。
ば、誘電体層の形成（結晶化を含む）後にノード電極が
形成される。したがって、ノード電極とコンタクトプラ
グとの間の電気的接続は、誘電体層の形成条件、特に結
晶化工程における高温条件によって影響を受けない。し
たがって、ノード電極とコンタクトプラグとの間の電気
的接続を良好に確保でき、信頼性を高めることができ
る。また、作製されたキャパシタは、誘電体層と対向電
極とが所定の厚さで、所定の高さを有するノード電極の
側面に沿って、つまり基板面に対して実質的に垂直に延
びた状態となる。したがって、基板面に対して平行な方
向の単位面積当たりの蓄積容量を確保しながら、高集積
化を容易に推進できる。
【００１４】また、上記誘電体層が強誘電体であれば、
上記キャパシタを用いて不揮発性の半導体メモリを作製
することができる。
上記キャパシタを用いて不揮発性の半導体メモリを作製
することができる。
【００１５】また、上記凹部内にノード電極を形成する
工程は、上記基板上にノード電極用材料を堆積して上記
犠牲物を除去した跡の凹部を埋め込む工程と、上記凹部
以外の領域に存する上記ノード電極用材料を除去して上
記凹部内にノード電極を残す工程とからなる場合、上記
凹部以外の領域に存する上記ノード電極用材料を除去す
るために例えばＣＭＰ（ケミカル・メカニカル・ポリッ
シング）法を用いれば、上記ノード電極はマスクなしに
形成される。したがって、製造プロセスが簡素化され
る。
工程は、上記基板上にノード電極用材料を堆積して上記
犠牲物を除去した跡の凹部を埋め込む工程と、上記凹部
以外の領域に存する上記ノード電極用材料を除去して上
記凹部内にノード電極を残す工程とからなる場合、上記
凹部以外の領域に存する上記ノード電極用材料を除去す
るために例えばＣＭＰ（ケミカル・メカニカル・ポリッ
シング）法を用いれば、上記ノード電極はマスクなしに
形成される。したがって、製造プロセスが簡素化され
る。
【００１６】また、上記ノード電極用材料をめっき法に
よって形成する場合、良好な被覆性が得られ、凹部を確
実に埋め込むことができる。めっき法は、貴金属の成膜
法として量産性、再現性、生産コストの観点から優れて
いる。なお、めっき法には、電解めっき法および無電解
めっき法が含まれる。
よって形成する場合、良好な被覆性が得られ、凹部を確
実に埋め込むことができる。めっき法は、貴金属の成膜
法として量産性、再現性、生産コストの観点から優れて
いる。なお、めっき法には、電解めっき法および無電解
めっき法が含まれる。
【００１７】また、上記ノード電極とコンタクトプラグ
との間に、上記ノード電極とコンタクトプラグとの間の
密着性および導電性を増加させるための導電体層を形成
する場合、上記ノード電極とコンタクトプラグとの間の
密着性および導電性が増加する。したがって、作製され
る半導体装置の信頼性がさらに高まり、品質が向上す
る。
との間に、上記ノード電極とコンタクトプラグとの間の
密着性および導電性を増加させるための導電体層を形成
する場合、上記ノード電極とコンタクトプラグとの間の
密着性および導電性が増加する。したがって、作製され
る半導体装置の信頼性がさらに高まり、品質が向上す
る。
【００１８】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。
態により詳細に説明する。
【００１９】図１は一実施形態の半導体メモリを構成す
るスタック型メモリセルの断面構造を示している。この
スタック型メモリセルは、半導体基板１の表面に形成さ
れた電界効果トランジスタ（ＭＯＳＦＥＴ）Ｔと、この
トランジスタＴに接続されたキャパシタＣとを備えてい
る。トランジスタＴは、ソース領域１２ａと、ドレイン
領域１２ｂと、これらの領域１２ａ，１２ｂ間のチャネ
ル領域を覆うゲート電極１１とを有している。このトラ
ンジスタＴは素子分離領域１０によって基板１上の同じ
構成の他のトランジスタ（図示せず）から電気的に分離
されている。キャパシタＣは、ポリシリコンからなるコ
ンタクトプラグ４と、所定の高さを有する断面略矩形の
Ｐｔからなるノード電極９と、ＢＳＴ（Ｂａ（Ｓｒ，Ｔ
ｉ）Ｏ3）からなる誘電体層６と、Ｐｔからなる対向電
極７とからなっている。コンタクトプラグ４は、基板１
上に積層された層間絶縁層としての第１層間絶縁膜２お
よび窒化シリコン膜３を基板面に対して垂直な方向に貫
通して、トランジスタＴのドレイン領域１２ｂに接続さ
れている。ノード電極９は窒化シリコン膜３の表面上に
コンタクトプラグ４の上部に接するように設けられてい
る。誘電体層６は均一な厚さでノード電極９の側面９ｓ
に沿って形成され、また、対向電極７は均一な厚さで誘
電体層６を介してノード電極９の側面９ｓに対向して形
成されている。なお、ノード電極９の上面９ｔ上には誘
電体層６および対向電極７用の材料が存在しない。
るスタック型メモリセルの断面構造を示している。この
スタック型メモリセルは、半導体基板１の表面に形成さ
れた電界効果トランジスタ（ＭＯＳＦＥＴ）Ｔと、この
トランジスタＴに接続されたキャパシタＣとを備えてい
る。トランジスタＴは、ソース領域１２ａと、ドレイン
領域１２ｂと、これらの領域１２ａ，１２ｂ間のチャネ
ル領域を覆うゲート電極１１とを有している。このトラ
ンジスタＴは素子分離領域１０によって基板１上の同じ
構成の他のトランジスタ（図示せず）から電気的に分離
されている。キャパシタＣは、ポリシリコンからなるコ
ンタクトプラグ４と、所定の高さを有する断面略矩形の
Ｐｔからなるノード電極９と、ＢＳＴ（Ｂａ（Ｓｒ，Ｔ
ｉ）Ｏ3）からなる誘電体層６と、Ｐｔからなる対向電
極７とからなっている。コンタクトプラグ４は、基板１
上に積層された層間絶縁層としての第１層間絶縁膜２お
よび窒化シリコン膜３を基板面に対して垂直な方向に貫
通して、トランジスタＴのドレイン領域１２ｂに接続さ
れている。ノード電極９は窒化シリコン膜３の表面上に
コンタクトプラグ４の上部に接するように設けられてい
る。誘電体層６は均一な厚さでノード電極９の側面９ｓ
に沿って形成され、また、対向電極７は均一な厚さで誘
電体層６を介してノード電極９の側面９ｓに対向して形
成されている。なお、ノード電極９の上面９ｔ上には誘
電体層６および対向電極７用の材料が存在しない。
【００２０】このメモリセルでは、誘電体層６と対向電
極７とが所定の厚さで、所定の高さを有するノード電極
９の側面９ｓに沿って、つまり基板面に対して実質的に
垂直に延びている。したがって、基板面に対して平行な
方向の単位面積当たりの蓄積容量を確保しながら、高集
積化を容易に推進できる。
極７とが所定の厚さで、所定の高さを有するノード電極
９の側面９ｓに沿って、つまり基板面に対して実質的に
垂直に延びている。したがって、基板面に対して平行な
方向の単位面積当たりの蓄積容量を確保しながら、高集
積化を容易に推進できる。
【００２１】このスタック型メモリセルのキャパシタ
は、図２乃至図４に示すような製造プロセスによって作
製される。なお、図２乃至図４では、共通する要素には
同一符号を付すとともに、簡単のため、半導体基板１の
表面に形成された電解効果トランジスタＴを省略してい
る。
は、図２乃至図４に示すような製造プロセスによって作
製される。なお、図２乃至図４では、共通する要素には
同一符号を付すとともに、簡単のため、半導体基板１の
表面に形成された電解効果トランジスタＴを省略してい
る。
【００２２】まず図２（ａ）に示すように、既に電解効
果トランジスタＴ（図示せず）が形成された半導体基板
１上に第１層間絶縁膜２を形成し、この第１層間絶縁膜
２の表面側をＣＭＰ（ケミカル・メカニカル・ポリッシ
ング）法によって平坦化させる。次いで、第１層間絶縁
膜２上に窒化シリコン膜３を形成する。この窒化シリコ
ン膜３は、後工程で誘電体層６をエッチングする際のエ
ッチングストッパとして働く。
果トランジスタＴ（図示せず）が形成された半導体基板
１上に第１層間絶縁膜２を形成し、この第１層間絶縁膜
２の表面側をＣＭＰ（ケミカル・メカニカル・ポリッシ
ング）法によって平坦化させる。次いで、第１層間絶縁
膜２上に窒化シリコン膜３を形成する。この窒化シリコ
ン膜３は、後工程で誘電体層６をエッチングする際のエ
ッチングストッパとして働く。
【００２３】次に、フォトリソグラフィおよび異方性ド
ライエッチングを行って、第１層間絶縁膜２および窒化
シリコン膜３を表面側から基板面に対して垂直な方向に
貫通して半導体基板１まで達するコンタクトホール３０
を形成する。
ライエッチングを行って、第１層間絶縁膜２および窒化
シリコン膜３を表面側から基板面に対して垂直な方向に
貫通して半導体基板１まで達するコンタクトホール３０
を形成する。
【００２４】次に、基板１上の全面にコンタクトプラグ
用材料としてのポリシリコンを堆積してコンタクトホー
ル３０内を埋め込む。そして、ＣＭＰ法によって、コン
タクトホール３０以外の窒化シリコン膜３上の平坦領域
に存するポリシリコンを除去する。これにより、コンタ
クトホール３０内にのみポリシリコンを残してコンタク
トプラグ４を形成する。なお、コンタクトプラグ４の材
料としては、ポリシリコン以外の導電性材料も選択可能
であるが、耐熱性、耐酸化性、コンタクトホールへの埋
め込み性の観点からポリシリコンを採用した。
用材料としてのポリシリコンを堆積してコンタクトホー
ル３０内を埋め込む。そして、ＣＭＰ法によって、コン
タクトホール３０以外の窒化シリコン膜３上の平坦領域
に存するポリシリコンを除去する。これにより、コンタ
クトホール３０内にのみポリシリコンを残してコンタク
トプラグ４を形成する。なお、コンタクトプラグ４の材
料としては、ポリシリコン以外の導電性材料も選択可能
であるが、耐熱性、耐酸化性、コンタクトホールへの埋
め込み性の観点からポリシリコンを採用した。
【００２５】次に、基板１上の全面にＣＶＤ法により酸
化シリコン膜を堆積し、フォトリソグラフィおよびドラ
イエッチングを行う。これにより、図２（ｂ）に示すよ
うに、窒化シリコン膜３の表面上に、酸化シリコン膜か
らなり所定の高さを有する断面略矩形状の犠牲物５をコ
ンタクトプラグ４の上部に接するように形成する。この
犠牲物５は、後工程で形成されるノード電極９のための
領域を確保する。
化シリコン膜を堆積し、フォトリソグラフィおよびドラ
イエッチングを行う。これにより、図２（ｂ）に示すよ
うに、窒化シリコン膜３の表面上に、酸化シリコン膜か
らなり所定の高さを有する断面略矩形状の犠牲物５をコ
ンタクトプラグ４の上部に接するように形成する。この
犠牲物５は、後工程で形成されるノード電極９のための
領域を確保する。
【００２６】次に図２（ｃ）に示すように、基板１上の
全面、つまり犠牲物５の上面５ｔおよび側面５ｓ並びに
その両側の窒化シリコン膜３上に、ＢＳＴ（Ｂａ（Ｓ
ｒ，Ｔｉ）Ｏ3）からなる誘電体層６と、Ｐｔからなる
対向電極用材料７とを順次堆積する。このとき、誘電体
層６と対向電極用材料７の厚さは、犠牲物５の高さを表
面側に反映するように、犠牲物５の高さよりも十分に薄
く、かつ均一に設定する。ここで、誘電体層６はＣＶＤ
法により堆積させる。対向電極用材料７は、ＤＣマグネ
トロンスパッタ法により、ＤＣパワー２．０〜５．０ｋ
Ｗ、Ａｒ圧力１．５〜５．０ｍＴｏｒｒの条件で成長核
としてのＰｔ膜（図示せず）を形成した後、無電解めっ
き法により、［Ｐｔ（ＮＯ2）2（ＮＨ3）2］、ＮＨ4Ｏ
Ｈ、ヒドラジンに添加剤を加えためっき液を使用して堆
積させる。なお、めっき液として、これ以外の組成のも
のを用いても良い。また、Ｐｔからなる対向電極用材料
７を、この他に電解めっき法、ＣＶＤ法によって堆積さ
せても良い。
全面、つまり犠牲物５の上面５ｔおよび側面５ｓ並びに
その両側の窒化シリコン膜３上に、ＢＳＴ（Ｂａ（Ｓ
ｒ，Ｔｉ）Ｏ3）からなる誘電体層６と、Ｐｔからなる
対向電極用材料７とを順次堆積する。このとき、誘電体
層６と対向電極用材料７の厚さは、犠牲物５の高さを表
面側に反映するように、犠牲物５の高さよりも十分に薄
く、かつ均一に設定する。ここで、誘電体層６はＣＶＤ
法により堆積させる。対向電極用材料７は、ＤＣマグネ
トロンスパッタ法により、ＤＣパワー２．０〜５．０ｋ
Ｗ、Ａｒ圧力１．５〜５．０ｍＴｏｒｒの条件で成長核
としてのＰｔ膜（図示せず）を形成した後、無電解めっ
き法により、［Ｐｔ（ＮＯ2）2（ＮＨ3）2］、ＮＨ4Ｏ
Ｈ、ヒドラジンに添加剤を加えためっき液を使用して堆
積させる。なお、めっき液として、これ以外の組成のも
のを用いても良い。また、Ｐｔからなる対向電極用材料
７を、この他に電解めっき法、ＣＶＤ法によって堆積さ
せても良い。
【００２７】次に図３（ｄ）に示すように、フォトリソ
グラフィおよびドライエッチングを行って、対向電極用
材料７と誘電体層６とを所望のパターン形状に加工す
る。既述のように、このとき窒化シリコン膜３がエッチ
ングストッパとして働く。なお誘電体層６の材料を第１
層間絶縁膜２の材料に対して選択的にエッチングできれ
ば、窒化シリコン膜３の形成を省略しても良い。
グラフィおよびドライエッチングを行って、対向電極用
材料７と誘電体層６とを所望のパターン形状に加工す
る。既述のように、このとき窒化シリコン膜３がエッチ
ングストッパとして働く。なお誘電体層６の材料を第１
層間絶縁膜２の材料に対して選択的にエッチングできれ
ば、窒化シリコン膜３の形成を省略しても良い。
【００２８】次に図３（ｅ）に示すように、基板１上の
全面に、ＣＶＤ法により第２層間絶縁層としての第２層
間絶縁膜８を形成する。このとき、第２層間絶縁膜８の
厚さは、犠牲物５の高さを超えるように設定する。続い
て図３（ｆ）に示すように、ＣＭＰ法による平坦化を行
って、犠牲物５上の第２層間絶縁層８、誘電体層６およ
び対向電極用材料７を除去して犠牲物５の上部５ｔを露
出させるとともに犠牲物５の側面５ｓに誘電体層６およ
び対向電極７（簡単のため、その材料と同一符号を用い
て表す。）を残す。上記誘電体膜６、対向電極用材料７
および第２層間絶縁膜の不要部分を除去する。犠牲物５
の上部５ｔを露出させる方法としては、フォトレジスト
を塗布した後、全面ドライエッチングするといった方法
もあるが、均一性、再現性の観点から、ＣＭＰ法が適当
と考えられる。
全面に、ＣＶＤ法により第２層間絶縁層としての第２層
間絶縁膜８を形成する。このとき、第２層間絶縁膜８の
厚さは、犠牲物５の高さを超えるように設定する。続い
て図３（ｆ）に示すように、ＣＭＰ法による平坦化を行
って、犠牲物５上の第２層間絶縁層８、誘電体層６およ
び対向電極用材料７を除去して犠牲物５の上部５ｔを露
出させるとともに犠牲物５の側面５ｓに誘電体層６およ
び対向電極７（簡単のため、その材料と同一符号を用い
て表す。）を残す。上記誘電体膜６、対向電極用材料７
および第２層間絶縁膜の不要部分を除去する。犠牲物５
の上部５ｔを露出させる方法としては、フォトレジスト
を塗布した後、全面ドライエッチングするといった方法
もあるが、均一性、再現性の観点から、ＣＭＰ法が適当
と考えられる。
【００２９】次に図４（ｇ）に示すように、酸化シリコ
ンからなる犠牲物５のみを基板１上の他の材料に対して
選択的に除去する。具体的には、基板１上の全面にフォ
トレジスト（図示せず）を塗布した後、そのフォトレジ
ストのうち犠牲物５上に相当する領域内に、アライメン
ト精度を考慮して、犠牲物５のパターンよりも小さいパ
ターンの開口を形成する。そして、フッ酸をベースにし
たエッチング液を用いて、犠牲物５のみを基板１上の他
の材料に対して選択的に除去する。この後、Ｏ 2プラズ
マによって、上記フォトレジストを除去する。犠牲物５
を除去した跡には凹部３１が残る。
ンからなる犠牲物５のみを基板１上の他の材料に対して
選択的に除去する。具体的には、基板１上の全面にフォ
トレジスト（図示せず）を塗布した後、そのフォトレジ
ストのうち犠牲物５上に相当する領域内に、アライメン
ト精度を考慮して、犠牲物５のパターンよりも小さいパ
ターンの開口を形成する。そして、フッ酸をベースにし
たエッチング液を用いて、犠牲物５のみを基板１上の他
の材料に対して選択的に除去する。この後、Ｏ 2プラズ
マによって、上記フォトレジストを除去する。犠牲物５
を除去した跡には凹部３１が残る。
【００３０】次に図４（ｈ）に示すように、基板１上の
全面に、ノード電極用材料９を堆積して、犠牲物５を除
去した跡の凹部３１を埋め込む。このノード電極用材料
９は、ＤＣマグネトロンスパッタ法により、ＤＣパワー
２．０〜５．０ｋＷ、Ａｒ圧力１．５〜５．０ｍＴｏｒ
ｒの条件で成長核としてのＰｔ膜（図示せず）を形成し
た後、無電解めっき法により、［Ｐｔ（ＮＯ2）2（ＮＨ
3）2］、ＮＨ4ＯＨ、ヒドラジンに添加剤を加えためっ
き液を使用して堆積させる。なお、めっき液として、こ
れ以外の組成のものを用いても良い。また、Ｐｔからな
るノード電極用材料９を、この他に電解めっき法、ＣＶ
Ｄ法によって堆積させても良い。めっき法によってノー
ド電極用材料９を形成する場合、良好な被覆性が得ら
れ、凹部３１を確実に埋め込むことができる。めっき法
は、貴金属の成膜法として量産性、再現性、生産コスト
の観点から優れている。
全面に、ノード電極用材料９を堆積して、犠牲物５を除
去した跡の凹部３１を埋め込む。このノード電極用材料
９は、ＤＣマグネトロンスパッタ法により、ＤＣパワー
２．０〜５．０ｋＷ、Ａｒ圧力１．５〜５．０ｍＴｏｒ
ｒの条件で成長核としてのＰｔ膜（図示せず）を形成し
た後、無電解めっき法により、［Ｐｔ（ＮＯ2）2（ＮＨ
3）2］、ＮＨ4ＯＨ、ヒドラジンに添加剤を加えためっ
き液を使用して堆積させる。なお、めっき液として、こ
れ以外の組成のものを用いても良い。また、Ｐｔからな
るノード電極用材料９を、この他に電解めっき法、ＣＶ
Ｄ法によって堆積させても良い。めっき法によってノー
ド電極用材料９を形成する場合、良好な被覆性が得ら
れ、凹部３１を確実に埋め込むことができる。めっき法
は、貴金属の成膜法として量産性、再現性、生産コスト
の観点から優れている。
【００３１】続いて図４（ｉ）に示すように、ＣＭＰ法
による平坦化を行って、凹部３１以外の領域に存するノ
ード電極用材料９を除去して凹部３１内にノード電極９
（簡単のため、その材料と同一符号を用いて表す。）を
残す。このようにしてノード電極９を形成した場合、ノ
ード電極９をマスクなしに形成でき、製造プロセスを簡
素化できる。
による平坦化を行って、凹部３１以外の領域に存するノ
ード電極用材料９を除去して凹部３１内にノード電極９
（簡単のため、その材料と同一符号を用いて表す。）を
残す。このようにしてノード電極９を形成した場合、ノ
ード電極９をマスクなしに形成でき、製造プロセスを簡
素化できる。
【００３２】このように、図１に示したメモリセルのキ
ャパシタＣは、半導体基板１上に層間絶縁層２を貫通す
るコンタクトプラグ４を形成し、層間絶縁層２の表面上
に所定の高さを持つ犠牲物５をコンタクトプラグ４の上
部に接するように形成し、その犠牲物５の側面５ｓに誘
電体層６と対向電極７とを順に形成した後、犠牲物５を
除去し、その犠牲物５を除去した跡の凹部３１にノード
電極９を埋め込んで形成することによって作製される。
つまり、誘電体層６の形成（結晶化を含む）後にノード
電極９が形成される。したがって、ノード電極９とコン
タクトプラグ４との間の電気的接続は、誘電体層６の形
成条件、特に結晶化工程における高温条件によって影響
を受けない。したがって、ノード電極９とコンタクトプ
ラグ４との間の電気的接続を良好に確保でき、信頼性を
高めることができる。また、既述のように、作製された
キャパシタＣは、誘電体層６と対向電極７とが所定の厚
さで、所定の高さを有するノード電極９の側面９ｓに沿
って、つまり基板面に対して実質的に垂直に延びた状態
となる。したがって、基板面に対して平行な方向の単位
面積当たりの蓄積容量を確保しながら、高集積化を容易
に推進できる。
ャパシタＣは、半導体基板１上に層間絶縁層２を貫通す
るコンタクトプラグ４を形成し、層間絶縁層２の表面上
に所定の高さを持つ犠牲物５をコンタクトプラグ４の上
部に接するように形成し、その犠牲物５の側面５ｓに誘
電体層６と対向電極７とを順に形成した後、犠牲物５を
除去し、その犠牲物５を除去した跡の凹部３１にノード
電極９を埋め込んで形成することによって作製される。
つまり、誘電体層６の形成（結晶化を含む）後にノード
電極９が形成される。したがって、ノード電極９とコン
タクトプラグ４との間の電気的接続は、誘電体層６の形
成条件、特に結晶化工程における高温条件によって影響
を受けない。したがって、ノード電極９とコンタクトプ
ラグ４との間の電気的接続を良好に確保でき、信頼性を
高めることができる。また、既述のように、作製された
キャパシタＣは、誘電体層６と対向電極７とが所定の厚
さで、所定の高さを有するノード電極９の側面９ｓに沿
って、つまり基板面に対して実質的に垂直に延びた状態
となる。したがって、基板面に対して平行な方向の単位
面積当たりの蓄積容量を確保しながら、高集積化を容易
に推進できる。
【００３３】なお、ノード電極９とコンタクトプラグ４
との間に、ノード電極９とコンタクトプラグ４との間の
密着性および導電性を増加させるための導電体層を形成
しても良い。このようにした場合、ノード電極９とコン
タクトプラグ４との間の密着性および導電性が増加する
ので、作製される半導体メモリの信頼性がさらに高ま
り、品質が向上する。
との間に、ノード電極９とコンタクトプラグ４との間の
密着性および導電性を増加させるための導電体層を形成
しても良い。このようにした場合、ノード電極９とコン
タクトプラグ４との間の密着性および導電性が増加する
ので、作製される半導体メモリの信頼性がさらに高ま
り、品質が向上する。
【００３４】この実施形態では、キャパシタＣを構成す
る誘電体層６の材料としてＢＳＴ（Ｂａ（Ｓｒ，Ｔｉ）
Ｏ3）を採用したが、当然ながらこれに限られるもので
はない。上述のメモリセルによってＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）を構成する場合、
キャパシタＣを構成する誘電体層６の材料としてＢＳＴ
だけでなく５０以上の高い誘電率を持つ様々な誘電物質
を採用できる。また、上述のメモリセルによって不揮発
性を示す強誘電体記憶素子（フェロエレクトリックＲＡ
Ｍ）を構成する場合、キャパシタＣを構成する誘電体層
６の材料としてＰｂ（Ｚｒ，Ｔｉ）Ｏ３を含むペロブス
カイト構造を持つ強誘電体材料、及び、ＳｒＢｉ2Ｔａ2
Ｏ9、ＢａＢｉ2Ｎｂ2Ｏ2、ＰｂＢｉ2Ｔａ2Ｏ9、ＢａＢ
ｉ2Ｔａ2Ｏ9、ＳｒＢｉ2ＴａＮｂＯ9、ＳｒＢｉ2Ｎｂ2
Ｏ9、ＳｒＢｉ2Ｔｉ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9またはこ
れらの２つ以上の固溶体を採用できる。
る誘電体層６の材料としてＢＳＴ（Ｂａ（Ｓｒ，Ｔｉ）
Ｏ3）を採用したが、当然ながらこれに限られるもので
はない。上述のメモリセルによってＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）を構成する場合、
キャパシタＣを構成する誘電体層６の材料としてＢＳＴ
だけでなく５０以上の高い誘電率を持つ様々な誘電物質
を採用できる。また、上述のメモリセルによって不揮発
性を示す強誘電体記憶素子（フェロエレクトリックＲＡ
Ｍ）を構成する場合、キャパシタＣを構成する誘電体層
６の材料としてＰｂ（Ｚｒ，Ｔｉ）Ｏ３を含むペロブス
カイト構造を持つ強誘電体材料、及び、ＳｒＢｉ2Ｔａ2
Ｏ9、ＢａＢｉ2Ｎｂ2Ｏ2、ＰｂＢｉ2Ｔａ2Ｏ9、ＢａＢ
ｉ2Ｔａ2Ｏ9、ＳｒＢｉ2ＴａＮｂＯ9、ＳｒＢｉ2Ｎｂ2
Ｏ9、ＳｒＢｉ2Ｔｉ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9またはこ
れらの２つ以上の固溶体を採用できる。
【００３５】また、この発明は、データ保持用のキャパ
シタに限らず、例えば信号遅延用やチャージポンピング
用などの他の用途のキャパシタにも適用することができ
る。
シタに限らず、例えば信号遅延用やチャージポンピング
用などの他の用途のキャパシタにも適用することができ
る。
【００３６】
【発明の効果】以上より明らかなように、請求項１乃至
４の半導体装置によれば、キャパシタの電極とコンタク
トプラグとの間の電気的接続を確保でき、しかも高集積
化を容易に推進できる。
４の半導体装置によれば、キャパシタの電極とコンタク
トプラグとの間の電気的接続を確保でき、しかも高集積
化を容易に推進できる。
【００３７】また、請求項５乃至９の半導体装置の製造
方法によれば、キャパシタの電極とコンタクトプラグと
の間の電気的接続を確保でき、しかも高集積化を容易に
推進できる。
方法によれば、キャパシタの電極とコンタクトプラグと
の間の電気的接続を確保でき、しかも高集積化を容易に
推進できる。
【図１】 この発明の一実施形態の半導体メモリを構成
するメモリセルの断面構造を示す図である。
するメモリセルの断面構造を示す図である。
【図２】 上記メモリセルのキャパシタの製造工程を示
す工程断面図である。
す工程断面図である。
【図３】 上記メモリセルのキャパシタの製造工程を示
す工程断面図である。
す工程断面図である。
【図４】 上記メモリセルのキャパシタの製造工程を示
す工程断面図である。
す工程断面図である。
【図５】 従来の一般的なスタック型メモリセルの断面
構造を示す図である。
構造を示す図である。
【図６】 従来の耐熱性スタック型メモリセルの断面構
造を示す図である。
造を示す図である。
【図７】 上記耐熱性スタック型メモリセルのキャパシ
タの製造工程を示す工程断面図である。
タの製造工程を示す工程断面図である。
Ｃ キャパシタ Ｔ 電解効果トランジスタ １ 半導体基板 ２ 第１層間絶縁膜 ３ 窒化シリコン膜 ４ ポリシリコンからなるコンタクトプラグ ５ 酸化シリコン ６ 誘電体層 ７ Ｐｔからなる対向電極 ８ 第２層間絶縁膜 ９ Ｐｔからなるノード電極
Claims (9)
- 【請求項１】 半導体基板上の層間絶縁層上にキャパシ
タを有する半導体装置であって、 上記キャパシタは、 上記層間絶縁層を貫通する導電体からなるコンタクトプ
ラグと、 上記層間絶縁層の表面上に上記コンタクトプラグの上部
に接するように設けられた所定の高さを有するノード電
極と、 上記ノード電極の側面に沿って設けられた所定の厚さを
有する誘電体層と、 上記誘電体層を介して上記ノード電極の側面に対向して
設けられた所定の厚さを有する対向電極とを備えたこと
を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記誘電体層が強誘電体であることを特徴とする半導体
装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、 上記ノード電極とコンタクトプラグとの間に、上記ノー
ド電極とコンタクトプラグとの間の密着性および導電性
を増加させるための導電体層を備えたことを特徴とする
半導体装置。 - 【請求項４】 請求項１、２または３に記載の半導体装
置において、 上記半導体基板の表面に電界効果トランジスタが形成さ
れ、 上記コンタクトプラグの下部が上記電界効果トランジス
タに電気的に接続されていることを特徴とする半導体装
置。 - 【請求項５】 半導体基板上の層間絶縁層上に、ノード
電極、誘電体層および対向電極からなるキャパシタを形
成する半導体装置の製造方法であって、 半導体基板上に層間絶縁層を形成する工程と、 上記層間絶縁層を貫通する導電体からなるコンタクトプ
ラグを形成する工程と、 上記層間絶縁層の表面上に所定の高さを有する犠牲物を
上記コンタクトプラグの上部に接するように形成する工
程と、 上記基板上に誘電体層と対向電極用材料を形成する工程
と、 上記基板上に第２層間絶縁層を形成する工程と、 上記犠牲物上の第２層間絶縁層、誘電体層および対向電
極用材料を除去して上記犠牲物の上部を露出させるとと
もに上記犠牲物の側面に誘電体層および対向電極を残す
工程と、 上記犠牲物を上記半導体基板上の他の材料に対して選択
的に除去する工程と、 上記犠牲物を除去した跡の凹部内にノード電極を形成す
る工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 上記誘電体層は強誘電体であることを特徴とする半導体
装置の製造方法。 - 【請求項７】 請求項５または６に記載の半導体装置の
製造方法において、 上記凹部内にノード電極を形成する工程は、 上記基板上にノード電極用材料を形成して上記犠牲物を
除去した跡の凹部を埋め込む工程と、 上記凹部以外の領域に存する上記ノード電極用材料を除
去して上記凹部内にノード電極を残す工程とからなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項５、６または７に記載の半導体装
置の製造方法において、 上記ノード電極用材料をめっき法によって形成すること
を特徴とする半導体装置の製造方法。 - 【請求項９】 請求項５、６、７または８に記載の半導
体装置の製造方法において、 上記ノード電極とコンタクトプラグとの間に、上記ノー
ド電極とコンタクトプラグとの間の密着性および導電性
を増加させるための導電体層を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000315501A JP2002124645A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000315501A JP2002124645A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124645A true JP2002124645A (ja) | 2002-04-26 |
Family
ID=18794595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000315501A Pending JP2002124645A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172330A (ja) * | 2002-11-20 | 2004-06-17 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
| JP2005347682A (ja) * | 2004-06-07 | 2005-12-15 | Oki Electric Ind Co Ltd | 強誘電体膜キャパシタの製造方法 |
| JP2006108291A (ja) * | 2004-10-04 | 2006-04-20 | Seiko Epson Corp | 強誘電体キャパシタ及びその製造方法、並びに強誘電体メモリ装置 |
-
2000
- 2000-10-16 JP JP2000315501A patent/JP2002124645A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4641702B2 (ja) * | 2002-11-20 | 2011-03-02 | ソニー株式会社 | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
| JP2005347682A (ja) * | 2004-06-07 | 2005-12-15 | Oki Electric Ind Co Ltd | 強誘電体膜キャパシタの製造方法 |
| JP2006108291A (ja) * | 2004-10-04 | 2006-04-20 | Seiko Epson Corp | 強誘電体キャパシタ及びその製造方法、並びに強誘電体メモリ装置 |
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