JP2002124642A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002124642A JP2002124642A JP2000318801A JP2000318801A JP2002124642A JP 2002124642 A JP2002124642 A JP 2002124642A JP 2000318801 A JP2000318801 A JP 2000318801A JP 2000318801 A JP2000318801 A JP 2000318801A JP 2002124642 A JP2002124642 A JP 2002124642A
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Abstract
(57)【要約】
【目的】同一半導体基板に異なる膜厚のＳＯＩ基板を設
け、特性の異なる素子を形成すること 【構成】半導体基板１上に絶縁膜２を介して設けられた
厚いＳＯＩ基板3aの対向する２側面に一部を接してメタ
ルソースドレイン領域(9c、9d) を設け、このメタルソー
スドレイン領域の一部に接して厚いＳＯＩ基板に不純物
拡散層のソースドレイン領域(7、8) を設け、厚いＳＯＩ
基板の残りの２側面及び上面にゲート酸化膜10を介して
ゲート電極(11、12) が埋め込まれた構造を有する大電流
駆動のＭＩＳ電界効果トランジスタと、厚いＳＯＩ基板
3aの一部にＳＩＭＯＸ形成酸化膜５を介して設けられた
薄いＳＯＩ基板3bの対向する２側面に一部を接してメタ
ルソースドレイン領域(9a、9b) を設け、このメタルソー
スドレイン領域の一部に接して薄いＳＯＩ基板に不純物
拡散層のソースドレイン領域(7、8) を設け、薄いＳＯＩ
基板の上面にゲート酸化膜10を介してゲート電極(11、1
2) が埋め込まれた構造を有する高速のＭＩＳ電界効果
トランジスタとを共存形成させた半導体装置。
け、特性の異なる素子を形成すること 【構成】半導体基板１上に絶縁膜２を介して設けられた
厚いＳＯＩ基板3aの対向する２側面に一部を接してメタ
ルソースドレイン領域(9c、9d) を設け、このメタルソー
スドレイン領域の一部に接して厚いＳＯＩ基板に不純物
拡散層のソースドレイン領域(7、8) を設け、厚いＳＯＩ
基板の残りの２側面及び上面にゲート酸化膜10を介して
ゲート電極(11、12) が埋め込まれた構造を有する大電流
駆動のＭＩＳ電界効果トランジスタと、厚いＳＯＩ基板
3aの一部にＳＩＭＯＸ形成酸化膜５を介して設けられた
薄いＳＯＩ基板3bの対向する２側面に一部を接してメタ
ルソースドレイン領域(9a、9b) を設け、このメタルソー
スドレイン領域の一部に接して薄いＳＯＩ基板に不純物
拡散層のソースドレイン領域(7、8) を設け、薄いＳＯＩ
基板の上面にゲート酸化膜10を介してゲート電極(11、1
2) が埋め込まれた構造を有する高速のＭＩＳ電界効果
トランジスタとを共存形成させた半導体装置。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に
係り、特に高集積、高速及び高信頼な大規模システムＬ
ＳＩに適したＳＯＩ構造の半導体装置に関する。従来、
ＳＯＩ構造の半導体装置に関しては、貼り合わせＳＯＩ
ウエハーあるいはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇ−ｅｎ）形成酸化
膜によるＳＯＩウエハーを使用した完全空乏型のＳＯＩ
基板に接合容量、空乏層容量、閾値電圧等を低減したＭ
ＩＳ電界効果トランジスタを形成し、高速化及び低電力
化を計ったものに限定使用されてきたが、薄いＳＯＩ基
板の使用では、バイポーラトランジスタ等の縦方向動作
素子を形成できなかったこと、大きなチャネル幅が必要
なＭＩＳ電界効果トランジスタの微細化ができず、高集
積化が計れなかったこと、ＤＲＡＭ等のキャパシタを形
成する場合はスタック型キャパシタに限られ、ＳＯＩ構
造を使用するメリットに乏しかったこと、保護特性に優
れた保護回路の高集積な形成が難しかったこと等の欠点
があり、種々の機能を持たせた大規模な半導体集積回路
の形成には対応できなくなってきつつある。そこで、比
較的容易な製造プロセスにより、種々の半導体素子を高
集積なＳＯＩ構造に形成できる手段が要望されている。
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に
係り、特に高集積、高速及び高信頼な大規模システムＬ
ＳＩに適したＳＯＩ構造の半導体装置に関する。従来、
ＳＯＩ構造の半導体装置に関しては、貼り合わせＳＯＩ
ウエハーあるいはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇ−ｅｎ）形成酸化
膜によるＳＯＩウエハーを使用した完全空乏型のＳＯＩ
基板に接合容量、空乏層容量、閾値電圧等を低減したＭ
ＩＳ電界効果トランジスタを形成し、高速化及び低電力
化を計ったものに限定使用されてきたが、薄いＳＯＩ基
板の使用では、バイポーラトランジスタ等の縦方向動作
素子を形成できなかったこと、大きなチャネル幅が必要
なＭＩＳ電界効果トランジスタの微細化ができず、高集
積化が計れなかったこと、ＤＲＡＭ等のキャパシタを形
成する場合はスタック型キャパシタに限られ、ＳＯＩ構
造を使用するメリットに乏しかったこと、保護特性に優
れた保護回路の高集積な形成が難しかったこと等の欠点
があり、種々の機能を持たせた大規模な半導体集積回路
の形成には対応できなくなってきつつある。そこで、比
較的容易な製造プロセスにより、種々の半導体素子を高
集積なＳＯＩ構造に形成できる手段が要望されている。
【０００２】
【従来の技術】図14及び図15は従来の半導体装置で、図
14は模式平面図、図15は模式側断面図（チャネル長方
向）で、貼り合わせＳＯＩウエハーを使用して形成した
ＳＯＩ構造の高速のＮチャネルのＭＩＳ電界効果トラン
ジスタ及び大電流駆動のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はｐ型のシリコン(Si)基板、52は貼り合わせ形成酸化
膜、53はｐ型のＳＯＩ基板、54は素子分離領域形成用ト
レンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領
域、56はｎ+ 型ソースドレイン領域、57はゲート酸化膜
（SiO2）、58はゲート電極（polySi／ＷSi）、59は下地
酸化膜（SiO2）、60はサイドウオール（SiO2）、61は不
純物ブロック用酸化膜（SiO2）、62は燐珪酸ガラス（PS
G ）膜、63はバリアメタル（Ti／TiN ）、64はプラグ
（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配
線、67はバリアメタル（Ti／TiN ）を示している。図15
においては、底部をｐ型のシリコン基板51上に形成され
た貼り合わせ用酸化膜52により、側面部を素子分離領域
形成用トレンチ及び埋め込み酸化膜54により島状に絶縁
分離された薄膜のｐ型のＳＯＩ基板53が形成され、この
ｐ型のＳＯＩ基板53にはゲート電極58にセルフアライン
形成されたｎ型ソースドレイン領域55、サイドウオール
60にセルフアライン形成されたｎ+ 型ソースドレイン領
域56からなるＬＤＤ構造を有する２つの同一構造のＳＯ
Ｉ型のＮチャネルのＭＩＳ電界効果トランジスタが形成
されている。図14より明らかなように、同一構造ではあ
るが、左側は極めてコンパクトに形成された高速なＭＩ
Ｓ電界効果トランジスタを示し、右側は入力あるいは出
力部に形成される極めて大きな占有面積からなる大電流
駆動のＭＩＳ電界効果トランジスタを示している。した
がって、周囲を絶縁膜で囲まれたソースドレイン領域を
形成できることによる接合容量の低減、ＳＯＩ基板を完
全空乏化できることによる空乏層容量の低減及びサブス
レッショルド特性を改善できることによる閾値電圧の低
減等により通常のバルクウエハーに形成するＮチャネル
のＭＩＳ電界効果トランジスタからなる半導体集積回路
に比較し、高速化及び低電力化が可能である。しかし、
ランダムなロジック回路に使用される高速なＭＩＳ電界
効果トランジスタは占有面積が微細に形成されるが、入
力あるいは出力部に使用される大電流駆動のＭＩＳ電界
効果トランジスタはチャネル幅を広くとらなければなら
ないため、表面レイアウト上、極めて広い占有面積が必
要とされ、入力端子及び出力端子が多数必要とされるゲ
ートアレイ、マイクロプロセッサ及びシステムＬＳＩ等
の半導体集積回路においては集積度が向上できないた
め、大規模な半導体集積回路の形成が難しいという欠点
があった。
14は模式平面図、図15は模式側断面図（チャネル長方
向）で、貼り合わせＳＯＩウエハーを使用して形成した
ＳＯＩ構造の高速のＮチャネルのＭＩＳ電界効果トラン
ジスタ及び大電流駆動のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はｐ型のシリコン(Si)基板、52は貼り合わせ形成酸化
膜、53はｐ型のＳＯＩ基板、54は素子分離領域形成用ト
レンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領
域、56はｎ+ 型ソースドレイン領域、57はゲート酸化膜
（SiO2）、58はゲート電極（polySi／ＷSi）、59は下地
酸化膜（SiO2）、60はサイドウオール（SiO2）、61は不
純物ブロック用酸化膜（SiO2）、62は燐珪酸ガラス（PS
G ）膜、63はバリアメタル（Ti／TiN ）、64はプラグ
（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配
線、67はバリアメタル（Ti／TiN ）を示している。図15
においては、底部をｐ型のシリコン基板51上に形成され
た貼り合わせ用酸化膜52により、側面部を素子分離領域
形成用トレンチ及び埋め込み酸化膜54により島状に絶縁
分離された薄膜のｐ型のＳＯＩ基板53が形成され、この
ｐ型のＳＯＩ基板53にはゲート電極58にセルフアライン
形成されたｎ型ソースドレイン領域55、サイドウオール
60にセルフアライン形成されたｎ+ 型ソースドレイン領
域56からなるＬＤＤ構造を有する２つの同一構造のＳＯ
Ｉ型のＮチャネルのＭＩＳ電界効果トランジスタが形成
されている。図14より明らかなように、同一構造ではあ
るが、左側は極めてコンパクトに形成された高速なＭＩ
Ｓ電界効果トランジスタを示し、右側は入力あるいは出
力部に形成される極めて大きな占有面積からなる大電流
駆動のＭＩＳ電界効果トランジスタを示している。した
がって、周囲を絶縁膜で囲まれたソースドレイン領域を
形成できることによる接合容量の低減、ＳＯＩ基板を完
全空乏化できることによる空乏層容量の低減及びサブス
レッショルド特性を改善できることによる閾値電圧の低
減等により通常のバルクウエハーに形成するＮチャネル
のＭＩＳ電界効果トランジスタからなる半導体集積回路
に比較し、高速化及び低電力化が可能である。しかし、
ランダムなロジック回路に使用される高速なＭＩＳ電界
効果トランジスタは占有面積が微細に形成されるが、入
力あるいは出力部に使用される大電流駆動のＭＩＳ電界
効果トランジスタはチャネル幅を広くとらなければなら
ないため、表面レイアウト上、極めて広い占有面積が必
要とされ、入力端子及び出力端子が多数必要とされるゲ
ートアレイ、マイクロプロセッサ及びシステムＬＳＩ等
の半導体集積回路においては集積度が向上できないた
め、大規模な半導体集積回路の形成が難しいという欠点
があった。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、ＳＯＩ構造に形
成した高速なＭＩＳ電界効果トランジスタと、半導体集
積回路の形成においては必ず使用される、入力あるいは
出力用の大電流駆動のＭＩＳ電界効果トランジスタとの
共存形成は、大電流駆動のＭＩＳ電界効果トランジスタ
が大きな駆動電流を確保するため、チャネル幅を広くと
らなければならなかったので、表面レイアウト上極めて
広い占有面積が必要とされ、集積度があがらなかったの
で、特に入力端子及び出力端子が多数必要とされる大規
模な半導体集積回路の形成には歩留り等の制約から難が
あったこと、また高速のＭＩＳ電界効果トランジスタと
種々の半導体素子（特に縦方向動作素子）との高集積な
共存形成が難しかったこと等によりさまざまな機能を持
たせたゲートアレイ、マイクロプロセッサ及びシステム
ＬＳＩ等においては大規模な半導体集積回路の形成が難
しかったことである。
する課題は、従来例に示されるように、ＳＯＩ構造に形
成した高速なＭＩＳ電界効果トランジスタと、半導体集
積回路の形成においては必ず使用される、入力あるいは
出力用の大電流駆動のＭＩＳ電界効果トランジスタとの
共存形成は、大電流駆動のＭＩＳ電界効果トランジスタ
が大きな駆動電流を確保するため、チャネル幅を広くと
らなければならなかったので、表面レイアウト上極めて
広い占有面積が必要とされ、集積度があがらなかったの
で、特に入力端子及び出力端子が多数必要とされる大規
模な半導体集積回路の形成には歩留り等の制約から難が
あったこと、また高速のＭＩＳ電界効果トランジスタと
種々の半導体素子（特に縦方向動作素子）との高集積な
共存形成が難しかったこと等によりさまざまな機能を持
たせたゲートアレイ、マイクロプロセッサ及びシステム
ＬＳＩ等においては大規模な半導体集積回路の形成が難
しかったことである。
【０００４】
【課題を解決するための手段】上記課題は、半導体基板
上に絶縁膜を介し、且つ島状に絶縁分離された異なる膜
厚の半導体層（ＳＯＩ基板）を設け、前記ＳＯＩ基板に
特性の異なる半導体素子を設けた本発明のＳＯＩ構造の
半導体装置によって解決することができる。
上に絶縁膜を介し、且つ島状に絶縁分離された異なる膜
厚の半導体層（ＳＯＩ基板）を設け、前記ＳＯＩ基板に
特性の異なる半導体素子を設けた本発明のＳＯＩ構造の
半導体装置によって解決することができる。
【０００５】
【作 用】即ち、本発明の半導体装置においては、半
導体基板上に貼り合わせ酸化膜により形成された厚いＳ
ＯＩ基板の一部に酸素イオンの注入及び高温アニールに
より形成されたＳＩＭＯＸ酸化膜により薄いＳＯＩ基板
を形成すること、半導体基板の一部に深いトレンチを形
成し、全面にＳＩＭＯＸ酸化膜を形成し、薄いＳＯＩ基
板を形成後、深いトレンチ部にエピタキシャルシリコン
層を形成することにより厚いＳＯＩ基板を形成するこ
と、半導体基板に浅い一対のトレンチ及び深い一対のト
レンチを形成後、酸化マスク層を利用し、横方向の選択
酸化により、それぞれ微細なトレンチ間を連結する酸化
膜（以後ブリッジ酸化膜と称する）を形成することによ
り薄いＳＯＩ基板及び厚いＳＯＩ基板を形成すること等
の手段により、１つの半導体基板に膜厚が異なるＳＯＩ
基板を形成することができる。したがって、薄い完全空
乏型ＳＯＩ基板には、高速及び高集積な論理回路用のＭ
ＩＳ電界効果トランジスタを形成し、厚いＳＯＩ基板に
は、ＳＯＩ基板の側面にまでチャネル領域を設けること
により微細化を計った入力部及び出力部用の大電流駆動
のＭＩＳ電界効果トランジスタを形成することができ
る。また、薄い完全空乏型ＳＯＩ基板には、高速及び高
集積な論理回路用のＭＩＳ電界効果トランジスタを形成
し、厚いＳＯＩ基板には、トランスファーゲートのゲー
ト電極と電荷蓄積電極の不純物拡散領域を垂直方向に重
ね、微細且つ十分な容量を持つトレンチ型キャパシタを
有するＤＲＡＭのメモリーセル（縦方向に動作する１ト
ランジスタ、１キャパシタから構成される記憶装置）を
形成することもできる。また、薄い完全空乏型ＳＯＩ基
板には、高速及び高集積な論理回路用のＭＩＳ電界効果
トランジスタを形成し、厚いＳＯＩ基板には、エミッタ
領域とベース領域をＤＳＡ（Ｄｉｆｆｕｓｅｄ Ｓｅｌ
ｆ−Ａｌｉｇｎｍｅｎｔ）形成し、コレクタと半導体基
板間接合容量を低減させた高速なバイポーラートランジ
スタを形成したＭＯＳ・バイポーラ共存のＳＯＩ型半導
体集積回路を得ることもできる。また、薄い完全空乏型
ＳＯＩ基板には、高速及び高集積な論理回路用のＭＩＳ
電界効果トランジスタを形成し、厚いＳＯＩ基板には、
縦方向動作の双方向のＰＮダイオードからなる高集積且
つ保護特性に優れた保護回路を形成することもできる。
即ち、極めて高集積、高信頼且つ高速を併せ持つ種々の
大規模システムＬＳＩ用の半導体集積回路の形成を可能
とする複合型ＳＯＩ（Ｃｏｍｐｌｅｘ Ｓｉ−ｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ と命名し、以後ＣＳＯ
Ｉと略称する）構造の半導体装置を得ることができる。
導体基板上に貼り合わせ酸化膜により形成された厚いＳ
ＯＩ基板の一部に酸素イオンの注入及び高温アニールに
より形成されたＳＩＭＯＸ酸化膜により薄いＳＯＩ基板
を形成すること、半導体基板の一部に深いトレンチを形
成し、全面にＳＩＭＯＸ酸化膜を形成し、薄いＳＯＩ基
板を形成後、深いトレンチ部にエピタキシャルシリコン
層を形成することにより厚いＳＯＩ基板を形成するこ
と、半導体基板に浅い一対のトレンチ及び深い一対のト
レンチを形成後、酸化マスク層を利用し、横方向の選択
酸化により、それぞれ微細なトレンチ間を連結する酸化
膜（以後ブリッジ酸化膜と称する）を形成することによ
り薄いＳＯＩ基板及び厚いＳＯＩ基板を形成すること等
の手段により、１つの半導体基板に膜厚が異なるＳＯＩ
基板を形成することができる。したがって、薄い完全空
乏型ＳＯＩ基板には、高速及び高集積な論理回路用のＭ
ＩＳ電界効果トランジスタを形成し、厚いＳＯＩ基板に
は、ＳＯＩ基板の側面にまでチャネル領域を設けること
により微細化を計った入力部及び出力部用の大電流駆動
のＭＩＳ電界効果トランジスタを形成することができ
る。また、薄い完全空乏型ＳＯＩ基板には、高速及び高
集積な論理回路用のＭＩＳ電界効果トランジスタを形成
し、厚いＳＯＩ基板には、トランスファーゲートのゲー
ト電極と電荷蓄積電極の不純物拡散領域を垂直方向に重
ね、微細且つ十分な容量を持つトレンチ型キャパシタを
有するＤＲＡＭのメモリーセル（縦方向に動作する１ト
ランジスタ、１キャパシタから構成される記憶装置）を
形成することもできる。また、薄い完全空乏型ＳＯＩ基
板には、高速及び高集積な論理回路用のＭＩＳ電界効果
トランジスタを形成し、厚いＳＯＩ基板には、エミッタ
領域とベース領域をＤＳＡ（Ｄｉｆｆｕｓｅｄ Ｓｅｌ
ｆ−Ａｌｉｇｎｍｅｎｔ）形成し、コレクタと半導体基
板間接合容量を低減させた高速なバイポーラートランジ
スタを形成したＭＯＳ・バイポーラ共存のＳＯＩ型半導
体集積回路を得ることもできる。また、薄い完全空乏型
ＳＯＩ基板には、高速及び高集積な論理回路用のＭＩＳ
電界効果トランジスタを形成し、厚いＳＯＩ基板には、
縦方向動作の双方向のＰＮダイオードからなる高集積且
つ保護特性に優れた保護回路を形成することもできる。
即ち、極めて高集積、高信頼且つ高速を併せ持つ種々の
大規模システムＬＳＩ用の半導体集積回路の形成を可能
とする複合型ＳＯＩ（Ｃｏｍｐｌｅｘ Ｓｉ−ｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ と命名し、以後ＣＳＯ
Ｉと略称する）構造の半導体装置を得ることができる。
【０００６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明の半導体装置における第１の実施
例の模式平面図、図２は本発明の半導体装置における第
１の実施例の模式側断面図（図１のｐ−ｐ矢視断面
図）、図３は本発明の半導体装置における第１の実施例
の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本
発明の半導体装置における第２の実施例の模式側断面
図、図５は本発明の半導体装置における第３の実施例の
模式側断面図、図６は本発明の半導体装置における第４
の実施例の模式側断面図、図７は本発明の半導体装置に
おける第５の実施例の模式側断面図、図８〜図１３は本
発明の半導体装置における製造方法の一実施例の工程断
面図である。全図を通じ同一対象物は同一符号で示す。
ただし、主要な絶縁膜にのみ斜線を記載する。図１〜図
３は本発明の半導体装置における第１の実施例で、図１
は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視
断面図、チャネル長方向）、図３は模式側断面図（図１
のｑ−ｑ矢視断面図、チャネル幅方向）で、貼り合わせ
ＳＯＩウエハーを使用し、且つＳＩＭＯＸ法によって形
成された酸化膜を利用したＳＯＩ構造の高速のＮチャネ
ルのＭＩＳ電界効果トランジスタ及び大電流駆動のＮチ
ャネルのＭＩＳ電界効果トランジスタを含む半導体集積
回路の一部を示しており、１は1015cm-3程度のｐ型のシ
リコン基板、２は0.5μm 程度の貼り合わせ用酸化膜（S
iO2）、3aは厚さ５μm程度のｐ型のＳＯＩ基板、3bは厚
さ0.1μm 程度のｐ型のＳＯＩ基板、４は素子分離領域
形成用トレンチ及び埋め込み酸化膜（SiO2）、５は0.1
μm 程度のＳＩＭＯＸ形成酸化膜（SiO2）、６はｐ型半
導体層（バックチャネルゲート電極）、７は1017cm-3程
度のｎ型ソースドレイン領域、８は1020cm-3程度のｎ+
型ソースドレイン領域、9aは高速のＮチャネルＭＩＳ電
界効果トランジスタのメタルソース領域（Ｗ）、9bは高
速のＮチャネルＭＩＳ電界効果トランジスタのメタルド
レイン領域（Ｗ）、9cは大電流駆動のＮチャネルＭＩＳ
電界効果トランジスタのメタルソース領域（Ｗ）、9dは
大電流駆動のＮチャネルＭＩＳ電界効果トランジスタの
メタルドレイン領域（Ｗ）、10は15nm程度のゲート酸化
膜（SiO2／Ta2O5 ）、11は20nm程度のバリアメタル（Ti
N ）、12はゲート長0.2 μm程度のゲート電極（Al）、1
3は0.8μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程
度のバリアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16
は50nm程度のバリアメタル（Ti／TiN ）、17は0.8 μm
程度のAlCu配線、18は50nm程度のバリアメタル（Ti／Ti
N ）を示している。図１の模式平面図においては、左側
の高速のＮチャネルのＭＩＳ電界効果トランジスタと右
側の大電流駆動のＮチャネルのＭＩＳ電界効果トランジ
スタとも表面レイアウト上は同一占有面積で微細に形成
されている。図２の模式側断面図（図１のｐ−ｐ矢視断
面図、チャネル長方向）においては、素子分離領域形成
用トレンチ及び埋め込み酸化膜４により絶縁分離された
左側半分には、ｐ型のシリコン基板１上に酸化膜２を介
して貼り合わせられた厚いｐ型のＳＯＩ基板3aの一部に
酸素イオンの注入により形成された酸化膜（ＳＩＭＯＸ
形成酸化膜）５上に、一対のメタルソースドレイン領域
（9a、9b）が設けられ、このメタルソースドレイン領域
（9a、9b）間にメタルソースドレイン領域（9a、9b）の
一部に接して薄いｐ型のＳＯＩ基板3bが設けられ、対向
するメタルソースドレイン領域（9a、9b）にそれぞれ接
して薄いｐ型のＳＯＩ基板3bにｎ+ 型ソースドレイン領
域８が設けられ、このｎ+ 型ソースドレイン領域８に接
してｎ型ソースドレイン領域７が設けられており、また
薄いｐ型のＳＯＩ基板3b上及び対向するメタルソースド
レイン領域（9a、9b）の側壁にはゲート酸化膜（SiO2／
Ta 2O5 ）10が設けられ、このゲート酸化膜（SiO2／Ta2O
5 ）10を介してバリアメタル（TiN ）11を有するゲート
電極（Al）12が平坦に埋め込まれており、且つＳＩＭＯ
Ｘ形成酸化膜５下のｐ型半導体層（バックチャネルゲー
ト電極）６にはバックチャネルの発生を防止するオフ電
圧が印加されている（図示せず）構造からなる高速のＮ
チャネルのＭＩＳ電界効果トランジスタが形成され、一
方、素子分離領域形成用トレンチ及び埋め込み酸化膜４
により絶縁分離された右側半分には、貼り合わせ酸化膜
２上に、一対のメタルソースドレイン領域（9c、9d）が
設けられ、このメタルソースドレイン領域（9c、9d）間
にメタルソースドレイン領域（9c、9d）の一部に接して
厚いｐ型のＳＯＩ基板3aが設けられ、対向するメタルソ
ースドレイン領域（9c、9d）にそれぞれ接して厚いｐ型
のＳＯＩ基板3aにｎ+ 型ソースドレイン領域８が設けら
れ、このｎ+ 型ソースドレイン領域８に接してｎ型ソー
スドレイン領域７が設けられており、また厚いｐ型のＳ
ＯＩ基板3a上及び対向するメタルソースドレイン領域
（9c、9d）の側壁にはゲート酸化膜（SiO2／Ta2O5 ）10
が設けられ、このゲート酸化膜（SiO2／Ta2O5 ）10を介
してバリアメタル（TiN ）11を有するゲート電極（Al）
12が平坦に埋め込まれている構造からなる大電流駆動の
ＮチャネルのＭＩＳ電界効果トランジスタが形成されて
いる。（貼り合わせ酸化膜２を厚くすれば、必ずしもバ
ックチャネルゲート電極は必要とされないが、ｐ型のシ
リコン基板１をバックチャネルゲート電極とし、オフ電
圧を印加してもよい。） 図３の模式側断面図（図１のｑ−ｑ矢視断面図、チャネ
ル幅方向）においては、大電流駆動のＮチャネルのＭＩ
Ｓ電界効果トランジスタのチャネル幅方向の側断面図を
示しており、厚いｐ型のＳＯＩ基板3aの上面及び側面に
ゲート酸化膜（SiO2／Ta2O5 ）10が設けられ、このゲー
ト酸化膜（SiO2／Ta2O5 ）10を介してバリアメタル（Ti
N ）11を有するゲート電極（Al）12が平坦に埋め込まれ
ており、上面ばかりではなく側面にもチャネルが形成さ
れる構造を有する大電流駆動のＮチャネルのＭＩＳ電界
効果トランジスタが形成されている。（高速のＮチャネ
ルのＭＩＳ電界効果トランジスタは上面にのみチャネル
が形成される。）ただし、厚いＳＯＩ基板を完全空乏化
するためには、両側面のゲート電極に印加される電圧に
よって両側から空乏層が広がることにより完全空乏化で
きる程度に上面のチャネル幅を狭く形成する必要があ
る。したがって、厚いＳＯＩ基板の側面までもチャネル
領域として、使用できるので、高速のＮチャネルのＭＩ
Ｓ電界効果トランジスタと同一の微細な表面占有面積に
より、入力及び出力部に使用される大電流駆動のＮチャ
ネルのＭＩＳ電界効果トランジスタを極めて高集積に形
成できる。また、薄いＳＩＭＯＸ形成酸化膜下に厚いＳ
ＯＩ基板の一部からなる半導体層を形成でき、この半導
体層をバックチャネルゲート電極として使用できるた
め、バックチャネルーリを抑制できるので、高信頼性が
可能となる。さらにＳＯＩ基板にはチャネル領域、低濃
度のソースドレイン領域及び極めて微小な高濃度のソー
スドレイン領域のみを形成し、大部分のソースドレイン
領域を不純物領域ではなく、低抵抗な導電膜（金属膜又
は合金膜）で形成できるため、接合容量の低減（ほとん
ど零）及びソースドレイン領域の抵抗の低減が可能であ
り、また不純物によるソースドレイン領域をゲート電極
の形成前に形成できるので、低融点金属（Al）からなる
低抵抗なゲート電極の形成も可能であり、そのうえ高誘
電率を有するTa2O5 をゲート酸化膜として使用できるた
め、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯ
Ｉ基板間の微小な電流リークの改善及びゲート容量の低
減も可能である。この結果、高集積、高信頼及び高速を
併せ持つＳＯＩ構造の半導体装置を得ることができる。
明する。図１は本発明の半導体装置における第１の実施
例の模式平面図、図２は本発明の半導体装置における第
１の実施例の模式側断面図（図１のｐ−ｐ矢視断面
図）、図３は本発明の半導体装置における第１の実施例
の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本
発明の半導体装置における第２の実施例の模式側断面
図、図５は本発明の半導体装置における第３の実施例の
模式側断面図、図６は本発明の半導体装置における第４
の実施例の模式側断面図、図７は本発明の半導体装置に
おける第５の実施例の模式側断面図、図８〜図１３は本
発明の半導体装置における製造方法の一実施例の工程断
面図である。全図を通じ同一対象物は同一符号で示す。
ただし、主要な絶縁膜にのみ斜線を記載する。図１〜図
３は本発明の半導体装置における第１の実施例で、図１
は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視
断面図、チャネル長方向）、図３は模式側断面図（図１
のｑ−ｑ矢視断面図、チャネル幅方向）で、貼り合わせ
ＳＯＩウエハーを使用し、且つＳＩＭＯＸ法によって形
成された酸化膜を利用したＳＯＩ構造の高速のＮチャネ
ルのＭＩＳ電界効果トランジスタ及び大電流駆動のＮチ
ャネルのＭＩＳ電界効果トランジスタを含む半導体集積
回路の一部を示しており、１は1015cm-3程度のｐ型のシ
リコン基板、２は0.5μm 程度の貼り合わせ用酸化膜（S
iO2）、3aは厚さ５μm程度のｐ型のＳＯＩ基板、3bは厚
さ0.1μm 程度のｐ型のＳＯＩ基板、４は素子分離領域
形成用トレンチ及び埋め込み酸化膜（SiO2）、５は0.1
μm 程度のＳＩＭＯＸ形成酸化膜（SiO2）、６はｐ型半
導体層（バックチャネルゲート電極）、７は1017cm-3程
度のｎ型ソースドレイン領域、８は1020cm-3程度のｎ+
型ソースドレイン領域、9aは高速のＮチャネルＭＩＳ電
界効果トランジスタのメタルソース領域（Ｗ）、9bは高
速のＮチャネルＭＩＳ電界効果トランジスタのメタルド
レイン領域（Ｗ）、9cは大電流駆動のＮチャネルＭＩＳ
電界効果トランジスタのメタルソース領域（Ｗ）、9dは
大電流駆動のＮチャネルＭＩＳ電界効果トランジスタの
メタルドレイン領域（Ｗ）、10は15nm程度のゲート酸化
膜（SiO2／Ta2O5 ）、11は20nm程度のバリアメタル（Ti
N ）、12はゲート長0.2 μm程度のゲート電極（Al）、1
3は0.8μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程
度のバリアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16
は50nm程度のバリアメタル（Ti／TiN ）、17は0.8 μm
程度のAlCu配線、18は50nm程度のバリアメタル（Ti／Ti
N ）を示している。図１の模式平面図においては、左側
の高速のＮチャネルのＭＩＳ電界効果トランジスタと右
側の大電流駆動のＮチャネルのＭＩＳ電界効果トランジ
スタとも表面レイアウト上は同一占有面積で微細に形成
されている。図２の模式側断面図（図１のｐ−ｐ矢視断
面図、チャネル長方向）においては、素子分離領域形成
用トレンチ及び埋め込み酸化膜４により絶縁分離された
左側半分には、ｐ型のシリコン基板１上に酸化膜２を介
して貼り合わせられた厚いｐ型のＳＯＩ基板3aの一部に
酸素イオンの注入により形成された酸化膜（ＳＩＭＯＸ
形成酸化膜）５上に、一対のメタルソースドレイン領域
（9a、9b）が設けられ、このメタルソースドレイン領域
（9a、9b）間にメタルソースドレイン領域（9a、9b）の
一部に接して薄いｐ型のＳＯＩ基板3bが設けられ、対向
するメタルソースドレイン領域（9a、9b）にそれぞれ接
して薄いｐ型のＳＯＩ基板3bにｎ+ 型ソースドレイン領
域８が設けられ、このｎ+ 型ソースドレイン領域８に接
してｎ型ソースドレイン領域７が設けられており、また
薄いｐ型のＳＯＩ基板3b上及び対向するメタルソースド
レイン領域（9a、9b）の側壁にはゲート酸化膜（SiO2／
Ta 2O5 ）10が設けられ、このゲート酸化膜（SiO2／Ta2O
5 ）10を介してバリアメタル（TiN ）11を有するゲート
電極（Al）12が平坦に埋め込まれており、且つＳＩＭＯ
Ｘ形成酸化膜５下のｐ型半導体層（バックチャネルゲー
ト電極）６にはバックチャネルの発生を防止するオフ電
圧が印加されている（図示せず）構造からなる高速のＮ
チャネルのＭＩＳ電界効果トランジスタが形成され、一
方、素子分離領域形成用トレンチ及び埋め込み酸化膜４
により絶縁分離された右側半分には、貼り合わせ酸化膜
２上に、一対のメタルソースドレイン領域（9c、9d）が
設けられ、このメタルソースドレイン領域（9c、9d）間
にメタルソースドレイン領域（9c、9d）の一部に接して
厚いｐ型のＳＯＩ基板3aが設けられ、対向するメタルソ
ースドレイン領域（9c、9d）にそれぞれ接して厚いｐ型
のＳＯＩ基板3aにｎ+ 型ソースドレイン領域８が設けら
れ、このｎ+ 型ソースドレイン領域８に接してｎ型ソー
スドレイン領域７が設けられており、また厚いｐ型のＳ
ＯＩ基板3a上及び対向するメタルソースドレイン領域
（9c、9d）の側壁にはゲート酸化膜（SiO2／Ta2O5 ）10
が設けられ、このゲート酸化膜（SiO2／Ta2O5 ）10を介
してバリアメタル（TiN ）11を有するゲート電極（Al）
12が平坦に埋め込まれている構造からなる大電流駆動の
ＮチャネルのＭＩＳ電界効果トランジスタが形成されて
いる。（貼り合わせ酸化膜２を厚くすれば、必ずしもバ
ックチャネルゲート電極は必要とされないが、ｐ型のシ
リコン基板１をバックチャネルゲート電極とし、オフ電
圧を印加してもよい。） 図３の模式側断面図（図１のｑ−ｑ矢視断面図、チャネ
ル幅方向）においては、大電流駆動のＮチャネルのＭＩ
Ｓ電界効果トランジスタのチャネル幅方向の側断面図を
示しており、厚いｐ型のＳＯＩ基板3aの上面及び側面に
ゲート酸化膜（SiO2／Ta2O5 ）10が設けられ、このゲー
ト酸化膜（SiO2／Ta2O5 ）10を介してバリアメタル（Ti
N ）11を有するゲート電極（Al）12が平坦に埋め込まれ
ており、上面ばかりではなく側面にもチャネルが形成さ
れる構造を有する大電流駆動のＮチャネルのＭＩＳ電界
効果トランジスタが形成されている。（高速のＮチャネ
ルのＭＩＳ電界効果トランジスタは上面にのみチャネル
が形成される。）ただし、厚いＳＯＩ基板を完全空乏化
するためには、両側面のゲート電極に印加される電圧に
よって両側から空乏層が広がることにより完全空乏化で
きる程度に上面のチャネル幅を狭く形成する必要があ
る。したがって、厚いＳＯＩ基板の側面までもチャネル
領域として、使用できるので、高速のＮチャネルのＭＩ
Ｓ電界効果トランジスタと同一の微細な表面占有面積に
より、入力及び出力部に使用される大電流駆動のＮチャ
ネルのＭＩＳ電界効果トランジスタを極めて高集積に形
成できる。また、薄いＳＩＭＯＸ形成酸化膜下に厚いＳ
ＯＩ基板の一部からなる半導体層を形成でき、この半導
体層をバックチャネルゲート電極として使用できるた
め、バックチャネルーリを抑制できるので、高信頼性が
可能となる。さらにＳＯＩ基板にはチャネル領域、低濃
度のソースドレイン領域及び極めて微小な高濃度のソー
スドレイン領域のみを形成し、大部分のソースドレイン
領域を不純物領域ではなく、低抵抗な導電膜（金属膜又
は合金膜）で形成できるため、接合容量の低減（ほとん
ど零）及びソースドレイン領域の抵抗の低減が可能であ
り、また不純物によるソースドレイン領域をゲート電極
の形成前に形成できるので、低融点金属（Al）からなる
低抵抗なゲート電極の形成も可能であり、そのうえ高誘
電率を有するTa2O5 をゲート酸化膜として使用できるた
め、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯ
Ｉ基板間の微小な電流リークの改善及びゲート容量の低
減も可能である。この結果、高集積、高信頼及び高速を
併せ持つＳＯＩ構造の半導体装置を得ることができる。
【０００７】図４は本発明の半導体装置における第２の
実施例で、図１〜図３同様貼り合わせＳＯＩウエハーを
使用し、且つＳＩＭＯＸ形成酸化膜を利用したＳＯＩ構
造の高速のＮチャネルのＭＩＳ電界効果トランジスタ及
びＤＲＡＭのメモリーセルを含む半導体集積回路の一部
を示しており、１〜８、9a、9b、10〜18は図１と同じ物
を、8aはソースドレイン領域兼電荷蓄積電極、19はゲー
ト酸化膜（SiO2）、20はゲート電極（ワード線、polySi
／ＷSi）、21はキャパシタ絶縁膜（SiON）、22はセルプ
レート電極（polySi） 23は不純物ブロック用酸化膜を
示している。同図においては、厚いＳＯＩ基板に大電流
のＮチャネルＭＩＳ電界効果トランジスタを設ける代わ
りに縦方向に動作する１トランジスタ、１キャパシタか
らなるＤＲＡＭのメモリーセルを設けている以外は図１
と同じ構造のＳＯＩ構造の半導体装置が形成されてい
る。本実施例においては、第１の実施例同様、高速のＭ
ＩＳ電界効果トランジスタの効果に加え、横方向動作の
ＭＩＳ電界効果トランジスタと微細なＤＲＡＭのメモリ
ーセルを高集積に共存することが可能である。
実施例で、図１〜図３同様貼り合わせＳＯＩウエハーを
使用し、且つＳＩＭＯＸ形成酸化膜を利用したＳＯＩ構
造の高速のＮチャネルのＭＩＳ電界効果トランジスタ及
びＤＲＡＭのメモリーセルを含む半導体集積回路の一部
を示しており、１〜８、9a、9b、10〜18は図１と同じ物
を、8aはソースドレイン領域兼電荷蓄積電極、19はゲー
ト酸化膜（SiO2）、20はゲート電極（ワード線、polySi
／ＷSi）、21はキャパシタ絶縁膜（SiON）、22はセルプ
レート電極（polySi） 23は不純物ブロック用酸化膜を
示している。同図においては、厚いＳＯＩ基板に大電流
のＮチャネルＭＩＳ電界効果トランジスタを設ける代わ
りに縦方向に動作する１トランジスタ、１キャパシタか
らなるＤＲＡＭのメモリーセルを設けている以外は図１
と同じ構造のＳＯＩ構造の半導体装置が形成されてい
る。本実施例においては、第１の実施例同様、高速のＭ
ＩＳ電界効果トランジスタの効果に加え、横方向動作の
ＭＩＳ電界効果トランジスタと微細なＤＲＡＭのメモリ
ーセルを高集積に共存することが可能である。
【０００８】図５は本発明の半導体装置における第３の
実施例の模式側断面図で、ＳＩＭＯＸ法によって形成さ
れた酸化膜を利用したＳＯＩ構造の高速のＮチャネルの
ＭＩＳ電界効果トランジスタ及びバイポーラトランジス
タを含む半導体集積回路の一部を示しており、１、3b〜
５、７〜9b、10〜18は図１と同じ物を、24はｎ+ 型不純
物埋め込み層、25はｎ型コレクター領域（ｎ型化された
厚いＳＯＩ基板、エピタキシャル層）、26はｐ型ベース
領域、27はｐ+ 型ベースコンタクト領域、28はｎ+ 型エ
ミッター領域、29は絶縁分離膜（SiO2）、30はコレクタ
ーコンタクト領域（Ｗ）を示している。同図において
は、厚いＳＯＩ基板に大電流のＮチャネルＭＩＳ電界効
果トランジスタを設ける代わりに、縦方向動作のバイポ
ーラトランジスタを設けている以外は図１と同じ構造の
ＳＯＩ構造の半導体装置が形成されている。本実施例に
おいては、第１の実施例同様、高速のＭＩＳ電界効果ト
ランジスタの効果に加え、横方向動作のＭＩＳ電界効果
トランジスタと縦方向に動作する高集積且つ高速なバイ
ポーラトランジスタ（金属膜による低抵抗なコレクタコ
ンタクト領域の形成、エミッタ領域とベース領域の不純
物拡散層のセルフアラインによる形成、絶縁膜分離によ
るコレクタ領域／基板間接合容量なし）を共存すること
が可能である。
実施例の模式側断面図で、ＳＩＭＯＸ法によって形成さ
れた酸化膜を利用したＳＯＩ構造の高速のＮチャネルの
ＭＩＳ電界効果トランジスタ及びバイポーラトランジス
タを含む半導体集積回路の一部を示しており、１、3b〜
５、７〜9b、10〜18は図１と同じ物を、24はｎ+ 型不純
物埋め込み層、25はｎ型コレクター領域（ｎ型化された
厚いＳＯＩ基板、エピタキシャル層）、26はｐ型ベース
領域、27はｐ+ 型ベースコンタクト領域、28はｎ+ 型エ
ミッター領域、29は絶縁分離膜（SiO2）、30はコレクタ
ーコンタクト領域（Ｗ）を示している。同図において
は、厚いＳＯＩ基板に大電流のＮチャネルＭＩＳ電界効
果トランジスタを設ける代わりに、縦方向動作のバイポ
ーラトランジスタを設けている以外は図１と同じ構造の
ＳＯＩ構造の半導体装置が形成されている。本実施例に
おいては、第１の実施例同様、高速のＭＩＳ電界効果ト
ランジスタの効果に加え、横方向動作のＭＩＳ電界効果
トランジスタと縦方向に動作する高集積且つ高速なバイ
ポーラトランジスタ（金属膜による低抵抗なコレクタコ
ンタクト領域の形成、エミッタ領域とベース領域の不純
物拡散層のセルフアラインによる形成、絶縁膜分離によ
るコレクタ領域／基板間接合容量なし）を共存すること
が可能である。
【０００９】図６は本発明の半導体装置における第４の
実施例の模式側断面図で、図１同様貼り合わせＳＯＩウ
エハーを使用し、且つＳＩＭＯＸ形成酸化膜を利用した
ＳＯＩ構造の高速のＮチャネルのＭＩＳ電界効果トラン
ジスタ及び保護回路を含む半導体集積回路の一部を示し
ており、１〜9b、10〜18は図１と同じ物を、31はｎ型化
された厚いＳＯＩ基板、32はｎ+ 型不純物領域、33はｐ
+ 型不純物領域を示している。同図においては、厚いＳ
ＯＩ基板に大電流のＮチャネルＭＩＳ電界効果トランジ
スタを設ける代わりに、双方向のＰＮダイオードからな
る保護回路を設けている以外は図１と同じ構造のＳＯＩ
構造の半導体装置が形成されている。ここでは図示され
ていないが、ｎ型化された厚いＳＯＩ基板31には電源電
圧が、ｐ型の厚いＳＯＩ基板3bには接地電圧がそれぞれ
印加されている。本実施例においては、第１の実施例同
様、高速のＭＩＳ電界効果トランジスタの効果に加え、
半導体集積回路を電圧ノイズから保護するために必要と
される保護回路を、他の回路に影響を与えずに、優れた
保護特性を有し且つ微細な面積で形成し、横方向動作の
高速なＭＩＳ電界効果トランジスタと共存することが可
能である。（薄いＳＯＩ基板にＰＮダイオードを形成す
る場合は、垂直方向のＰＮダイオードを形成できないこ
と及び表面上の面積を広げて、ｎ型のＳＯＩ基板及びｐ
型のＳＯＩ基板を確保することが必要であること等より
高集積化及び保護特性に不利である。）
実施例の模式側断面図で、図１同様貼り合わせＳＯＩウ
エハーを使用し、且つＳＩＭＯＸ形成酸化膜を利用した
ＳＯＩ構造の高速のＮチャネルのＭＩＳ電界効果トラン
ジスタ及び保護回路を含む半導体集積回路の一部を示し
ており、１〜9b、10〜18は図１と同じ物を、31はｎ型化
された厚いＳＯＩ基板、32はｎ+ 型不純物領域、33はｐ
+ 型不純物領域を示している。同図においては、厚いＳ
ＯＩ基板に大電流のＮチャネルＭＩＳ電界効果トランジ
スタを設ける代わりに、双方向のＰＮダイオードからな
る保護回路を設けている以外は図１と同じ構造のＳＯＩ
構造の半導体装置が形成されている。ここでは図示され
ていないが、ｎ型化された厚いＳＯＩ基板31には電源電
圧が、ｐ型の厚いＳＯＩ基板3bには接地電圧がそれぞれ
印加されている。本実施例においては、第１の実施例同
様、高速のＭＩＳ電界効果トランジスタの効果に加え、
半導体集積回路を電圧ノイズから保護するために必要と
される保護回路を、他の回路に影響を与えずに、優れた
保護特性を有し且つ微細な面積で形成し、横方向動作の
高速なＭＩＳ電界効果トランジスタと共存することが可
能である。（薄いＳＯＩ基板にＰＮダイオードを形成す
る場合は、垂直方向のＰＮダイオードを形成できないこ
と及び表面上の面積を広げて、ｎ型のＳＯＩ基板及びｐ
型のＳＯＩ基板を確保することが必要であること等より
高集積化及び保護特性に不利である。）
【００１０】図７は本発明の半導体装置における第５の
実施例の模式側断面図で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造の高速の
ＮチャネルのＭＩＳ電界効果トランジスタ及び大電流駆
動のＮチャネルのＭＩＳ電界効果トランジスタを含む半
導体集積回路の一部を示しており、１、3a〜４、７〜18
は図１と同じ物を、34はＳＯＩ構造形成用の熱酸化膜
（底部及び横方向形成の酸化膜、ブリッジ酸化膜）を示
している。同図においては、半導体基板（バルクウエハ
ー）を使用し、酸化マスク層を利用した選択酸化によ
り、微細に横方向形成したブリッジ酸化膜により、厚い
ＳＯＩ基板及び薄いＳＯＩ基板を形成している以外は図
１と同じ構造のＳＯＩ構造の半導体装置が形成されてい
る。本実施例においては、安価なバルクウエハーを使用
し、容易なプロセスにより第１の実施例同様の効果を得
ることができる。
実施例の模式側断面図で、通常のｐ型シリコン基板（バ
ルクウエハー）を使用して形成したＳＯＩ構造の高速の
ＮチャネルのＭＩＳ電界効果トランジスタ及び大電流駆
動のＮチャネルのＭＩＳ電界効果トランジスタを含む半
導体集積回路の一部を示しており、１、3a〜４、７〜18
は図１と同じ物を、34はＳＯＩ構造形成用の熱酸化膜
（底部及び横方向形成の酸化膜、ブリッジ酸化膜）を示
している。同図においては、半導体基板（バルクウエハ
ー）を使用し、酸化マスク層を利用した選択酸化によ
り、微細に横方向形成したブリッジ酸化膜により、厚い
ＳＯＩ基板及び薄いＳＯＩ基板を形成している以外は図
１と同じ構造のＳＯＩ構造の半導体装置が形成されてい
る。本実施例においては、安価なバルクウエハーを使用
し、容易なプロセスにより第１の実施例同様の効果を得
ることができる。
【００１１】なお本願発明は上記説明に限定されること
なく、例えば、メタルソースドレイン領域の形成には、
金属膜でも、合金膜でも、バリアメタルを含む２種以上
の金属膜によってもよいし、ゲート電極は通常のポリサ
イドゲート（polySi／ＷSi）でもよく、ゲート酸化膜は
他の酸化膜あるいは絶縁膜であってもよい。ＭＩＳ電界
効果トランジスタについては、ＮチャネルのＭＩＳ電界
効果トランジスタの場合を説明しているが、Ｐチャネル
のＭＩＳ電界効果トランジスタを使用しても、ＣーＭＯ
Ｓであってもよく、使用する半導体基板もＮ型でもＰ型
でも、化合物半導体基板でもよい。またＳＯＩ基板を形
成する際の酸化膜は貼り合わせ酸化膜であっても、ＳＩ
ＭＯＸ形成膜であっても、選択酸化を使用したブリッジ
酸化膜であっても、あるいは他の方法により形成した絶
縁膜であってもよい。またＳＯＩ基板については２種の
膜厚のＳＯＩ基板を使用しているが、３種以上の膜厚の
ＳＯＩ基板を使用しても本願発明は成立する。
なく、例えば、メタルソースドレイン領域の形成には、
金属膜でも、合金膜でも、バリアメタルを含む２種以上
の金属膜によってもよいし、ゲート電極は通常のポリサ
イドゲート（polySi／ＷSi）でもよく、ゲート酸化膜は
他の酸化膜あるいは絶縁膜であってもよい。ＭＩＳ電界
効果トランジスタについては、ＮチャネルのＭＩＳ電界
効果トランジスタの場合を説明しているが、Ｐチャネル
のＭＩＳ電界効果トランジスタを使用しても、ＣーＭＯ
Ｓであってもよく、使用する半導体基板もＮ型でもＰ型
でも、化合物半導体基板でもよい。またＳＯＩ基板を形
成する際の酸化膜は貼り合わせ酸化膜であっても、ＳＩ
ＭＯＸ形成膜であっても、選択酸化を使用したブリッジ
酸化膜であっても、あるいは他の方法により形成した絶
縁膜であってもよい。またＳＯＩ基板については２種の
膜厚のＳＯＩ基板を使用しているが、３種以上の膜厚の
ＳＯＩ基板を使用しても本願発明は成立する。
【００１２】次いで本発明に係る半導体装置の製造方法
の一実施例について図８〜図１３及び図２を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（他のトランジスタ、抵抗、容量
等）の形成に関する製造方法の記述は省略する。 図８ ｐ型のシリコン基板１に0.5μm 程度の酸化膜（SiO2）
２を介して貼り合わせられた５μm程度のｐ型のＳＯＩ
基板3aの表面に600nm 程度の化学気相成長酸化膜（図示
せず、SiO2）を成長する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、前記厚い化学気相成長酸化膜（図示せず）を選
択的に異方性ドライエッチングする。次いでレジスト
（図示せず）を除去する。次いで10nm程度の熱酸化膜
（図示せず、SiO2）を形成する。次いで約500 ℃に基板
加熱したｐ型のＳＯＩ基板3aに厚い酸化膜（図示せず）
をマスク層として、1018cm-2程度のドーズ量の酸素をイ
オン注入する。次いで10nm程度の熱酸化膜（図示せず、
SiO2）をエッチング除去する。次いでＮ2 雰囲気、約12
50℃で１時間程度のアニールをおこない、厚いｐ型のＳ
ＯＩ基板3aの一部に0.1μm 程度のｐ型のＳＯＩ基板3b
及び0.1μm 程度のＳＩＭＯＸ形成酸化膜５を形成す
る。次いで厚い酸化膜（図示せず）をエッチング除去す
る。 図９ 次いで５nm程度の熱酸化膜（SiO2）35を成長する。次い
で化学気相成長法により0.2μm 程度の窒化膜（Si3N
4 ）36を成長する。次いで通常のフォトリソグラフィー
技術を利用し、レジスト（図示せず）をマスク層とし
て、窒化膜36、酸化膜35、及びｐ型のＳＯＩ基板3aを選
択的に異方性ドライエッチングして素子分離用のトレン
チを形成する。次いでレジスト（図示せず）を除去す
る。次いで化学気相成長酸化膜（SiO2）を成長し、異方
性ドライエッチングして、トレンチに埋め込み、素子分
離領域４を形成する。 図１０ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜36、酸化膜
35及びｐ型のＳＯＩ基板（3a、3b）を選択的に順次異方
性ドライエッチングして、メタルソースドレイン形成領
域を開孔する。次いでレジスト（図示せず）を除去す
る。次いで酸化膜が埋め込まれたトレンチ４及び窒化膜
36をマスク層として、ｐ型のＳＯＩ基板（3a、3b）の側
面に燐を斜めイオン注入する。連続してｐ型のＳＯＩ基
板（3a、3b）の側面に砒素を斜めイオン注入する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）をマスク層として、ｐ型のＳＯＩ基板3bに
硼素をイオン注入する。次いでレジスト（図示せず）を
除去する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）及び窒化膜36をマスク層と
して、ｐ型のＳＯＩ基板3aの側面に硼素をイオン注入す
る。次いでレジスト（図示せず）を除去する。次いで90
0 ℃程度のN2アニールを加えることにより横方向に拡散
させ、ｎ型ソースドレイン領域７及びｎ+ 型ソースドレ
イン領域８を形成する。（ｎ型ソースドレイン領域７及
びｎ+ 型ソースドレイン領域８の横方向の拡散の制御が
難しければ別々に熱処理を加えて制御してもよい。）同
時にｐ型のＳＯＩ基板（3a、3b）の基板濃度を制御し、
閾値電圧の制御をおこなう。ｐ型のＳＯＩ基板（3a、3
b）の側面にイオン注入する際、直接注入せずに、ｐ型
のＳＯＩ基板（3a、3b）の側面に薄いバリアメタル（Ti
／TiN ）を設け、このバリアメタルを介して燐、砒素及
び硼素の斜めイオン注入をおこなってもよい。 図１１ 次いでタングステン膜（Ｗ）をスパッタにより成長す
る。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略
称する）により平坦に埋め込み、メタルソースドレイン
領域（9a、9b、9c9d）を形成する。 図１２ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜36及び酸化
膜35を異方性ドライエッチングする。（上面にゲート電
極を形成する部分）次いで酸化膜を埋め込んだ素子分離
領域形成用トレンチ４の一部の酸化膜（高速のＭＩＳ電
界効果トランジスタのゲート電極の接続用の引き出し
部）を0.2μm 程度異方性ドライエッチングする。連続
して通常のフォトリソグラフィー技術を利用し、高速の
ＭＩＳ電界効果トランジスタ部を覆うレジスト（図示せ
ず）をマスク層として、大電流駆動のＭＩＳ電界効果ト
ランジスタの酸化膜を埋め込んだ素子分離領域形成用ト
レンチ４の一部の酸化膜を５μm程度（厚いＳＯＩ基板
の側面がすべて露出するまで）異方性ドライエッチング
する。次いでレジスト（図示せず）を除去する。次いで
15nm程度のゲート酸化膜10（SiO2／Ta2O5 ）を成長す
る。次いで20nm程度のバリアメタル（TiN ）11及び0.2
μm程度のゲート電極となるAl膜12を連続スパッタによ
り成長する。次いで化学的機械研磨（ＣＭＰ）により平
坦に埋め込み、ゲート電極12を形成する。 図１３ 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス（PSG ）膜13を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、ＰＳＧ膜13を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。次いでスパッタに
より、バリアメタルとなるTi、TiN 14を順次成長する。
次いで化学気相成長により全面にタングステン膜を成長
する。次いで化学的機械研磨（ＣＭＰ）によりコンタク
トホールに平坦に埋め込み、プラグ（Ｗ）15を形成す
る。 図２ 次いでスパッタにより、バリアメタルとなるTi、TiN 16
を順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）17を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 18を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、バリア
メタル、Al（数％のCuを含む）及びバリアメタルを異方
性ドライエッチングしてAlCu配線17を形成し、半導体装
置を完成する。なお上記製造方法においては、一部の工
程において異方性のドライエッチングにより埋め込み層
を形成しているが、これらの工程をすべて化学的機械研
磨（ＣＭＰ）によりおこなっても差し支えない。
の一実施例について図８〜図１３及び図２を参照して説
明する。ただし、ここでは本発明の半導体装置の形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（他のトランジスタ、抵抗、容量
等）の形成に関する製造方法の記述は省略する。 図８ ｐ型のシリコン基板１に0.5μm 程度の酸化膜（SiO2）
２を介して貼り合わせられた５μm程度のｐ型のＳＯＩ
基板3aの表面に600nm 程度の化学気相成長酸化膜（図示
せず、SiO2）を成長する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、前記厚い化学気相成長酸化膜（図示せず）を選
択的に異方性ドライエッチングする。次いでレジスト
（図示せず）を除去する。次いで10nm程度の熱酸化膜
（図示せず、SiO2）を形成する。次いで約500 ℃に基板
加熱したｐ型のＳＯＩ基板3aに厚い酸化膜（図示せず）
をマスク層として、1018cm-2程度のドーズ量の酸素をイ
オン注入する。次いで10nm程度の熱酸化膜（図示せず、
SiO2）をエッチング除去する。次いでＮ2 雰囲気、約12
50℃で１時間程度のアニールをおこない、厚いｐ型のＳ
ＯＩ基板3aの一部に0.1μm 程度のｐ型のＳＯＩ基板3b
及び0.1μm 程度のＳＩＭＯＸ形成酸化膜５を形成す
る。次いで厚い酸化膜（図示せず）をエッチング除去す
る。 図９ 次いで５nm程度の熱酸化膜（SiO2）35を成長する。次い
で化学気相成長法により0.2μm 程度の窒化膜（Si3N
4 ）36を成長する。次いで通常のフォトリソグラフィー
技術を利用し、レジスト（図示せず）をマスク層とし
て、窒化膜36、酸化膜35、及びｐ型のＳＯＩ基板3aを選
択的に異方性ドライエッチングして素子分離用のトレン
チを形成する。次いでレジスト（図示せず）を除去す
る。次いで化学気相成長酸化膜（SiO2）を成長し、異方
性ドライエッチングして、トレンチに埋め込み、素子分
離領域４を形成する。 図１０ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜36、酸化膜
35及びｐ型のＳＯＩ基板（3a、3b）を選択的に順次異方
性ドライエッチングして、メタルソースドレイン形成領
域を開孔する。次いでレジスト（図示せず）を除去す
る。次いで酸化膜が埋め込まれたトレンチ４及び窒化膜
36をマスク層として、ｐ型のＳＯＩ基板（3a、3b）の側
面に燐を斜めイオン注入する。連続してｐ型のＳＯＩ基
板（3a、3b）の側面に砒素を斜めイオン注入する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）をマスク層として、ｐ型のＳＯＩ基板3bに
硼素をイオン注入する。次いでレジスト（図示せず）を
除去する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）及び窒化膜36をマスク層と
して、ｐ型のＳＯＩ基板3aの側面に硼素をイオン注入す
る。次いでレジスト（図示せず）を除去する。次いで90
0 ℃程度のN2アニールを加えることにより横方向に拡散
させ、ｎ型ソースドレイン領域７及びｎ+ 型ソースドレ
イン領域８を形成する。（ｎ型ソースドレイン領域７及
びｎ+ 型ソースドレイン領域８の横方向の拡散の制御が
難しければ別々に熱処理を加えて制御してもよい。）同
時にｐ型のＳＯＩ基板（3a、3b）の基板濃度を制御し、
閾値電圧の制御をおこなう。ｐ型のＳＯＩ基板（3a、3
b）の側面にイオン注入する際、直接注入せずに、ｐ型
のＳＯＩ基板（3a、3b）の側面に薄いバリアメタル（Ti
／TiN ）を設け、このバリアメタルを介して燐、砒素及
び硼素の斜めイオン注入をおこなってもよい。 図１１ 次いでタングステン膜（Ｗ）をスパッタにより成長す
る。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略
称する）により平坦に埋め込み、メタルソースドレイン
領域（9a、9b、9c9d）を形成する。 図１２ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜36及び酸化
膜35を異方性ドライエッチングする。（上面にゲート電
極を形成する部分）次いで酸化膜を埋め込んだ素子分離
領域形成用トレンチ４の一部の酸化膜（高速のＭＩＳ電
界効果トランジスタのゲート電極の接続用の引き出し
部）を0.2μm 程度異方性ドライエッチングする。連続
して通常のフォトリソグラフィー技術を利用し、高速の
ＭＩＳ電界効果トランジスタ部を覆うレジスト（図示せ
ず）をマスク層として、大電流駆動のＭＩＳ電界効果ト
ランジスタの酸化膜を埋め込んだ素子分離領域形成用ト
レンチ４の一部の酸化膜を５μm程度（厚いＳＯＩ基板
の側面がすべて露出するまで）異方性ドライエッチング
する。次いでレジスト（図示せず）を除去する。次いで
15nm程度のゲート酸化膜10（SiO2／Ta2O5 ）を成長す
る。次いで20nm程度のバリアメタル（TiN ）11及び0.2
μm程度のゲート電極となるAl膜12を連続スパッタによ
り成長する。次いで化学的機械研磨（ＣＭＰ）により平
坦に埋め込み、ゲート電極12を形成する。 図１３ 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス（PSG ）膜13を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、ＰＳＧ膜13を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。次いでスパッタに
より、バリアメタルとなるTi、TiN 14を順次成長する。
次いで化学気相成長により全面にタングステン膜を成長
する。次いで化学的機械研磨（ＣＭＰ）によりコンタク
トホールに平坦に埋め込み、プラグ（Ｗ）15を形成す
る。 図２ 次いでスパッタにより、バリアメタルとなるTi、TiN 16
を順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）17を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 18を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、バリア
メタル、Al（数％のCuを含む）及びバリアメタルを異方
性ドライエッチングしてAlCu配線17を形成し、半導体装
置を完成する。なお上記製造方法においては、一部の工
程において異方性のドライエッチングにより埋め込み層
を形成しているが、これらの工程をすべて化学的機械研
磨（ＣＭＰ）によりおこなっても差し支えない。
【００１３】
【発明の効果】以上説明のように、本発明の半導体装置
によれば、貼り合わせ酸化膜及び選択形成ＳＩＭＯＸ酸
化膜、ＳＩＭＯＸ形成酸化膜及び選択形成エピタキシャ
ル層、異なる深さのトレンチ及び選択酸化形成ブリッジ
酸化膜等の技術により薄いＳＯＩ基板と厚いＳＯＩ基板
を同一半導体基板上に形成できる。したがって、薄い完
全空乏型ＳＯＩ基板には、高速及び高集積な論理回路用
のＭＩＳ電界効果トランジスタを形成し、厚いＳＯＩ基
板には、ＳＯＩ基板の側面にまでチャネル領域を設ける
ことにより微細化を計った入力部及び出力部用の大電流
駆動のＭＩＳ電界効果トランジスタを形成することがで
きる。また、薄い完全空乏型ＳＯＩ基板には、高速及び
高集積な論理回路用のＭＩＳ電界効果トランジスタを形
成し、厚いＳＯＩ基板には、トランスファーゲートのゲ
ート電極と電荷蓄積電極の不純物拡散領域を垂直方向に
重ね、微細且つ十分な容量を持つトレンチ型キャパシタ
を有するＤＲＡＭのメモリーセル（縦方向に動作する１
トランジスタ、１キャパシタから構成される記憶装置）
を形成することもできる。また、薄い完全空乏型ＳＯＩ
基板には、高速及び高集積な論理回路用のＭＩＳ電界効
果トランジスタを形成し、厚いＳＯＩ基板には、エミッ
タ領域とベース領域をＤＳＡ形成し、コレクタと半導体
基板間接合容量を低減させた高速なバイポーラートラン
ジスタを形成したＭＯＳ・バイポーラ共存のＳＯＩ型半
導体集積回路を得ることもできる。また、薄い完全空乏
型ＳＯＩ基板には、高速及び高集積な論理回路用のＭＩ
Ｓ電界効果トランジスタを形成し、厚いＳＯＩ基板に
は、縦方向動作の双方向のＰＮダイオードからなる高集
積且つ保護特性に優れた保護回路を形成することもでき
る。即ち、極めて高集積、高信頼且つ高速を併せ持つ種
々の大規模システムＬＳＩ用の半導体集積回路の形成を
可能とする複合型ＳＯＩ（ＣＳＯＩ）構造の半導体装置
を得ることができる。
によれば、貼り合わせ酸化膜及び選択形成ＳＩＭＯＸ酸
化膜、ＳＩＭＯＸ形成酸化膜及び選択形成エピタキシャ
ル層、異なる深さのトレンチ及び選択酸化形成ブリッジ
酸化膜等の技術により薄いＳＯＩ基板と厚いＳＯＩ基板
を同一半導体基板上に形成できる。したがって、薄い完
全空乏型ＳＯＩ基板には、高速及び高集積な論理回路用
のＭＩＳ電界効果トランジスタを形成し、厚いＳＯＩ基
板には、ＳＯＩ基板の側面にまでチャネル領域を設ける
ことにより微細化を計った入力部及び出力部用の大電流
駆動のＭＩＳ電界効果トランジスタを形成することがで
きる。また、薄い完全空乏型ＳＯＩ基板には、高速及び
高集積な論理回路用のＭＩＳ電界効果トランジスタを形
成し、厚いＳＯＩ基板には、トランスファーゲートのゲ
ート電極と電荷蓄積電極の不純物拡散領域を垂直方向に
重ね、微細且つ十分な容量を持つトレンチ型キャパシタ
を有するＤＲＡＭのメモリーセル（縦方向に動作する１
トランジスタ、１キャパシタから構成される記憶装置）
を形成することもできる。また、薄い完全空乏型ＳＯＩ
基板には、高速及び高集積な論理回路用のＭＩＳ電界効
果トランジスタを形成し、厚いＳＯＩ基板には、エミッ
タ領域とベース領域をＤＳＡ形成し、コレクタと半導体
基板間接合容量を低減させた高速なバイポーラートラン
ジスタを形成したＭＯＳ・バイポーラ共存のＳＯＩ型半
導体集積回路を得ることもできる。また、薄い完全空乏
型ＳＯＩ基板には、高速及び高集積な論理回路用のＭＩ
Ｓ電界効果トランジスタを形成し、厚いＳＯＩ基板に
は、縦方向動作の双方向のＰＮダイオードからなる高集
積且つ保護特性に優れた保護回路を形成することもでき
る。即ち、極めて高集積、高信頼且つ高速を併せ持つ種
々の大規模システムＬＳＩ用の半導体集積回路の形成を
可能とする複合型ＳＯＩ（ＣＳＯＩ）構造の半導体装置
を得ることができる。
【図１】 本発明の半導体装置における第１の実施例の
模式平面図
模式平面図
【図２】 本発明の半導体装置における第１の実施例の
模式側断面図（図１のｐ−ｐ矢視断面図）
模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】 本発明の半導体装置における第１の実施例の
模式側断面図（図１のｑ−ｑ矢視断面図）
模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】 本発明の半導体装置における第２の実施例の
模式側断面図
模式側断面図
【図５】 本発明の半導体装置における第３の実施例の
模式側断面図
模式側断面図
【図６】 本発明の半導体装置における第４の実施例の
模式側断面図
模式側断面図
【図７】 本発明の半導体装置における第５の実施例の
模式側断面図
模式側断面図
【図８】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図９】 本発明の半導体装置における製造方法の一実
施例の工程断面図
施例の工程断面図
【図１０】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１１】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１２】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１３】 本発明の半導体装置における製造方法の一
実施例の工程断面図
実施例の工程断面図
【図１４】 従来の半導体装置の模式平面図
【図１５】 従来の半導体装置の模式側断面図
１ ｐ型のシリコン(Si)基板 ２ 貼り合わせ用酸化膜（SiO2） 3a 厚いｐ型のＳＯＩ基板 3b 薄いｐ型のＳＯＩ基板 ４ 素子分離領域形成用トレンチ及び埋め込み酸化膜
（SiO2） ５ ＳＩＭＯＸ形成酸化膜（SiO2） ６ ｐ型半導体層（バックチャネルゲート電極） ７ ｎ型ソースドレイン領域 ８ ｎ+ 型ソースドレイン領域 9a 高速のＭＩＳ電界効果トランジスタのメタルソース
領域（Ｗ） 9b 高速のＭＩＳ電界効果トランジスタのメタルドレイ
ン領域（Ｗ） 9c 大電流駆動のＭＩＳ電界効果トランジスタのメタル
ソース領域（Ｗ） 9d 大電流駆動のＭＩＳ電界効果トランジスタのメタル
ドレイン領域（Ｗ） 10 ゲート酸化膜（SiO2／Ta2O5 ） 11 バリアメタル（TiN ） 12 ゲート電極（Al） 13 燐珪酸ガラス（PSG ）膜 14 バリアメタル（Ti／TiN ） 15 プラグ（Ｗ） 16 バリアメタル（Ti／TiN ） 17 AlCu配線 18 バリアメタル（Ti／TiN ） 19 電荷蓄積電極兼ソースドレイン領域 20 ゲート酸化膜（SiO2） 21 ゲート電極（ワード線、polySi／ＷSi） 22 キャパシタ絶縁膜（SiON） 23 セルプレート電極（polySi） 24 ｎ+ 型不純物埋め込み層 25 ｎ型コレクター領域（ｎ型化された厚いＳＯＩ基
板、エピタキシャル層） 26 ｐ型ベース領域 27 ｐ+ 型ベースコンタクト領域 28 ｎ+ 型エミッター領域 29 絶縁分離膜（SiO2） 30 コレクターコンタクト領域（Ｗ） 31 ｎ型化された厚いＳＯＩ基板 32 ｎ+ 型不純物領域 33 ｐ+ 型不純物領域 34 ＳＯＩ構造形成用の熱酸化膜（ブリッジ酸化膜） 35 酸化膜（SiO2） 36 窒化膜（Si3N4 ）
（SiO2） ５ ＳＩＭＯＸ形成酸化膜（SiO2） ６ ｐ型半導体層（バックチャネルゲート電極） ７ ｎ型ソースドレイン領域 ８ ｎ+ 型ソースドレイン領域 9a 高速のＭＩＳ電界効果トランジスタのメタルソース
領域（Ｗ） 9b 高速のＭＩＳ電界効果トランジスタのメタルドレイ
ン領域（Ｗ） 9c 大電流駆動のＭＩＳ電界効果トランジスタのメタル
ソース領域（Ｗ） 9d 大電流駆動のＭＩＳ電界効果トランジスタのメタル
ドレイン領域（Ｗ） 10 ゲート酸化膜（SiO2／Ta2O5 ） 11 バリアメタル（TiN ） 12 ゲート電極（Al） 13 燐珪酸ガラス（PSG ）膜 14 バリアメタル（Ti／TiN ） 15 プラグ（Ｗ） 16 バリアメタル（Ti／TiN ） 17 AlCu配線 18 バリアメタル（Ti／TiN ） 19 電荷蓄積電極兼ソースドレイン領域 20 ゲート酸化膜（SiO2） 21 ゲート電極（ワード線、polySi／ＷSi） 22 キャパシタ絶縁膜（SiON） 23 セルプレート電極（polySi） 24 ｎ+ 型不純物埋め込み層 25 ｎ型コレクター領域（ｎ型化された厚いＳＯＩ基
板、エピタキシャル層） 26 ｐ型ベース領域 27 ｐ+ 型ベースコンタクト領域 28 ｎ+ 型エミッター領域 29 絶縁分離膜（SiO2） 30 コレクターコンタクト領域（Ｗ） 31 ｎ型化された厚いＳＯＩ基板 32 ｎ+ 型不純物領域 33 ｐ+ 型不純物領域 34 ＳＯＩ構造形成用の熱酸化膜（ブリッジ酸化膜） 35 酸化膜（SiO2） 36 窒化膜（Si3N4 ）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 27/06 ３２１Ａ ５Ｆ１１０ 27/108 27/10 ６２５Ａ 21/8242 ６７１Ａ 27/12 29/72 21/331 29/78 ６１３Ｚ 29/73 ６２１ 29/786 ６２６Ｃ Ｆターム(参考） 5F003 AZ03 BA23 BA27 BJ15 BP36 BP46 5F032 AA06 AA07 BA03 BA06 CA01 CA15 CA17 CA18 CA20 CA24 DA02 DA25 DA33 DA60 DA71 DA77 5F048 AB01 AC01 AC07 AC10 BA09 BA16 BC06 BC18 BC19 BD07 BF07 BF16 BG05 CA04 CC06 5F082 AA06 AA08 AA10 BA05 BC01 BC09 5F083 AD17 HA02 JA06 JA36 JA39 JA40 PR37 PR40 5F110 AA04 BB03 BB04 BB06 CC02 DD05 DD13 DD21 EE01 EE03 EE05 EE08 EE09 EE14 EE30 EE44 FF01 FF02 FF09 GG02 GG12 GG22 HJ01 HJ13 HJ14 HL01 HL04 HL06 HL11 HL23 NN04 NN25 NN35 NN62 NN65 NN71 NN72 NN78 QQ17 QQ19
Claims (7)
- 【請求項１】半導体基板上に絶縁膜を介し、且つ島状に
絶縁分離された異なる膜厚の半導体層（ＳＯＩ基板）を
設け、前記半導体層（ＳＯＩ基板）に特性の異なる半導
体素子を設けたことを特徴とする半導体装置。 - 【請求項２】前記半導体層（ＳＯＩ基板）が異なる膜厚
の絶縁膜上に設けられていることを特徴とする特許請求
の範囲請求項１記載の半導体装置。 - 【請求項３】薄い半導体層（ＳＯＩ基板）には横方向動
作素子が設けられ、厚い半導体層（ＳＯＩ基板）には縦
方向動作素子あるいは側面動作素子が設けられているこ
とを特徴とする特許請求の範囲請求項１記載の半導体装
置。 - 【請求項４】半導体基板に絶縁膜を介して形成された厚
いＳＯＩ基板を島状に絶縁分離する工程と、前記厚いＳ
ＯＩ基板の内部に選択的に絶縁膜を形成し、薄いＳＯＩ
基板を形成する工程と、前記厚いＳＯＩ基板及び前記薄
いＳＯＩ基板に半導体素子を形成する工程とが含まれて
なることを特徴とする半導体装置の製造方法。 - 【請求項５】半導体基板の浅い内部及び深い内部に選択
的に絶縁膜を形成し、薄いＳＯＩ基板及び厚いＳＯＩ基
板を形成する工程と、前記薄いＳＯＩ基板及び前記厚い
ＳＯＩ基板を島状に絶縁分離する工程と、前記薄いＳＯ
Ｉ基板及び前記厚いＳＯＩ基板に半導体素子を形成する
工程とが含まれてなることを特徴とする半導体装置の製
造方法。 - 【請求項６】半導体基板に素子分離用の第１のトレンチ
を形成する工程と、前記第１のトレンチに第１の絶縁膜
を埋め込む工程と、前記半導体基板の一部に第２のトレ
ンチを形成する工程と、前記半導体基板及び第２のトレ
ンチが形成された半導体基板の内部に第２の絶縁膜を形
成し、前記半導体基板の上層部からなる薄いＳＯＩ基板
を形成する工程と、前記第２のトレンチが形成された半
導体基板にエピタキシャル層を形成し、厚いＳＯＩ基板
を形成する工程と、前記薄いＳＯＩ基板及び前記厚いＳ
ＯＩ基板に半導体素子を形成する工程とが含まれてなる
ことを特徴とする半導体装置の製造方法。 - 【請求項７】ＳＯＩ基板上に形成したマスク層に自己整
合して前記ＳＯＩ基板を異方性エッチングし、前記ＳＯ
Ｉ基板の露出した２側面より、前記ＳＯＩ基板に一導電
型及び反対導電型の不純物をそれぞれ斜めイオン注入
し、熱処理を加えることにより、閾値電圧の制御及び不
純物ソースドレイン領域の形成をなしたことを特徴とす
る半導体装置の製造方法。
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Citations (3)
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|---|---|---|---|---|
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| JP2001274234A (ja) * | 2000-03-27 | 2001-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2001308173A (ja) * | 2000-04-25 | 2001-11-02 | Kawasaki Steel Corp | Ｓｏｉ基板の製造方法 |
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