JP2002118790A - ゲーテッドフォトダイオードを有する固体イメージャ及びその製造方法 - Google Patents
ゲーテッドフォトダイオードを有する固体イメージャ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000007787 solid Substances 0.000 title description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 28
- 230000005684 electric field Effects 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 230000005855 radiation Effects 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000002210 silicon-based material Substances 0.000 claims description 12
- 238000001020 plasma etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 55
- 125000006850 spacer group Chemical group 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000011651 chromium Substances 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012634 optical imaging Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000002601 radiography Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000004846 x-ray emission Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0224—Electrodes
- H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
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Abstract
(57)【要約】
【課題】 ゲーテッドフォトダイオードの撮影アレイを
具備する固体イメージャを提供する。 【解決手段】 イメージャ（１００）は画素アレイとし
て配列された複数のフォトセンサ画素（１１０）を具備
し、各々のフォトセンサ画素はゲート誘電体層がその上
に配置されている側壁を有するフォトダイオード（１２
６）と、フォトダイオード本体の周囲に配置された電界
プレート（１５０）とを含む。電界プレートはゲート誘
電体層上に配置されたアモルファスシリコンから形成さ
れ、前記フォトダイオードの側壁の周囲のほぼ全体に沿
って延在する。電界プレートは撮影アレイの共通電極の
電位に対応してフォトダイオード本体の周囲に電界を発
生するように、前記共通電極に電気的に結合される。
具備する固体イメージャを提供する。 【解決手段】 イメージャ（１００）は画素アレイとし
て配列された複数のフォトセンサ画素（１１０）を具備
し、各々のフォトセンサ画素はゲート誘電体層がその上
に配置されている側壁を有するフォトダイオード（１２
６）と、フォトダイオード本体の周囲に配置された電界
プレート（１５０）とを含む。電界プレートはゲート誘
電体層上に配置されたアモルファスシリコンから形成さ
れ、前記フォトダイオードの側壁の周囲のほぼ全体に沿
って延在する。電界プレートは撮影アレイの共通電極の
電位に対応してフォトダイオード本体の周囲に電界を発
生するように、前記共通電極に電気的に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、面積
の広い固体イメージャデバイスに関し、特にフォトダイ
オード側壁の漏れを減少させたイメージャデバイスに関
する。
の広い固体イメージャデバイスに関し、特にフォトダイ
オード側壁の漏れを減少させたイメージャデバイスに関
する。
【０００２】
【従来の技術】固体イメージャデバイスは医療診断など
の用途で放射線撮影（例えば、Ｘ線）に使用されてい
る。このような固体イメージャデバイスは一般にフォト
センサ素子の複数のアレイから構成されている。フォト
センサ素子に関連するスイッチング素子が行と列を成し
て配列され、フォトセンサ素子は走査線（アドレス線と
も呼ばれる）の行と、データ線（読み出し線とも呼ばれ
る）の列とによってアドレッシングされる。通常、フォ
トセンサ素子はフォトダイオードであり、スイッチング
素子は薄膜電界効果トランジスタ（ＦＥＴ又はＴＦＴ）
である。
の用途で放射線撮影（例えば、Ｘ線）に使用されてい
る。このような固体イメージャデバイスは一般にフォト
センサ素子の複数のアレイから構成されている。フォト
センサ素子に関連するスイッチング素子が行と列を成し
て配列され、フォトセンサ素子は走査線（アドレス線と
も呼ばれる）の行と、データ線（読み出し線とも呼ばれ
る）の列とによってアドレッシングされる。通常、フォ
トセンサ素子はフォトダイオードであり、スイッチング
素子は薄膜電界効果トランジスタ（ＦＥＴ又はＴＦＴ）
である。
【０００３】固体イメージャの性能に影響を及ぼすいく
つかの要因の１つはフォトダイオード逆バイアス漏れの
量、すなわち、レベルである。本発明が関係している固
体イメージャデバイスにおいては、フォトダイオード漏
れは２つの成分、すなわち、（基板に対してかなりの傾
きを持つフォトダイオードの面からの）側壁漏れと、
（基板とほぼ平行なフォトダイオード表面からの）面積
漏れとを有するものとみなされる。
つかの要因の１つはフォトダイオード逆バイアス漏れの
量、すなわち、レベルである。本発明が関係している固
体イメージャデバイスにおいては、フォトダイオード漏
れは２つの成分、すなわち、（基板に対してかなりの傾
きを持つフォトダイオードの面からの）側壁漏れと、
（基板とほぼ平行なフォトダイオード表面からの）面積
漏れとを有するものとみなされる。
【０００４】医療用として使用されるべきイメージャデ
バイスの場合、代表的な画素のフォトダイオードは、通
常、長さと幅が約０．１から０．４ｍｍ程度のほぼ正方
形である。このような大きさであるとき、側壁漏れ成分
は面積漏れ成分と同じ大きさであり、従って、それら２
つの成分が漏れに占める割合は著しく大きく、その結
果、イメージャの性能を劣化させる。例えば、Ｘ線撮影
に適用された場合、露出時間（アレイの読み出しから次
の読み出しまでの時間）は２秒の長さになり、１ｐＡ程
度のフォトダイオード漏れであっても、フォトダイオー
ドが収集できる電荷の飽和と、漏れ電流と関連するイメ
ージャの雑音及びオフセットドリフトの一因となること
によって、性能を著しく低下させてしまう。
バイスの場合、代表的な画素のフォトダイオードは、通
常、長さと幅が約０．１から０．４ｍｍ程度のほぼ正方
形である。このような大きさであるとき、側壁漏れ成分
は面積漏れ成分と同じ大きさであり、従って、それら２
つの成分が漏れに占める割合は著しく大きく、その結
果、イメージャの性能を劣化させる。例えば、Ｘ線撮影
に適用された場合、露出時間（アレイの読み出しから次
の読み出しまでの時間）は２秒の長さになり、１ｐＡ程
度のフォトダイオード漏れであっても、フォトダイオー
ドが収集できる電荷の飽和と、漏れ電流と関連するイメ
ージャの雑音及びオフセットドリフトの一因となること
によって、性能を著しく低下させてしまう。
【０００５】フォトダイオード漏れがどれほど深刻な問
題をかかえているかは、周囲の電子部品により発生する
熱によって室温より幾分高い温度であるときに、１０Ｖ
の共通バイアスの下でフォトダイオードを動作させると
考えた場合に最も良く理解される。更に、イメージャデ
バイスは百万（１×１０6 ）個ものフォトダイオードを
有すると考えられ、劣悪な画素の数が過剰になるのを回
避するためには、その大半のフォトダイオードが漏れを
生じてはならない。従って、イメージャ製造プロセスの
コストの増加を回避し且つ／又はイメージャ製造プロセ
スを今以上に複雑にせず、且つ性能又は信頼性の低下を
回避しつつ、イメージャフォトダイオードの逆バイアス
漏れを実施可能な程度まで減少させることが望ましい。
題をかかえているかは、周囲の電子部品により発生する
熱によって室温より幾分高い温度であるときに、１０Ｖ
の共通バイアスの下でフォトダイオードを動作させると
考えた場合に最も良く理解される。更に、イメージャデ
バイスは百万（１×１０6 ）個ものフォトダイオードを
有すると考えられ、劣悪な画素の数が過剰になるのを回
避するためには、その大半のフォトダイオードが漏れを
生じてはならない。従って、イメージャ製造プロセスの
コストの増加を回避し且つ／又はイメージャ製造プロセ
スを今以上に複雑にせず、且つ性能又は信頼性の低下を
回避しつつ、イメージャフォトダイオードの逆バイアス
漏れを実施可能な程度まで減少させることが望ましい。
【０００６】
【発明の概要】本発明では、ゲーテッド(gated) フォト
ダイオードのアレイを具備する固体イメージャを提供す
る。イメージャは画素アレイを成して配列された複数の
フォトセンサ画素を具備し、各々のフォトセンサ画素
は、上面にゲート誘電体層を有する側壁を有するフォト
ダイオードと、フォトダイオード本体の周囲に配置され
た電界プレート(field plate) とを含む。電界プレート
はゲート誘電体層上に配置されたアモルファスシリコン
から成り、前記フォトダイオードの側壁をほぼ完全に覆
うように延在している。このゲーテッドフォトダイオー
ドアレイを製造する方法も提供する。
ダイオードのアレイを具備する固体イメージャを提供す
る。イメージャは画素アレイを成して配列された複数の
フォトセンサ画素を具備し、各々のフォトセンサ画素
は、上面にゲート誘電体層を有する側壁を有するフォト
ダイオードと、フォトダイオード本体の周囲に配置され
た電界プレート(field plate) とを含む。電界プレート
はゲート誘電体層上に配置されたアモルファスシリコン
から成り、前記フォトダイオードの側壁をほぼ完全に覆
うように延在している。このゲーテッドフォトダイオー
ドアレイを製造する方法も提供する。
【０００７】本発明の上記の並びにその他の特徴、面及
び利点は添付の図面を参照して以下の詳細な説明を読む
ことにより更によく理解されるであろう。尚、図面中、
同じ図中符号は同様の構成要素を指示する。
び利点は添付の図面を参照して以下の詳細な説明を読む
ことにより更によく理解されるであろう。尚、図面中、
同じ図中符号は同様の構成要素を指示する。
【０００８】
【発明の実施の形態】本発明に従って製造された放射線
イメージャ１００（図１）は複数のゲーテッドフォトダ
イオードを具備する。ここで使用する「イメージャ」と
いう用語は、特定の波長の入射放射線（光子、Ｘ線な
ど）を吸収し、吸収した放射線に対応する電気信号を発
生する固体デバイスを表す。当該技術では良く知られて
いるように、通常、画素は複数の行と複数の列から成る
パターンを描くアレイとして配置されている。各画素１
１０はそれぞれ対応する走査線の行と、データ線の列と
により個別にアドレッシング可能であるので、アレイに
より吸収される放射線の空間的分布を判定することも可
能である。フォトセンサアレイは基板の外に配置された
電気回路（図示せず）に電気的に結合している。それら
の電気回路はアレイにより発生される電気信号を増幅
し、処理する。
イメージャ１００（図１）は複数のゲーテッドフォトダ
イオードを具備する。ここで使用する「イメージャ」と
いう用語は、特定の波長の入射放射線（光子、Ｘ線な
ど）を吸収し、吸収した放射線に対応する電気信号を発
生する固体デバイスを表す。当該技術では良く知られて
いるように、通常、画素は複数の行と複数の列から成る
パターンを描くアレイとして配置されている。各画素１
１０はそれぞれ対応する走査線の行と、データ線の列と
により個別にアドレッシング可能であるので、アレイに
より吸収される放射線の空間的分布を判定することも可
能である。フォトセンサアレイは基板の外に配置された
電気回路（図示せず）に電気的に結合している。それら
の電気回路はアレイにより発生される電気信号を増幅
し、処理する。
【０００９】一例として、そのような画素のアレイが光
画像形成アレイ（例えば、フォトダイオードなどのフォ
トセンサのアレイ）であると考えても良く、この光イメ
ージャアレイをＸ線シンチレータ（Ｘ線放射（又は検出
すべき他の種類の放射線）をシンチレータで吸収すると
きに光子を放射する材料から製造されている）に結合す
ることにより、これをＸ線イメージャとして採用するこ
とができる。
画像形成アレイ（例えば、フォトダイオードなどのフォ
トセンサのアレイ）であると考えても良く、この光イメ
ージャアレイをＸ線シンチレータ（Ｘ線放射（又は検出
すべき他の種類の放射線）をシンチレータで吸収すると
きに光子を放射する材料から製造されている）に結合す
ることにより、これをＸ線イメージャとして採用するこ
とができる。
【００１０】ここで使用する用語「ゲーテッドフォトダ
イオード」は、フォトダイオード本体の側壁の周囲に
「電界プレート」、すなわち、動作中にフォトダイオー
ド本体の周囲に電界を発生させて、アレイにおけるフォ
トダイオードの側壁からの電気の漏れを減少させる手段
を設けるように、フォトダイオード本体の側壁の周囲に
半導体材料の帯（又はベルト）が配置されているダイオ
ードアセンブリを表す。
イオード」は、フォトダイオード本体の側壁の周囲に
「電界プレート」、すなわち、動作中にフォトダイオー
ド本体の周囲に電界を発生させて、アレイにおけるフォ
トダイオードの側壁からの電気の漏れを減少させる手段
を設けるように、フォトダイオード本体の側壁の周囲に
半導体材料の帯（又はベルト）が配置されているダイオ
ードアセンブリを表す。
【００１１】ダイオード本体の側壁の周囲に配置される
半導体材料のベルト（ダイオード本体と、半導体材料の
ベルトとの間には誘電体材料が配置される）は、通常、
ダイオードの陽極に電気的に結合している。この構成が
ダイオードの漏れを減少させる「電界プレート」、すな
わち、「ゲーテッド」ダイオードを形成する。
半導体材料のベルト（ダイオード本体と、半導体材料の
ベルトとの間には誘電体材料が配置される）は、通常、
ダイオードの陽極に電気的に結合している。この構成が
ダイオードの漏れを減少させる「電界プレート」、すな
わち、「ゲーテッド」ダイオードを形成する。
【００１２】フォトセンサアレイを製造する多数の方法
があるが、製造方法はアレイ中に所望の性能を示す素子
を設けるだけではなく、時間及び資源の観点から見て製
造工程が効率良いものであることも望ましい。例えば、
ここで説明するイメージャデバイスは縮小マスクセット
イメージャプロセスと呼ばれる方法により製造される
が、その方法には限定されない。この方法の一面によれ
ば、それぞれの画素に対応するフォトダイオード本体
（ダイオードの半導体材料から形成される）は関連する
薄膜トランジスタの堆積に先立って堆積される。逆バイ
アス電流漏れを減少させた本発明の固体イメージャは複
数の工程で製造され、識別される工程により製造された
構造を図１Ａから図１Ｄに示し、それらに対応する横断
面図を図２Ａから図２Ｄ及び図３Ａから図３Ｄに示す。
縮小マスク製造方法の概要は、全て本発明の譲受人に譲
渡された米国特許第５,３９９,８４４号、第５,４３５,
６０８号及び第５,４８０,８１０号に記載されている。
本発明は、フォトダイオードの逆バイアス漏れを減少さ
せるような画素構成を実現するためにこの方法を変形さ
せた方法を提供する。
があるが、製造方法はアレイ中に所望の性能を示す素子
を設けるだけではなく、時間及び資源の観点から見て製
造工程が効率良いものであることも望ましい。例えば、
ここで説明するイメージャデバイスは縮小マスクセット
イメージャプロセスと呼ばれる方法により製造される
が、その方法には限定されない。この方法の一面によれ
ば、それぞれの画素に対応するフォトダイオード本体
（ダイオードの半導体材料から形成される）は関連する
薄膜トランジスタの堆積に先立って堆積される。逆バイ
アス電流漏れを減少させた本発明の固体イメージャは複
数の工程で製造され、識別される工程により製造された
構造を図１Ａから図１Ｄに示し、それらに対応する横断
面図を図２Ａから図２Ｄ及び図３Ａから図３Ｄに示す。
縮小マスク製造方法の概要は、全て本発明の譲受人に譲
渡された米国特許第５,３９９,８４４号、第５,４３５,
６０８号及び第５,４８０,８１０号に記載されている。
本発明は、フォトダイオードの逆バイアス漏れを減少さ
せるような画素構成を実現するためにこの方法を変形さ
せた方法を提供する。
【００１３】例により示すため、各図には代表的な１つ
の画素１１０を示し、それに付随する説明においても代
表的な１つの画素を説明するが、それに限定されるわけ
ではない。通常、画素１１０は基板１０５（図１Ａから
図１Ｄ）上に配置されている。各画素１００はここで図
示し且つ説明するようなフォトダイオード１２６などの
フォトセンサと、ＴＦＴとも呼ばれる薄膜電界効果トラ
ンジスタ（ＦＥＴ）とを具備する。通常、周知の製造方
法によれば、特定のイメージャフォトセンサアレイを形
成する基板１０５上の全ての画素の製造は同時に進行す
る。
の画素１１０を示し、それに付随する説明においても代
表的な１つの画素を説明するが、それに限定されるわけ
ではない。通常、画素１１０は基板１０５（図１Ａから
図１Ｄ）上に配置されている。各画素１００はここで図
示し且つ説明するようなフォトダイオード１２６などの
フォトセンサと、ＴＦＴとも呼ばれる薄膜電界効果トラ
ンジスタ（ＦＥＴ）とを具備する。通常、周知の製造方
法によれば、特定のイメージャフォトセンサアレイを形
成する基板１０５上の全ての画素の製造は同時に進行す
る。
【００１４】本発明の方法に従えば、基板１０５の表面
に第１の導電層１２０を堆積する（エッチング後に残っ
た第１の導電層１２０の一部を図１Ａ、図２Ａ及び図３
Ａに示す）。ゲート電極１２２及びフォトセンサ底部ゲ
ート電極１２４の所望の位置取りに応じて適切にパター
ニングされたフォトマスクにより規定されるようなパタ
ーンに従って第１の導電層１２０をエッチングすること
により、共通エッチングシーケンスにおいてゲート電極
１２２とフォトセンサ底部ゲート電極１２４を形成す
る。ここで使用される用語「共通エッチングシーケン
ス」及びそれに類似する用語は、それぞれの素子へと形
成されるべき下方に位置する材料を１つのパターニング
されたフォトレジストマスクを通して一連のエッチング
工程によってエッチングするなど、画素中の素子を同時
に形成することを表す。
に第１の導電層１２０を堆積する（エッチング後に残っ
た第１の導電層１２０の一部を図１Ａ、図２Ａ及び図３
Ａに示す）。ゲート電極１２２及びフォトセンサ底部ゲ
ート電極１２４の所望の位置取りに応じて適切にパター
ニングされたフォトマスクにより規定されるようなパタ
ーンに従って第１の導電層１２０をエッチングすること
により、共通エッチングシーケンスにおいてゲート電極
１２２とフォトセンサ底部ゲート電極１２４を形成す
る。ここで使用される用語「共通エッチングシーケン
ス」及びそれに類似する用語は、それぞれの素子へと形
成されるべき下方に位置する材料を１つのパターニング
されたフォトレジストマスクを通して一連のエッチング
工程によってエッチングするなど、画素中の素子を同時
に形成することを表す。
【００１５】ゲート電極１２２とフォトセンサ底部ゲー
ト電極１２４が形成される第１の導電層１２０は、通
常、酸化インジウムスズ（ＩＴＯ）又はクロム、チタ
ン、モリブデン、アルミニウムなどの金属を１つ又は複
数の層として１００オングストロームから１００００オ
ングストロームの厚さまで堆積させた構造を有する。
ト電極１２４が形成される第１の導電層１２０は、通
常、酸化インジウムスズ（ＩＴＯ）又はクロム、チタ
ン、モリブデン、アルミニウムなどの金属を１つ又は複
数の層として１００オングストロームから１００００オ
ングストロームの厚さまで堆積させた構造を有する。
【００１６】ゲート形成後、フォトダイオードアイラン
ド１２６を形成する（図１Ｂ、図２Ｂ及び図３Ｂを参
照。フォトダイオードアイランド１２６の下方に位置す
るダイオード底部電極の部分は破線で示されている）。
通常、フォトダイオードアイランド１２６はアモルファ
スシリコン（ａ−Ｓｉ）から成る３つの層から構成され
ている（図２Ｂ及び図３Ｂの横断面図には破線で示され
ている）。まず、ｎ＋型不純物を添加したアモルファス
シリコンの層１２８が堆積され、次に真性アモルファス
シリコン（ｉ−Ｓｉ）とも呼ばれる不純物を含有しない
アモルファスシリコンの層１３０が堆積され、続いてｐ
＋型不純物を添加したアモルファスシリコンの層１３２
が堆積される。図２Ｂ及び図３Ｂの表現は単なる例示を
目的としており、通常、ｎ型層及びｐ型層は不純物を添
加しないアモルファスシリコンの層より薄い。更に、フ
ォトダイオードアイランドはフォトダイオードの上面１
３３に沿って配置された酸化インジウムスズ（ＯＴＯ）
などの導電性透明材料から成る薄い層を有していても良
い。デバイスの図示を簡略化するため、このＩＴＯの層
は図示されていない。フォトダイオードアイランド１２
６の好ましい厚さは約０．５μｍから約２．５μｍの範
囲である。
ド１２６を形成する（図１Ｂ、図２Ｂ及び図３Ｂを参
照。フォトダイオードアイランド１２６の下方に位置す
るダイオード底部電極の部分は破線で示されている）。
通常、フォトダイオードアイランド１２６はアモルファ
スシリコン（ａ−Ｓｉ）から成る３つの層から構成され
ている（図２Ｂ及び図３Ｂの横断面図には破線で示され
ている）。まず、ｎ＋型不純物を添加したアモルファス
シリコンの層１２８が堆積され、次に真性アモルファス
シリコン（ｉ−Ｓｉ）とも呼ばれる不純物を含有しない
アモルファスシリコンの層１３０が堆積され、続いてｐ
＋型不純物を添加したアモルファスシリコンの層１３２
が堆積される。図２Ｂ及び図３Ｂの表現は単なる例示を
目的としており、通常、ｎ型層及びｐ型層は不純物を添
加しないアモルファスシリコンの層より薄い。更に、フ
ォトダイオードアイランドはフォトダイオードの上面１
３３に沿って配置された酸化インジウムスズ（ＯＴＯ）
などの導電性透明材料から成る薄い層を有していても良
い。デバイスの図示を簡略化するため、このＩＴＯの層
は図示されていない。フォトダイオードアイランド１２
６の好ましい厚さは約０．５μｍから約２．５μｍの範
囲である。
【００１７】導電層１２０と同様に、フォトダイオード
アイランド１２６を構成する各層も初めに基板１０５上
にほぼ均一に堆積され、その上面にゲート電極１２２と
底部ゲート電極１２４が配置される。その後、シリコン
層１３２、１３０、１２８を通してエッチングを実行し
て、ゲート電極１２２を露出させ、底部ゲート電極１２
４のごく小さな接点部分１２３を除く全ての面にアイラ
ンドが形成されるように（図１Ｂを参照）フォトダイオ
ードアイランドを形成する。
アイランド１２６を構成する各層も初めに基板１０５上
にほぼ均一に堆積され、その上面にゲート電極１２２と
底部ゲート電極１２４が配置される。その後、シリコン
層１３２、１３０、１２８を通してエッチングを実行し
て、ゲート電極１２２を露出させ、底部ゲート電極１２
４のごく小さな接点部分１２３を除く全ての面にアイラ
ンドが形成されるように（図１Ｂを参照）フォトダイオ
ードアイランドを形成する。
【００１８】本発明では、フォトダイオードアイランド
材料のエッチングは、経済的制約条件及び技術的制約条
件の中で実施しうる範囲で、フォトダイオード側壁１３
４をほぼ垂直にする（例えば、基板表面１０５に関して
約８５度から約９０度の角度を成して配置するのが望ま
しい）ように実行される。側壁１３４の少なくとも一部
がほぼ垂直方向に向いていることが特に望ましい。これ
は、例えば、ＳＦ6 ／ＨＣｌを２０ｓｃｃｍ／３０ｓｃ
ｃｍ、１．６Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１０
０ｍＴｏｒｒから８０ｍＴｏｒｒの圧力を使用するとい
う条件により反応性イオンエッチング（ＲＩＥ）により
実現されるであろう。
材料のエッチングは、経済的制約条件及び技術的制約条
件の中で実施しうる範囲で、フォトダイオード側壁１３
４をほぼ垂直にする（例えば、基板表面１０５に関して
約８５度から約９０度の角度を成して配置するのが望ま
しい）ように実行される。側壁１３４の少なくとも一部
がほぼ垂直方向に向いていることが特に望ましい。これ
は、例えば、ＳＦ6 ／ＨＣｌを２０ｓｃｃｍ／３０ｓｃ
ｃｍ、１．６Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１０
０ｍＴｏｒｒから８０ｍＴｏｒｒの圧力を使用するとい
う条件により反応性イオンエッチング（ＲＩＥ）により
実現されるであろう。
【００１９】現実に実施することを考えると、現在のエ
ッチング技術によってフォトダイオードアイランド１２
６上で完全に垂直な側壁１３４を得ることは極めて困難
である。図９及びそれに関連する以下の表１は、本発明
の反応性イオンエッチングを使用して形成された１．５
ミクロン（μｍ）の厚さのダイオードアイランドで無理
なく達成できる側壁１３４の部分の輪郭形状と向きのい
くつかの例を示す。この方法によって得られる側壁１３
４の垂直度は、パターニングフォトレジストの傾きによ
りある程度判定される。レジストパターンの輪郭規定後
に必要とされるレジストの後焼成は、レジストがＲＩＥ
中に過剰に架橋しないように（過剰な架橋はＲＩＥ後の
レジストの除去を困難にすると考えられる）実行され、
レジストのプロファイルの垂直度を低下させる傾向があ
る。
ッチング技術によってフォトダイオードアイランド１２
６上で完全に垂直な側壁１３４を得ることは極めて困難
である。図９及びそれに関連する以下の表１は、本発明
の反応性イオンエッチングを使用して形成された１．５
ミクロン（μｍ）の厚さのダイオードアイランドで無理
なく達成できる側壁１３４の部分の輪郭形状と向きのい
くつかの例を示す。この方法によって得られる側壁１３
４の垂直度は、パターニングフォトレジストの傾きによ
りある程度判定される。レジストパターンの輪郭規定後
に必要とされるレジストの後焼成は、レジストがＲＩＥ
中に過剰に架橋しないように（過剰な架橋はＲＩＥ後の
レジストの除去を困難にすると考えられる）実行され、
レジストのプロファイルの垂直度を低下させる傾向があ
る。
【００２０】 表 １ （１．５ミクロンの厚さのダイオードアイランド） RIE圧力 底部傾きＳ１ 中央部傾きＳ２ 中央部領域Ｅの 上部傾きＳ３ （mT） （度） （度） 広がり（μｍ） （度） 100 75° 90° 0.37〜0.67 77° 80 80° 76° 0.37 77° 60 76° 中央部領域なし 中央部領域なし 67° 50 75° 中央部領域なし 中央部領域なし 64° 。
【００２１】表１から、約８０ｍＴｏｒｒ未満の圧力を
使用すると側壁にほぼ垂直な部分はなくなり、下端部
（Ｓ１）から上端部（Ｓ３）に向かって勾配が減少する
ような側壁の傾きのみが残ることがわかる。これに対
し、８０〜１００ｍＴｏｒｒの圧力を使用した場合に
は、側壁の中間部分Ｓ２がほぼ垂直になる、すなわち、
基板表面に対して８５°〜９０°の向きになる（向きは
基板の表面に対して垂直又は直交する方向を指す）。更
に、圧力が１００ｍＴｏｒｒを越えると、中間部分Ｓ２
の垂直度／直交度は増し、ＲＩＥ圧力として８０ｍＴｏ
ｒｒを使用して形成された中間部分Ｓ２と比較して、側
壁の高さのより大きな部分に広がることを理解できる。
使用すると側壁にほぼ垂直な部分はなくなり、下端部
（Ｓ１）から上端部（Ｓ３）に向かって勾配が減少する
ような側壁の傾きのみが残ることがわかる。これに対
し、８０〜１００ｍＴｏｒｒの圧力を使用した場合に
は、側壁の中間部分Ｓ２がほぼ垂直になる、すなわち、
基板表面に対して８５°〜９０°の向きになる（向きは
基板の表面に対して垂直又は直交する方向を指す）。更
に、圧力が１００ｍＴｏｒｒを越えると、中間部分Ｓ２
の垂直度／直交度は増し、ＲＩＥ圧力として８０ｍＴｏ
ｒｒを使用して形成された中間部分Ｓ２と比較して、側
壁の高さのより大きな部分に広がることを理解できる。
【００２２】フォトダイオードアイランド１２６の形成
に続いて、図１Ｃ及び図１Ｄ図２Ｃ及び図２Ｄ並びに図
３Ｃ及び図３Ｄに示すように、薄膜トランジスタ（ＴＦ
Ｔ）の堆積とパターニングを実行する。一般に、プラズ
マ強化化学蒸着（ＰＥＣＶＤ）プロセスにおいては、複
数の材料層を堆積した後にパターニングして、アレイ上
に所望の素子構造を形成する。例えば、まず、ゲート誘
電体層１３６を堆積するが、この層は、通常、窒化シリ
コン、酸化シリコン又はその組み合わせから成る１つ又
は複数の層を含み、約０.１〜０.５ミクロンの範囲の厚
さまで堆積される。
に続いて、図１Ｃ及び図１Ｄ図２Ｃ及び図２Ｄ並びに図
３Ｃ及び図３Ｄに示すように、薄膜トランジスタ（ＴＦ
Ｔ）の堆積とパターニングを実行する。一般に、プラズ
マ強化化学蒸着（ＰＥＣＶＤ）プロセスにおいては、複
数の材料層を堆積した後にパターニングして、アレイ上
に所望の素子構造を形成する。例えば、まず、ゲート誘
電体層１３６を堆積するが、この層は、通常、窒化シリ
コン、酸化シリコン又はその組み合わせから成る１つ又
は複数の層を含み、約０.１〜０.５ミクロンの範囲の厚
さまで堆積される。
【００２３】それに加えて、薄膜トランジスタ（ＴＦ
Ｔ）１７５を形成するための材料１３８（図１Ｄ）をＰ
ＥＣＶＤプロセスで堆積する。一般に、ＴＦＴ１３８は
２つのＰＥＣＶＤシリコン層を有する（図２Ｃを参照）
逆スタガＴＦＴから構成され、それらのシリコン層のう
ち第１の層１４０は約０．１μｍから０．３μｍの厚さ
の真性アモルファスシリコン（ｉ−Ｓｉ）である。ＴＦ
Ｔ１３８の第２の、すなわち、上部の層１４２は一般に
厚さが約０．１μｍ未満の（ｎ＋）−Ｓｉ、すなわち、
ｎ＋型不純物を添加したＳｉから形成されている。図２
Ｃには、以下に説明するパターニング工程の後の層１３
８が示されている。当該技術では知られているように、
ＴＦＴ１３８の第２の層１４２の上面に、例えば、Ｍｏ
又はＣｒの薄い金属被覆層（図示せず）を任意に形成し
ても良い。
Ｔ）１７５を形成するための材料１３８（図１Ｄ）をＰ
ＥＣＶＤプロセスで堆積する。一般に、ＴＦＴ１３８は
２つのＰＥＣＶＤシリコン層を有する（図２Ｃを参照）
逆スタガＴＦＴから構成され、それらのシリコン層のう
ち第１の層１４０は約０．１μｍから０．３μｍの厚さ
の真性アモルファスシリコン（ｉ−Ｓｉ）である。ＴＦ
Ｔ１３８の第２の、すなわち、上部の層１４２は一般に
厚さが約０．１μｍ未満の（ｎ＋）−Ｓｉ、すなわち、
ｎ＋型不純物を添加したＳｉから形成されている。図２
Ｃには、以下に説明するパターニング工程の後の層１３
８が示されている。当該技術では知られているように、
ＴＦＴ１３８の第２の層１４２の上面に、例えば、Ｍｏ
又はＣｒの薄い金属被覆層（図示せず）を任意に形成し
ても良い。
【００２４】周知の標準縮小マスクセットプロセスの場
合と同様に、次の工程では、画素１１０上の所望の領域
以外の領域から堆積されたＴＦＴシリコン材料を除去す
ることにより、所望の場所にＴＦＴ／ＦＥＴアイランド
１４４、１４６（図１Ｃを参照）を形成する。ここで使
用する用語「ＴＦＴ材料シリコン材料」及びそれに類似
する用語は、図面には総じて項目１３８として示されて
いるＴＦＴの半導体部分を表す。この選択的なＴＦＴシ
リコン材料の除去は、通常、エッチング手順を使用して
実現される。本発明の方法においては、このエッチング
工程は、フォトダイオードアイランド１２６のほぼ垂直
な側壁部分１３４に堆積したＴＦＴシリコン材料を除去
しないか、又はその一部のみを除去する一方で、画素の
水平の（すなわち、基板と平行な）平坦な面からはＴＦ
Ｔ材料を除去して、フォトダイオード本体の側壁の周囲
にベルト状のシリコン層を形成するスぺーサ（又はベル
ト）１５０を形成するように実行される。
合と同様に、次の工程では、画素１１０上の所望の領域
以外の領域から堆積されたＴＦＴシリコン材料を除去す
ることにより、所望の場所にＴＦＴ／ＦＥＴアイランド
１４４、１４６（図１Ｃを参照）を形成する。ここで使
用する用語「ＴＦＴ材料シリコン材料」及びそれに類似
する用語は、図面には総じて項目１３８として示されて
いるＴＦＴの半導体部分を表す。この選択的なＴＦＴシ
リコン材料の除去は、通常、エッチング手順を使用して
実現される。本発明の方法においては、このエッチング
工程は、フォトダイオードアイランド１２６のほぼ垂直
な側壁部分１３４に堆積したＴＦＴシリコン材料を除去
しないか、又はその一部のみを除去する一方で、画素の
水平の（すなわち、基板と平行な）平坦な面からはＴＦ
Ｔ材料を除去して、フォトダイオード本体の側壁の周囲
にベルト状のシリコン層を形成するスぺーサ（又はベル
ト）１５０を形成するように実行される。
【００２５】これを実現するため、例えば、ＳＦ6 ／Ｈ
Ｃｌの２０ｓｃｃｍ／３０ｓｃｃｍをエッチング剤と
し、１．１Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１００
ｍＴｏｒｒの圧力を使用する反応性イオンエッチング又
はドライエッチングを採用する。このエッチングは、例
えば、２８８ｎｍのＳｉラインに基づく放出終点に、数
分（通常は実験により判定される）、一般には約１分か
ら３分を加えて実行される。エッチング時間が短すぎる
と、アレイのゲート段部又はフィールド（その他の水平
面）に沿ってシリコン材料が残留し、画素間の漏れにつ
ながる。また、エッチング時間が長すぎると、下方に位
置するゲート誘電体材料が除去されてしまい、その結
果、同様にアレイ中の漏れを生じる。エッチングが長引
くと、電界プレート（又はベルトスぺーサ）１５０を形
成するシリコン材料までも除去されるおそれがある。
Ｃｌの２０ｓｃｃｍ／３０ｓｃｃｍをエッチング剤と
し、１．１Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１００
ｍＴｏｒｒの圧力を使用する反応性イオンエッチング又
はドライエッチングを採用する。このエッチングは、例
えば、２８８ｎｍのＳｉラインに基づく放出終点に、数
分（通常は実験により判定される）、一般には約１分か
ら３分を加えて実行される。エッチング時間が短すぎる
と、アレイのゲート段部又はフィールド（その他の水平
面）に沿ってシリコン材料が残留し、画素間の漏れにつ
ながる。また、エッチング時間が長すぎると、下方に位
置するゲート誘電体材料が除去されてしまい、その結
果、同様にアレイ中の漏れを生じる。エッチングが長引
くと、電界プレート（又はベルトスぺーサ）１５０を形
成するシリコン材料までも除去されるおそれがある。
【００２６】このエッチング手順の結果、所望の水平面
からはＴＦＴシリコン材料は除去されるが、フォトダイ
オード１２６の周囲の、フォトダイオード本体のほぼ垂
直の側壁１３４にあるＴＦＴシリコン材料（すなわち、
ａ−Ｓｉ材料）から成る電界プレート（すなわち、ベル
トスぺーサ）１５０は損なわれずに残る。通常、エッチ
ングプロセスでは、垂直のフォトダイオード側壁１３４
から上面のｎ＋型不純物を添加したＳｉ材料はエッチン
グにより除去されるので、電界プレート１５０を形成す
るシリコンの層は、当初堆積されたＴＦＴ材料のｉ−Ｓ
ｉ部分のみから構成されることになり、この材料はフォ
トダイオード本体１２６の側壁の周囲に沿って連続する
ベルトとして延在する。ゲート電極誘電体層１３６は電
界プレート１５０とフォトダイオード１２６の側壁との
間に配置されているので、電界プレート（すなわち、ス
ぺーサ）１５０のシリコンはフォトダイオード本体から
は電気的に絶縁されることになり、これにより、本発明
のゲーテッドダイオード構造を形成することができる。
からはＴＦＴシリコン材料は除去されるが、フォトダイ
オード１２６の周囲の、フォトダイオード本体のほぼ垂
直の側壁１３４にあるＴＦＴシリコン材料（すなわち、
ａ−Ｓｉ材料）から成る電界プレート（すなわち、ベル
トスぺーサ）１５０は損なわれずに残る。通常、エッチ
ングプロセスでは、垂直のフォトダイオード側壁１３４
から上面のｎ＋型不純物を添加したＳｉ材料はエッチン
グにより除去されるので、電界プレート１５０を形成す
るシリコンの層は、当初堆積されたＴＦＴ材料のｉ−Ｓ
ｉ部分のみから構成されることになり、この材料はフォ
トダイオード本体１２６の側壁の周囲に沿って連続する
ベルトとして延在する。ゲート電極誘電体層１３６は電
界プレート１５０とフォトダイオード１２６の側壁との
間に配置されているので、電界プレート（すなわち、ス
ぺーサ）１５０のシリコンはフォトダイオード本体から
は電気的に絶縁されることになり、これにより、本発明
のゲーテッドダイオード構造を形成することができる。
【００２７】縮小マスクセットプロセスで採用される工
程の順序によって、特に、縮小マスクセットプロセスに
おいてＴＦＴアイランドを形成するのに先立ってフォト
ダイオードを形成するという手順をとっていることによ
り、フォトダイオード１２６の側壁上に電界プレート
（すなわち、ベルトスぺーサ）１５０を形成することが
可能になる。
程の順序によって、特に、縮小マスクセットプロセスに
おいてＴＦＴアイランドを形成するのに先立ってフォト
ダイオードを形成するという手順をとっていることによ
り、フォトダイオード１２６の側壁上に電界プレート
（すなわち、ベルトスぺーサ）１５０を形成することが
可能になる。
【００２８】ＴＦＴ／ＦＥＴアイランド１４４、１４６
及び電界プレート（ベルトスぺーサ）１５０の形成に続
いて、ゲート誘電体層にバイア１５２を形成し、次に、
ソース／ドレイン金属層（ソース／ドレイン金属とは、
ＴＦＴのソース電極とドレイン電極の双方を形成するた
めに使用される共通の金属を指す）を堆積し、その金属
層を共通電極線１５４及び他の接点１５５（例えば、Ｔ
ＦＴのソース電極及びドレイン電極と、ＴＦＴに結合す
る読み出し線を構成する）を形成するようにパターニン
グすることにより、デバイス製造プロセスは続く。通
常、ソース／ドレイン金属層はモリブデン、クロムなど
の導電性材料である。
及び電界プレート（ベルトスぺーサ）１５０の形成に続
いて、ゲート誘電体層にバイア１５２を形成し、次に、
ソース／ドレイン金属層（ソース／ドレイン金属とは、
ＴＦＴのソース電極とドレイン電極の双方を形成するた
めに使用される共通の金属を指す）を堆積し、その金属
層を共通電極線１５４及び他の接点１５５（例えば、Ｔ
ＦＴのソース電極及びドレイン電極と、ＴＦＴに結合す
る読み出し線を構成する）を形成するようにパターニン
グすることにより、デバイス製造プロセスは続く。通
常、ソース／ドレイン金属層はモリブデン、クロムなど
の導電性材料である。
【００２９】図２Ｄからわかるように、共通電極線１５
４はＴＦＴアイランド構造１４４の付近の領域でフォト
ダイオードアイランドの側壁と重なり合っている。動作
中、共通電極はほぼ一定の電位に保持される。共通電極
１５４はわずかな導電性を有する電界プレート（ベルト
スぺーサ）１５０のａ−Ｓｉ材料と接触するので、ベル
トスぺーサ１５０のシリコンは共通電極のバイアス電圧
まで充電する。電界プレート１５０により発生する電界
により、動作中、フォトダイオード１２６からの逆バイ
アス漏れは減少する。更に、ｐ／ｉ／ｎ型フォトダイオ
ード（図２Ｂ及び図３Ｂに示すように上の層から下の層
への順）の場合のように共通電極が負バイアスされる
と、電界プレート１５０のシリコン材料の電位はフォト
ダイオード１２６の本体のより正の電位に関して負であ
り、導電率の高いＦＥＴチャネル充電層がベルトスぺー
サ１５０のシリコン内に形成される。この状況によっ
て、シリコン電界プレートの導電率は増加し、フォトダ
イオード側壁の電界は強化される。
４はＴＦＴアイランド構造１４４の付近の領域でフォト
ダイオードアイランドの側壁と重なり合っている。動作
中、共通電極はほぼ一定の電位に保持される。共通電極
１５４はわずかな導電性を有する電界プレート（ベルト
スぺーサ）１５０のａ−Ｓｉ材料と接触するので、ベル
トスぺーサ１５０のシリコンは共通電極のバイアス電圧
まで充電する。電界プレート１５０により発生する電界
により、動作中、フォトダイオード１２６からの逆バイ
アス漏れは減少する。更に、ｐ／ｉ／ｎ型フォトダイオ
ード（図２Ｂ及び図３Ｂに示すように上の層から下の層
への順）の場合のように共通電極が負バイアスされる
と、電界プレート１５０のシリコン材料の電位はフォト
ダイオード１２６の本体のより正の電位に関して負であ
り、導電率の高いＦＥＴチャネル充電層がベルトスぺー
サ１５０のシリコン内に形成される。この状況によっ
て、シリコン電界プレートの導電率は増加し、フォトダ
イオード側壁の電界は強化される。
【００３０】最終処理において、ＴＦＴ／ＦＥＴアイラ
ンド１４４、１４６の、ソース／ドレイン金属により被
覆されていない領域から更に材料を除去する。この工程
では、（ｎ＋）−Ｓｉ層と、その下方に位置するごく少
量のｉ−Ｓｉ層とを除去し、結果的には約５０ｎｍから
約１００ｎｍの（ｎ＋）−Ｓｉ及びｉ−Ｓｉが除去され
ることになる。この除去の目的は、当該技術では知られ
ているように、機能するＴＦＴを形成することである。
材料が表面に対してほぼ直交する方向で除去され、従っ
て、フォトダイオードの側壁１３４に沿ってベルトスぺ
ーサ材料１５０が全く除去されないか、又はごく少量し
か除去されないという理由により、反応性イオンエッチ
ングが好ましい方法である。反応性イオンエッチングは
先のエッチング工程と同様にＳＦ6 及びＨＣｌを使用す
るのが好ましいであろう。希望又は必要に応じて、この
工程においてＦＥＴチャネル１７０からｎ＋層１４２を
除去しつつ、フォトダイオード側壁の電界プレート（ベ
ルトスぺーサ）１５０の材料を保護するために、追加の
フォトレジストマスキング層（図示せず）を使用するこ
とができる。このフォトレジストマスキング層は、チャ
ネル領域１７０のシリコン材料のエッチングを可能にす
るためにそれぞれ対応する画素開口を配列して、アレイ
を覆うように配置される。
ンド１４４、１４６の、ソース／ドレイン金属により被
覆されていない領域から更に材料を除去する。この工程
では、（ｎ＋）−Ｓｉ層と、その下方に位置するごく少
量のｉ−Ｓｉ層とを除去し、結果的には約５０ｎｍから
約１００ｎｍの（ｎ＋）−Ｓｉ及びｉ−Ｓｉが除去され
ることになる。この除去の目的は、当該技術では知られ
ているように、機能するＴＦＴを形成することである。
材料が表面に対してほぼ直交する方向で除去され、従っ
て、フォトダイオードの側壁１３４に沿ってベルトスぺ
ーサ材料１５０が全く除去されないか、又はごく少量し
か除去されないという理由により、反応性イオンエッチ
ングが好ましい方法である。反応性イオンエッチングは
先のエッチング工程と同様にＳＦ6 及びＨＣｌを使用す
るのが好ましいであろう。希望又は必要に応じて、この
工程においてＦＥＴチャネル１７０からｎ＋層１４２を
除去しつつ、フォトダイオード側壁の電界プレート（ベ
ルトスぺーサ）１５０の材料を保護するために、追加の
フォトレジストマスキング層（図示せず）を使用するこ
とができる。このフォトレジストマスキング層は、チャ
ネル領域１７０のシリコン材料のエッチングを可能にす
るためにそれぞれ対応する画素開口を配列して、アレイ
を覆うように配置される。
【００３１】その後、ＴＦＴ／ＦＥＴアイランド１４
４、１４６の表面を不活性化し且つデバイス全体の露出
面を密封する障壁層１６０を堆積することにより、イメ
ージャは完成する（図４及び図５）。障壁層は約０．５
μｍから約２．０μｍの厚さであるのが好ましく、ま
た、ＳｉＯｘ、ＳｉＮｘ又はその組み合わせから形成さ
れるのが好ましいであろう。図１１は、チャネル１７０
のエッチングを可能にするためにＴＦＴ領域にそれぞれ
対応するフォトレジストＴＦＴ開口１６５を設けたイメ
ージャアレイ１００の平面図を示す。
４、１４６の表面を不活性化し且つデバイス全体の露出
面を密封する障壁層１６０を堆積することにより、イメ
ージャは完成する（図４及び図５）。障壁層は約０．５
μｍから約２．０μｍの厚さであるのが好ましく、ま
た、ＳｉＯｘ、ＳｉＮｘ又はその組み合わせから形成さ
れるのが好ましいであろう。図１１は、チャネル１７０
のエッチングを可能にするためにＴＦＴ領域にそれぞれ
対応するフォトレジストＴＦＴ開口１６５を設けたイメ
ージャアレイ１００の平面図を示す。
【００３２】図６、図７及び図８は、最初にＴＦＴ／Ｆ
ＥＴアイランド２４４、２４６を形成する工程で標準的
なフォトリソグラフィを使用することにより製造された
本発明の別の実施例を示す。フォトリソグラフィを使用
すると、ＴＦＴアイランド２４４は、通常、フォトダイ
オード２２６の周囲に沿って、ゲート誘電体材料の層２
３６が堆積されているフォトダイオードの平坦な上面２
４８と重なり合って（図７参照）アイランドが残るよう
にパターニングされる。このような材料の重なり合いに
よってフォトダイオード２２６の光応答又は感度はある
程度低下するが、ゲーテッドフォトダイオード構造を形
成するために側壁電界プレート（ベルトスぺーサ）２５
０として作用するａ−Ｓｉ材料の層はより幅広く又はよ
り厚くなるという結果も得られる。先の実施例において
ＴＦＴ／ＦＥＴアイランドをエッチングするためにＲＩ
Ｅを使用していた場合と比較すると、フォトリソグラフ
ィを採用する方法は、側壁にＳｉ材料を残すという点で
は信頼性がより高い。
ＥＴアイランド２４４、２４６を形成する工程で標準的
なフォトリソグラフィを使用することにより製造された
本発明の別の実施例を示す。フォトリソグラフィを使用
すると、ＴＦＴアイランド２４４は、通常、フォトダイ
オード２２６の周囲に沿って、ゲート誘電体材料の層２
３６が堆積されているフォトダイオードの平坦な上面２
４８と重なり合って（図７参照）アイランドが残るよう
にパターニングされる。このような材料の重なり合いに
よってフォトダイオード２２６の光応答又は感度はある
程度低下するが、ゲーテッドフォトダイオード構造を形
成するために側壁電界プレート（ベルトスぺーサ）２５
０として作用するａ−Ｓｉ材料の層はより幅広く又はよ
り厚くなるという結果も得られる。先の実施例において
ＴＦＴ／ＦＥＴアイランドをエッチングするためにＲＩ
Ｅを使用していた場合と比較すると、フォトリソグラフ
ィを採用する方法は、側壁にＳｉ材料を残すという点で
は信頼性がより高い。
【００３３】図１０は、本発明の実験用ゲーテッドダイ
オード構造の開発に関連して得られた実験データを示す
グラフであり、フォトダイオードの側壁に沿って延在す
る電界プレート（ベルトスぺーサ）１５０を有するデバ
イスにおける逆バイアス漏れの減少を明示している。図
１０に提示するデータを生成する際に使用されたゲーテ
ッドダイオードデバイスにおいて採用したゲート電極材
料は酸化インジウムスズ（ＩＴＯ）であり、ゲート誘電
体は厚さが約０．１ミクロンの窒化シリコンであった。
デバイスは、ゲートに別個のバイアスを印加できるよう
に構成された。本発明では、ゲート電極はバイアス電極
に電気的に接続している。ゲート（約０ＶのＶ8 ）がな
いと、実験例における漏れ電流は約１０−９Ａであっ
た。ゲートを約−８ＶのＶbiasに接続すると、漏れは約
１０−１２Ａになるであろう（すなわち、Ｖgate＝Ｖ
bias＝−８Ｖ）。
オード構造の開発に関連して得られた実験データを示す
グラフであり、フォトダイオードの側壁に沿って延在す
る電界プレート（ベルトスぺーサ）１５０を有するデバ
イスにおける逆バイアス漏れの減少を明示している。図
１０に提示するデータを生成する際に使用されたゲーテ
ッドダイオードデバイスにおいて採用したゲート電極材
料は酸化インジウムスズ（ＩＴＯ）であり、ゲート誘電
体は厚さが約０．１ミクロンの窒化シリコンであった。
デバイスは、ゲートに別個のバイアスを印加できるよう
に構成された。本発明では、ゲート電極はバイアス電極
に電気的に接続している。ゲート（約０ＶのＶ8 ）がな
いと、実験例における漏れ電流は約１０−９Ａであっ
た。ゲートを約−８ＶのＶbiasに接続すると、漏れは約
１０−１２Ａになるであろう（すなわち、Ｖgate＝Ｖ
bias＝−８Ｖ）。
【００３４】本発明を特許法に従って図示し且つ説明し
たが、開示した実施例について本発明の真の趣旨から逸
脱せずに変形及び変更を実施しうることは当業者には明
白であろう。従って、特許請求の範囲は本発明の真の趣
旨の中に入るそのような変形及び変更の全てを包含しよ
うとするものであることを理解すべきである。
たが、開示した実施例について本発明の真の趣旨から逸
脱せずに変形及び変更を実施しうることは当業者には明
白であろう。従って、特許請求の範囲は本発明の真の趣
旨の中に入るそのような変形及び変更の全てを包含しよ
うとするものであることを理解すべきである。
【図１Ａ】製造プロセスの一工程における本発明の代表
的なフォトセンサ画素の概略平面図。
的なフォトセンサ画素の概略平面図。
【図１Ｂ】製造プロセスの別の工程における本発明の代
表的なフォトセンサ画素の概略平面図。
表的なフォトセンサ画素の概略平面図。
【図１Ｃ】製造プロセスの別の工程における本発明の代
表的なフォトセンサ画素の概略平面図。
表的なフォトセンサ画素の概略平面図。
【図１Ｄ】製造プロセスの別の工程における本発明の代
表的なフォトセンサ画素の概略平面図。
表的なフォトセンサ画素の概略平面図。
【図２Ａ】図１Ａに示した横断線２Ａ−２Ａに沿った概
略横断面図。
略横断面図。
【図２Ｂ】図１Ｂに示した横断線２Ｂ−２Ｂに沿った概
略横断面図。
略横断面図。
【図２Ｃ】図１Ｃに示した横断線２Ｃ−２Ｃに沿った概
略横断面図。
略横断面図。
【図２Ｄ】図１Ｄに示した横断線２Ｄ−２Ｄに沿った概
略横断面図。
略横断面図。
【図３Ａ】図１Ａに示した横断線３Ａ−３Ａに沿った概
略横断面図。
略横断面図。
【図３Ｂ】図１Ｂに示した横断線３Ｂ−３Ｂに沿った概
略横断面図。
略横断面図。
【図３Ｃ】図１Ｃに示した横断線３Ｃ−３Ｃに沿った概
略横断面図。
略横断面図。
【図３Ｄ】図１Ｄに示した横断線３Ｄ−３Ｄに沿った概
略横断面図。
略横断面図。
【図４】本発明のフォトセンサ画素の露出面の上に最終
障壁層が堆積された状態の図２Ｄに示すデバイスの概略
横断面図。
障壁層が堆積された状態の図２Ｄに示すデバイスの概略
横断面図。
【図５】本発明のフォトセンサ画素の露出面の上に最終
障壁層が堆積された状態の図３Ｄに示すデバイスの概略
横断面図。
障壁層が堆積された状態の図３Ｄに示すデバイスの概略
横断面図。
【図６】本発明の別の実施例による代表的なフォトセン
サ画素の概略平面図。
サ画素の概略平面図。
【図７】図６の切断線７−７に沿った概略横断面図。
【図８】図６の切断線８−８に沿った概略横断面図。
【図９】本発明による代表的なフォトダイオードアイラ
ンドの概略横断面図。
ンドの概略横断面図。
【図１０】本発明によるデバイスを採用するダイオード
の漏れの減少を示す実験データを提示したグラフ。
の漏れの減少を示す実験データを提示したグラフ。
【図１１】複数の代表的な画素及びそれぞれに対応する
フォトレジストＴＦＴ開口を示すイメージャアレイの平
面図。
フォトレジストＴＦＴ開口を示すイメージャアレイの平
面図。
１００ 放射線イメージャ １０５ 基板 １１０ 画素 １２０ 第１の導電層 １２２ ゲート電極 １２４ センサ底部ゲート電極 １２６ フォトダイオードアイランド １２８ ｎ＋型不純物を添加したアモルファスシリコン
の層 １３０ 真性アモルファスシリコンの層 １３２ ｐ＋型不純物を添加したアモルファスシリコン
の層 １３４ フォトダイオード側壁 １３６ ゲート電極誘電体層 １３８ 薄膜トランジスタ（ＴＦＴ） １４０ 第１のシリコン層 １４２ 第２のシリコン層 １４４、１４６ ＴＦＴ／ＦＥＴアイランド １５０ 電界プレート １５２ バイア １５４ 共通電極線 １５５ 接点 １６０ 障壁層 １７０ チャネル領域 ２２６ フォトダイオードアイランド ２３６ ゲート電極誘電体層 ２４４、２４６ ＴＦＴ／ＦＥＴアイランド ２５０ 電界プレート
の層 １３０ 真性アモルファスシリコンの層 １３２ ｐ＋型不純物を添加したアモルファスシリコン
の層 １３４ フォトダイオード側壁 １３６ ゲート電極誘電体層 １３８ 薄膜トランジスタ（ＴＦＴ） １４０ 第１のシリコン層 １４２ 第２のシリコン層 １４４、１４６ ＴＦＴ／ＦＥＴアイランド １５０ 電界プレート １５２ バイア １５４ 共通電極線 １５５ 接点 １６０ 障壁層 １７０ チャネル領域 ２２６ フォトダイオードアイランド ２３６ ゲート電極誘電体層 ２４４、２４６ ＴＦＴ／ＦＥＴアイランド ２５０ 電界プレート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・エドワード・ポッシン アメリカ合衆国、ニューヨーク州、ニスカ ユナ、アルゴンキン・ロード、2361番 (72)発明者 チン−イェウ・ウェイ アメリカ合衆国、ニューヨーク州、ニスカ ユナ、ローズヒル・ブールヴァール、1416 番 Ｆターム(参考） 4M118 AA05 AB01 BA05 CA02 CB06 FB03 FB09 FB13 5C024 AX12 AX16 CY47 GX03
Claims (20)
- 【請求項１】 画素アレイとして配列された複数のフォ
トセンサ画素を具備する固定イメージャであって、 前記フォトセンサ画素の各々が、（１）側壁を有してい
て、該側壁上にゲート誘電体層が配置されている、フォ
トダイオードと、（２）前記フォトダイオードの本体の
周囲に配置され、前記誘電体層上に配置されたアモルフ
ァスシリコンから形成され、且つ前記フォトダイオード
の前記側壁の周囲をほぼ完全に覆うように延在している
電界プレートとを具備している、固定イメージャ。 - 【請求項２】 前記固体イメージャは共通電極を更に具
備し、前記電界プレートは前記共通電極の一部と電気的
に接触する状態で配置されている請求項１記載の固体イ
メージャ。 - 【請求項３】前記フォトダイオードの側壁は、前記画素
アレイが配置されている基板の面に関してほぼ垂直に配
置されている請求項２記載の固体イメージャ。 - 【請求項４】 前記電界プレートは前記フォトダイオー
ドの側壁のほぼ垂直な部分を覆うように配置されている
請求項３記載の固体イメージャ。 - 【請求項５】 前記電界プレートの前記アモルファスシ
リコン材料は前記フォトダイオードの側壁と、前記フォ
トダイオード本体の上面の少なくとも一部とを覆うよう
に延在している請求項１記載の固体イメージャ。 - 【請求項６】 前記フォトダイオードはｐ−ｉ−ｎダイ
オード及びｎ−ｉ−ｐダイオードから成るダイオード群
の中から選択される請求項５記載の固体イメージャ。 - 【請求項７】 複数の画素を有し、且つ各々の画素が対
応する画素薄膜トランジスタと画素フォトセンサとを具
備しているイメージャアレイを製造する方法において、
画素ごとに、 基板上に第１の導電層を堆積する工程と、 前記第１の導電層からフォトセンサ底部電極を形成する
工程と、 前記フォトセンサ底部電極の少なくとも一部の上に配置
され、側壁を有するフォトセンサ本体を形成する工程
と、 前記フォトセンサ本体を覆うようにゲート電極誘電体層
を堆積する工程と、 前記フォトセンサ本体の前記側壁を被覆し且つ前記フォ
トセンサ本体の周囲を完全に覆うように延在する、アモ
ルファスシリコンから成る電界プレートの層を前記ゲー
ト誘電体層の少なくとも一部の上に形成する工程と、 前記電界プレートと電気的に接触する共通電極を形成す
る工程と、を含む方法。 - 【請求項８】 前記共通電極を形成する工程は、 ソース／ドレイン導電性材料を堆積する工程と、 前記共通電極を形成し且つ前記画素の各々に対応する薄
膜トランジスタ（ＴＦＴ）のソース電極とドレイン電極
とを形成するために前記ソース／ドレイン導電性材料を
パターニングする工程と、を更に含む請求項７記載の方
法。 - 【請求項９】 前記ゲート電極誘電体層の堆積に続いて
ＴＦＴ材料のアイランドを形成する工程を更に含み、 前記アイランドを形成する工程は、前記ゲート誘電体層
の露出面のほぼ全面を覆うように真性アモルファスシリ
コンの第１の層を堆積する工程と、前記真性アモルファ
スシリコンの層を覆うようにｎ＋型不純物を添加したア
モルファスシリコン材料から成る第２の層を堆積する工
程と、前記ゲート誘電体層の所定の複数の部分から第１
及び第２の層をほぼ除去して、前記ＴＦＴアイランドが
存在すべき複数の選択された領域に前記第１及び第２の
層を残すように前記第１及び第２の層をエッチングし、
更に、前記フォトダイオード本体の前記側壁上にある前
記真性アモルファスシリコンの第１の層の少なくとも一
部分を残す工程とを含んでいる請求項７記載の方法。 - 【請求項１０】 前記エッチングする工程は反応性イオ
ンエッチングである請求項９記載の方法。 - 【請求項１１】 前記反応性イオンエッチングはＳＦ6
又はＨＣｌのエッチング剤を採用する請求項１０記載の
方法。 - 【請求項１２】 前記反応性イオンエッチングはＳＦ6
又はＨＣｌの２０ｓｃｃｍ／３０ｓｃｃｍ混合物を使用
して、１．１Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１０
０ｍＴｏｒｒの圧力でエッチングすることを含み、エッ
チングは前記電界プレートを形成するようにシリコンの
放出終了時点に約１分から３分を加えて実行される請求
項１１記載の方法。 - 【請求項１３】 前記エッチングする工程はフォトリソ
グラフィを使用して実行される請求項９記載の方法。 - 【請求項１４】 前記フォトセンサ本体を形成する工程
は、ほぼ垂直な側壁を形成する工程を更に含み、 前記ほぼ垂直な側壁を形成する工程は、ｎ＋型不純物を
添加したアモルファスシリコンのほぼ一様な層と、真性
アモルファスシリコンのほぼ一様な層と、ｐ＋型不純物
を添加したアモルファスシリコンのほぼ一様な層とを順
に堆積し、前記フォトダイオード本体をほぼ完全に覆う
ように延在する前記ほぼ垂直な側壁部分を有するフォト
ダイオードを形成するために、ＳＦ6 ／ＨＣｌの２０ｓ
ｃｃｍ／３０ｓｃｃｍ混合物を使用して、１．６Ｗ／ｃ
ｍ2 、１３．５６ＭＨｚ及び約８０ｍＴｏｒｒから１０
０ｍＴｏｒｒの圧力で実行される反応性イオンエッチン
グを利用して複数の所定の場所で前記各層をエッチング
する工程を含む請求項７記載の方法。 - 【請求項１５】 基板と、前記基板上に配置され、各々
が１つの走査線と１つのデータ線とに結合されている複
数の画素から構成されるフォトセンサアレイとを具備す
る放射線イメージャであって、前記画素の各々が、 側壁を含む本体を有するフォトダイオードと、 前記フォトダイオードの電荷の選択的読み出しを可能に
するように前記フォトダイオードと、前記走査線及びデ
ータ線とに電気的に結合されている薄膜トランジスタ
（ＴＦＴ）と、 前記フォトダイオードと電気的に接触する状態で配置さ
れる共通電極と、 前記電界プレートとフォトダイオード本体との間に誘電
体材料が配置されるような状態で前記フォトダイオード
の側壁の周囲に配置され、アモルファスシリコンから成
り、前記共通電極の電位に対応して前記フォトダイオー
ド本体の周囲に電界を発生させるように、前記共通電極
と電気的に接触している電界ベルトと、を具備してい
る、放射線イメージャ。 - 【請求項１６】 前記共通電極は、前記フォトダイオー
ド本体の側壁を覆うように配置されている箇所で、ＴＦ
Ｔ製造プロセスで使用されるシリコン材料から形成され
るそれぞれ対応するＴＦＴアイランドを覆うように配置
されている請求項１５記載の放射線イメージャ。 - 【請求項１７】 前記電界プレートが延在している前記
フォトダイオード本体の側壁は、前記基板の面に対して
ほぼ垂直である部分を含む請求項１６記載の放射線イメ
ージャ。 - 【請求項１８】 前記ほぼ垂直な側壁は前記基板の面に
関して約８５度から約９０度の角度を成して配置されて
いる請求項１７記載の放射線イメージャ。 - 【請求項１９】 前記フォトダイオードはｐ−ｉ−ｎダ
イオード及びｎ−ｉ−ｐダイオードから成るダイオード
群の中から選択される請求項１５記載の放射線イメージ
ャ。 - 【請求項２０】 前記電界プレートは真性アモルファス
シリコン、ｎ＋型不純物を添加したシリコン及びその組
み合わせから成る材料群から選択されるシリコンから形
成されている請求項１５記載の放射線イメージャ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/632,106 US6724010B1 (en) | 2000-08-03 | 2000-08-03 | Solid state imager having gated photodiodes and method for making same |
| US09/632106 | 2000-08-03 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002118790A true JP2002118790A (ja) | 2002-04-19 |
| JP2002118790A5 JP2002118790A5 (ja) | 2008-09-18 |
| JP4600964B2 JP4600964B2 (ja) | 2010-12-22 |
Family
ID=24534101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001234328A Expired - Fee Related JP4600964B2 (ja) | 2000-08-03 | 2001-08-02 | ゲーテッドフォトダイオードを有する固体イメージャ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6724010B1 (ja) |
| EP (1) | EP1179852B1 (ja) |
| JP (1) | JP4600964B2 (ja) |
| BR (1) | BRPI0103203B1 (ja) |
| DE (1) | DE60127047T2 (ja) |
| SG (1) | SG90258A1 (ja) |
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| JP7077222B2 (ja) | 2017-03-13 | 2022-05-30 | 京東方科技集團股▲ふん▼有限公司 | 半導体デバイス、アレイ基板及び半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1179852A2 (en) | 2002-02-13 |
| DE60127047T2 (de) | 2007-12-13 |
| SG90258A1 (en) | 2002-07-23 |
| BR0103203A (pt) | 2002-03-26 |
| US6724010B1 (en) | 2004-04-20 |
| DE60127047D1 (de) | 2007-04-19 |
| EP1179852A3 (en) | 2003-08-20 |
| BRPI0103203B1 (pt) | 2016-12-06 |
| EP1179852B1 (en) | 2007-03-07 |
| JP4600964B2 (ja) | 2010-12-22 |
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| A977 | Report on retrieval |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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